Nova Lake (Nachfolger von Panther Lake, 52 CPU-Kerne, LGA1954, Ende 2026)

[mczak]

Idle Verbrauch: Kann ich nicht sicher sagen. Nova Lake wird sicher deutlich weniger verbrauchen als Zen 5 (und dank der Low Power Island auch weniger als ARL).
Bei Zen 6 kommt es darauf an auf welchem Node das IOD gefertigt ist. Unter N3P kann ich mir schon vorstellen, dass AMD das genauso gut hin bekommt wie Intel.
Falls der IOD auf N6 ist, dann wird der IOD wohl nicht viel besser sein als Zen 5.

Also dass das IOD N6 ist ist sicher nicht der Hauptgrund für den hohen Idle Stromverbrauch bei Zen 5. Ich würde meinen der IF Link mit SERDES zum CCD war ein Problem (der fällt ja weg bei Zen 6), und zudem halt wohl einfach nicht auf low power optimiert. Es gab ja APUs in N6 (z.B. Rembrandt) die haben unter Last etwa so viel konsumiert wie ein Zen 5 Desktop Ryzen im Idle...
Denkbar dass das IOD weiterhin nicht sonderlich auf low power optimiert ist, weil halt im Gegensatz zu NVL nur für Desktop bestimmt. Durch den Wegfall des altmodischen IF-Links wird das aber sicherlich schon mal deutlich besser. Aber klar, N3P würde sicher auch etwas helfen.
Könnte mir also schon vorstellen dass intel da einen gewissen Vorteil hat. Wenn der aber viel kleiner ist als heute spielt das nicht wirklich eine grosse Rolle.


Ich kann mir jedoch vorstellen, dass die Anbindung von Compute Tile zu SOC Tile nun besser funktioniert.
Das denke ich auch. Es gab keinen Grund bei ARL wieso das SI im SOC derart hohe Speicherlatenzen zur Folge haben musste, das war imho einfach nicht gut gemacht.

[Badesalz]

Es gibt imho nie eine Auflösung des Speicherlimits. Man wird sich wohl noch erinnern wie auch der 9800X3D nochmal einen halben Gang fand, als die optimalen Timings für 6000 herausgefunden wurden.

Aus der Nummer ist man nie raus.

[iamthebear]

Es gab ja APUs in N6 (z.B. Rembrandt) die haben unter Last etwa so viel konsumiert wie ein Zen 5 Desktop Ryzen im Idle...

Klar kommt man auch mit N6 deutlich runter. Aber das kostet dann eben auch Performance, da Memory controller, Anbindung Richtung CCD entsprechend niedriger takten. Was dabei eraus kommt wenn man eine Desktop CPU im Notebookmodus betreibt hat man ja gut bei ARL-S gesehen. Und was passiert wenn man eine Low Power Island auf einem verateten Node betreibt mit MTL.

[KarlKastor]

Sorry. War wohl ein falscher Link von dir (?) Ich hab die Geek Chinesen gehabt, nur mit chinesischer Schrift.

Keine Ahnung was du damit von mir willst. Hab ich irgendwann geschrieben ich wäre ein Asiate oder willst du grad so tun als wenn du keinen provozieren möchtest?
Wusste nicht, dass du nicht in der Lage bist ein überwiegend in Englisch beschriftetes Diagramm zu lesen.
Provozieren tust hier übrigens du, in dem du Argumente anderer als Quatsch abtust und selber nur Unsinn schreibst ohne irgendwas zu belegen.
Jetzt wurde dir zweimal geschrieben, dass die IPC der E-Cores hoch ist, fast auf Niveau der P-Cores vom Vorjahr. Kannst du jetzt hinnehmen oder Gegenargumente liefern. Aber dein unsachliches Geseier ist hier echt über.

[rentex]

Am Ende wird man sehen, ob Nova Lake abliefert. Davor bringt es nicht viel zu streiten.
Hoffe nur, das Intel wieder das Abliefern gelernt hat.

[Badesalz]

Wusste nicht, dass du nicht in der Lage bist ein überwiegend in Englisch beschriftetes Diagramm zu lesen.Ne so manches nicht. So viele bestätigende Tests waren es wohl aber nicht, wenn man nach nativ China greifen muss.
Provozieren tust hier übrigens du, in dem du Argumente anderer als Quatsch abtust und selber nur Unsinn schreibst ohne irgendwas zu belegen.KP was du meinst, aber ich sehe mit den prophezeiten Leistungen ist man sich noch nicht ganz sicher, bei der Dünnhäutigkeit :|
Jetzt wurde dir zweimal geschrieben, dass die IPC der E-Cores hoch ist, fast auf Niveau der P-Cores vom Vorjahr. Kannst du jetzt hinnehmen oder Gegenargumente liefern.Warum muss ich Gegenargumente liefern (soll das hier ein Weetkmapf sein? Um?) und warum muss ich das hinnehmen, statt das mit Hilfe der Behaupter vernünftig nachvollziehen? Was redest du?

Führe vernünftige Diskussionen bitte. Wenn möglich auf Deutsch...

[dildo4u]

Angeblich kommen High End Nova Lake APU bis zu 32x ARC Xe3P.
Panther Lake ist 12x Xe3P.

hvuN_4C5fx0

[robbitop]

Und das schlimme daran ist -> danach wars das für ARC. Man baut die wahrscheinlich beste GPU die man je vorhatte und darf danach wieder Pups IGPs bauen. Als hätte es ARC nie gegeben. Unfassbar.

[dildo4u]

Ist ARC wirklich von Vorteil wenn sie es nicht schaffen selber zu Fertigen?

Nvidia und AMD haben die Kosten der TSMC Fabriken nicht.

[robbitop]

Ich würde sagen das sind zwei verschiedene Dinge. Bei TSMC muss jeder bezahlen. Ob ARC/Intel oder Nvidia ist egal.
Dass Intel beim Manufacturing nicht mehr vorne liegen ist ein grundsätzliches Problem. Das löst man entweder und/oder bekommt es hin mit 3rd party Produkten diese zu füllen oder man spint die factories out.

[Badesalz]

@robbi
Ja. Für iGPU finde ich die ebenfalls ziemlich attraktiv (auch vom Potenzial her).

[KarlKastor]

Ne so manches nicht. So viele bestätigende Tests waren es wohl aber nicht, wenn man nach nativ China greifen muss.

Ich gehe nicht nach Sprache sondern Qualität der Tests.

KP was du meinst, aber ich sehe mit den prophezeiten Leistungen ist man sich noch nicht ganz sicher, bei der Dünnhäutigkeit

Die sind nicht prophezeit, sondern gemessen.

Führe vernünftige Diskussionen bitte. Wenn möglich auf Deutsch...
Und das aus deinem Mund. Mal eine Zusammenfassung deiner Antworten auf jemanden der dir einen Test verlinkt.
Sehe ich aus wie ein Asiate?
Haben die Thailänder keine IT Kanäle?
Du willst mich provozieren weil du nicht deutsche Tests verlinkst.

Meinst du das mit vernünftiger Diskussion?

[Badesalz]

Du willst mich provozieren weil du nicht deutsche Tests verlinkst.Was sind deine Kompetenzen? Nein. Englischsprachige hätten es auch getan.

Alternativ kann ich noch halbwegs mit Russich, Tschechisch und halbwegs mit koreanisch dienen (Sprache, nicht Text). Hebräisch bin ich ggf. zum Herbst hin soweit.
Nein. Hat alles null mit dem Stammbuch zu tun. Nichts davon.

Ich hab immer Stutzen an. Das mit der Wade ist eine schlechte Idee. Komm wieder OnT oder geh.

[y33H@]

Ist ARC wirklich von Vorteil wenn sie es nicht schaffen selber zu Fertigen? Nvidia und AMD haben die Kosten der TSMC Fabriken nicht.Gibt ja Xe-basierte (i)GPUs, etwa die 4Xe in Panther Lake --- allerdings bisher keine großen Chips.

[reunion]

Und das schlimme daran ist -> danach wars das für ARC. Man baut die wahrscheinlich beste GPU die man je vorhatte und darf danach wieder Pups IGPs bauen. Als hätte es ARC nie gegeben. Unfassbar.

Drehen die wirklich die GPU-Sparte zu?

[Badesalz]

Sie können ja jetzt die GPU von Jetson haben...

[robbitop]

Drehen die wirklich die GPU-Sparte zu?

Nach meinem Verständnis: die großen APU GPU Tiles kommen ab 2029 von Nvidia. Gaming dGPUs laufen mit Xe3 aus (sofern überhaupt noch eine Celestial dGPU kommt). Danach nur noch die kleinen IGP Tiles und AI-AI-AI „GPU“.
Und dabei war die IP von Intel wirklich vielversprechend und sie haben Dinge gleich richtig angepackt (auch wenn sie Rückstand in der uArch hatten). Gleich Matrix und RT HW in der ersten Iteration. Achten auch frame time smoothness bei FG. Verbreitung von dem Zeug ist nicht so groß aber es funktioniert konsistent. Hätte man dem ganzen noch ein paar Jahre und angemessenes Budget gegeben, hätten sich die anderen IHVs warm anziehen müssen. Was geil gewesen wäre weil Wettbewerb und Vielfalt für uns Endkunden geil ist. In der Hinsicht vermisse ich die 90er. Da gab es ettliche player sowohl x86 cpus als auch gpus. :)

[Leonidas]

Es ist noch keine sichere Sache. Aber die große Notwendigkeit besteht nicht, da noch viel bei der Xe-Entwicklung zu tun. Für kleine iGPU reicht Xe3 noch laaange aus, die HPC/AI-Entwicklung koppelt sich ab, die große iGPU kommt von NV. Was würde ein Manager in dieser Situation mit der dGPU-Entwicklung tun - angesichts von 1% Marktanteil?

[dildo4u]

Was mich wundert das es komplett eingestellt wird man kann diese kleinen GPU mit 100GB + ausrüsten und als KI Workstation verkaufen.

Ich kann mir nicht vorstellen das das den Investoren passt so lange der KI Hype anhält.

[ryan]

Es ist noch keine sichere Sache. Aber die große Notwendigkeit besteht nicht, da noch viel bei der Xe-Entwicklung zu tun. Für kleine iGPU reicht Xe3 noch laaange aus, die HPC/AI-Entwicklung koppelt sich ab, die große iGPU kommt von NV. Was würde ein Manager in dieser Situation mit der dGPU-Entwicklung tun - angesichts von 1% Marktanteil?


Intel hat einen sehr großen Markanteil im Notebook bei den integrierten GPUs. Wenn sie zukünftig was konkurrenzfähiges wie B390 zu AMD haben wollen, müssen sie ihre Architektur verbessern. AMD ist zwar derzeit schwächer als Intel unterwegs, aber irgendwann kommen RDNA5 iGPUs unterhalb vom jetzigen Halo. Auch wenn Intel Zeit hat, weil die Xe3p sieht stark aussieht. Mit LPDDR6 und mehr Einheiten kann Intel das gut weiter skalieren.

[davidzo]

Ein reichlich merkwürdiger Vergleich.
Du vergleichst hier 4+8+4. Nova Lake hat 8+16+x. Also doppelt so viele Kerne außer bei den LPE.
Genau meine Worte. Die Aussage auf die ich geantwortet habe ging darum dass AMD mit 2x CCD (24C: 12+12) gegen Intel mit 1x CCD (24C: 8+16) antreten müsste.
Das ist ein merkwürdiger Vergleich und wird so nicht passieren. Um zu zeigen wie absurd diese Idee ist kannst du jetzt schon einen 9955HX (16C: 8+8) mit dem 388H vergleichen (16C: 4+8+4).

Der Punkt ist: Ein Intel und AMD Vergleich rein nach Corecount ist nicht sinnvoll. Weder jetzt noch mit Zen6 und Novalake.


Novalake hat +100% kerne pro CCD, also ist die Analogie eines doppelten Pantherlake schon ein sehr interessanter Vergleich. Man kann in puren MT workloads von einer 1CCD CPU ca. das doppelte von big PTL erwarten.


AMD erhöht den Core-Count um 50%, Intel um 100%. Ergo wird nach allen Regeln der Kunst Intel diesmal bei der MT-Performance vorne liegen.

Sehe ich auch so. Allerdings ist der Vorsprung bei MT möglicherweise nicht so gewaltig wie es scheint. 150 zu 200% sind nur +33% bzw. 25% weniger. Da können IPC, Takt und TDP-limits noch einiges bewirken. Mittel zweistellige Performancegewinne im MT sind typische generationelle Performancezuwächse, gerade nach einem großen Nodesprung.

Gerade die TDP sehe ich als das Hauptproblem an. Man sieht ja bei den Datacenter-CPUs dass Intel bei vergleichbarer TDP pro Kern weit abgeschlagen ist gegenüber Zen5. Der 96Kern Epyc 9655 ist auf Augenhöhe mit 128Kern Xeon 6980P bei vergleichbarer TDP. Über den 6780E brauchen wir gar nicht sprechen, denn dessen 144 E-Cores laufen mit weniger als 50% der perf/watt wie die Zen5C Kerne des 9755.

Sollten beide Plattformen ein ähnliches sustained Power Level bei MT workloads erreichen, könnte AMD also den Corecount-Nachteil über die bessere per Core*Takt Effizienz bzw. viel höhere Mt Clocks ausgleichen. Wenn es um die MT Taktraten geht kann AMD es sich leisten weiter an die Kotzgrenze zu gehen weil der Verbrauch per Core niedriger startet. Intel startet mit niedrigeren Mt Frequenzen aber hohem MT verbrauch und kann sich eine TDP Explosion weniger leisten.

Und das ist bei N4 vs N3. AMD macht jetzt zwei Fullnode Sprünge während Intel nur einen macht.

Ultra-Core 9 soll ja 2 CCX haben. Jeweils mit 16 P-Cores und 32 E-Cores. Macht in Summe 128 Threads.

Novalake hat kein SMT und das Zählen übern wir nochmal, ja? :uhammer:


Meine Performanceprognose (auf Basis der Specs die ich bisher kenne):
Intel Novalake wird mit bLLC und 52 Threads sowohl im IDLE weniger verbrauchen als Zen6 X3D (52 Threads) und sowohl in der Anwendungs- als auch Gamingleistung Zen6X3D überflügeln.
Gerade große Caches und viele Ring bus stops sind schlecht für den Idleverbrauch.
Dass der BLLC zen6x3d in games schlägt halte ich für extrem unwahrscheinlich. Intel hat weiterhin einen Nachteil bei Cache und DRAM Latenz und Zen6 könnte den DRAM Latenzvorteil durch das neuen Packaging sogar noch ausbauen.

Diese nachträgliche Geschichtsklitterung nervt ziemlich.
Also nein, der Hauptfaktor war nicht die Lieferbarkeit.

Wenn man keine Ahnung hat, einfach mal ....

https://arstechnica.com/gadgets/2026/01/core-ultra-series-3-launch-may-be-hampered-by-chip-shortages-says-intel/


Intel CFO David Zinsner indicated that Intel is “prioritizing [its] internal wafer supply to data center” and having more of its consumer chips made externally.
(...)
“We delivered [our Q4 2025] results despite supply constraints, which meaningfully limited our ability to capture all of the strengths in our underwriting markets,” said Tan.
(...)
Intel investor relations VP John Pitzer said last month that Intel would be selling more of both its Lunar Lake and Arrow Lake Core Ultra Series 2 chips for consumers, as well as its Granite Rapids chips for data centers, if it could get more of them.

[iamthebear]

Novalake hat +100% kerne pro CCD, also ist die Analogie eines doppelten Pantherlake schon ein sehr interessanter Vergleich. Man kann in puren MT workloads von einer 1CCD CPU ca. das doppelte von big PTL erwarten.

Man darf bei PTL auch die 4 LPE Cores nicht vergessen. Gerade bei niedriger TDP sind diese gleichwertig wenn nicht sogar besser als die P/E Cores am Ring.

Sehe ich auch so. Allerdings ist der Vorsprung bei MT möglicherweise nicht so gewaltig wie es scheint. 150 zu 200% sind nur +33% bzw. 25% weniger. Da können IPC, Takt und TDP-limits noch einiges bewirken. Mittel zweistellige Performancegewinne im MT sind typische generationelle Performancezuwächse, gerade nach einem großen Nodesprung.

Da ist in der Tat etwas dran. AMD geht von N4P nach N2P. Dadurch sollten 24 Zen6 Kerne ca. dasselbe verbrauchen wie 16 Zen5 Kerne, vermutlich sogar noch mit etwas mehr Takt.
Bei Intel verdoppelt sich der Verbrauch jedoch. Mit den vollen 500W PL1=PL2 wird Intel wohl vorne liegen aber wenn man die TDP auf vernünftigere 250-300W herunter schraubt dann könnte der MT Vorsprung deutlich kleiner werden.

Gerade große Caches und viele Ring bus stops sind schlecht für den Idleverbrauch.

Der L3 ist bei Nova Lake vs. Zen 6 gleich groß.

Bei den Ring Bus Stops geht Intel von 12 auf 8 pro CCD, da sich 2 P Cores nun einen Stop teilen.
Zen6 geht von 8 auf 12 hoch.

Ist aber fraglichen, ob sich das so vergleichen lässt. Intel hat schließlich trotzdem 24 Kerne pro CCD, die Daten über diese 8 Stops schicken müssen d.h. dieser braucht die entsprechende Bandbreite.
AMD auf der anderen Seite hat den Ladder Cache. Wie dieser mit 12 Kernen im Gamingalltag skaliert wird man sehen müssen.

Dass der BLLC zen6x3d in games schlägt halte ich für extrem unwahrscheinlich. Intel hat weiterhin einen Nachteil bei Cache und DRAM Latenz und Zen6 könnte den DRAM Latenzvorteil durch das neuen Packaging sogar noch ausbauen.

Bei 144MB statt 36MB L3 denke ich nicht, dass die Speicherlatenz noch eine so große Rolle spielen wird. Bei den meisten Spielen hat meine 9800X3D mit 96MB L3 schon eine Hitrate von 75%. Dann werden pro Frame noch um die 40-80MB vom DRAM geladen. Mit 48MB mehr L3 sollten dann wirklich so gut wie alle Daten, die pro Frame gebraucht werden im L3 sitzen.

Wenn man keine Ahnung hat, einfach mal ....

https://arstechnica.com/gadgets/2026/01/core-ultra-series-3-launch-may-be-hampered-by-chip-shortages-says-intel/

Die aktuelle Situation lässt sich kaum mit der von vor 2 Jahren vergleichen.

Aktuell sind die Yields von Intel OK, die Margen gut aber sie können trotzdem nicht alles liefern, was der Markt haben will, da die KI Firmen alles zusammenkaufen, was nicht bei 3 auf den Bäumen ist.

Vor 2 Jahren waren Nachfrage und Margen im Keller. Intel hatte zwar auch Probleme zu liefern aber nur deshalb weil die Yields so katastrophal waren (speziell bei großen Server dies). Aber selbst mit besseren Yields bzw. mehr Kapazität hätte Intel wohl nicht mehr verkauft.

[davidzo]

Bei 144MB statt 36MB L3 denke ich nicht, dass die Speicherlatenz noch eine so große Rolle spielen wird.

Bei den meisten Spielen hat meine 9800X3D mit 96MB L3 schon eine Hitrate von 75%. Dann werden pro Frame noch um die 40-80MB vom DRAM geladen. Mit 48MB mehr L3 sollten dann wirklich so gut wie alle Daten, die pro Frame gebraucht werden im L3 sitzen.



Speicher- UND Cache Latenz. Die L3 Latenz ist bei Intel bisher schon schlecht im Vergleich zu AMD und wird mit einer Vervierfachung der Kapazität sicher nicht besser. ARLs 36mb L3 hat 80+ Zyklen. Das ist schlechter als die DRAM Latenz des 14900K. Mehr Kapazität hilft hier nur bedingt.

Lunarlake hat trotz nur 12MB ganze 52Zyklen während AMD mit 32mb auf 48 kommt und mit 96Mb auf ca. 56zyklen. Also haben Zen5 x3d cpus vergleichbare L3 Latenzen wie die 18MB L3 bei Pantherlake.

96mb @ 56zyklen hat mit vielen Datasets eine deutlich geringere Average Memory Response Time als 144mb @ 80+ Zyklen. Oder in anderen Worten - der 14900K kann in der zeit auch zum DRAM gehen und kriegt seine Daten dabei sogar schneller zurück. Logischerweise hat Raptor Cove in games also eine höhere IPC als Lion Cove. Der Vorteil überhaupt einen L3 zu haben vs ein direkteres low latency dram interface zeigt sich nur in bandbreitenintensiven workloads wie videocodecs, kompression etc. sowie um den Verbrauch zu senken und dadurch höher takten zu können, was der 285k aber nicht schafft.

Die 48mb extra haben eine viel geringere Auswirkung auf die Hitrate als die ersten 64MB. Das sind diminishing returns.
Das working set von vielen Spielen passt bereits in die 96mb der x3d CPUs. Wenn mit 96MB die Hotspots in den Datenzugriffen schon abdeckt sind, dann helfen die 48mb mehr nur wenig um die trotzdem vorkommenden selteneren Compulsory Misses zu eliminieren.

Frag dich mal wieso AMD schon von Anfang an (5800x3d) mehr als ein Cache Die stacken kann, aber das weder im Desktop noch bei Epyc SKUs jemals gelauncht hat.




Aktuell sind die Yields von Intel OK, die Margen gut aber sie können trotzdem nicht alles liefern, was der Markt haben will, da die KI Firmen alles zusammenkaufen, was nicht bei 3 auf den Bäumen ist.

Vor 2 Jahren waren Nachfrage und Margen im Keller. Intel hatte zwar auch Probleme zu liefern aber nur deshalb weil die Yields so katastrophal waren (speziell bei großen Server dies). Aber selbst mit besseren Yields bzw. mehr Kapazität hätte Intel wohl nicht mehr verkauft.
Ich denke Kapazität und yield sind bei 18A in einem nur geringfügig besseren Zustand wie vorher Intel3 und 4. Wieso fertigt man sonst weiterhin Teile von PTL bei TSMC und die Novalake Compute Tiles auch alle extern?

[Leonidas]

Wieso fertigt man sonst weiterhin Teile von PTL bei TSMC und die Novalake Compute Tiles auch alle extern?

Erstnutzen: Man ist in jedem Fall nicht bei der Fertigung im Nachteil gegenüber AMD.

Zweitnutzen: Der Liefermengenausbau von AMD wird gebremst - denn was TSMC an Intel liefert, kann es nicht an AMD liefern.

[y33H@]

Man bedenke, dass nur die kleine 4Xe in i3 kommt - was primär für alle Xeon 6(+) benötigt wird ... käme die 12Xe auch in i3 würde das entsprechend Kapazität verschieben.

[ryan]

8+16：14.8 mm x 6.6 mm
8+16 DS：14.8 mm x 10.4 mm
https://weibo.com/3219724922/QrCwKvPOT


Von Golden pig...es sollte also stimmen.

[robbitop]

Und das in N2. Das wird fettig teuer.

[OgrEGT]

Was bedeutet DS? Ist das das Compute Tile mit bLLC?
8+16DS mit 150mm2 Davon dann 2 für die 52C SKU? Dazu noch SOC, IO und GPU Tiles... das alles auf ein Base Tile gestackt... das wird teuer... die Frage wird sein bei so viel Aufwand ob und wenn ja wie weit sich das Ding von Zen6X3D absetzen kann... Perf, Perf/W und Perf/EUR in Gaming Loads... so wie es sich derzeit anhört wird es nur die 52C mit bLLC geben... also keine SKU mir nur einem 8+16 bLLC Tile? Dann wird es noch schwerer gegen die 12C Zen6X3D Gaming CPUs...
Laut MLID soll es auch SKUs mit nur einem bLLC Tile geben... Aber auch diese SKU erscheint mir mit den vielen Tiles auf unterschiedlichen Nodes mit aufwendigem Packaging um einiges teurer als Zen6X3D... dazu neue teure Plattform gegen etablierte AM5 Plattform... naja abwarten und Tee trinken...

[reunion]

Laut MLID soll es auch SKUs mit nur einem bLLC Tile geben... Aber auch diese SKU erscheint mir mit den vielen Tiles auf unterschiedlichen Nodes mit aufwendigem Packaging um einiges teurer als Zen6X3D... dazu neue teure Plattform gegen etablierte AM5 Plattform... naja abwarten und Tee trinken...

Das wird definitiv deutlich teurer als Zen6X3D. Da beide den selben Fertigungsprozess verwenden kann man das auch gut vergleichen. Dazu kommt ja noch, dass bei AMD der zusätzliche Cache in einem billigeren Prozess gefertigt wird, während bei Intel offensichtlich Cores inkl. Cache in N2 kommt. Auch macht sich zusätzlich natürlich auch fehlendes SMT negativ bemerkbar. Aber gut, Intel fährt ja aktuell eine deutliche niedrigere Marge im 3x% Bereich ggü. AMD im 5x% Bereich, das muss also für den Endkunden noch nichts bedeuten.

[Der_Korken]

Speicher- UND Cache Latenz. Die L3 Latenz ist bei Intel bisher schon schlecht im Vergleich zu AMD und wird mit einer Vervierfachung der Kapazität sicher nicht besser. ARLs 36mb L3 hat 80+ Zyklen. Das ist schlechter als die DRAM Latenz des 14900K. Mehr Kapazität hilft hier nur bedingt.

:confused:

80 Zyklen bei 5,5Ghz sind ca. 14,5ns. Wo soll Raptor Lake da im RAM sein?! Selbst ein getunter Kaby Lake mit Mini-Ringbus und Mini-L3 braucht dreimal so lange. Irgendwas wirfst du da durcheinander.

[rentex]

https://www.techpowerup.com/346613/intel-nova-lake-s-coming-in-2027-ces-launch-alongside-amd-olympic-ridge-likely

[Leonidas]

Siehe 3DC:
https://www.3dcenter.org/news/news-des-20-februar-2026

Sowohl für AMD als auch Intel ist eine tatsächliche Verschiebung eher ungewiß. Speziell bei Intel war wohl generell nur der übliche Termin für das breite Portfolio gemeint, nicht aber der (ebenso übliche) Frühstart mit den K-Modellen.

[HOT]

AMD Verschiebung ist glaube ich eher von Frühsommer in den Herbst zu sehen. Und Intel hat keinen Grund deren normalen Launchzyklus zu verlassen, wenn das Produkt fertig ist. Der einzige Grund für ne weitere Verschiebung ist tatsächlich, wenn es keine Verkaufsperspektive gibt wegen der Speicherkrise.

[aceCrasher]

https://videocardz.com/newz/intel-says-it-is-listening-on-socket-lifespan-lga-1954-for-nova-lake-and-beyond

LGA 1954 soll laut Gerückten endlich mehr als nur zwei CPU Generationen unterstützen. Hoffen wir das es wahr ist.

[Hakim]

Ich sehe es schon kommen, nach zwei Gens kommt was neues weil "irgendwas" sich verändert hat und man neuen Chipsatz oder Socket braucht :).

Schön wäre es aber wenn es mal paar Gens mitmachen würde. Bei mir ist es aber mittlerweile eigentlich egal weil der Intervall zu früher nur noch alle ~4 Jahre wo ich eh beides, Socket Plattform samt CPU, komplett austausche

[ChaosTM]

das ist Intel .. Jesus
2 Generationen auf der selben Plattform .. wie dumm wäre das denn ?

[aceCrasher]

Nova Lake SKUs:
https://videocardz.com/newz/exclusive-intel-core-ultra-400-nova-lake-s-preliminary-sku-list-leaked-6-to-52-cores-ddr5-8000-and-forward-socket-compatibility

Von den 24C (Ultra 7) und 28C (Ultra 9) SKUs gibt es jeweils eine 125W und eine 65W Variante. Erstere dürften jeweils die K-Modelle sein, die mit mehr Cache so wie ich die bisherigen Leaks verstehe.

[HOT]

Die Plattform wird mMn NVL und NVL Refresh sowie RZL+RZL-Refresh aufnehmen, das macht in Intel-lesart 4 Gens.

Ob das 4+8-Die N2P oder 18A ist? Das 4+0 dürfte auf jeden Fall 18A sein und das 8+16 und 8+16+bLLC auf jeden Fall N2P.

MMn ist der U7 mit Cache und 8+12 das sinnvollste Kaufobjekt aus Spielersicht.

[aceCrasher]

Ob das 4+8-Die N2P oder 18A ist? Das 4+0 dürfte auf jeden Fall 18A sein und das 8+16 und 8+16+bLLC auf jeden Fall N2P.Del, hier stand Blödsinn.

MMn ist der U7 mit Cache und 8+12 das sinnvollste Kaufobjekt aus Spielersicht.
Sehe ich genauso.

[HOT]

Das Packaging ist interessant, ds es nur 2 Packages zu geben scheint, ein Single ohne Cache und ein Dual/Single (sicherlich mit Dummy) für mit Cache.

[w0mbat]

Bei NVL scheint der extra cache nicht auf einem cache chiplet zu sein, sondern es gibt einfach ein größeres die mit extra cache drauf.

[davidzo]

Der 4+8 wird auch denke ich in 18A sein, da das ziemlich sicher eine Wiederverwendung des großen PTL mobile Dies ist.


Unwahrscheinlich. Der Aufbau ist ja komplett anders.

Das SI ist doch bei NVL im SOC bzw. Platform Hub Tile. PTL hat das SI aber bereits im Compute Die.
Die LPE Cores sind lauf Videocards auch "Hub Cores" und nicht Compute Die LPE Cores. Außerdem gibt es 24PCIeGen5 lanes und nur 2XE Cores was zu keinem I/O Die von PTL passt.

[HOT]

Bei NVL scheint der extra cache nicht auf einem cache chiplet zu sein, sondern es gibt einfach ein größeres die mit extra cache drauf.

Exakt, also brauchst du beim Dual-Package ein Dummy für das 2. Die, falls das nicht drauf ist, hab mich unklar ausgedrückt. Intel scheint das Dual-Package für alle bLLC-Die-CPUs zu verwenden und ein billiges Package für alle ohne extra-Cache.

[mczak]

Das SI ist doch bei NVL im SOC bzw. Platform Hub Tile. PTL hat das SI aber bereits im Compute Die.
Also soviel ich weiss gibt es keine offizielle Bestätigung dass das SI nicht mehr im Compute Tile ist. Ist bloss eine Vermutung weil es Sinn machen würde, auch wegen den dual-ccd varianten - möglich wäre das aber schon.
Aber ja das sind garantiert alles neue Dies. Hat ja auch neuere Architektur sowohl bei den P wie E Kernen. die Unterschiede zu PTL sind doch erheblich.

Eigentlich erstaunlich dass intel weiterhin ein 4+0 Die fertigt. Bei PTL scheint der Unterschied bei der Die-Size höchstens 20% oder so im Vergleich zum 4+8 Die zu betragen (anhand der schematischen Die-Shots - Grössenangaben zum kleinen Compute Tile habe ich leider keine gefunden). Kann aber sein dass der Unterschied grösser wird weil z.B. eben das SI oder andere Dinge nicht mehr auf dem Compute Tile sind (andererseits ist die GPU derart klein dass ich davon ausgehe dass die nicht auf einem separaten Tile sitzt, es sei denn Media-Codecs oder NPUs etc. wandern da auch vom Compute-Tile zum "GPU"-Tile).

[davidzo]

Also soviel ich weiss gibt es keine offizielle Bestätigung dass das SI nicht mehr im Compute Tile ist. Ist bloss eine Vermutung weil es Sinn machen würde, auch wegen den dual-ccd varianten - möglich wäre das aber schon.

Haste dir ja schon selber beantwortet. Es ist die einzige Auflösung. Offiziell gibt es von Novalake natürlich noch gar nichts seitens Intel. Das heißt aber nicht unbedingt dass die Leaks alle quark sind. Da ist bereits einiges von mehreren unabhängigen Quellen bestätigt.

Auch soll es ja wieder eine Low power island geben, also 4 Cores die direkt mit dem SI verdrahtet sind. Die Bezeichnung Hub-DIE geistert auch schon länger herum. Das geht also nur wenn die LPE Cores auf dem Hub DIE zusammen sind mit dem SI.


Eigentlich erstaunlich dass intel weiterhin ein 4+0 Die fertigt. Bei PTL scheint der Unterschied bei der Die-Size höchstens 20% oder so im Vergleich zum 4+8 Die zu betragen

Kann man nicht vergleichen. Das PTL Compute DIE ist riesige 114mm2 groß vor allem wegen SI, NPU, DisplayEngine und Media Engine. Die 4+8 Kerne +L3 nehmen weniger als 50% der Fläche ein. Alleine die NPU + Media + Display Engine sind 1/3 der Diefläche von big PTL.

Novalake compute DIEs werden nur Kerne + L3 enthalten. 8+16 Kerne mit 36mb L3 sollen laut Gerüchten mit 110mm2 sogar kleiner sein als bei PTL. Der 8+16 BLLC DIE sollen knapp über 150mm2 sein.

4+8 sollte im gleichen Prozess eher unter 60mm2 sein und 4+0 unter 40mm2. Wenn man da die TSVs und scribelines unter bekommen will macht es sicher Sinn in einem weniger dichten Verfahren zu fertigen (18A).

[ryan]

Exakt, also brauchst du beim Dual-Package ein Dummy für das 2. Die, falls das nicht drauf ist, hab mich unklar ausgedrückt. Intel scheint das Dual-Package für alle bLLC-Die-CPUs zu verwenden und ein billiges Package für alle ohne extra-Cache.


Sieht nicht so aus.



Correction.

28C DS stepping for P2, P1D, and P2D (6+12, 8+12, and 8+16 bLLC) is single-compute-tile, not dual-tile.
https://x.com/jaykihn0/status/2043781347647410570

[reunion]

Bei NVL scheint der extra cache nicht auf einem cache chiplet zu sein, sondern es gibt einfach ein größeres die mit extra cache drauf.

Das dürfte deutliche Latenznachteile haben, da die Signallaufzeit bei Cache ein wesentlicher Bottleneck ist. Außerdem ist dann natürlich alles im teuren N2-Prozess gefertigt. Bin gespannt wie viel Taktzyklen Intel schafft mit dem 144MB Cache auf einem Die.

[davidzo]

Das dürfte deutliche Latenznachteile haben, da die Signallaufzeit bei Cache ein wesentlicher Bottleneck ist. Außerdem ist dann natürlich alles im teuren N2-Prozess gefertigt. Bin gespannt wie viel Taktzyklen Intel schafft mit dem 144MB Cache auf einem Die.

Ist es nicht eher umgekehrt weil kein D2D Interface nötig ist das elektrisch immer schlechter ist als monolitisch?

Bisher designt Intel den Cache immer in die Mitte und ordnet die Cores darum herum an, also zu den Kanten.
Wenn du ein 30mm2 Rechteck auf 120mm2 erweiterst steigt der Durchmesser nur um Faktor 2. Praktisch wird es deutlich unter Faktor2 sein da die 144mb weitaus mehr Density haben werden als die 36mb (wegen der Assoziativität und ansteuerungslogik). Ich glaube kaum das AMDs Die to Die TSVs da besser sind, sitzen die doch auch nur in zwei streifen und nicht über den ganzen Cache verteilt.

In den Mi300X vs Mi355X Folien im nachbarthread sieht man ganz gut was bei einer zugebenermaßen viel breiteren GPU so alles durch die Die2Die Interfaces an Strom verbraten wird.

[reunion]

Ist es nicht eher umgekehrt weil kein D2D Interface nötig ist das elektrisch immer schlechter ist als monolitisch?

Bisher designt Intel den Cache immer in die Mitte und ordnet die Cores darum herum an, also zu den Kanten.
Wenn du ein 30mm2 Rechteck auf 120mm2 erweiterst steigt der Durchmesser nur um Faktor 2. Praktisch wird es deutlich unter Faktor2 sein da die 144mb weitaus mehr Density haben werden als die 36mb (wegen der Assoziativität und ansteuerungslogik). Ich glaube kaum das AMDs Die to Die TSVs da besser sind, sitzen die doch auch nur in zwei streifen und nicht über den ganzen Cache verteilt.

In den Mi300X vs Mi355X Folien im nachbarthread sieht man ganz gut was bei einer zugebenermaßen viel breiteren GPU so alles durch die Die2Die Interfaces an Strom verbraten wird.

Nope, es geht schlicht um die Signallaufzeit, also um die Leitungslänge. Oder glaubst du AMD betreibt den Aufwand zum Spaß? :D SRAM benötigt physisch relativ viel Platz auf dem Silizium. Mit der Fläche wachsen auch die Distanzen. Die elektrischen Signale müssen von den Rechenkernen zu den äußersten Rändern des Caches wandern, das führt zu Signalverzögerungen (Propagation Delay). Ein riesiger flacher Cache hat unweigerlich höhere und vor allem inkonsistentere Latenzen, da einige Speicherzellen viel weiter entfernt sind als andere. Vertikale TSV-Verbindungen haben extrem kurze Wege – wir sprechen hier von Distanzen im Mikrometerbereich (oft unter 10 Mikrometer). Der physikalische Weg "nach oben" in den gestapelten Cache ist um ein Vielfaches kürzer als der Weg "zur Seite" auf einem massiv verbreiterten 2D-Chip. Das Propagation Delay und damit die durchschnittlichen Latenzen beim Cache-Zugriff sind daher viel niedriger.

[Undertaker]

Die physikalische Signalausbreitungsgeschwindigkeit in Kupfer liegt in 1ns bei ~0,2 - 0,3m. Das ist vielleicht für einen L1-Cache ein Thema, für einen LLC spielen diese Zeiten für die Gesamtlatenz aber faktisch keine Rolle (aus Synchronisationssicht natürlich schon, aber das ist ein anderes Thema).

[reunion]

Das ist vielleicht für einen L1-Cache ein Thema, für einen LLC spielen diese Zeiten für die Gesamtlatenz aber faktisch keine Rolle (aus Synchronisationssicht natürlich schon, aber das ist ein anderes Thema).

Kann man natürlich einfach behaupten, stimmt halt nicht. Ein Kollege von mir hat sich sogar mal den Spaß gemacht und das anhand des X3D-Caches auf einem 7800X3D näherungsweise ausgerechnet. Ein 7800X3D hat Zugriffzeiten auf den Basis 32MB L3-Cache von ca. 40-45 Taktzyklen. Auf den gestapelter 3D-Cache (64 MB) dauert der Zugriff über die TSV-Verbindungen etwa 44 bis 49 Taktzyklen. Bei einem 2D-Chip mit 96 MB L3-Cache hätte man Latenzen von 60 bis 70 Taktzyklen. Noch schlimmer wären allerdings die Streuung. Ein Cache-Block, der direkt neben dem Rechenkern liegt, wäre schnell (vielleicht 40 Zyklen). Ein Block am alleräußersten Rand des riesigen Chips könnte aber 80 bis 90 Zyklen brauchen. Solche unvorhersehbaren Latenzen sind Gift für Spiele und Echtzeitanwendungen.

Deshalb, ich bin gespannt wie Intel das löst. Vermutlich wird man den Cache in relativ viele Slices unterteilen.

[basix]

Der 144MB Cache soll ja ein L4-Cache sein. Dafür spricht auch, dass es CPU-Die ohne diesen Cache gibt und die brauchen garantiert einen L3$. Für mich sieht das eher nach einem MALL aus wie es der IF-Cache bei RDNA2...4 ist. Das reduziert die durchschnittlichen Speicherlatenzen, der L4$ muss aber nicht so schnell wie der L3$ sein.

Beispiel:
- L3-Cache = 12ns mit 36 MByte total
- L4-Cache = 30ns mit 144 MByte total
- DRAM = 70ns

Das ist nicht ganz gleichwertig zu AMDs V-Cache aber dennoch gut für Spiele.

[Undertaker]

Kann man natürlich einfach behaupten, stimmt halt nicht. Ein Kollege von mir hat sich sogar mal den Spaß gemacht und das anhand des X3D-Caches auf einem 7800X3D näherungsweise ausgerechnet. Ein 7800X3D hat Zugriffzeiten auf den Basis 32MB L3-Cache von ca. 40-45 Taktzyklen. Auf den gestapelter 3D-Cache (64 MB) dauert der Zugriff über die TSV-Verbindungen etwa 44 bis 49 Taktzyklen. Bei einem 2D-Chip mit 96 MB L3-Cache hätte man Latenzen von 60 bis 70 Taktzyklen. Noch schlimmer wären allerdings die Streuung. Ein Cache-Block, der direkt neben dem Rechenkern liegt, wäre schnell (vielleicht 40 Zyklen). Ein Block am alleräußersten Rand des riesigen Chips könnte aber 80 bis 90 Zyklen brauchen. Solche unvorhersehbaren Latenzen sind Gift für Spiele und Echtzeitanwendungen.

Deshalb, ich bin gespannt wie Intel das löst. Vermutlich wird man den Cache in relativ viele Slices unterteilen.

Ich kann dir nicht sagen, was dein Kollege da "berechnet" hat... Vielleicht ein paar Kommanstellen vertauscht? :D In einem(!) Taktzyklus bei ~5,5 GHz kommt dein Signal knapp 4cm. 40-50 Zyklen Penalty bei Kommunikation quer über einen üblichen Desktop-Die sind Unfug.

[MiamiNice]

Der 144MB Cache soll ja ein L4-Cache sein. Dafür spricht auch, dass es CPU-Die ohne diesen Cache gibt und die brauchen garantiert einen L3$. Für mich sieht das eher nach einem MALL aus wie es der IF-Cache bei RDNA2...4 ist. Das reduziert die durchschnittlichen Speicherlatenzen, der L4$ muss aber nicht so schnell wie der L3$ sein.

Beispiel:
- L3-Cache = 12ns mit 36 MByte total
- L4-Cache = 30ns mit 144 MByte total
- DRAM = 70ns

Das ist nicht ganz gleichwertig zu AMDs V-Cache aber dennoch gut für Spiele.

This!
Man nennt es auch "pragmatischer Workaround" vs. X3D

[davidzo]

Nope, es geht schlicht um die Signallaufzeit, also um die Leitungslänge.
Die TSVs sind aber nicht überall. Du musst eben erstmal zu der TSV Area hin und dann im X3D Cache Die wieder horizontal zurück. Das verdoppelt im worstcase die Signallaufzeit.
Das ist nicht soviel anders als wenn ich den Cache in einer Ebene doppelt so breit und hoch mache.

Es kommt im Endeffekt mehr auf die Topologie an wie die Latenzen tatsächlich ausfallen. Und da ist AMDs L3 bereits ohne X3D schon im Vorteil. Und das selbst wenn man bei Intel monolitische Chips heranzieht. 32MB L3 bei AMD haben schon seit Zen4 vs Raptorlake rund 25-30% niedrigere Latenzen als 36MB L3 bei Intel (ca 45-50 vs 60cycles).

[OgrEGT]

Ich kann dir nicht sagen, was dein Kollege da "berechnet" hat... Vielleicht ein paar Kommanstellen vertauscht? :D In einem(!) Taktzyklus bei ~5,5 GHz kommt dein Signal knapp 4cm. 40-50 Zyklen Penalty bei Kommunikation quer über einen üblichen Desktop-Die sind Unfug.
Bin mir als Laie nicht sicher aber der Signallauf eines Cachezugriffs ist ggf. nicht vergleichbar mit Elektronen die einach und einmalig linear ohne Verschaltung durch eine Kupferleitung wandern.

[reunion]

Ich kann dir nicht sagen, was dein Kollege da "berechnet" hat... Vielleicht ein paar Kommanstellen vertauscht? :D In einem(!) Taktzyklus bei ~5,5 GHz kommt dein Signal knapp 4cm. 40-50 Zyklen Penalty bei Kommunikation quer über einen üblichen Desktop-Die sind Unfug.

Wie ich solche Leute liebe, von nichts eine Ahnung aber groß die Fresse aufreißen. Ein Cache-Zugriff ist ein hochkomplexer Prozess. Du musst zuerst mal den Tag Loopkup prüfen, diese Such- und Vergleichsoperation kostet dich mindestens 5-10 Taktzyklen. Dann musst du physikalisch Auslesen, wofür locker 15-20 Zyklen drauf gehen. Dazu muss zuerst mal die Spannung aufgebaut werden (Leitungen haben eine Kapazität – es dauert also einen Moment, bis die volle Spannung anliegt), und dann kommt die eigentlich Messung. Dann müssen sie Daten über diverse Repeater und den entsprechenden Bus zur CPU. Da kannst du nochmal 10-15 Zyklen rechnen. Und am Schluss gibt es auch noch eine Fehlerkorrektur die sicher auch 1-3 Zyklen kostet.

Warum Cache 3D-Stacking so genial ist? Längere Leitungen erfordern mehr Repeater. Jeder Repeater kostet Taktzyklen. Der Bus braucht länger je länger die Leitungen. Plus du hast höhere Leitungskapazität: Längere Steuerleitungen (Wordlines) für breitere Caches brauchen schlichtweg länger, um elektrisch auf- und entladen zu werden.

[ryan]

Vielleicht gibt es die 12 Xe3p iGPU auch als Desktop Chip.

https://www.computerbase.de/news/prozessoren/kommt-die-intel-desktop-apu-geruechte-ueber-nova-lake-mit-12-xe3p-cores-im-desktop.96892/

[davidzo]

Das könnte auch Pantherlake im Desktop sockel sein? verliert dann natürlich ein paar PCIelanes, aber sowas wäre nicht das erste mal.

Wenn dass so wäre, dann wäre Intels Kopie von AMDs Produkstrategie perfekt: Dual CCD CPUs mit minimaler IGP im I/O Die, Mobile APU die später in den Desktop kommt, HEDT auf dem 2ch mainstreamsockel.

[dildo4u]

Wenn der Sockel Dual Die Modelle Trägt sollte auch die 12XE GPU genug Platz haben.
Was mich wundert warum das Modelle die fette Spannungs Versorgung braucht wird es Mainboards geben die keine 200Watt vertragen?

[reunion]

Der 144MB Cache soll ja ein L4-Cache sein. Dafür spricht auch, dass es CPU-Die ohne diesen Cache gibt und die brauchen garantiert einen L3$. Für mich sieht das eher nach einem MALL aus wie es der IF-Cache bei RDNA2...4 ist. Das reduziert die durchschnittlichen Speicherlatenzen, der L4$ muss aber nicht so schnell wie der L3$ sein.

Beispiel:
- L3-Cache = 12ns mit 36 MByte total
- L4-Cache = 30ns mit 144 MByte total
- DRAM = 70ns

Das ist nicht ganz gleichwertig zu AMDs V-Cache aber dennoch gut für Spiele.

Ja, das macht absolut Sinn IMO. Dann muss der große Cache auch nicht so schnell sein. Ansonsten würde man Performance verlieren bei Anwendungen die von so viel Cache nicht profitieren. Nachteil ist natürlich, dass man dann ein zusätzliches Cache-Level hat, erklärt aber auch die große Die-Size. Plus der L4 ist dann natürlich relativ langsam, könnte man vielleicht sogar eDRAM verbauen.

[basix]

eDRAM wäre eine Möglichkeit. Gibt es afaik aber in TSMC N2 nicht. High-Density SRAM Cells mit geringeren Taktraten sowie grösseren SRAM-Slices (steigert die Density) dürfte auch funktionieren.

Vielleicht ist es aber trotzdem ein L3$ und Intel macht einfach jeden SRAM-Slice 4x grösser (36MB -> 144MB) und erweitert die Tag Macros. Ist auch eine Variante. Bei AMD ist das beim V-Cache ja ähnlich.

Ist sicher technisch interessant, wie das Intel lösen wird. Am Ende zählt aber primär die Performance.

[davidzo]

eDRAM wäre eine Möglichkeit. Gibt es afaik aber in TSMC N2 nicht. High-Density SRAM Cells mit geringeren Taktraten sowie grösseren SRAM-Slices (steigert die Density) dürfte auch funktionieren.

Ich glaube eDRAM funktioniert bei der Topologie nicht mehr. Jeder zusätzliche hierachische Cache erbt ja die Latenz des vorherigen on top. Damit würde die DRAM Latenz massiv verschlechtert wenn es wirklich ein LLC ist.

Wenn du heutzutage noch den L1, L1.5, L2, L3 etc. dazu rechnest kommst du viel zu nah an DRAM Latenz als das es sich lohnen würde.

Bei haswell und Broadwell lief der edram mit 36-40 ns (140 Zyklen bei 3.8 GHz). 4790K und 7700K hatten rund 50ns DRAM Latenz bei den K-Modellen mit schnellem Ram. Der eDRAM ist also näher am DRAM als am L3. Das erklärt wieso man sich mit Crystalwell auf mobile CPUs konzentriert hat. Dort sind die Speicherlatenzen eben schlechter. Aber im Desktop schafft man beinahe die gleichen latenzen auch mit einem 4790K oder 7700K mit schnellem Ram. Zudem darf man nicht vergessen dass der 8MB L3 Cache durch die Tags für den eDRAM auf 6mb schrumpfte bei Broadwell.

Zumal der edram damals auch nur einen 2:1 Density-Vorteil hatte gegenüber SRAM in 14nm. TSMC Sram macros dagegen sind die besten der Welt in Bezug auf Density. Ich denke die Idee des BLLC kommt aus der Idee diesen Vorteil für sich zu nutzen, genau wie sich AMD bei Zen2 zu 1x16Mb L3 veranlasst sah als TSMC mit N7 erstmals Intel bei der SRAM Dichte deutlich schlagen konnte.

[iamthebear]

1.) Broadwell hatte damals 6MB L3 + 128MB eDRAM wobei der eDRAM um die 30ns vs. 60ns Latenz hatte und die Bandbreite auch ca. verdoppelt hat.

Würde man das heute umsetzen müsste Lösung eher 36 MB L3 + 1GB eDRAM sein. Also deutlich schlechtere Latenz aber eben so viel, dass alles an Daten rein passt was regelmäßig gebraucht wird.
Und bei der Bandbreite liegt die Latte auch um die 300GB/s.
Ich glaube das wird so nichts werden. Ich habe das Gefühl, dass der eDRAM bei Intel sowieso nur ein Forschungsprojekt war und man ihn zur Übung auf einen Broadwell geschnallt hat. Danach hat das Ganze aber jahrelang niemand weiterverfolgt.

2.) Afaik ist der bLLC ein ganz langweiliger L3 mit 144MB. Die L4 Gerüchte waren Adamantine. Das wurde so aber nie umgesetzt. Geblieben ist nur Clearwater Forrest.
Dass die Latenzen auf Grund der Signalwege so stark ansteigen kann ich mir nicht vorstellen. Wir reden hier im Vergleich zu Arrow Lake von 3mm zusätzlich. Dafür fallen 4 Ring Stops weg.
Was sich Intel dafür aber spart:
.) Kein komplexes Packaging
.) Kein Flächenverbrauch durch TSVs
.) Keine thermischen Probleme/Takteinbußen. Die Kerne sind nun sogar noch etwas weiter voneinander entfernt

[robbitop]

Also ich hab meinen 4790K auf 42 ns (ddr3-2400) gehabt. Gab auch Leute die beim 7700K 36 ns hatten (samsung b die). Allerdings mit tuning der subtimings. Out of the box hatte ich ende der 50er.

Beim kurzen googlen nach aida64 screenshots vom 5775c ist die L4 Latenz eher bei ende 30 anfang 40 ns.
https://share.google/AkBcydtaEKCAx5QS5

https://share.google/deVlA8sPVELFGijTJ

[Badesalz]

hah robbi... unsere früheren 5775c Diskussionen... :wink:

@all
Ich hatte mal auf dem Job eine 5775c Thinkstation. Das Ding schob unter XPsp3 wie die Pest. Stumpfbenches hin oder her, vor allem die Schwupdizität war für mich überragend.
Ich hab unter meinerseits Androhung von Gewalt damals einen ganzen Wechselturnus ausgelassen deswegen :tongue:
Neben dem 2500k DIE Intel-CPU die ganz besonders in Erinnerung bleibt :up:

[robbitop]

Die geringe latenz hat gerockt beim 5775c. Das war auch der Grund warum memorytuning so viel gebrqcht hat. Mein 4790K wurde nur durch das memorytuning 22% schneller im GTA5 Benchmark (800x600 damit es im cpu Limit war). Ich war damals baff. :up:

[Badesalz]

Das ist Intels weg (gewesen?) Sie haben immer leistungsfähige CPUs gebaut für Speichertypen, die aktuell werden, wenn die CPUs nicht mehr aktuell sind. Vdimm for the win :rolleyes:

[Wuge]

Ist doch bei Raptor Lake auch so... von JEDEC 5600 zu 7200+ mit scharfen Timings und die Karre legt in manchen real life Anwendungen / Games 30% zu...

[Badesalz]

Ist doch bei Raptor Lake auch so... Also bleibt das wohl so... Ich zähle das nicht mehr zu den +-Seiten. Man kauft das Ding und braucht dann noch Skills was Speicherwahl und Speicherkonfig angeht, damit es atmet. Das ist schön für den Basteldrang in Forenblasen, aber allgemein gesehen ist sowas Crap. Vor allem in der heutigen noch andauernden Zeit. Und vor allem, um sich dann mit anderen Systemen zu duellieren, bei welchen 6000/30 (/28) alles ist was man ggf. wissen muss.

Ok. Dafür hat man dementsprechend wenigstens die Preise angepasst.

[Leonidas]

Cache-Größen und genauere Modellnamen zu NVL:
https://www.3dcenter.org/news/news-des-1819-april-2026

[robbitop]

Also bleibt das wohl so... Ich zähle das nicht mehr zu den +-Seiten. Man kauft das Ding und braucht dann noch Skills was Speicherwahl und Speicherkonfig angeht, damit es atmet. Das ist schön für den Basteldrang in Forenblasen, aber allgemein gesehen ist sowas Crap. Vor allem in der heutigen noch andauernden Zeit. Und vor allem, um sich dann mit anderen Systemen zu duellieren, bei welchen 6000/30 (/28) alles ist was man ggf. wissen muss.

Ok. Dafür hat man dementsprechend wenigstens die Preise angepasst.
Für Spieleperformance ist durchschnittliche Zugriffslatenz (die ja durch hitrate im Cache gesenkt wird) immer wesentlich. Egal welche CPU (ja es gibt die ein odere andere die da etwas weniger skaliert aber grundsätzlich skalieren die alle ziemlich gut mit der Latenz). Aus dem Grund kaufe ich nie wieder eine CPU ohne großen LLC. Das bringt einfach total viel. Und mit großem LLC bringt Memorytuning auch weniger (weil der Anteil an der durchschnittlichen Latenzreduktion durch die große Hitrate eben kleiner ist) - es bringt trotzdem noch was - aber eben wesentlich weniger (bis jetzt wieder einer mit irgendwelchen Ausnahmen von Software im Dauer-AlphaZustand wie Star Citizen um die Ecke kommt ^^).

Insofern kann man gespannt sein auf Novalake. Das wird den Kampf um die Gaming Krone wieder spannend machen. Insbesondere nachdem Zen 5% so eine Enttäuschung war und dessen X3D Version fast ausschließlich durch die Taktsteigerung über die 5% hinaus auf ~15% ggü dessen Vorgänger gehieft hat).

Es geht doch nichts über Wettbewerb. :)

[reunion]

Insofern kann man gespannt sein auf Novalake. Das wird den Kampf um die Gaming Krone wieder spannend machen. Insbesondere nachdem Zen 5% so eine Enttäuschung war und dessen X3D Version fast ausschließlich durch die Taktsteigerung über die 5% hinaus auf ~15% ggü dessen Vorgänger gehieft hat).


Ich finde es witzig zu sagen, dass Zen5 eine Enttäuschung war, während Arrow Lake nicht mal den Vorgänger schlagen konnte. X-D
Zumal "nur" durch Takt auch eine seltsame Aussagen ist. Takt skaliert immer, IPC hängt von Anwendungsfall ab. Wenn ich mich entscheiden müsste, würde ich immer Takt vorziehen.
Und wenn man den 9850X3D nimmt, sind wir zudem allemal bei 20% zum Vorgänger. Der 7800X3D ist aber auch sehr gut gealtert, keine Frage.

Aber ja NovaLake könnte es wieder spannend machen. Dafür braucht es aber nicht nur mehr Cache, sondern vor allem auch niedrigere Latenzen beim Cache, da liegt nämlich der wesentliche Vorteil von AMD.

[robbitop]

Was ich meinte: Zen 5 war IMO relativ zu Zen 4 eine Enttäuschung. Das sollte implizit aus dem Posting klar gewesen sein. Arrowlake ist ein anderes, separates Thema. Ja der war noch enttäuschender weil er langsamer als sein Vorgänger war - aber das ist whataboutism und ändert nichts zum obigen. ;)

Und ich denke es war Glück für AMD, dass Intel nach RTL auch gefailt hat (sogar wesentlich schlimmer). Hätte Intel den üblichen boost bei einer major release uArch gebracht, wäre die ganze Story deutlich anders ausgegangen. Aber auf das Failen des Wettbewerbers sollte man nie setzen ;)

Mir ging es um das was taktnormiert ging. Zen 5x3d schaffte es am Ende primär durch mehr Takt zum Ziel und der Hauptfaktor kommt vom packaging (sram chiplet nun unter dem ccd).

Das kann man alles relativieren aber dennoch ist es so. IMO war Zen 5 relativ zu der Entwicklung davor enttäuschend. Dafür dass Zen 5 ein major release und kein refresh (in Bezug auf die uArch) war (und relativ zu den Kommentaren die Mike Clarke Jahre vorher machte wie toll Zen 5 werden wird) war es eine Enttäuschung. Taktnormiert waren es halt leider kaum mehr als magere 5%. Da kam bei allen Iterationen von Zen vorher deutlich mehr rum.

[reunion]

Was ich meinte: Zen 5 war IMO relativ zu Zen 4 eine Enttäuschung. Das sollte implizit aus dem Posting klar gewesen sein. Arrowlake ist ein anderes, separates Thema. Ja der war noch enttäuschender weil er langsamer als sein Vorgänger war - aber das ist whataboutism und ändert nichts zum obigen. ;)

Und ich denke es war Glück für AMD, dass Intel nach RTL auch gefailt hat (sogar wesentlich schlimmer). Hätte Intel den üblichen boost bei einer major release uArch gebracht, wäre die ganze Story deutlich anders ausgegangen. Aber auf das Failen des Wettbewerbers sollte man nie setzen ;)

Mir ging es um das was taktnormiert ging. Zen 5x3d schaffte es am Ende primär durch mehr Takt zum Ziel und der Hauptfaktor kommt vom packaging (sram chiplet nun unter dem ccd).

Das kann man alles relativieren aber dennoch ist es so. IMO war Zen 5 relativ zu der Entwicklung davor enttäuschend. Dafür dass Zen 5 ein major release und kein refresh (in Bezug auf die uArch) war (und relativ zu den Kommentaren die Mike Clarke Jahre vorher machte wie toll Zen 5 werden wird) war es eine Enttäuschung. Taktnormiert waren es halt leider kaum mehr als magere 5%. Da kam bei allen Iterationen von Zen vorher deutlich mehr rum.

Es waren 13.3% integer IPC und 29.4% FP IPC vs. Zen4 in SPEC.
https://chipsandcheese.com/p/discussing-amds-zen-5-at-hot-chips-2024

Die Gaming-Performance, welche schon bei Zen4 maßgeblich an der Speicherlatenz hing als Gradmesser für den IPC-Gewinn zu nehmen ist massives cherry picking.

Dazu kommt noch, dass spätere BIOS-Updates das auch relativiert haben.

[robbitop]

Fur mich ist Gaming IPC die Königsdisziplin, weil der Code eben recht fragmentiert, unsortiert und kaum parallel pro thread ist (also man kaum ILP extrahieren kann). Und im Kontext vom 3DCenter Forum wo es primär um Spiele mit 3D Grafik geht ist das Argument mit Cherrypicking IMO nicht ganz standfest. ;)
In Anwendungen ist Zen 5 auch pro Takt schneller. In Anwendungen steht Arrowlake aber auch deutlich weniger schlecht da (er legt auch in single core ggü dem 14900K trotz niedrigerem Takt zu - er hat hier also auch einen IPC Sprung bei Anwendungen hingelegt). Im Vorpost hast du noch was von Performanceregression zu Arrowlake erzählt was aber nur bei Spielen (jedoch nicht bei Anwendungen) der Fall ist. Also was denn nun? So wie es dir passt? ;) („cherrypicking“ und so ^^)

Und ja Gaming wird durch Speicherlatenz beeinflusst. Allerdings war hier der 14900K ohne big LLC nur knapp hinter dem 7800x3d. Also kann man auch aus der uArch da einiges machen.

[Badesalz]

Was wir erst später rausgefunden haben ;) ist die Stabilität dieser ähnlichen Leistung ;) Nämlich wie betonstabil die Frametimes mit Zen5 wurden. Das schlägt oft in minFPS durch. Leider noch nicht in den 1%. So schlecht war Zen4 halt nicht.
Aber für all die Edelzocker nicht unwichtig oder?

Da tat sich nach dem Launch eh noch einiges. Wenn man nur die Woche in der NDA fiel in Erinnerung behält, spricht man nicht vom Ganzen.

Das sind aber alles Sachen die nun gelernt worden sind. Das wird man beim Zen6 nicht wieder lernen.

[robbitop]

Bei manchen Spielen steigt die p1 Mehrleistung ggü den avg Werten stärker - das stimmt - aber das ist anscheinend nur bei einem Teil (nicht Großteil) der Spiele so anscheinend:
https://www.computerbase.de/artikel/prozessoren/amd-ryzen-7-9800x3d-test.90151/seite-2#abschnitt_baldurs_gate_3
Im breiten Index 9800x3d vs 7800x3d
AVG:+14%
p1: +10%

In ein paar Einzeltiteln legt der 9800x3d in p1 aber weiter vorn als das avg. Aber ob das systemisch ist wenn es im Index nicht rüberkommt?


Wenn ich ins Leistungsrating unter „frametime“ (das soll das p1 sein)
schaue schaffen die Zen5 nonx3d nicht wirklich bessere p1 Werte im Index

https://www.computerbase.de/artikel/prozessoren/amd-ryzen-9-9900x-9950x-test.89115/seite-4#abschnitt_viele_neue_spiele_im_cputest

6% bessere p1 und 7% bessere avg 9700x vs 7700x.

[reunion]

Fur mich ist Gaming IPC die Königsdisziplin, weil der Code eben recht fragmentiert, unsortiert und kaum parallel pro thread ist (also man kaum ILP extrahieren kann).

Für dich kann meinetwegen auch reines FP number crushing "Königsdisziplin" sein. Ändert trotzdem nichts daran, dass IPC ein allgemein anerkannter Begriff ist, den man nicht anhand von cherry picking definieren kann bzw. sollte.



Und im Kontext vom 3DCenter Forum wo es primär um Spiele mit 3D Grafik geht ist das Argument mit Cherrypicking IMO nicht ganz standfest. ;)
In Anwendungen ist Zen 5 auch pro Takt schneller. In Anwendungen steht Arrowlake aber auch deutlich weniger schlecht da (er legt auch in single core ggü dem 14900K trotz niedrigerem Takt zu - er hat hier also auch einen IPC Sprung bei Anwendungen hingelegt). Im Vorpost hast du noch was von Performanceregression zu Arrowlake erzählt was aber nur bei Spielen (jedoch nicht bei Anwendungen) der Fall ist. Also was denn nun? So wie es dir passt? ;) („cherrypicking“ und so ^^)


Jetzt wirds kindisch. Er legte bei Anwendungen Single-Core um 3% zu laut CB, das ist knapp über Messungenauigkeit. Unterm Strich bleibt je nach Gewichtung noch immer eine Regression. Und in beiden Fälle hat Zen5 stärkere Zugewinne zu verzeichnen als Arrowlake, insofern ändert sich an meiner Kernaussage gar nichts. ;)

[robbitop]

Dein Beispiel „fp crunching“ ist arbiträr und mein Beispiel im Kontext des 3DCenterforums (Achtung: Kontext beachten ;) ein Forum in dem es um 3D Grafik in Spielen geht) relativ repräsentativ.
Und SPEC ist null repräsentativ da es nur ein synthetischer Benchmark (maximal damit ein Proxy - wenn überhaupt) ist wohingegen das Resultat aus einem Spieleindex breite Praxisleistung in Spielen (Hauptthema dieses Forums) darstellt. Und wenn man sich die Mehrzahl der Zen 5 reviews mal anschaut haben die ihre Fazits zum Großteil auch auf die Gamingleistung gesetzt und nicht auf die Anwendungsleistung. Ich würde sagen, dass es somit nicht abwegig ist, den Fortschritt der cpu uarch hier im Thread mit der Gamingleistung zu bewerten.

Und deine originäre Aussage bezog sich sehr wahrscheinlich auch auf die Spieleistung - denn das ist die große offensichtliche Schwäche von ARL. Und mir dann Cherrypicking vorwerfen und dann selbst irgendwas mit SPEC (Synthie der null repräsentativ ist) zu konstruieren?

https://www.computerbase.de/artikel/prozessoren/intel-core-ultra-200s-285k-265k-245k-test.90019/seite-3#abschnitt_singlecoreleistung
Ich sehe hier 5% in single core 285 vs 14900k - dazu müsste man noch die Taktreduktion aufmultiplizieren
+11% in Multicore sogar.

[reunion]

Dein Beispiel „fp crunching“ ist arbiträr und mein Beispiel im Kontext des 3DCenterforums (Achtung: Kontext beachten ;) ein Forum in dem es um 3D Grafik in Spielen geht) relativ repräsentativ.
Und SPEC ist null repräsentativ da es nur ein synthetischer Benchmark (maximal damit ein Proxy - wenn überhaupt) ist wohingegen das Resultat aus einem Spieleindex breite Praxisleistung in Spielen (Hauptthema dieses Forums) darstellt. Und wenn man sich die Mehrzahl der Zen 5 reviews mal anschaut haben die ihre Fazits zum Großteil auch auf die Gamingleistung gesetzt und nicht auf die Anwendungsleistung. Ich würde sagen, dass es somit nicht abwegig ist, den Fortschritt der cpu uarch hier im Thread mit der Gamingleistung zu bewerten.

Und deine originäre Aussage bezog sich sehr wahrscheinlich auch auf die Spieleistung - denn das ist die große offensichtliche Schwäche von ARL. Und mir dann Cherrypicking vorwerfen und dann selbst irgendwas mit SPEC (Synthie der null repräsentativ ist) zu konstruieren?

https://www.computerbase.de/artikel/prozessoren/intel-core-ultra-200s-285k-265k-245k-test.90019/seite-3#abschnitt_singlecoreleistung
Ich sehe hier 5% in single core 285 vs 14900k - dazu müsste man noch die Taktreduktion aufmultiplizieren
+11% in Multicore sogar.

Ich verstehe überhaupt nicht, warum du das jetzt persönlich nimmst ("mir Cherrypicking vorwerfen") und da lange und aufwändig herum argumentierst. Ich wollte nur darauf hinweisen, dass IPC mehr ist als Spieleleistung, da Spiele eben sehr spezifisch an der Latenz hängen. Aber nichts für ungut.

[robbitop]

Du hast „IPC“ geschrieben - nicht ich. Ich habe performancenormierte Leistung geschrieben und sogar klarifiziert was ich meinte.

[reunion]

Du hast „IPC“ geschrieben - nicht ich. Ich habe performancenormierte Leistung geschrieben und sogar klarifiziert was ich meinte.

Naja:

Mir ging es um das was taktnormiert ging.

Zumal du dich beschwert hast, dass die X3D-CPUs nur durch Takt so viel Performance zugelegt haben. Da bleibt nur die IPC.

[robbitop]

Aber eben nicht „IPC“. Und doch hast du im selben Posting durch den Kontext verstanden dass es um Gaming ging (das geht aus dem Posting eindeutig hervor) was ich danach sogar noch klarifiziert habe. Was „IPC“ formal bedeutet, weiss hier sicherlich jeder seit Jahrzehnten. Und was aber in dem Kontext gemeint war, weiss auch jeder.

Was den Takt angeht: der kam ja nichtmal aus Fortschritten von der uArch oder der node sondern nur daher dass man „zufällig“ zu dem Zeitpunkt Fortschritte beim packaging für das sram chiplet für x3d skus gemacht hat - der aber mit Zen 5 selbst nicht wirklich explizit zu tun hat. Käme der Mehrtakt aus der uArch (also mit Innovation / Transistoren erkauft) wäre das für mich (nicht für das Produkt) was anderes gewesen. Es war ja für das CCD nichtmal ein besonders hoher Takt sondern eher eine Art Reduktion des clock penalties was vorher für x3d cpus inhärent war. Für mich war Zen 5 als uArch jedenfalls enttäuschend und da bin ich nicht der einzige. Gefühlt sieht das halbe Internet das genauso. Wäre es eine Zen 4 Situation gewesen, wo es wirklich auch mehr ccd Takt gegeben hätte (wo auch die non x3d profitiert hätten) wäre das anders IMO.

[Badesalz]

Wenn ich ins Leistungsrating unter „frametime“ (das soll das p1 sein)
schaue schaffen die Zen5 nonx3d nicht wirklich bessere p1 Werte im Index
Jein. Das ist am besten zu erkennen - was gemeint ist - im grafische Verlauf dessen. Wie bei digital foundry und paar (wenigen) anderen. Du hast mit z.B. "P1" auch nur einen avg., von allem was >= P1 ist. Wenn du dafür ms nimmst, ist das entweder eine Zahl oder du schaust dir innerhalb dieser Untermengen min/max an (was schon mehr ansagt).

Im dynamischen Verlauf (zu Laufzeit als Graph) siehst du, daß dies auf einem Zen4 und Zen3 meist wesentlich mehr zittert als bei 13/14 Intels. Auf Zen5 (x3d) sieht das dagegen fast schon aus wie eine Kühlschranktür von der Seite.

Größere Peaks nach unten die in der Szene generell sind, auch auf Intel, sind auf Zen5 nicht selten halb so tief wie auf Zen4.
Ich will mich gar nicht festlegen, ob das in-game neben Tombman sonst jemanden auffallen würde, aber ich hab das seit Zen3 für eine Baustelle gehalten (vs. Intel), damit also auch oft begutachtet, und war hier auch einer der ersten die damals darüber redete, daß dies mit Zen5 quasi weg ist.
Ja. Signifikant messbar ist nicht immer = signifikant spürbar. Alles gut ;)

Soll heißen, wir hatten das schon ;) Von mir aus aber auch ruhig wieder BTT.
Das obige entsteht aber nicht "nur durch Takt". Es sei denn das sollte mit dieser Art PWM-Taktung, wie CPUs und GPUs (vor allem GPUs) halt seit längerer Zeit getaktet werden, um die Powerlimits zu halten. Dann ja. (nein, das ist nichts was man in hwinfo sehen kann)

[aceCrasher]

https://videocardz.com/newz/intel-hints-at-unlocked-budget-cpus-robert-hallock-says-more-oc-skus-are-planned

In Zukunft (Nova Lake?) wird wohl ein größerer Anteil der Desktop Produkpalette unlocked sein.

Außerdem:
The same report says Intel is also reshaping how it handles the desktop self-builder market. According to Hallock, the DIY desktop segment is now managed separately from Intel’s OEM business, which could give the company more room to tailor products and features for retail builders instead of large...

Source: VideoCardz.com
https://videocardz.com/newz/intel-hints-at-unlocked-budget-cpus-robert-hallock-says-more-oc-skus-are-planned

[rentex]

https://videocardz.com/newz/intel-hints-at-unlocked-budget-cpus-robert-hallock-says-more-oc-skus-are-planned

In Zukunft (Nova Lake?) wird wohl ein größerer Anteil der Desktop Produkpalette unlocked sein.

Außerdem:

Mein Gott, das klingt ja alles langsam, richtig positiv, was Intel so machen will.
Nicht, das ich mir noch ne NVL CPU hole...

[Sonyfreak]

Also zumindest in den letzten Jahren war "unlocked" eher ein Papiertiger. Welche CPU hat sich sinnvoll übertakten lassen? Wenn man das so breitflächig anbieten möchte, heißt das auf der anderen Seite, dass es vermutlich nicht viel wert ist.

mfg.

Sonyfreak

[MiamiNice]

Vor allem, wenn man bedenkt, dass man bei Intel in den letzten Generationen nur über RAM OC mehr Leistung bekommen hat. Takttechnisch laufen die schon ziemlich am Ende. Jetzt ist der IMC nicht mehr gut angebunden, da macht RAM OC auch direkt weniger (eigentlich mehr, aber kommt nicht genug) Sinn. Deswegen ob die jetzt alle oder keinen mit dem "K" versehen, spielt keine Geige.
Aber vielleicht meinte der Intel Mitarbeiter auch was ganz anderes, wenn ich mir den Quellverweis ansehe ^^
korrigiert mit Claude ;)

[memory_stick]

Unlocked ging ja bisher auch meist mit höherer imc Freigabe einher und vermutlich auch besserem binning, impliziert besseres Mem oc wie miami erwähnt hat, was mMn eben genau wichtiger wird (ausser der bLLC haut so rein wie es sich anhört, bin da noch skeptisch).
Naja, es hört sich jedenfalls meilenweit besser an alles was intel seit langem gebracht hat

[Badesalz]

Unlocked ging ja bisher auch meist mit höherer imc Freigabe einher und vermutlich auch besserem binning, impliziert besseres Mem oc wie miami erwähnt hat, Hat er.
was mMn eben genau wichtiger wirdUnd meinte eher das Gegenteil :wink: