Zen 4 (Raphael, Phoenix & Genoa, 5 nm, AM5, DDR5, PCIe 5.0, Ende 2022)

[Distroia]

Er ist 31% schneller am Ziel und muß sich dazu 45% schneller bewegen.
Ist schon nicht leicht sich unmissverständlich auszudrücken. ;(

Du hast nun mal geschrieben "31% schneller" und nicht "31 schneller fertig". Und 31% schneller bedeutet im normalen Sprachgebrauch 31% mehr Geschwindigkeit. Aber wenn du das gemeint hast, ist es ja gut und wir wissen was gemeint ist und können das Thema endlich beiseite legen. ;D

[bbott]

https://twitter.com/PaulyAlcorn/status/1528757453814382595
AMD has confirmed that the 170W figure for AM5 is PPT, not TDP.
Dann dürfte ein 24C/48T bei Zen 4 vom Tisch sein. Bei TDP wäre es wohl drin gewesen, aber für >98% der Boards deswegen für 230W PPT auslegen, wäre wohl übertreiben.

[Piefkee]

Egal wie man es ausdrückt AMD hat den Weg gewählt der auf den ersten Blick weniger gut aussieht. Genauso die Angabe mit mindesten 15 1T PerF.

Früher hat man immer bis zu x schneller angeben. Das ich denke das AMD einfach nicht zu viel preisgeben mag. Vorallem weil das Teil erst Oktober /Novmeber auf den Markt kommt und wahrscheinlich nach Raptor-Lake…

[bbott]

kannst du mir erklären in welchem szenario die cpu 31% schneller ist, weil beides kann es nicht sein:


wenn amd 31% schneller fertig ist mit rechnen in blender, oder wenn die cpu 31% mehr punkte in cinebench hat.


merke, das eine ist richtig, das andere nicht:biggrin:

Es ist beides Richtig. AMD ist 31% schneller fertig mit der Aufgabe, um das zu schaffen rechnet AMD 46% schneller. ;D

[basix]

Dann dürfte ein 24C/48T bei Zen 4 vom Tisch sein. Bei TDP wäre es wohl drin gewesen, aber für >98% der Boards deswegen für 230W PPT auslegen, wäre wohl übertreiben.

170W PPT sind bereits mehr als genug ;)

Vermutlich auch nur für den 16-Kerner. Darunter benötigt man das mMn nicht.

[MuLuNGuS]

Wegen des Wochendblues brauche ich Montag mit dem Rad immer 1 Stunde bis in die Arbeit, Dienstags bin ich dann voll motiviert und fahre doppelt so schnell ... dann brauche nur noch 0,5 Stunden bis in die Arbeit :D

[Thunder99]

Erst gab es das GHz Rennen, jetzt das TDP/PTT whatever;D

[basix]

Jiggahertz Rennen gibt es immer noch. Jetzt >5.5GHz :D

[Brillus]

Ich finde AMD hat sich zu Zen 4 schon sehr stark mit Infos zurückgehalten.
Man darf auch nicht vergessen das AMD hier diesmal von mindestens 15% gesprochen hat. Ich würde das erstmal als Tiefstaplen hinnehmen, Zen 3 hat damals in manchen Situationen auch nur bedingt vor Zen 2 gelegen.

AMd wird wohl wie zu Zen 3 erst einen Monat vor Release mit den richtigen Details kommen. Herbst geht offiziell vom 1. September bis 30. November, heißt es gibt wieder richtige Details von August bis Oktober.
Ist doch immer das gleich. Seit Zen ist AMD immer extreme am tiefstapeln. Aber jedes mal kommen die Intel Fanboys aus ihren Löchern gegrocjen:" Alles Übertreibung das kann nie stimmen".

[Linmoum]

Sie haben es mit CB aber auch clever gewählt. Größerer L2 und ziemlich flotter DDR5, was dort aber beides unerheblich ist. ;)

Spiele dürften eher Richtung 20-25% gehen im Mittel, bei MT-Apps bleibt vor allem noch die spannende Frage nach der Effizienz. Ich glaube, das wird noch für Überraschungen sorgen.

[vinacis_vivids]

Die 5,5Ghz bei Zen4 sind ja lediglich auf einem Singel-Thread beschränkt.
Bei AllCore 4,0-4,5 Ghz sind auch für 170W PPT für einen 20C/40T bzw. 24C/48T drin.
Ich kann mir nicht vorstellen, dass 16C/32T das Limit bei Zen4 sein soll.

Der AMD EPYC Milan 24C/48T gönnt sich trotz 7nm auch nur 165-200W TDP, mit vielen PCIe Lanes, Octa-Channel usw.

[MSABK]

Die 5,5Ghz bei Zen4 sind ja lediglich auf einem Singel-Thread beschränkt.
Bei AllCore 4,0-4,5 Ghz sind auch für 170W PPT für einen 20C/40T bzw. 24C/48T drin.
Ich kann mir nicht vorstellen, dass 16C/32T das Limit bei Zen4 sein soll.

Der AMD EPYC Milan 24C/48T gönnt sich trotz 7nm auch nur 165-200W TDP, mit vielen PCIe Lanes, Octa-Channel usw.

AM5 wird ja noch ein paar Jahre halten. Da kann es schon sein, dass Zen4 max 16 Kerne bietet und Zen5 oder Zen6 mehr bietet.

[Zossel]

1,12 x 1,05 x 1,05 = 22%


Nicht ganz:

$ python -c "print (1.12 * 1.05 * 1.05)"
1.2348
$

[Tarkin]

Nicht ganz:

$ python -c "print (1.12 * 1.05 * 1.05)"
1.2348
$

sorry, natürlich ;) da hab ich mich wohl vertippt

[Leonidas]

Er ist 31% schneller am Ziel und muß sich dazu 45% schneller bewegen.(

Passt!

Aber man sagt üblicherweise nicht "31% schneller am Ziel". Man sagt "benötigt 31% weniger Zeit". Das Wort "schneller" reserviert man sich für echte Performance-Angaben.

[nordic_pegasus]

was ich noch nicht ganz verstanden habe ist die Anbindung der X670/X670E/B650 an die CPU. Wieviele Lanes und welche PCIe-Generation wird hier verwendet?

Sind es wirklich nur x4 gen4 Lanes? Oder kann kein Chipsatz gen5 und darum werden die Lanes von der CPU auf gen4 "runtergetaktet"? Das kommt mir im Vergleich zu Intel mit Z690 und x8 DMI (=PCIe gen4 x8) etwas mager vor.

[BlacKi]

dr. cutress hat gesagt, pcie5.0 ist nur für 5 inch länge spezifiziert, d.h. 5.0 geht auch nicht für riser.

alle die ihre gpu an risern hängen haben, werden früher oder später wohl zurück, oder mit 4.0 vorlieb nehmen müssen.

[basix]

was ich noch nicht ganz verstanden habe ist die Anbindung der X670/X670E/B650 an die CPU. Wieviele Lanes und welche PCIe-Generation wird hier verwendet?

Sind es wirklich nur x4 gen4 Lanes? Oder kann kein Chipsatz gen5 und darum werden die Lanes von der CPU auf gen4 "runtergetaktet"? Das kommt mir im Vergleich zu Intel mit Z690 und x8 DMI (=PCIe gen4 x8) etwas mager vor.

Die CPU kann 28x PCIe 5.0 Lanes zur Verfügung stellen (vermutlich 32x im IOD verbaut). 24x Lanes sind für den User Verfügbar, 4x gehen zum Chipsatz. Bei Boards mit nur PCIe 4.0 wird es einfach runtergetaktet.

Bin mir nicht sicher, ob zum Chipsatz nicht doch immer PCIe 5.0 ist.

[Linmoum]

Gibt doch auch Riser-Kabel mit 10cm.

[mboeller]

was ich noch nicht ganz verstanden habe ist die Anbindung der X670/X670E/B650 an die CPU. Wieviele Lanes und welche PCIe-Generation wird hier verwendet?


der Link wurde hier im Thread schon mal verlinkt:
https://angstronomics.substack.com/p/site-launch-exclusive-all-the-juicy?s=r

in den Kommentaren steht dann noch:

AMD's presentation materials say B650 will support PCle 5.0 for "storage only" but I'm only seeing 4.0 on the block diagram.

https://substackcdn.com/image/fetch/f_auto,q_auto:good,fl_progressive:steep/https%3A%2F%2Fbucketeer-e05bbc84-baa3-437e-9518-adb32be77984.s3.amazonaws.com%2Fpublic%2Fimages%2Fc11947df-28fa-44df-9c0f-55142218f797_6083x2097.jpeg

[BlacKi]

Gibt doch auch Riser-Kabel mit 10cm.5.0? ich glaube nicht tim.

[Sweepi]

Der Chipsatz selbst (650/670/670E) ist laut angstronomics immer nur mit 4x 4.0 angebunden:

One PCIe 4.0 x4 Uplink to host

...


AMD's presentation materials say B650 will support PCle 5.0 for "storage only" but I'm only seeing 4.0 on the block diagram.

Widerspricht sich nicht, Storage geht ja am Chipsatz vorbei, genau wie die GPU, ist auch im Diagramm links oben

https://substackcdn.com/image/fetch/f_auto,q_auto:good,fl_progressive:steep/https%3A%2F%2Fbucketeer-e05bbc84-baa3-437e-9518-adb32be77984.s3.amazonaws.com%2Fpublic%2Fimages%2F0088dc6a-2d2d-4373-b4e1-0183a2a28ca2_5099x1996.jpeg

[basix]

Da noch keine offiziellen Infos zum Chipsatz Uplink vorhanden sind, würde ich da noch nicht meine Hand ins Feuer legen. Spätestens beim X670 würde PCIe 5.0 Sinn machen.

[r3ptil3]

Wccftech berichtete gestern auf Basis eigener Quelle, dass der B650 Chipsatz auch in einer Art Extreme Variante verfügbar sein wird, mit PCIe 5.0 für GPU und Storage.

Vielleicht auch nur ein Indiz dafür, dass AMD den Board Partner Freiraum gibt hierzu, denn genau solche Kombinationen werden Eigenlösungen sein.

[nordic_pegasus]

der Link wurde hier im Thread schon mal verlinkt:


das war aber ein Leak einen Tag vor der Keynote. Das muss ja nicht zwangsläufig auch die richtige oder finale Spec sein. Selbst beim X670 Diagramm auf der Seite wird die erste Tandem-Chip nur mit x4 gen4 an die CPU angebunden. Die beiden Chips untereinander ebenfalls mit x4 gen4. Das ist doch ein Flaschenhals wie im Bilderbuch.

Die CPU kann 28x PCIe 5.0 Lanes zur Verfügung stellen (vermutlich 32x im IOD verbaut). 24x Lanes sind für den User Verfügbar, 4x gehen zum Chipsatz. Bei Boards mit nur PCIe 4.0 wird es einfach runtergetaktet.


32 Lanes in Zen4 I/O-Die würde Sinn ergeben. Soweit ich es beim I/O-Die von Zen2/3 verstanden habe, hatte dieser auch mehr PCIe Lanes als die nutzbaren 16+4 (+4 zum Chipsatz). Die weiteren Lanes (+4?) können alternativ als direkt CPU-angebundene SATA/USB Anschlüsse nach außen geführt werden. Wovon auch die meisten Boards Gebrauch gemacht hatten.


Bin mir nicht sicher, ob zum Chipsatz nicht doch immer PCIe 5.0 ist.
dazu habe ich bislang keine eindeutige Aussage gefunden. Ich werde die Frage heute im PCWorld Stream stellen, die werden wohl wieder Frank Azor oder einen anderen hohen AMD'ler im Stream haben.

[Tangletingle]

Gerade bei x670(e) kann man die Linklänge und Signalqualität gut unter Kontrolle halten. Jeweils ein prom21 in gleichen Abstand zu CPU und der zweite dann im selben Abstand zum ersten. Kann mir durchaus vorstellen dass da deutlich mehr pcie5 angebunden werden kann als bei der Singlechip Lösung.

[Gipsel]

Der Chipsatz ist ziemlich sicher nur PCIe4.
Und was das Bottleneck angeht: Was hängt denn unbedingt groß am zweiten Chip beim Daisychaining? Ein ganzer Haufen Geräte kommt doch locker mit den 8GB/s hin, die ein PCIe4 x4 Link liefern kann. Für 99,9% der User reicht das (intel hatte jahrelang solche Bottlenecks mit >20 PCIe-Lanes im Chipsatz an einem x4-Link).
Achja, das Daisychaining selber macht eigentlich keinen Unterschied zu einem hypothetischem Chip, der einfach ein doppelter Prom21-Chip (also mit mehr Lanes und USB) wäre.

[nordic_pegasus]

Der Chipsatz ist ziemlich sicher nur PCIe4.
Und was das Bottleneck angeht: Was hängt denn unbedingt groß am zweiten Chip beim Daisychaining?

wir sprechen bei X670/E über High-End Boards. Neuster Trend sind 4-5 M.2 Slots auf das Board zu packen.

Selbst wenn man 1x M.2 direkt an die CPU anbindet und vielleicht 2x M.2 über einen Switch an den PEG anflanscht (also entweder x16 für die GPU oder x8/x8 für GPU + 2xM.2), blieben noch 2x M.2 über den Chipsatz. Und das ist schon wieder ein Flaschenhals ohne weitere Betrachtung von USB/LAN/etc.

Mir ist bewusst, dass abseits von unwahrscheinlicher Belastung aller Komponenten gleichzeitig es praktisch keinen Flaschenhals geben wird, dennoch halte ich die x4 gen4 zwischen Zen4 und B650/X670/E für eine dämliche Entscheidung. Vermutlich hat Asmedia es wieder nicht geschafft zum Launch einen gen5 kompatiblen Chip zu bringen (X570 lässt grüßen). Zumindest bleibt dann Raum für einen X770 Chipsatz, welcher dann auch gen5 bietet. Das wäre dann geplante Obsoleszenz.

Edit: Post 1337... ich bin jetzt leet.

[basix]

Edit: Post 1337... ich bin jetzt leet.
GZ ;)

Der Chipsatz ist ziemlich sicher nur PCIe4.
Und was das Bottleneck angeht: Was hängt denn unbedingt groß am zweiten Chip beim Daisychaining? Ein ganzer Haufen Geräte kommt doch locker mit den 8GB/s hin, die ein PCIe4 x4 Link liefern kann. Für 99,9% der User reicht das (intel hatte jahrelang solche Bottlenecks mit >20 PCIe-Lanes im Chipsatz an einem x4-Link).
Achja, das Daisychaining selber macht eigentlich keinen Unterschied zu einem hypothetischem Chip, der einfach ein doppelter Prom21-Chip (also mit mehr Lanes und USB) wäre.
Beim B650 ist es relativ egal ob PCIe 4.0 oder 5.0 Uplink.

Zumindest beim X670E hätte ich beim Master (der PR21, der an der CPU hängt) PCIe 5.0 erhofft. Und besser auch noch zum Slave. Die Endgeräte wären dann immer noch PCIe 4.0, doch man kann mit vollem Speed zwischen den entsprechenden Drives Daten kopieren. Mit PCIe 4.0 beim Uplink fällt es zwischen zwei Drives, die beide am Chipsatz hängen, auf PCIe 3.0 Speed ab. Nicht, dass das jetzt weltbewegend die Plattform verbessert, aber X670E wäre genau sowas wie eine Plattform ohne Kompromisse.

Edit:
Was ich mich noch frage: Wo bleibt USB 4.0?

[amdfanuwe]

Hab ich das jetzt richtig verstanden?
-CPU hat 28xPCIe 5.0
-Jedes Board, egal welcher Chipsatz, hat mindestens 1* m2 mit 4xPCIe 5.0
-4xPCIe kann für zweiten m2 oder USB Erweiterung genutzt werden
-16xPCIe für GPU ist je nach Chipsatz PCIe 4.0, wahlweise 5.0 oder muß 5.0 haben
-Der Chipsatz selbst kann nur PCIe 4.0

Kann also jedes Board mit einer PCIe 5.0 m2.SSD bestückt werden und damit optimal DirectStorage unterstützen.
GPUs sollten noch lange mit PCIe 4.0 auskommen.
Reicht für Gaming also auch ein billig Board.

[basix]

Soweit richtig, ja. Ob der Chipsatz wirklich nur PCIe 4.0 kann ist noch nicht final bekannt, die Wahrscheinlichkeit ist aber hoch.

Vielleicht gibt es noch einen B650E, welcher PCIe 5.0 für die GPU mitbringt (Gerücht).

[Gipsel]

Edit:
Was ich mich noch frage: Wo bleibt USB 4.0?In dem Schaubild oben im Thread (https://www.forum-3dcenter.org/vbulletin/showthread.php?p=13012840#post13012840) ist es doch zu erkennen (links oben):
Optional werden die 4 PCIe-Lanes (die für einen zweiten M.2-Slot von der CPU genutzt werden könnten) mit zwei DP-Ausgängen von der CPU in einem AsMedia-Chip zu zwei USB4-Ports (der dort "vorgeschlagene" ASM4242 kann auch Thunderbolt3).

[Sweepi]

GZ ;)

Und besser auch noch zum Slave. Die Endgeräte wären dann immer noch PCIe 4.0, doch man kann mit vollem Speed zwischen den entsprechenden Drives Daten kopieren.

Machen die Geräte wirklich DMA untereinander? Oder muss eh alles über die CPU?

[Lurtz]

GPUs sollten noch lange mit PCIe 4.0 auskommen.
Reicht für Gaming also auch ein billig Board.
Jedenfalls bis AMD nächstes Jahr eine GPU mit 8xPCIe 5.0-Anbindung und 8 GB VRAM releast :upara:

[basix]

In dem Schaubild oben im Thread (https://www.forum-3dcenter.org/vbulletin/showthread.php?p=13012840#post13012840) ist es doch zu erkennen (links oben):
Optional werden die 4 PCIe-Lanes (die für einen zweiten M.2-Slot von der CPU genutzt werden könnten) mit zwei DP-Ausgängen von der CPU in einem AsMedia-Chip zu zwei USB4-Ports (der dort "vorgeschlagene" ASM4242 kann auch Thunderbolt3).

In dem Schaubild ja, aber keine der vorgestellten Motherboards, z.B. von MSI ;) Auch nicht die X670E Bretter

Machen die Geräte wirklich DMA untereinander? Oder muss eh alles über die CPU?
Nach meinem Verständnis muss alles über die CPU. Also rein & raus. Kann mich aber auch irren.

[Gipsel]

In dem Schaubild ja, aber keine der vorgestellten Motherboards, z.B. von MSI ;) Auch nicht die X670E BretterAlso mein erster Versuch, das Asus ROG Crosshair X670E Extreme (https://rog.asus.com/motherboards/rog-crosshair/rog-crosshair-x670e-extreme-model/) behauptet USB4-Support. Ich vermute mal, das werden andere auch tun.
Edit: Das AsRock Taichi kann es auch (die sagen sogar explizit USB4/Thunderbolt).

[nordic_pegasus]

Vielleicht gibt es noch einen B650E, welcher PCIe 5.0 für die GPU mitbringt (Gerücht).

was hat denn der Chipsatz mit den direkten PCIe Lanes zwischen der CPU und der GPU am Hut? Das ist doch der Versuch von Produktsegmentierung im Stile von Intel.

@amdfanuwe
ich glaube nicht, dass AMD im I/O-Die 24 Lanes mit PCIe gen5 und 4 mit gen4 verbaut hat. Da stecken mit Sicherheit 28 oder wahrscheinlich eher 32 gen5 Lanes drin. Die Mehrkosten werden doch erst entstehen, wenn man die Lanes auf dem Mainboard mit Drivern/Switchen verteilen und verstärken muss. Ich bezweifel, dass es den I/O-Die auch nur 1mm² kleiner macht, wenn man 4 Lanes auf gen4 reduziert hätte.

Entweder kann der Chipsatz gen5 und es wird zumindest bei X670/E auch freigeschaltet. Oder Asmedia hat es wieder nicht geschafft.

[basix]

Also mein erster Versuch, das Asus ROG Crosshair X670E Extreme (https://rog.asus.com/motherboards/rog-crosshair/rog-crosshair-x670e-extreme-model/) behauptet USB4-Support. Ich vermute mal, das werden andere auch tun.
Edit: Das AsRock Taichi kann es auch (die sagen sogar explizit USB4/Thunderbolt).

Ja, das ASUS habe ich mittlerweile auch gesehen. Hier bei MSI ist gähnende Leere. Nur DP2.0 via USB-C wird genannt.
https://www.computerbase.de/2022-05/am5-mainboards-x670e-x670-b650-amd-ryzen-7000/

was hat denn der Chipsatz mit den direkten PCIe Lanes zwischen der CPU und der GPU am Hut? Das ist doch der Versuch von Produktsegmentierung im Stile von Intel.
Hat nichts mit dem Chipsatz zu tun. Das "E" ist nur eine Kennzeichnung für die PCIe 5.0 Garantie des Boards. Ist halt teuerer wegen Repeatern und so.

Entweder kann der Chipsatz gen5 und es wird zumindest bei X670/E auch freigeschaltet. Oder Asmedia hat es wieder nicht geschafft.
Oder AMD hatte eine andere Zielsetzung ;)

[Gipsel]

Ja, das ASUS habe ich mittlerweile auch gesehen. Hier bei MSI ist gähnende Leere. Nur DP2.0 via USB-C wird genannt.
https://www.computerbase.de/2022-05/am5-mainboards-x670e-x670-b650-amd-ryzen-7000/Ich vermute, die legen mehr Wert darauf, mehr PCIe5 in Slots bzw. zwei PCIe5 M.2-Slots (wohl beide an der CPU angebunden) anzubieten.

[basix]

Macht es nicht mehr Sinn, USB 4.0 via Chipsatz anzubieten? Dort reicht ja PCIe 4.0, zumindest für 1x Port

[HOT]

Würd ich auch sagen, das ist perpherie. Die beidem m.2 von der CPU werden auch solche bleiben.

[Tigershark]

Mal 'ne kurze Frage hier in die Runde:

Kann es sein, dass nach den "Daten", die man auf der keynote so erfahren hat - wenn man sie entsprechend entschlüsselt hat - die Performance der reinen CPU (also DDR5 und PCIe 5-0 specifics mit tweaking Potential mal außen vor) gerade mal en par mit dem 5800X3D ist (pro Core)? Wenn da im SC von +15% vs. 5950X gesprochen wird (wobei das ja eine Kombination aus IPC und Takt ist, also pro Takt noch weniger), dann wäre das ja in etwa der Wert, den wir auch beim 3D im Mittel sehen, oder?

[basix]

Ungefähr kann man das für Spiele erstmal so annehmen, da das meiste anscheinend über den Takt kommt. Was das neue IOD, DDR5 usw. bringen sehen wir dann.

Spiele sind aber eh etwas speziell. Siehe 2700X vs. 1800X, wo die IPC in Spielen durch anderweitige Anpassungen höher war als in Anwendungen. Umgekehrt kann aber auch sein, siehe Rocket Lake vs. Comet Lake.

[Lehdro]

Wenn da im SC von +15% vs. 5950X gesprochen wird (wobei das ja eine Kombination aus IPC und Takt ist, also pro Takt noch weniger), dann wäre das ja in etwa der Wert, den wir auch beim 3D im Mittel sehen, oder?
Skaliert dein Game wie CB231T?

Wenn ja: Dann ja.
Wenn nein: Wir wissen es noch nicht.

[Gipsel]

Macht es nicht mehr Sinn, USB 4.0 via Chipsatz anzubieten? Dort reicht ja PCIe 4.0, zumindest für 1x PortWenn Du Thunderbolt-Kompatibilität haben möchtest, ist Display-Out (von der iGP) vorgeschrieben. Es routet sich schlicht einfacher, das mit den CPU-Lanes zu machen (weil die DP-Leitungen sowieso schon da [zudem nah an der Slotblende] sind und nicht erst noch über das halbe Mainboard müssen).

[nordic_pegasus]

Hat nichts mit dem Chipsatz zu tun. Das "E" ist nur eine Kennzeichnung für die PCIe 5.0 Garantie des Boards. Ist halt teuerer wegen Repeatern und so.


Alles richtig. Und über die Sinnhaftigkeit in den nächsten Jahren für PCIe gen5 kann man auch trefflich streiten. Dennoch finde ich die geplante Segmentierung in B650/X670 und jeweils E-Varianten komisch. Müssen die AiB wohl eine Lizenz an AMD blechen, wenn man das "E" bewerben will samt gen5 zu implementieren? Analog SLI-Keys von Nvidia für die AiB?

@Tigershark
entweder hat Zen4 tatsächlich abseits des neuen Unterbaus und I/O nur moderaten Leistungszuwachs. Das wird dann erst Zen5 oder zumindest Zen4+V-Cache. Oder AMD will pokern und hofft, dass sich Intel mit der Preisgestaltung für RaptorLake verzockt, wenn dann die Benchmarks zu Zen4 auf den Tisch kommen.

Aber bislang sehe ich es wie Du. Im Vergleich zu Zen3+V-Cache sehe ich in dem Teaser kaum Mehrleistung seitens Zen4.

[Lehdro]

Alles richtig. Und über die Sinnhaftigkeit in den nächsten Jahren für PCIe gen5 kann man auch trefflich streiten. Dennoch finde ich die geplante Segmentierung in B650/X670 und jeweils E-Varianten komisch. Müssen die AiB wohl eine Lizenz an AMD blechen, wenn man das "E" bewerben will samt gen5 zu implementieren? Analog SLI-Keys von Nvidia für die AiB?
Du kannst doch auch X670 mit PCIe 5.0 auf GPU und m.2 haben, ohne das "E". Steht so auf der Folie. Vielleicht wird es auch B650 Boards mit PCIe 5.0 gegeben haben, was AMD dazu veranlasste eben B650E nachzuschieben. So abwegig ist das gar nicht. Siehe X570S.

AMD will einfach sicherstellen das keiner Schindluder treibt mit den Mainboards, also garantiert man jeweils andere I/O Möglichkeiten pro Mainboard Tier. Ob dann dafür mehr Geld an AMD fließt wissen wir ja nicht einmal. Kann ja eine simple Zertifizierung sein mit minimalem Aufwandsobolus.

[WedgeAntilles]

Oder AMD will pokern und hofft, dass sich Intel mit der Preisgestaltung für RaptorLake verzockt, wenn dann die Benchmarks zu Zen4 auf den Tisch kommen.


Die Preisgestaltung Intels war in den letzten Jahren sehr unabhängig von AMD.
Intel hat eigentlich immer ähnliche Preise gesetzt.
Attraktiv im Einstiegsbereich (z.B. 10400f, 11400f, 12400f...), dazu ein völlig unattraktives Flaggschiff (10900k, 11900k, 12900k) mit miserabler Preis-Leistung.

Die Preise von AMD haben Intel wenig bis gar nicht interessiert.
Irgendwie auch logisch, dass sich der 80%+ Markthirsch nicht am >20% Herausforderer orientiert, oder?

Das "Intel ist so teuer" Argument stimmt seit 10 Jahren nur, wenn man das "Beste" haben muss. Da war Intel schon immer irre teuer und ist das auch heute noch.
Aber wenn man die günstigeren Angebote angeschaut hat gab es die schon immer. Das waren früher mal die Xeon-Modelle, das sind die F Modelle und so weiter.
Unabhängig ob AMD stark oder schwach gewesen ist.

[basix]

Wenn Du Thunderbolt-Kompatibilität haben möchtest, ist Display-Out (von der iGP) vorgeschrieben. Es routet sich schlicht einfacher, das mit den CPU-Lanes zu machen (weil die DP-Leitungen sowieso schon da [zudem nah an der Slotblende] sind und nicht erst noch über das halbe Mainboard müssen).

Klar, Display und Routing ist ein Argument. Naja, kann wohl nicht alles haben. Dafür reicht es mit PCIe 5.0 x4 auch für 2x USB 4.0 mit 40Gbps ;)

[nordic_pegasus]

Das "Intel ist so teuer" Argument stimmt seit 10 Jahren nur, wenn man das "Beste" haben muss. Da war Intel schon immer irre teuer und ist das auch heute noch.


AMD hat sich durch den Erfolg von Zen2/3 auch eher dem Preisniveau von Intel angepasst als andersrum. Nur angesichts der geplatzten Boom-Phase im Elektro-Bereich (Home-Office, Lockdown, Mining),der steigenden Inflation, Kosten für Rohstoffe, Transport und Foundries (zumindest für AMD) ist die Festlegung der Preise für die neue Generation spannender als in den letzten Generationen.

Ich sehe es eher so. Wenn Intel eine Runde anhebt, dann kann AMD mitgehen oder hat zumindest Spielraum für "Kampfpreise". Wenn Intel auf dem gleichen Niveau bleibt, wird AMD wohl sehr nahe an die Preise von Intel rücken. Zumindest meine Prognose. Dazu noch die absehbaren Aufschläge bei den Boards wegen PCIe5/DDR5/USB4-Chips/... und DDR5 natürlich selbst.

[Gipsel]

Klar, Display und Routing ist ein Argument. Naja, kann wohl nicht alles haben. Dafür reicht es mit PCIe 5.0 x4 auch für 2x USB 4.0 mit 40Gbps ;)Dann darfst Du aber nicht den ASM4242 von AsMedia nehmen, der kann nämlich nur PCIe4. Damit gehen nicht beide USB4-Ports gleichzeitig auf vollen 40Gbit/s (sondern nur einer bzw. werden die etwas eingebremst, wenn man versucht, beide gleichzeitig auf voller Geschwindigkeit zu nutzen, da der Uplink zur CPU nur 64Gbit/s kann; also einstöpseln geht schon, aber man kann dann nicht die volle Bandbreite nutzen). :rolleyes:

[robbitop]

AMD hat sich durch den Erfolg von Zen2/3 auch eher dem Preisniveau von Intel angepasst als andersrum. Nur angesichts der geplatzten Boom-Phase im Elektro-Bereich (Home-Office, Lockdown, Mining),der steigenden Inflation, Kosten für Rohstoffe, Transport und Foundries (zumindest für AMD) ist die Festlegung der Preise für die neue Generation spannender als in den letzten Generationen.

Ich sehe es eher so. Wenn Intel eine Runde anhebt, dann kann AMD mitgehen oder hat zumindest Spielraum für "Kampfpreise". Wenn Intel auf dem gleichen Niveau bleibt, wird AMD wohl sehr nahe an die Preise von Intel rücken. Zumindest meine Prognose. Dazu noch die absehbaren Aufschläge bei den Boards wegen PCIe5/DDR5/USB4-Chips/... und DDR5 natürlich selbst.
Kapitalismus und Wettbewerb halt. Ohne Wettbewerb gab es lange Stillstand. Jetzt gibt es endlich Fortschritt aber natürlich holt AMD sich die Margen wenn die Produkte gut sind und das ist auch ihre Pflicht gegenüber den Investoren. AMD is not your friend. ;)

[Der_Korken]

Ich hatte die Tage keine Zeit hier zu antworten, aber im Großen und Ganzen wundert mich die verhaltene Performance-Prognose nicht. Von der Roadmap her war Zen 3 der erste große Umbau seit Zen 1 und man hat damals in vielen Benches gesehen, dass Zen 3 sich oft sehr anders verhält als die Gens davor. Anandtech hatte afaik die Zugriffsmuster der Caches vermessen und die Latenz einzelner Instruktionen (wahrscheinlich nicht gemessen, sondern nachgeguckt) und da hatte sich sehr viel geändert, was vorher von Zen 1 bis Zen 2 kaum verändert wurde.

Vor dem Hintergrund habe ich mich immer gewundert, warum gerade für Zen 4 so ein Riesen-IPC-Sprung erwartet wurde. Von >25% war teilweise die Rede, plus natürlich noch 10% Taktgewinn oben drauf. Wo soll das alles herkommen? Dazu müsste AMD das Front- und Backend deutlich verbreitern, was aber nicht so einfach zu skalieren sein dürfte, wenn man Latenzen und Effizienz nicht verschlechtern will. Das wäre also etwas, was imho bei einer Design-Ausrichtung schon berücksichtigt sein müsste, d.h. man hätte Zen 3 bereits so planen müssen, dass sich Front- und Backend noch um X Ports erweitern lassen. Das würde aber die Frage aufwerfen, warum AMD das dann nicht schon bei Zen 3 gemacht hat. Die verbauen doch nicht schon jede Menge Infrastruktur für mehr Ports, halten aber dann absichtlich Performance zurück, damit man mit der nächsten Gen die Leute überraschen kann.

Für mich ist es wesentlich schlüssiger, dass AMD sich die Verbreiterung für Zen 5 aufgehoben hat, weil man einige Dinge dann anders angehen muss. Zen 4 erfüllt hier eher den Zweck, dass das Instruktionset auf ein Level bringt, welches bei Zen 5 gerne hätte (AVX512), um bei der big-LITTLE-Implementierung nicht in die Probleme zu laufen, die Intel aktuell mit AlderLake-S hat. Wenn man Zen 4 außerdem als little cores eingeplant hat, wäre es unlogisch aus dieser Architektur große, fette ST-Monster zu machen. Sowie Zen 3 eine gute Gen für Spieler war, wird Zen 4 (auch durch 5nm) eine gute Gen für Mobile und Server.

Das einzige, was mich ein bisschen stört ist die zeitliche Einordnung. Zen 4 kommt fast zwei Jahre nach Zen 3 mit offenbar nicht so gravierenden Änderungen, während Zen 5 angblich wieder im 12-15-Monats-Versatz kommen soll. Hat die AM5-Plattform so viel Zeit verschlungen? Wollte AMD den hohen DDR5-Preisen aus den Weg gehen? Waren die 5nm-Kapazitäten so schwer zu bekommen? (erinnert sich noch jemand an das Gerücht von Herbst 2020, dass TSMC wegen dem Wegfall von Huawei mehr 5nm-Kapazitäten als geplant hätte und AMD deswegen Zen 3 vielleicht nach 5nm geportet hat? *gg*) Immerhin hat sich die Befürchtung um die 170W TDP und somit 230W PPT anscheinend wieder zerschlagen. Das wäre für mich ein Desaster gewesen, weil Zen 4 bei den bisherigen Performance-Prognosen damit ineffizienter als Zen 3 gewesen wäre (vielleicht als Architektur, aber die SKUs an sich).

[amdfanuwe]

Jedenfalls bis AMD nächstes Jahr eine GPU mit 8xPCIe 5.0-Anbindung und 8 GB VRAM releast :upara:
Kommt erst, wenn PCIe 5.0 weit verbreitet ist. Nächstes Jahr von AMD wohl noch nicht.
Selbst die aktuellen GPUs mit x16 Anbindung laufen noch mit PCIe 3.0 problemlos.

Ich tippe da eher auf Xilinx FPGA/KI AIBs die mit der Bandbreite auch was anfangen können.

[HOT]

Dieses 8GB-Märchen... nervig.

PCIe5 ist hier ja ziemlich normal und hat bis zum Release von RDNA3 schon ne ganz passable Unterstützung auf der ADL-Plattform.

[Hikaru]

So sieht das Bild im Prinzip von Skylake-Server bis Golden-Cove-Server aus.
Port 0 und 1 besitzen eine insgesamt 256-Bit breite Vec Execution Unit (physisch auf dem Chip sieht es nach 4x 64-Bit Blöcken aus).
Durch "Port-Fusion" kann eine FMA AVX512-Instruktion abgearbeitet werden (2x256-Bit) bzw. einzeln hat man 2x256b für AVX1/2.
So funktioniert das bisher unter jedem AVX512 fähigen Chip von Intel, sei es Client- oder Server-Chip.
Was letztere aber exklusiv haben ist ein weiteres Set an Ausführungseinheiten an Port 5 (Gelbe FMA Box), 512-Bit insgesamt, dadurch können die Server-Chips 2x512-Bit (FMA) pro Zyklus abarbeiten.
Port 5 kann aber exklusiv nur 512-Bit Instruktionen ausführen, es gibt dort kein "Port-Splitting" für 2x256 und selbst 1x256 ist nicht möglich.
Also kurzgefasst:
Cannon Lake Client bis Golden Cove Client (Alder Lake): 2x256b FMA für AVX1/2 oder 1x512b FMA für AVX512.
Skylake Server bis Golden Cove Server (Sapphire Rapids): 2x 256b FMA für AVX1/2 oder 2x512 FMA für AVX512.

Es gibt auch 256/512b breite Integer Instruktionen, wo man iirc bei beiden (Client+Server) mittlerweile 2x512b bekommen kann und in dem Fall auch 3x256b.


Jetzt es ist spannend wie AMD alle Details umsetzen wird.
Wird es Port-Fusion geben wie bei Intel bzw. damals bei Bulldozer oder splittet man eine 512b Op in zwei Teile und lässt die SIMD-Einheit zuerst eine Hälfte berechnen und dann die nächste?
IIRC hat der Gigabyte-Leak bestätigt das Zen4 nativ 512b versendet, also kein Op-Splitting in 2x256b durchführt wie damals bei Zen1 für 256b AVX1/2.
Zen2/3 haben aktuell 2x 256b FMA pipes, mit Port-Fusion könnte AMD wie Intel bei Client-Produkten 1x512b ausführen lassen.
Das erhöht nicht den theoretischen Vektor-Durchsatz, aber die Vektorbreite ist auch für die viele Anwendungsbereiche uninteressant.
AVX512 bringt viele neue Instruktionen mit, 32 Vektorregister und 8 Mask-Registers, was für viele Apps viel relevanter sein sollte und das eigentliche Goodie vom AVX512-Standard darstellt.

Ich habe mal im Discord-Server nachgefragt, weswegen RPCS3 von AVX512 profitiert, der PS3 Cell hatte selber ja nur 128b-Breite Vektoreinheiten, aber da gab es keine genaue Antwort zurück bzw. die Entwickler sind vermutlich eher seltener zu erwischen.
Also mal sehen, ob mit Zen4 ein ähnlicher Boost wie bei Intel-CPUs festgestellt werden wird, die nun dank den E-Cores den AVX512-Support verloren haben.

Vielen lieben Dank für die Mühe. Ich bin nun ein gutes Stück schlauer:) Es wurde klar von port 0+1 und 5 gesprochen, also Server.

Was AMD AVX512 betrifft (wie gesagt) schrieb jemand was von 2x 256 und das Problem der Synchronisation bzw. gleichmässiger Auslastung beider was aber dem Gigabyte leak widerspricht dem ich nun einfach mal eher Glauben schenke.

Und dann es gilt noch zu vergleichen (viel wichtiger) wie das Featureset zu Intel aussieht. Ich habe da einen ADL screenshot gesehen wo all die Erweiterungen aufgelistet waren mit einem Tool glaube ich. TSX "Wundertüte" war auch so ein Thema welches nicht von ADL unterstützt wird.

Genau hier betonte jemand ganz deutlich das es nicht nur um "512bit" geht sondern um all die neuen Befehlssätze die vieles drastisch beschleunigen und einiges sogar erst möglich machen, was einen prima Bogen spannt zu RPCS3 und wieso es (in diesem Fall Intel) AVX512 so arg mag. Es wird schlicht das erweiterte Featureset sein.

Egal wie AMD das realisiert, die CPU wird schnell genug sein also warte ich drauf. ADL AVX512 lauffähig zu machen bedeutet mich auf sehr dünnes Eis zu begeben und das will ich eher nicht. Hoffe das der Start einigermassen glatt läuft und alles funktioniert wie es soll.

[bbott]

https://substackcdn.com/image/fetch/f_auto,q_auto:good,fl_progressive:steep/https%3A%2F%2Fbucketeer-e05bbc84-baa3-437e-9518-adb32be77984.s3.amazonaws.com%2Fpublic%2Fimages%2Fc11947df-28fa-44df-9c0f-55142218f797_6083x2097.jpeg

X670 mit nur 4x PCIe Gen 4 das mach ja eine MVE SSD schon Platt, das wäre schwer Enttäuschend.
Ich hatte eher 8x PCIe Gen 4 besser 5 erwartet, mindestens 4x Gen 5.

Hoffentlich wird Zen 5 mit X770 auch hier aufgebohrt. :D

[HOT]

28 Lanes wär ne bekloppte Zahl, 32 klingt eigentlich plausibler. Wie gesagt, wäre 4x kein Problem für den Chipset, da die 2 Haupt-SSDs eh an der CPU hängen. Ich halte den Leak für den Chipset für Fake übrigens, da hat sich jemand was zusammengesponnen. Der "Leak" sprach von einer SSD an der CPU, AMD eindeutig von 2.

[vinacis_vivids]

Wenn AM5 wieder so lange hält wie AM4, bin ich dabei. Mittlerweile glaube ich dass Zen4 nur ein leichter Zen3 5nm Shrink ist mit etwas mehr Takt und Cache. Das wars. An der uArch wurde Aufgrund der Änderung der Fertigung nicht verändert, sondern eben auf bewährtes gesetzt und leicht verbessert. Ich denke das hat AMD auch so kommuniziert.

Solche Vorgänge sind ja nicht unbekannt und wurde auch bei der GPU uArch so angewendet wie bspw. Vega10 14nm auf Vega20 7nm. Intern kaum Änderung, sondern lediglich shrink, Takt und SI.

Bei Zen4 ist das Shrink, Takt, Cache und I/O inkl. RDNA2. Insgesamt sehr sehr solide Arbeit.

[MSABK]

Wenn AM5 wieder so lange hält wie AM4, bin ich dabei. Mittlerweile glaube ich dass Zen4 nur ein leichter Zen3 5nm Shrink ist mit etwas mehr Takt und Cache. Das wars. An der uArch wurde Aufgrund der Änderung der Fertigung nicht verändert, sondern eben auf bewährtes gesetzt und leicht verbessert. Ich denke das hat AMD auch so kommuniziert.

Solche Vorgänge sind ja nicht unbekannt und wurde auch bei der GPU uArch so angewendet wie bspw. Vega10 14nm auf Vega20 7nm. Intern kaum Änderung, sondern lediglich shrink, Takt und SI.

Bei Zen4 ist das Shrink, Takt, Cache und I/O inkl. RDNA2. Insgesamt sehr sehr solide Arbeit.

Ich sehe das mit dem Zen4 ähnlich wie beim Zen1 und AM4: Eine solide Basis für die weitere Entwicklung der Plattform. Manche sind zwar total gehyped und erwarten direkt +30% usw, aber ich finde es gut, dass AMD da eher Schritt für Schritt geht.

[Nightspider]

Kann man nur hoffen das sich Zen5 nicht wegen N3 verschiebt.

[Nightspider]

Das einzige, was mich ein bisschen stört ist die zeitliche Einordnung. Zen 4 kommt fast zwei Jahre nach Zen 3 mit offenbar nicht so gravierenden Änderungen, während Zen 5 angblich wieder im 12-15-Monats-Versatz kommen soll. Hat die AM5-Plattform so viel Zeit verschlungen? Wollte AMD den hohen DDR5-Preisen aus den Weg gehen? Waren die 5nm-Kapazitäten so schwer zu bekommen?

Ja alleine auf Grund der zeitlichen Einordnung hatten wir ja schon mehr erwartet als ~+5% IPC.

Wirkt nicht ganz logisch erstmal.

(erinnert sich noch jemand an das Gerücht von Herbst 2020, dass TSMC wegen dem Wegfall von Huawei mehr 5nm-Kapazitäten als geplant hätte und AMD deswegen Zen 3 vielleicht nach 5nm geportet hat? *gg*)

Ja :usad:

Hätten wir damals gewusst AMD kommt erst im Herbst 22 mit 5nmm Produkten....erst wurde ja noch mit Zen4 Ende 2021 spekuliert. :ugly:

[robbitop]

Kann man nur hoffen das sich Zen5 nicht wegen N3 verschiebt.

Zen 5 soll laut Gerüchten auf 4nm laufen. Ggf war er ja mal für 3 nm geplant.

[fondness]

So wie ich das sehe, hat es AMD bis jetzt noch bei jedem launch geschafft die Erwartungen niedrig zu halten und dann positiv zu überraschen. Bei zen4 gingen die Erwartungen durch die Decke, das hat man jetzt mal eingefangen. Die harten Fakten sagen 10% mehr takt, ddr5 Vorteil, doppelter l2 Cache Vorteil. Weniger als 15% mehrleistung ist also gar nicht möglich. Doch die 15% hätte man auch schon mit einem zen3 core. Also bringt zen4 genau null IPC? Unwahrscheinlich.

[mironicus]

Könnte die Gaming-Leistung von Zen 4 unter dem eines 5800X3D liegen?

[nordic_pegasus]

Robert Hallock hat gerade im Live-Stream bei PCWorld gesagt, dass nur 28 Lanes vorhanden sind. Alle sind PCIe gen5 kompatibel. Ob der X670/B650 mit gen4 oder gen5 angebunden ist, darüber darf noch nicht gesprochen werden.

[robbitop]

Könnte die Gaming-Leistung von Zen 4 unter dem eines 5800X3D liegen?

Das kann in den extremsten Titeln durchaus so sein. Da gab es Spiele die deutlich mehr als 15% brachten mit vcache. 5775c Dejavu. ;)

[r3ptil3]

Das kann in den extremsten Titeln durchaus so sein. Da gab es Spiele die deutlich mehr als 15% brachten mit vcache. 5775c Dejavu. ;)

Nach aktuellem Wissensstand würde ich das auch meinen, auf der anderen Seite, sind beide Produkte von AMD und da gab es schon Überlegungen beim Release des 3D-Cache Modells, von daher würde es mich auch nicht extrem wundern, wenn speziell im Gaming AMD mit einer Überraschung aufwarten kann.

[fondness]

Nach aktuellem Wissensstand würde ich das auch meinen, auf der anderen Seite, sind beide Produkte von AMD und da gab es schon Überlegungen beim Release des 3D-Cache Modells, von daher würde es mich auch nicht extrem wundern, wenn speziell im Gaming AMD mit einer Überraschung aufwarten kann.

Es spielt ohnehin keine Rolle, da es auch Zen4 mit 3d Cache geben wird.

[robbitop]

Aber wahrscheinlich erst später. Als Raptorlake Konter.

[fondness]

Aber wahrscheinlich erst später. Als Raptorlake Konter.

Sagt wer? Warum sollte das so lange dauern, es ist alles da.

[HOT]

Glaub ich nicht. Die werden Zen4X3D so früh wie möglich bringen. Vielleicht klappt das nicht beim Launch direkt, aber da gibts eigentlich keinen Spielraum. Sobald es geht muss Zen3 X3D außer Produktion und durch Zen4 ersetzt werden. MMn geht das schon zum Launch.

[r3ptil3]

Sagt wer? Warum sollte das so lange dauern, es ist alles da.

Vor 2023 kannst du Zen4 3D-Cache vergessen.

Wenn alles passt, dann Mitte oder Herbst 2023.

[fondness]

Vor 2023 kannst du Zen4 3D-Cache vergessen.

Wenn alles passt, dann Mitte oder Herbst 2023.

Bitte nicht gleich so viele Argumente auf einmal.

[ChaosTM]

Man dürfte zumindest zu Intels big Dog und dem 5800X3D aufschließen bei Spielen und beide überholen bei Anwendungen, wenn man Lisas Aussagen, die normalerweise recht gut passen, trauen kann.
Den ZEN4 3D wird man sich wohl für den Raptor Konter aufheben.

[Zossel]

welches bei Zen 5 gerne hätte (AVX512), um bei der big-LITTLE-Implementierung nicht in die Probleme zu laufen, die Intel aktuell mit AlderLake-S hat.

Das ist aus meiner Sicht immer noch ein Problem von Windows.

[Virtual]

So wie ich das sehe, hat es AMD bis jetzt noch bei jedem launch geschafft die Erwartungen niedrig zu halten und dann positiv zu überraschen. Bei zen4 gingen die Erwartungen durch die Decke, das hat man jetzt mal eingefangen. Die harten Fakten sagen 10% mehr takt, ddr5 Vorteil, doppelter l2 Cache Vorteil. Weniger als 15% mehrleistung ist also gar nicht möglich. Doch die 15% hätte man auch schon mit einem zen3 core. Also bringt zen4 genau null IPC? Unwahrscheinlich.


https://www.thestreet.com/investing/amds-rick-bergman-talks-about-current-and-next-gen-cpus-and-gpus

Zitat aus dem Interview mit Rick Bergman am 10 Nov 2020: “[Given] the maturity of the x86 architecture now, the answer has to be, kind of, all of the above. If you looked at our technical document on Zen 3, it was this long list of things that we did to get that 19% [IPC gain]. Zen 4 is going to have a similar long list of things, where you look at everything from the caches, to the branch prediction, [to] the number of gates in the execution pipeline. Everything is scrutinized to squeeze more performance out.”

Entweder wurden alle architekturellen Verbesserungen (bis auf 2nd Level Cache und Hochtaktdesign) kurzfristig nach dem Interview auf ZEN 5 verschoben, oder er war nicht auf dem Stand der ZEN 4 Entwicklung, oder er log schlicht, oder AMD stapelt auf der Computex bewusst tief, um vielleicht Intel hinsichtlich eines RTL-Konter im Unklaren zu lassen, um vielleicht den Hype auszubremsen, weil sie sich davon etwas versprechen.

[HOT]

Vor 2023 kannst du Zen4 3D-Cache vergessen.

Wenn alles passt, dann Mitte oder Herbst 2023.
Nie und nimmer :freak:

Ich glaub auch nicht an einen RPL-Konter. Das ergibt durchaus Sinn, das Ding gleich mit zu launchen, denn so kann man das Hochpreissegment direkt mit 2 spezialisierten Produkten beliefern und nimmt gleichzeitig sich ein Konkurrenzprodukt aus eigenem Haus vom Markt. Man muss ja die Marktposition sehen: Das wird ja 7800 -> 7900 -> 7800X3D -> 7950 preislich sein. RPL 13900k wird ja offenbar mit 5,8GHz und 300W launchen, das wäre dann ja wieder ein Universalgeschoss. Bei Zen4 könnte es sein, dass man schlichtweg beide Produkte beim Launch braucht, um RPL keinen Stich zu lassen, außer, dass er vllt beides kann. Warum soll man das kontern, wenn man schon vorher den Markt klarmachen kann.

[fondness]

https://www.thestreet.com/investing/amds-rick-bergman-talks-about-current-and-next-gen-cpus-and-gpus

Zitat aus dem Interview mit Rick Bergman am 10 Nov 2020: “[Given] the maturity of the x86 architecture now, the answer has to be, kind of, all of the above. If you looked at our technical document on Zen 3, it was this long list of things that we did to get that 19% [IPC gain]. Zen 4 is going to have a similar long list of things, where you look at everything from the caches, to the branch prediction, [to] the number of gates in the execution pipeline. Everything is scrutinized to squeeze more performance out.”

Entweder wurden alle architekturellen Verbesserungen (bis auf 2nd Level Cache und Hochtaktdesign) kurzfristig nach dem Interview auf ZEN 5 verschoben, oder er war nicht auf dem Stand der ZEN 4 Entwicklung, oder er log schlicht, oder AMD stapelt auf der Computex bewusst tief, um vielleicht Intel hinsichtlich eines RTL-Konter im Unklaren zu lassen, um vielleicht den Hype auszubremsen, weil sie sich davon etwas versprechen.

Jup das Interview hatte ich auch noch im Kopf, danke für den link.

Die Angabe war ja auch nicht 15% mehr Single thread Leistung, die Angabe war größer 15% mehr Single thread Leistung. Was an und für sich schon eine extrem ungewöhnliche Angabe ist. Normalerweise ließt man marketingtechnisch immer up to, also bis zu x % mehr Leistung. Ich hab noch nie bei sowas ein größer als x % mehrleistung gesehen. Das macht man ja wohl nur, wenn man die Karten noch nicht aufdecken will.

[amdfanuwe]

ZEN 3 3D-Cache wird für Milan-X gebraucht.
Wenn da der Bedarf gedeckt ist und ausreichend auf Lager liegen wird auf ZEN 4 3D-Cache umgestellt und erst mal Server mit Genoa-X bestückt.
Vielleicht fällt da schon was für Desktop ab. Server hat nunmal Vorrang für AMD.

[mironicus]

Bei PCWorld gab es gerade ein Interview mit Robert Hallock und Frank Azor. In Aussicht gestellt wurde das Zen 4 mit seiner integrierten Grafik einige Funktionen mitbringen könnte wie man sie aus den aktuellen Laptop-Modellen kennt, daß unter anderem die Deaktivierung/Aktivierung der diskreten Grafik beinhaltet (Smartshift Eco) ohne das der Benutzer es merkt. Damit könnten Zen 4-Rechner im Office-Betrieb ein paar Watt stromsparender werden.

[Linmoum]

Entweder wurden alle architekturellen Verbesserungen (bis auf 2nd Level Cache und Hochtaktdesign) kurzfristig nach dem Interview auf ZEN 5 verschoben, oder er war nicht auf dem Stand der ZEN 4 Entwicklung, oder er log schlicht, oder AMD stapelt auf der Computex bewusst tief, um vielleicht Intel hinsichtlich eines RTL-Konter im Unklaren zu lassen, um vielleicht den Hype auszubremsen, weil sie sich davon etwas versprechen.Man muss sich doch nur mal den 5800X3D angucken. In CB23 1T ist der 12900KS >40% (!) schneller als der 5800X3D. Was siehst du davon beispielsweise in Spielen? Rein gar nichts. Im Gegenteil, von diesen >40% bleibt absolut nichts übrig.

Es gibt einfach keine pauschale Performanceaussage mit "Performance A in App B" ist gleich "Performance X in App/Spielen Y". Das sieht man am 5800X3D und das wird man auch bei Zen4 sehen. Spiele werden stärker profitieren als CB, was nicht cache-sensibel ist und wo auch schneller RAM irrelevant ist.

[Virtual]

Man muss sich doch nur mal den 5800X3D angucken. In CB23 1T ist der 12900KS >40% (!) schneller als der 5800X3D. Was siehst du davon beispielsweise in Spielen? Rein gar nichts. Im Gegenteil, von diesen >40% bleibt absolut nichts übrig.

Es gibt einfach keine pauschale Performanceaussage mit "Performance A in App B" ist gleich "Performance X in App/Spielen Y". Das sieht man am 5800X3D und das wird man auch bei Zen4 sehen. Spiele werden stärker profitieren als CB, was nicht cache-sensibel ist und wo auch schneller RAM irrelevant ist.
Auf Basis der vorliegenden Informationen zur Architektur und der Demo-Benchmarks kann man nur wenig über die Leistung in anderen Benchmarks, Applikationen oder Spielen aussagen. Das dürfte von AMD auch so gewollt sein. AMD verhält sich bzgl. mehr Details der CPU-Architektur auffällig bedeckt. Intel war im August 2021 (Intel Architecture Day) wesentlich mitteilsamer zu Alder Lake. Vielleicht ist es jetzt aber auch noch zu früh und eine Computex-Keynote wohl auch nicht der richtige Ort.

Nach Jahren der Entwicklung ist ZEN 4 aber sicherlich nicht nur ein ZEN 3 Die Shrink auf Taktsteroiden mit aufgebohrtem L2, sondern eher ein wieder vielfach getweakter ZEN 3, so wie ZEN 3 desgleichen zu ZEN 2 war. Und dann dürfte auch ZEN 4 wieder ziemlich effizient werden, das Thema wurde ja gar nicht erwähnt, oder doch?!

[basix]

5nm, 5.5GHz, verdoppelter L2-Cache, AVX512 und VNNI Instruktionen, neues IOD (DDR5, PCIe 5.0, iGPU, neues Infinity Fabric), neue AM5 Plattform, ...

Da ist einiges neu bei Zen 4 ;) Nur die Details am Core-Aufbau selbst sind noch unbekannt.

Ach ja:
Tigerlake, Alder Lake Big Cores und Sapphire Rapids sind bei AVX512 einen Ticken breiter als Zen 4 unterwegs und unterstützen zusätzlich AVX512_VP2INTERSECT. Anscheinend gibt es hier aber eine "faster-than-native" Emulation :D
https://arxiv.org/abs/2112.06342

[Linmoum]

Intel war im August 2021 (Intel Architecture Day) wesentlich mitteilsamer zu Alder Lake. Vielleicht ist es jetzt aber auch noch zu früh und eine Computex-Keynote wohl auch nicht der richtige Ort.Deswegen gibt's am 09.06 den FAD. ;) Da gibt's immer die ein oder andere (zusätzliche) Info zu kommenden Architekturen und einen Ausblick auf Roadmaps der nächsten Jahre.

[Der_Korken]

Nach Jahren der Entwicklung ist ZEN 4 aber sicherlich nicht nur ein ZEN 3 Die Shrink auf Taktsteroiden mit aufgebohrtem L2, sondern eher ein wieder vielfach getweakter ZEN 3, so wie ZEN 3 desgleichen zu ZEN 2 war. Und dann dürfte auch ZEN 4 wieder ziemlich effizient werden, das Thema wurde ja gar nicht erwähnt, oder doch?!

Zen 4 ist für mich eher ein Zen 2. Das was Intel früher als Tick bezeichnet hat, nämlich neue Fertigung plus moderate Änderungen an der Architektur. Dass Zen 4 gerade in MT deutlich zulegen soll, liegt dabei auf der Hand, denn alleine der Fertigungsnode eröffnet viel Verbrauchsspielraum für entweder mehr Kerne oder den Baseclock bei gleichbleibenden Kernen anzuheben. Große ST-Gewinne gibt es immer nur durch IPC. Zen 5 wird imho der nächste Zen 3.

[aufkrawall]

Diese Einteilung kommt mir etwas arg willkürlich vor, Zen 2 war deutlich mehr als ein Shrink.

[Nightspider]

Und bei Intel lag nur ein Jahr zwischen Tick und Tock und nicht 2 Jahre. :ugly:

[robbitop]

Ggf war der Entwicklungsfokus einfach ein anderer. Ich vermute, dass Zen 4 deutlich mehr als nur ein modernisierter Zen 3 ist. Wahrscheinlich musste man da schon einiges machen, damit man auf 5,5 GHz kommt. Shrinks allein bringen heute kaum noch Takt. Da wurde richtig was am Design gemacht.
Zen 4 könnte weiterhin als Fundament für die zukünftige big/little Konfiguration dastehen. Also hat man ggf. mit der derzeitigen Breite versucht, die Energieeffizienz zu optimieren.

Die High Level Charts sind oftmals überhaupt nicht repräsentativ dafür was für invasive Änderungen oder gar re-designs vorgenommen worden sind. Zen 3 sah high level nicht viel anders aus als Zen 2, war aber wohl ein komplettes Redesign und brachte deutlich mehr IPC.

Es bleibt abzuwarten wie viel und was bei Zen 4 verändert worden ist. Es sieht mir aber auf den ersten Blick nach deutlich mehr aus als nur ein Tick. Sowas scheint es bei AMD mit Ausnahme von Zen+ und Zen3+ gar nicht zu geben. Dafür sind aber die Sprünge pro Iteration ggf nicht ganz so groß wie Intel's Tocks, die nur alle 2 Jahre kamen.

Die Frage ist auch ob das Tick-Tock Modell bei Intel auch überhaupt noch so greift.

@Nightspider
Bei AMD sind es bis dato eher 5-6Q Quartale. Also weniger als 2 Jahre aber mehr als 1 Jahr. Bisherige Gerüchte besagen, dass Zen 5 deutlich eher kommt als gedacht - nämlich schon nächstes Jahr.

[dildo4u]

Könnte z.b auch sein die 15% wurden für alle Modelle als minium genannt also das 300€ Modelle keine 5.5Ghz Boosten.(z.b ein 7700X@65 Watt)
AMD kann es sich imo nicht leisten Midrange Intel zu überlassen, das ging nur weil es 2020 kein 12600k gab.

[Nightspider]

Ja aber zwischen Zen3 und 4 liegen 2 Jahre, obwohl man erst noch spekuliert hat das AMD die 5N Kapazitäten von Huawei bekommen und Zen4 Ende 2021 kommen könnte. :ugly:

ZEN 3 3D-Cache wird für Milan-X gebraucht.

Ist definitiv ein Argument dafür, dass Zen4D erst gegen 2. Quartal 2023 kommen könnte.

Wobei man mit Genoa-X auch gut abkassieren könnte.

Milan-X war ja nicht mal sehr teuer, gemessen am potentiellen Leistungszuwachs.

Edit:

Phoenix könnte CPU seitig schon wieder recht langweilig werden gegen Rembrandt 5Ghz. :usad:

[robbitop]

Ja aber zwischen Zen3 und 4 liegen 2 Jahre, obwohl man erst noch spekuliert hat das AMD die 5N Kapazitäten von Huawei bekommen und Zen4 Ende 2021 kommen könnte. :ugly:


Zen 3 kam November 2020. 2 Jahre sind es also erst November 2022. Davon sind wir noch weit entfernt. ;)
Ende 2021 war schon immer sehr optimistisch - das wären nur 4Q gewesen obwohl es historisch nie weniger als 5Q waren.

[Nightspider]

Naja abwarten wann Zen4 wirklich auf den Markt kommt. Wenn es September wird, machen es die 2 Monate auch nicht mehr fett.

AMD confirms Ryzen 7000 “5.5 GHz demo” did not involve overclocking :naughty:

Weil amüsant:
https://pbs.twimg.com/media/FTjIt9PXoAMdvId?format=png&name=large

[robbitop]

Wobei man konstatieren muss, dass Covid sicherlich eine nicht unwesentliche Rolle gespielt hat. Ist halt eine Singularität die nicht repräsentativ für den "Normalzustand" ist. Zu Zen 5 werden es dann wahrscheinlich (laut aktuellem Gerüchtestand) wieder die üblichen 5 Quartale sein, da er 2023 kommen soll.

[HOT]

Was mir bei den MSI Mobo-Daten aufgefallen ist, ist, dass MSI bei den Top-Produkten nur 1 PCIe5 m.2 bietet, dafür befeuert man lieber den untersten PCIe 4x PEG mit PCIe5 von der CPU.

[Der_Korken]

Diese Einteilung kommt mir etwas arg willkürlich vor, Zen 2 war deutlich mehr als ein Shrink.

Natürlich, aber mit moderater Überarbeitung meinte ich auch nicht den Intel-Tick ala Ivy Bridge oder Broadwell, sondern dass man die bestehende Architektur etwas anders ausbalanciert oder kleinere Teile aufbohrt. Zen 3 fühlte sich imho auch unter der Haube anders an. Da wurde von einigen Instruktionen die Latenzen gedrückt (Integer Divisions), das Prefetching arbeitet ganz anders, Load/Store von 2+1 auf 3+2 (plus TLB-Walker), Zero-Bubble-Branch-Prediction mit deutlich verringerter erwartetem Penalty für branch mispredictions. Da sehe ich Zen 4 mit AVX512 (Zen 2: fullspeed AVX2), verdoppeltem L2 (Zen 2: Verdoppelter L3) und dem durch die bessere Fertigung zu erwartetem Effizienzgewinn (d.h. hohe Steigung bei MT, denn die wird durch den Verbrauch limitiert) deutlich näher an Zen 2.

[BlacKi]

Was mir bei den MSI Mobo-Daten aufgefallen ist, ist, dass MSI bei den Top-Produkten nur 1 PCIe5 m.2 bietet, dafür befeuert man lieber den untersten PCIe 4x PEG mit PCIe5 von der CPU.zeig mal

[robbitop]

Natürlich, aber mit moderater Überarbeitung meinte ich auch nicht den Intel-Tick ala Ivy Bridge oder Broadwell, sondern dass man die bestehende Architektur etwas anders ausbalanciert oder kleinere Teile aufbohrt. Zen 3 fühlte sich imho auch unter der Haube anders an. Da wurde von einigen Instruktionen die Latenzen gedrückt (Integer Divisions), das Prefetching arbeitet ganz anders, Load/Store von 2+1 auf 3+2 (plus TLB-Walker), Zero-Bubble-Branch-Prediction mit deutlich verringerter erwartetem Penalty für branch mispredictions. Da sehe ich Zen 4 mit AVX512 (Zen 2: fullspeed AVX2), verdoppeltem L2 (Zen 2: Verdoppelter L3) und dem durch die bessere Fertigung zu erwartetem Effizienzgewinn (d.h. hohe Steigung bei MT, denn die wird durch den Verbrauch limitiert) deutlich näher an Zen 2.
Noch wurden die Details zu Zen 4 überhaupt nicht präsentiert. ;)

Zen 2 war jetzt auch nicht ohne in Bezug auf uArch Änderungen:
- L1i Cache Größe Reduziert
- der neue TAGE Predictor (Sprungvorhersage)
- uOp Cache verdoppelt
- L3 Cache verdoppelt
- mehr Loads/Store ressourcen + AGU queue size vergrößert
- größere BTBs
- verbesserte uOp fusion
- doppelter FP throughput 256bit single cycle und damit auch verdopplung aller Datenpfade inkl Cachebandbreiten
- FPMUL in 3 statt 4 cycles
- Vergrößerung des ROB
- mehr INT execution Ports


Ich würde sagen, dass es bisher aus Highlevel Sicht alles Refinements von Zen sind. Allerdings wurde ja gesagt, dass Zen 3 ein komplettes Redesign war.

Zen 2 brachte auch nicht deutlich weniger IPC Gewinn ggü Zen als Zen 3 ggü Zen 2 brachte.

[ChaosTM]

Naja abwarten wann Zen4 wirklich auf den Markt kommt. Wenn es September wird, machen es die 2 Monate auch nicht mehr fett.

:naughty:

Weil amüsant:
https://pbs.twimg.com/media/FTjIt9PXoAMdvId?format=png&name=large


Solange man sich die hohen Taktraten nicht wie so mancher Mitbewerber mit absurden Verbräuchen erkauft, nur her damit.

[Ramius]

Bei den ganzen Änderugen die mit Zen4 kommen ( AVX-512, verdoppelter L2, erhöhter Takt => wahrscheinlich längerere Pipelines, ..) da wird Zen4 auch ein komplettes Redesign sein.

[HOT]

Wenn da AVX512 reinkommt, wird Zen4 wieder komplett neu gestaltet sein. Ein Shrink ist das auf gar keinen Fall. Da die 15% ja das absolute Minimum darstellen sollen, kann das Ding auch 25% mehr ST-Leistung durchschnittlich haben.

[robbitop]

IMO wäre das nur bei single cycle 512 der Fall. Es ist wohl aber double cycle - entsprechend ändert sich an den Datenpfaden nichts.

btw:
Jim von Adored glaubt es ist ein Zen 3 Derivat für 5 nm und verdoppelten L2 und AVX Instructions. Das hatte er auch schon April 2020 für Zen 4 gesagt. Mal schauen was am Ende wahr ist.
Wobei ein solches Derivat ja von der Implementierung drastisch anders sein kann - entsprechend höhere Taktraten die gar nicht so einfach zu implementieren sind.

Highlevel und Implementierung machen schon einen Unterschied.

[HOT]

Ich halte das für Unsinn. Wenn man eh schon einen völlig anderen Prozess nutzt wird das kein Zen3-Derivat mehr sein.

[Tarkin]

Übrigens... ich hab grad mal Ghostwire Tokyo getestet auf meinem 5800X @ Bios defaults (nur mit 1900FCLK/3800MEM)

Alle Details auf low, 720p ... ca. 300fps

und kam dabei auf einen CPU Takt von rund 4-4,3 GHz (!) - mit einer 6900XT

kann ja nicht sein, dass Zen 4 hier 25% höher taktet - WTF?

[amdfanuwe]

Übrigens... ich hab grad mal Ghostwire Tokyo getestet auf meinem 5800X @ Bios defaults (nur mit 1900FCLK/3800MEM)

Alle Details auf low, 720p ... ca. 300fps

und kam dabei auf einen CPU Takt von rund 4-4,3 GHz (!) - mit einer 6900XT

kann ja nicht sein, dass Zen 4 hier 25% höher taktet - WTF?
Und das dann auch mit 16 Cores ohne zu verglühen.

Selbst wenn ZEN4 im Gaming kaum zulegt gegenüber 5800X3D, gibt es die Performance dann auch beim 16 Core und beim 7800 8Core mit 65W.

[Tarkin]

Und das dann auch mit 16 Cores ohne zu verglühen.

Selbst wenn ZEN4 im Gaming kaum zulegt gegenüber 5800X3D, gibt es die Performance dann auch beim 16 Core und beim 7800 8Core mit 65W.

Ich glaube im Schnitt 25% wird Zen 4 gegenüber Zen 3 (ohne vcache) zulegen in Games.

15-20% höherer Takt, 5% IPC, 5% DDR5 .... voila

PS: wer sagt denn, dass die 5.50 Boost in Games final sind ;) Da geht wahrscheinlich noch was bis zum Release

[Gipsel]

Übrigens... ich hab grad mal Ghostwire Tokyo getestet auf meinem 5800X @ Bios defaults (nur mit 1900FCLK/3800MEM)

Alle Details auf low, 720p ... ca. 300fps

und kam dabei auf einen CPU Takt von rund 4-4,3 GHz (!) - mit einer 6900XT

kann ja nicht sein, dass Zen 4 hier 25% höher taktet - WTF?
Versuche es mal in 4k. Da sinkt die CPU-Last und sie kann oft höher takten (auch wenn es unnötig ist). Also zu viel würde ich in die 5,5GHz nicht reininterpretieren. Das ist eher ein guter Fingerzeig für den SC-Boost (höchstens noch den MC-Boost unter recht leichter Last). Bei richtiger Auslastung auf allen Kernen wird der Takt vermutlich geringer liegen (eventuell gar deutlich), der SC-Boost könnte bei den Topmodellen dagegen mit ein wenig Glück gar noch ein wenig drauflegen.

[vinacis_vivids]

Kann auch gut sein, dass der IF-CLK noch ordentlich zulegt auf 2,2-2,5 Ghz. Dazu steigt insgesamt die Bandbreite und Zugrifsgeschwindigkeit durch SAM und neuere Schnittstellen. Die Veränderungen/Verbesserungen sind einzeln alle keine Revolution aber die Gesamtheit aller Verbesserung ist schon wieder krass bei Zen4.

[Leonidas]

Übrigens... ich hab grad mal Ghostwire Tokyo getestet auf meinem 5800X @ Bios defaults (nur mit 1900FCLK/3800MEM)
Alle Details auf low, 720p ... ca. 300fps
und kam dabei auf einen CPU Takt von rund 4-4,3 GHz (!) - mit einer 6900XT
kann ja nicht sein, dass Zen 4 hier 25% höher taktet - WTF?

Hat AMD auf 720p getestet? Die testen doch üblicherweise nur regulär genutzte Auflösungen mit vollen Gfx-Einstellungen - wo die CPU dann (relativ) weniger zu tun hat und höhere Taktraten erzielt.

[ryan]

Zen 3 kam November 2020. 2 Jahre sind es also erst November 2022. Davon sind wir noch weit entfernt. ;)
Ende 2021 war schon immer sehr optimistisch - das wären nur 4Q gewesen obwohl es historisch nie weniger als 5Q waren.


Zen 4 kommt im Herbst, also frühestens im September. Es könnte auch Oktober oder November werden. Das als weit entfernt zu bezeichnen finde ich befremdlich.

Wobei man konstatieren muss, dass Covid sicherlich eine nicht unwesentliche Rolle gespielt hat. Ist halt eine Singularität die nicht repräsentativ für den "Normalzustand" ist. Zu Zen 5 werden es dann wahrscheinlich (laut aktuellem Gerüchtestand) wieder die üblichen 5 Quartale sein, da er 2023 kommen soll.


Das Gehype geht in die neue Runde. AMD hat nirgends gesagt, dass Zen 5 2023 kommen soll. Das wird sich erhofft, genauso wie sich 25-30% mehr IPC erhofft wurden. Und genauso wie sich viele Zen 4 Anfang 2022 erhofft hatten.

[Tarkin]

Versuche es mal in 4k. Da sinkt die CPU-Last und sie kann oft höher takten (auch wenn es unnötig ist). Also zu viel würde ich in die 5,5GHz nicht reininterpretieren. Das ist eher ein guter Fingerzeig für den SC-Boost (höchstens noch den MC-Boost unter recht leichter Last). Bei richtiger Auslastung auf allen Kernen wird der Takt vermutlich geringer liegen (eventuell gar deutlich), der SC-Boost könnte bei den Topmodellen dagegen mit ein wenig Glück gar noch ein wenig drauflegen.

Auf 4k und max Details mit Ray Tracing... 2GHz LOOOL!!

ICh muss mir das mal mit MSI Arschbrenner anschaun (hab mit den Overlay Metrics von Radeon Adrenalin getestet)

[r3ptil3]

Kann auch gut sein, dass der IF-CLK noch ordentlich zulegt auf 2,2-2,5 Ghz.


Wenn AMD selber schon davon spricht dass dieser 1:1 zum RAM Takt anvisiert ist, dann würde ich grob vermuten, dass sogar der 6000 Mhz RAM aus der Demo auch 1:1 lief.
Würde meinen 3000 Mhz+.

[Tarkin]

AH ja, ok... Radeon Overlay hat Blödsinn angezeigt.

MSI Afterburner zeigt mehrere Kerne auf 4,7-4,8 (in 4K und ebenfalls in 720p)

Also taktet Zen 4 hier 15% höher.

[Gipsel]

MSI Afterburner zeigt mehrere Kerne auf 4,7-4,8 (in 4K und ebenfalls in 720p)

Also taktet Zen 4 hier 15% höher.Das klingt realistischer.

[robbitop]

Bei den 5,5 GHz wäre ich auch erstmal etwas skeptisch. Es wurde nur ein einziger Core gezeigt - also kann man davon ausgehen, dass das eine Art Single Core Turbo ist. Und konsistent hält er die 5,5 GHz offenbar auch nicht. Und wer weiß, ob das im CPU Limit lief. Da tun sich CPUs schwieriger den Takt zu halten (und was nützt eine gewisse Frequenz außerhalb des CPU Limits?).
Andererseits ist es ein pre-production sample. Aber wer weiß - ggf. ist nachher die Enttäuschung doch groß, wenn es real eher 5,2-5,3 GHz sein werden.

Zen 4 kommt im Herbst, also frühestens im September. Es könnte auch Oktober oder November werden. Das als weit entfernt zu bezeichnen finde ich befremdlich.

Was ich meinte, dass wir heute davon noch weit entfernt sind. Das Releasedatum ist völlig unbekannt. Sobald es bekannt ist, kann man diese Diskussion sinnvoll führen. Noch haben wir Mai 2022. Wenn es tatsächlich Herbst/Spätherbst wird ja dann sind es nahezu 2 Jahre. Gut gerechnet, gut erkannt. :up:



Das Gehype geht in die neue Runde. AMD hat nirgends gesagt, dass Zen 5 2023 kommen soll. Das wird sich erhofft, genauso wie sich 25-30% mehr IPC erhofft wurden. Und genauso wie sich viele Zen 4 Anfang 2022 erhofft hatten.
Mehr als Gerüchte gibt es nicht. Natürlich äußert sich ein Vendor niemals zu zukünftigen Produkten. Wenn nur bestätigte Informationen die Basis für eine Diskussion sein sollen, kann man über zukünftige Produkte nicht diskutieren. Das ist ein Spekulationsforum.
Was die IPC angeht - immerhin gab es im Interview mit Mike Clarke den Hinweis, dass man mit Zen 5 erstmals deutlich breiter wird. Und das macht man nicht für geringe IPC Gewinne, denn es kostet ordentlich Transistoren. Wie viel Prozent es sind muss man sehen. Aber sicherlich ein gesunder Sprung.

[vinacis_vivids]

Wenn AMD selber schon davon spricht dass dieser 1:1 zum RAM Takt anvisiert ist, dann würde ich grob vermuten, dass sogar der 6000 Mhz RAM aus der Demo auch 1:1 lief.
Würde meinen 3000 Mhz+.

Das AMD-Testsystem lief mit 2x16GB 6400er CL-32 DDR5 RAM. Wenn es tatsächlich 1:1 läuft, wären es wirklich 3200 Mhz für den IF-CLK.

Das ist glaube ich nur für cherry-picked Exemplare. Die meisten werden darunter liegen.

Preislich wird 5nm AMD/TSMC somit in den absoluten Premium-Bereich aufsteigen und an der Spitze richtig richtig teuer werden.

Ich werde mich nach mittleren Modellen umsehen und die CPU und RAM entsprechend intern übertakten/tunen. Das lohnt sich wirklich wieder.

DDR5 fängt ja derzeit bei 4800er RAM an, das entspricht 1:1 2400Mhz IF-CLK.

[BlacKi]

Bei den 5,5 GHz wäre ich auch erstmal etwas skeptisch. Es wurde nur ein einziger Core gezeigt
ich meine man sieht doch ganz klar im video das die 5,5 nicht dauerhaft anliegen, die szene zeigt ja ganz klar auch 5,3 und 5,4 ghz bevor man die 5,5 sieht. und die cpu last ist lächerlich gering, nicht 1t last, aber 4t könnten es schon sein. und auch ein 5950x boostet gelegentlich 5ghz in dem spiel. 10% mehr takt sind realistisch. 16c zen3 vs 16x zen4.

[Lehdro]

und auch ein 5950x boostet gelegentlich 5ghz in dem spiel. 10% mehr takt sind realistisch. 16c zen3 vs 16x zen4.
Als ehemaliger 5950X Besitzer kann ich dir sagen das ich 4.9, geschweige denn 5.0 GHz nie in Games gesehen habe. Das siehst du maximal im Ladescreen/Menü oder bei leichter 1T Last wie Browsersurfen.

In Games hatte mein 5950X nach(!) CO Tuning maximal mal um die 4,8 GHz drauf, ohne das eher so 4.7 GHz. Je multithreadinglastiger, desto niedriger. Gibt einige Games da lungert der Richtung 4.6 GHz rum.

[BlacKi]

hab nicht gesagt, dass das die regel ist. ich wollte sagen, das ghostwire kein spiel ist zum boosttaktablesen.
https://abload.de/img/screenshot2022-05-25a2ek4o.png

[Linmoum]

Da seh ich aber ganz viele 4000 MHz. ;) Bei dem 7950X sollen das ja all core 5,2-5,5 GHz gewesen sein.

Und natürlich ist das immer abhängig vom Spiel bzw. der jeweiligen Szene. Mehr Last heißt logischerweise immer weniger Takt, sofern man die CPU nicht saufen lässt und eine entsprechende Kühlung hat.

[BlacKi]

ich würde mir eher die frage stellen, ist das gezeigte mit einem ES passiert? wissen sie schon welche finalen taktraten der 16kerner schon bekommt? ist es deshalb kein OC weil man sich noch garnicht festgelegt hat? kommt der 16kerner wieder später?

IDK. demos würde solange nicht überbewerten.

[BavarianRealist]

Nicht zu vergessen: AMDs Präsentation zu Genoa/Bergamo, wo sie davon spachen:
"2x Density"
"2x Efficiency"
">1,25x Performance"

Damit sollte Zen4 in Ryzen-7000 auch ähnliche Steigerung der Efficiency aufweisen, weil ja auch das I/O-Die viel effizienter wird. D.h. die MT-Leistung sollte bei gleicher Leistung etwa um 100% zulegen, alos vor allem der All-Core-Takt sollte kräftig steigen, zumal ja auch noch die TDP etwas zulegt.

Und die ">1,25x Performance" sollten auch bei Ryzen-7000 letztlich gelten.

[BlacKi]

Damit sollte Zen4 in Ryzen-7000 auch ähnliche Steigerung der Efficiency aufweisen, weil ja auch das I/O-Die viel effizienter wird.


das ist humbug, weil man den I/O teil nicht wirklich schrumpfen kann. die hohe package power im leerlauf und unter last wird bleiben, und trotzdem wird der IOD wesentlich teurer als der alte.

[BavarianRealist]

das ist humbug, weil man den I/O teil nicht wirklich schrumpfen kann. die hohe package power im leerlauf und unter last wird bleiben, und trotzdem wird der IOD wesentlich teurer als der alte.

In Genoa/Bergamo bleibt der I/O in 12nm, im Ryzen geht er auf 6nm, sodass hier Ryzen im Vergleich zu Genoa (der ja "2x Efficiency" zum Vorgänger haben soll) zumindest tendenziell einen Effizienzvorteil haben sollte. Die Kosten des 6nm-I/O-Die sind natürlich eine ganz andere Baustelle.

[vinacis_vivids]

Da seh ich aber ganz viele 4000 MHz. ;) Bei dem 7950X sollen das ja all core 5,2-5,5 GHz gewesen sein.


All Core 5,2-5,5 Ghz ? :biggrin: Das wäre natürlich krass.

[BlacKi]

In Genoa/Bergamo bleibt der I/O in 12nm, im Ryzen geht er auf 6nm, sodass hier Ryzen im Vergleich zu Genoa (der ja "2x Efficiency" zum Vorgänger haben soll)
das war rein auf die 5nm vs 7nm cpu bezogen.

Starting with Genoa, AMD says that 5nm will give it 2x the efficiency and >25% the performance of its 7nm chipshttps://www.servethehome.com/amd-bergamo-to-hit-128-cores-and-genoa-at-96-cores/
würde auch keinen sinn machen, denn IOD haben selbst keine performance.

[CrazyIvan]

IMHO:
Der Shrink des IOD wird am Verbrauch nicht viel ändern. Die Leistungsaufnahme kommt vom IFOP. Solange man da nicht auf was anderes wechselt, ist sie Strukturbreite von Quelle/Ziel, also IOD/CCD, nahezu irrelevant.
Allerdings kann es gut sein, dass die IFOPs besser selektiv abgeschaltet/gedrosselt werden können.

[amdfanuwe]

Nicht zu vergessen: AMDs Präsentation zu Genoa/Bergamo, wo sie davon spachen:
"2x Density"
"2x Efficiency"
">1,25x Performance"

Das gilt für 7nm vs 5nm, nicht für die komplette CPU.
2x Efficiency gilt für gewöhnlich bei gleichen Takt
>1,25x Performance gilt für gewöhnlich bei gleichen Verbrauch.
Beides gleichzeitig gibt es nicht.

Durch den I/O wird man mit der kompletten CPU nicht auf die Werte kommen.

[BlacKi]

Das gilt für 7nm vs 5nm, nicht für die komplette CPU.
2x Efficiency gilt für gewöhnlich bei gleichen Takt
>1,25x Performance gilt für gewöhnlich bei gleichen Verbrauch.
Beides gleichzeitig gibt es nicht.

Durch den I/O wird man mit der kompletten CPU nicht auf die Werte kommen.
eigentlich gilt das für die gesammte cpu.

Starting with Genoa, AMD says that 5nm will give it 2x the efficiency and >25% the performance of its 7nm chips. It is using that to add more cores and additional features.

5nm ist nicht 2x so effizient wie 7nm. auch die chiplets nicht. sondern die features + more cores per cpu + 5nm. also die gesammte cpu.

IMHO:
Der Shrink des IOD wird am Verbrauch nicht viel ändern. Die Leistungsaufnahme kommt vom IFOP. Solange man da nicht auf was anderes wechselt, ist sie Strukturbreite von Quelle/Ziel, also IOD/CCD, nahezu irrelevant.
Allerdings kann es gut sein, dass die IFOPs besser selektiv abgeschaltet/gedrosselt werden können.

wenn man winzige cores ebenfalls untergebracht hätte, dann hätte man die big cores ausschalten können, damit hätte man viel idle verbrauch einsparen können.

[amdfanuwe]

eigentlich gilt das für die gesammte cpu, denn die 2x effezienz



5nm ist nicht 2x so effizient wie 7nm. auch die chiplets nicht. sondern die features + more cores per cpu + 5nm.
Auf der Folie steht: Next-Generation 5nm HPC Process Technology.
Mal sehen, was bei der CPU davon übrig bleibt.

[F4USt]

ich würde mir eher die frage stellen, ist das gezeigte mit einem ES passiert?

Laut Lisa lief eine "preproduction version of our 16-core Ryzen 7000 processor".

Als der Takt eingeblendet wurde, sagt sie: "You can see that those Zen4-Cores are running around 5.5 ghz with slide variations during gameplay."

Und die 5.5 ghz liegen auch relativ konstant an. Direkt sekundenlang zu Beginn der Szene und dann wieder am Ende.

Das Spiel selbst scheint aber überhaupt nicht CPU fordernd zu sein.

[OgrEGT]

Weil amüsant:
https://pbs.twimg.com/media/FTjIt9PXoAMdvId?format=png&name=large

Wieviel ist das in dem Chart?
FX5950 5GHz
Zen4 5,4GHz

So wie gezeigt...

[nordic_pegasus]

X670/E Dual-Chip confirmed

https://www.computerbase.de/2022-05/amd-ryzen-7000-am5-boards-mit-x670e-x670-und-b650-fuer-170-watt-cpu/#update-2022-05-26T07:16

https://pics.computerbase.de/1/0/3/5/9/3-9f5915590aa8e1a6/8-1260.7087ab70.jpg

[basix]

Für PCIe und SATA ist das mMn die sinnvollere Anordnung der zwei PR21 Chips als wie vor ein paar Seiten bei einem Screenshot von einem MoBo Layout gezeigt.

[mironicus]

Das ist aber nicht der gleiche IO/Chip wie er im Ryzen 7000 steckt, oder? Mit der integrierten Grafik?

[dildo4u]

Nein ist doch viel kleiner.

[Locuza]

Es sieht nach ungefähr 40 mm² aus:
https://twitter.com/Locuza_/status/1529783569941413888
https://pbs.twimg.com/media/FTrf7KXWUAEdtPl?format=jpg&name=small

Während der neue 6nm I/O Die mit integrierter GPU ähnlich viel wie der Vorgänger mit 125-126mm² misst:
https://twitter.com/Locuza_/status/1528459553431592970

Damals hat AMD den I/O-Die (125 mm²) auch als "Chipsatz"-Chip für X570 Mainboards verwendet.
Bei AM5 wird stattdessen der "Chipsatz" von Asmedia zwei mal verbaut für X670(E) (2x 40 mm²) und nur einmal für die B650-Boards (1x 40 mm²).

[fondness]

In Genoa/Bergamo bleibt der I/O in 12nm, im Ryzen geht er auf 6nm, sodass hier Ryzen im Vergleich zu Genoa (der ja "2x Efficiency" zum Vorgänger haben soll) zumindest tendenziell einen Effizienzvorteil haben sollte. Die Kosten des 6nm-I/O-Die sind natürlich eine ganz andere Baustelle.

Genoa/Bergamo wird der io die sicher auch in 6nm kommen, sonst wäre er nicht so viel kleiner geworden.

[basix]

Es sieht nach ungefähr 40 mm² aus:
https://twitter.com/Locuza_/status/1529783569941413888

Gibt es Indizien zum verwendeten Prozess? GloFo 12LP+?

[nordic_pegasus]

Gibt es Indizien zum verwendeten Prozess? GloFo 12LP+?

der B650/X670 kommt doch von Asmedia, die haben eine eigene Foundry. Der B550 wurde von Asmedia in 55nm gefertigt, aktuell steht wohl 28nm(?) zur Verfügung. Würde mich wundern, wenn GloFo hier für Asmedia fertigen würde.

[HOT]

Eigener Prozess? Bestimmt nicht. Die können das Zeug ja auch bei UMC fertigen beispielsweise.

[Ravenhearth]

AMD Corrects Socket AM5 for Ryzen 7000 Power Specs: 230W Peak Power, 170W TDP (https://www.tomshardware.com/news/amd-corrects-socket-am5-for-ryzen-7000-power-specs-230w-peak-power-170w-tdp)

AMD issued the following to Tom's Hardware:

"AMD would like to issue a correction to the socket power and TDP limits of the upcoming AMD Socket AM5. AMD Socket AM5 supports up to a 170W TDP with a PPT up to 230W. TDP*1.35 is the standard calculation for TDP v. PPT for AMD sockets in the “Zen” era, and the new 170W TDP group is no exception (170*1.35=229.5).

"This new TDP group will enable considerably more compute performance for high core count CPUs in heavy compute workloads, which will sit alongside the 65W and 105W TDP groups that Ryzen is known for today. AMD takes great pride in providing the enthusiast community with transparent and forthright product capabilities, and we want to take this opportunity to apologize for our error and any subsequent confusion we may have caused on this topic." -- AMD Representative to Tom's Hardware (emphasis added)

[BlacKi]

ist diesen jahr 2x 1.april?

[Tangletingle]

Hahnl hat Rob Halock nicht gesagt die 170W sind PPT?

[Linmoum]

Hallock hat in dem Livestream bei PCWorld klipp und klar gesagt, dass die 170W die Package Power (=PPT) sind und dieses Limit jetzt eben ~30W höher liegt als noch mit den 142W bei AM4.

Keine Ahnung, mit wem genau Toms Hardware da gesprochen hat. Wahrscheinlich mit dem Sprecher der Keynote. ;D

[BlacKi]

es gibt auch interne msi folien die direkt für die 7000er serie von 65- 170w tdp sprechen.
es gab ja schon im vorfeld die ansage, das man noch nie ppt angaben gemacht hätte.
hier scheint wohl einzig und alleine hallock falsche angaben zu verbreiten.
https://cdn.videocardz.com/1/2022/05/MSI-AMD-EXPO-RAPHAEL-RYZEN-7000.jpg

[Linmoum]

Bei Threadripper ist übrigens TDP = PPT. Nur mal so.

Dass gerade Hallock bewusst Stuss von sich gibt oder gar nicht den Unterschied kennt, darf auch bezweifelt werden.

[BlacKi]

Bei Threadripper ist übrigens TDP = PPT. Nur mal so.danke, für den hinweis, also könnten beide aussagen richtig sein. 170w tdp und 170ppt.

[ryan]

Bei Threadripper ist übrigens TDP = PPT. Nur mal so.

Dass gerade Hallock bewusst Stuss von sich gibt oder gar nicht den Unterschied kennt, darf auch bezweifelt werden.


Das ist jemand aus der Marketing Abteilung, die oft nicht im Detail Bescheid wissen oder mit Absicht Details weglassen. Das was Tomshardware zitiert, klingt konkret. THG wird sich das nicht aus den Fingern saugen, das wird schon stimmen. Ein Sockel Support für 170W TDP bedeutet nicht, dass es 170W SKUs geben wird oder zumindest nicht in der ersten Welle. Je nachdem wie gut Raptor Lake wird, könnte sich AMD genötigt fühlen 170W Modelle nachzulegen.

[BlacKi]

wieso sollte man den 16 kerner selbst einbremsen. 16 kerne waren imho für am4 nie geplant. die 16 kerne werden massiv im tdp limit ausgebremst. wenn der am4 sockel 170w tdp abgekonnt hätte, dann hätte der 5950x auch eine tdp von 170w gehabt.

[nordic_pegasus]

Eigener Prozess? Bestimmt nicht. Die können das Zeug ja auch bei UMC fertigen beispielsweise.

ich hatte die Meldung so verstanden, dass ASMedia selbst fertigt... aber ehrlich gesagt hab ich keinen Plan, ob die fabless sind oder nicht.

https://www.digitimes.com/news/a20220512PD214.html

[HOT]

"Foundry Partners", was werden TSMC oder UMC sein. Auf jeden Fall möchte man jetzt in 28nm fertigen, das wird aber für Netzwerkchips u.Ä. gelten, die Promontorys werden eh schon 28nm gewesen sein. So klein wie der neuste Promontory ist würd ich hier auf mindestens 16nm tippen.

[r3ptil3]

Noch ein Artikel von Techpowerup bezüglich technischen Fragen mit Robert Hallock:

https://www.techpowerup.com/review/amd-zen-4-ryzen-7000-technical-details/


Mal ein paar Ausschnitte:

What are your thoughts on 3D Vertical Cache (3DV Cache) for Zen 4?
3DV Cache will absolutely be a continuing part of our roadmap. It is not a one-off technology. We are a big believer in packaging as a competitive advantage for AMD, something that could meaningfully enhance performance for people, but we have nothing specific to announce for Zen 4 yet.


Is the X670E chipset fanless?
It's fanless.

[ryan]

Das ist jemand aus der Marketing Abteilung, die oft nicht im Detail Bescheid wissen oder mit Absicht Details weglassen. Das was Tomshardware zitiert, klingt konkret. THG wird sich das nicht aus den Fingern saugen, das wird schon stimmen. Ein Sockel Support für 170W TDP bedeutet nicht, dass es 170W SKUs geben wird oder zumindest nicht in der ersten Welle. Je nachdem wie gut Raptor Lake wird, könnte sich AMD genötigt fühlen 170W Modelle nachzulegen.



Das muss ich korrigieren, es sind tatsächlich 170W/230W für die CPUs, also nicht nur das Sockel Limit für spätere CPUs. Von wegen die 170W TDP Angabe in der keynote wäre falsch gewesen, was ein Fauxpass.

Robert Hallock hat die technischen Dokumente nicht richtig gelesen :freak:


Beim Computex Sample wird es unkonkret. Die TDP wäre unter 170W gelegen beim Computex Sample. Von einer 170W PPT spricht er auch nicht mehr, könnten demnach zum Beispiel auch 150W TDP/200W PPT gewesen sein.

Aber eigentlich egal, jetzt kann man ihn nicht mehr vertrauen. Deswegen sind footnotes so wichtig. AMD hat es wieder einmal verpasst, exakte Werte in die footnotes zu schreiben.

So can you clear up the top TDP of Ryzen 7000 while you're at it? :)

170W TDP, 230W PPT.


The confusion stems from me misspeaking. I had misread some tech docs and got my wires crossed. Sorry to the community for that. :(

Ryzen sockets are CPU_TDP*1.35 = PPT (maximum socket power).

So 65W TDP = 88W PPT (no change from AM4), 105W TDP = 142W PPT (no change), and 170W TDP = 230W PPT (new option).


The Computex processor was a 16-core prototype sample not yet fused to specific power/TDP values, but it was operating in a range below the new 170W TDP group we've developed. It's a conservative figure.
https://www.reddit.com/r/Amd/comments/uy7ep8/amd_corrects_socket_am5_for_ryzen_7000_power/

[fondness]

"16 cores is the maximum for AM5 launch but we're getting 40%+ performance with that" - Robert Hallock

https://youtu.be/DbWhHkhBGvM

[robbitop]

Laut Gerüchten wird es mit Zen 5 wohl bis zu 32 C im Desktop geben. Irgendwann müssen sie reagieren: RTL bringt 8+16C und Arrowlake dann 8+32C

[fondness]

Naja, sie haben auch noch threadripper, so ist es ja nicht. Reagieren muss wenn dann Intel. Mehr wie 16 cores im mainstream sockel macht wohl noch länger keinen Sinn, spiele können kaum 8 cores sinnvoll auslasten.

[Lowkey]

AMD geht also einfach hin und erhöht die TDP auf den Wert, den die meisten Zen3 Mainboards heute liefern können (~250w). Mit dem Spielraum bekommen sie einen höheren Leistungswert bei Multicore. Dazu DDR5 und leichte Stepping- und Fertigungsverbesserungen und fertig ist Zen4.

Irgendwie fühlt es sich so an, wie wenn Nivida/AMD bei Grafikkarten demnächst die 4 Slot Kühlung zum Standard erklären.

Zen4 dürfte wie Alder Lake anfangs nicht ganz rund laufen und man sollte vllt doch einne 5950x oder 5800x3D heute noch kaufen (+ ausgereifte, günstige Mainboards und DDR4 Speicher).


"Nur" etwas mehr CPU Leistung bei 16/32 Threads ist für die Mehrheit eher uninteressant und wird zum kommenden Preispunkt garantiert ignoriert. An CPU Leistung mangelt es derzeit nicht.

[robbitop]

Threadripper gibt es ja aktuell nur noch für OEMs. Außerdem ist das HEDT wohingegen die genannten Intels nur mainstream skus sein werden.
Dazu sehen wir bei Epyc ja bereits eine Steigerung der Coreanzahl (Zen4: 96C und Zen4C: 128C; Gerüchte besagen 256C zu Zen 5).

Ich kann mir das gut vorstellen, dass es nächstes Jahr wieder ein Wachstun der Coreanzahl gibt. Gerüchte besagten, dass AMD ursprünglich eine Ryzen 24C SKU für Zen 4 geplant aber dann verworfen hatten.

[nordic_pegasus]

nur was soll der private Endanwender, welcher meist auf die Gaming-Performance schaut, mit einem 24 Kerner anfangen? Ich verstehe manche Entwicklungen im PC-Markt nicht. Viele CPU-Kerne, SSDs mit 13.000 MB/s (PCIe gen5), DDR5 mit irrer Bandbreite aber stagnierender Latenz (im Bestfall), Boards werden immer teurer wegen Drivern/Switchen für PCIe gen4/5...

Für mich ist vorrangig ein GPU-Upgrade interessant, weil ich dank UHD@120Hz OLED jedes Prozent mehr GPU-Leistung gebrauchen kann. Alles andere finde ich derzeit nur aus der Technik-Freak/Enthusiasten Sicht spannend, aber nicht wirklich notwendig.

Anstatt den Allcore bei Zen4 so massiv zu verbessern, hätte ich mehr IPC und sehr hoher Takt auf einer Gaming-relevanten Anzahl an Kernen (also max. 8 Kerne) vorteilhafter gefunden für die meisten User.

[basix]

Dann nimm B650 mit 6800X3D. Was ist also das Problem?

[Leonidas]

Anstatt den Allcore bei Zen4 so massiv zu verbessern, hätte ich mehr IPC und sehr hoher Takt auf einer Gaming-relevanten Anzahl an Kernen (also max. 8 Kerne) vorteilhafter gefunden für die meisten User.

Ich denke mal, auch der "Takt auf einer Gaming-relevanten Anzahl an Kernen" wird von AMDs Ansatz bei Zen 4 profitieren. Nicht so stark wie bei CB, aber dennoch beachtbar.

[Gipsel]

Ich denke mal, auch der "Takt auf einer Gaming-relevanten Anzahl an Kernen" wird von AMDs Ansatz bei Zen 4 profitieren. Nicht so stark wie bei CB, aber dennoch beachtbar.Nun, bei Zen3 waren die Verbesserungen in Games im Schnitt deutlich größer als bei Cinebench.
Und wie viel die Performance da genau steigt, hat AMD doch noch gar nicht verlauten lassen. Die >15% Performance (bei +10% Takt) in CB23 1T sagen doch im Prinzip noch nicht viel. Wer weiß wie die da gerundet oder gerechnet haben (man vergleiche mit der AMD-Angabe zu Blender von "31% faster", wenn man eigentlich gut 45% schneller war). :rolleyes:
Wie wir an AlderLake mit DDR5 sehen, bringt allein der Speicher auch in Spielen stellenweise deutliche Performancezuwächse. Und der verdoppelte L2 von Zen4 dürfte CB praktisch nicht kümmern, Spiele aber eventuell schon. Und ähnlich sieht es auch mit anderen potentiellen Änderungen aus (die wir noch nicht kennen).

[MSABK]

Dann nimm B650 mit 6800X3D. Was ist also das Problem?

Meist liest sich das so, dass alles schlecht ist aktuell. Aber AM5 wurde noch nicht mal komplett enthüllt und wird auch paar Jahre genutzt. Da wird schon noch mega was an Hardware auf uns zukommen, da mache ich mir keine Sorgen.

Prio sollte sein die Plattform erst einmal ohne Probleme zu launchen mit passabler CPU.

[r3ptil3]

Prio sollte sein die Plattform erst einmal ohne Probleme zu launchen mit passabler CPU.

Aber insbesondere ein erheblicher Performancezuwachs, ansonsten will niemand eine komplett neue Plattform kaufen (RAM, Mainboard, CPU...).

Dass es keine Probleme zum Launch gibt, sollte die absolute Grundanforderung sein.

[dildo4u]

Anstatt den Allcore bei Zen4 so massiv zu verbessern, hätte ich mehr IPC und sehr hoher Takt auf einer Gaming-relevanten Anzahl an Kernen (also max. 8 Kerne) vorteilhafter gefunden für die meisten User.
Man bringt immer nur das was macht braucht Intel steckt bei 10nm fest, würde mich wundern wenn 2022 der Sinlge Core Takt deutlich über den 12900KS(5.5Ghz) geht.
Die Zen 4 3D Version kommt als Refrech in 2023, damit hat man mher Spielraum für die Zen 5 Release.

[amdfanuwe]

Aber insbesondere ein erheblicher Performancezuwachs, ansonsten will niemand eine komplett neue Plattform kaufen (RAM, Mainboard, CPU...).

Selbst bei gleicher Performance wird die neue Plattform gekauft.
Gibt immer genug Einsteiger und Ersatzgeschäft bzw. Wechsel von wirklich alten Systemen.

[fondness]

Nun, bei Zen3 waren die Verbesserungen in Games im Schnitt deutlich größer als bei Cinebench.
Und wie viel die Performance da genau steigt, hat AMD doch noch gar nicht verlauten lassen. Die >15% Performance (bei +10% Takt) in CB23 1T sagen doch im Prinzip noch nicht viel. Wer weiß wie die da gerundet oder gerechnet haben (man vergleiche mit der AMD-Angabe zu Blender von "31% faster", wenn man eigentlich gut 45% schneller war). :rolleyes:
Wie wir an AlderLake mit DDR5 sehen, bringt allein der Speicher auch in Spielen stellenweise deutliche Performancezuwächse. Und der verdoppelte L2 von Zen4 dürfte CB praktisch nicht kümmern, Spiele aber eventuell schon. Und ähnlich sieht es auch mit anderen potentiellen Änderungen aus (die wir noch nicht kennen).

Meine Rede. Auch bei Hallocks multi core Angabe kam wieder ein größer als 40%, ergo man will die Karten nicht aufdecken.

[robbitop]

nur was soll der private Endanwender, welcher meist auf die Gaming-Performance schaut, mit einem 24 Kerner anfangen? Ich verstehe manche Entwicklungen im PC-Markt nicht. Viele CPU-Kerne, SSDs mit 13.000 MB/s (PCIe gen5), DDR5 mit irrer Bandbreite aber stagnierender Latenz (im Bestfall), Boards werden immer teurer wegen Drivern/Switchen für PCIe gen4/5...


Es gibt ja für jeden Bedarf eine SKU. Die High End SKU ist dann ggf etwas für Consumer, die mehr Threads brauchen. Photo/Videobearbeitung, Streamen, mehrere Sachen gleichzeitig machen, Kompilieren, virtuelle Maschinen, Musikbearbeitung usw. Ich kann mir gut vorstellen, dass es sicherlich einige Consumer gegeben hat, die deshalb zum 3950x und später zum 5950x gegriffen haben. Es gibt offenbar eine Consumermarkt der nicht nur zockt. Nicht ohne Grund akaliert Intel jetzt Gen für Gen an die E Cores zu verdoppeln. Dieses Jahr 16E Cores und 2024 dann 32E.

[fondness]

Auf AM5 wird es nicht mehr wie zwei chiplets geben, dafür ist gar kein Platz auf dem winzigen sockel.

[basix]

Auf AM5 wird es nicht mehr wie zwei chiplets geben, dafür ist gar kein Platz auf dem winzigen sockel.
Relevanz? In Zukunft mehr Cores pro CCD sind so sicher wie das Amen in der Kirche.

[robbitop]

Auf AM5 wird es nicht mehr wie zwei chiplets geben, dafür ist gar kein Platz auf dem winzigen sockel.

Genauso wie und mehr als. ;)
Das Ryzen 7000 Package ist dafür nicht gemscht. Aber grundsätzlich sieht es für mich nicht so aus als wenn es mit einem anderen Package völlig unmöglich wäre.
Ggf. werden zukünftige SKUs auch mehr Core pro CCD haben.

[fondness]

In 3nm vielleicht, aber auch hier ist kaum Platz für größere Chiplets:
Die freien Flächen an den Rändern werden von IHS belegt.

https://i.postimg.cc/05BbYsGY/FTh0-T1k-WUAEn27-K-low-res-scale-6-00x-scaled.jpg (https://postimg.cc/s15jzbNx)

[robbitop]

Ich sehe da jede Menge Platz wenn man die SMDs umgruppiert auf einem neuen Package.
Zen4C soll bereits 16er CCDs bringen. Zen5 in 4nm auch.

[amdfanuwe]

L3 gestacked und dafür Cores hätte bei ZEN 3 schon für 16 Cores pro Chiplet gereicht.
ZEN 4C Cores mit kleineren Caches in 5nm kommen auch auf 16 Cores pro Chiplet.

[fondness]

Genauso wie und mehr als. ;)
Das Ryzen 7000 Package ist dafür nicht gemscht. Aber grundsätzlich sieht es für mich nicht so aus als wenn es mit einem anderen Package völlig unmöglich wäre.
Ggf. werden zukünftige SKUs auch mehr Core pro CCD haben.
Ich sehe da jede Menge Platz wenn man die SMDs umgruppiert auf einem neuen Package.
Zen4C soll bereits 16er CCDs bringen. Zen5 in 4nm auch.


Die SMDs sind wohl nicht zum Spaß da. An den freien Flächen an den Rändern liegt das IHS auf. Möglich sind selbst 128C wie EPYC zeigt. Aber es ist weder was vorgesehen noch scheint die Sockelgröße dafür ausgelegt zu sein. Aber ja zwei 16C Chiplets in 3nm sollten noch am ehesten möglich sein - dann darf aber Zen5 nicht bedeutend größer werden. Oder es wird eh ein Zen5/Zen4c-Hybrid.

https://i.postimg.cc/4yqqJ5KS/AMD-Ryzen-7000-Zen-4-Processors-on-AM5-Platform-Coming.jpg (https://postimages.org/)

[robbitop]

Abwarten. Möglich ist grundsätzlich mehr als man hier als Laie denkt.

[Brillus]

Aber insbesondere ein erheblicher Performancezuwachs, ansonsten will niemand eine komplett neue Plattform kaufen (RAM, Mainboard, CPU...).

Dass es keine Probleme zum Launch gibt, sollte die absolute Grundanforderung sein.

10+Jahre Intel mini TickTock sagen was anderes.

[r3ptil3]

10+Jahre Intel mini TickTock sagen was anderes.

Den Markt aufgrund fehlender Konkurrenz maximal ausgenutzt, würde ich behaupten.

[Brillus]

Die SMDs sind wohl nicht zum Spaß da. An den freien Flächen an den Rändern liegt das IHS auf. Möglich sind selbst 128C wie EPYC zeigt. Aber es ist weder was vorgesehen noch scheint die Sockelgröße dafür ausgelegt zu sein. Aber ja zwei 16C Chiplets in 3nm sollten noch am ehesten möglich sein - dann darf aber Zen5 nicht bedeutend größer werden. Oder es wird eh ein Zen5/Zen4c-Hybrid.

https://i.postimg.cc/4yqqJ5KS/AMD-Ryzen-7000-Zen-4-Processors-on-AM5-Platform-Coming.jpg (https://postimages.org/)

Pack die untern raus vom dem Heatspreader schieb den IO die nach unten und dreh die Chiplets 90° schon passen 3 Chiplets( ja dann muss in den Chiplets der Interkonnect wohl anders hin).

Den Markt aufgrund fehlender Konkurrenz, maximal ausgenutzt, würde ich behaupten.

Die Aussage war paar % mehr reicht nicht aus das ne neue Plattform Käufer findet. Das hat Intel aber schon längst widerlegt.

[fondness]

Abwarten. Möglich ist grundsätzlich mehr als man hier als Laie denkt.

Schon klar, aber es ist weder vorgesehen noch wäre wo Platz dafür. Ergo auf 3 Chiplets braucht man nicht zu hoffen, das war meine ursprüngliche Aussage. Und ein eigenes Package für eine 24C CPU macht wohl wenig Sinn, zumal AMD bisher immer dasselbe Package für alle verwendet hat.

Pack die untern raus vom dem Heatspreader schieb den IO die nach unten und dreh die Chiplets 90° schon passen 3 Chiplets( ja dann muss in den Chiplets der Interkonnect wohl anders hin).


Hätte man das so gewollt bzw. wäre das sinnvoll/möglich, hätte man es auch so gemacht IMHO. Aber wir werden ja sehen. Auch hat das I/O-Die wohl nur Interconnects für 2 Chiplets, also wenn dann 2 16C Chiplets IMO.

[robbitop]

AMD hat laut Gerüchten wie gesagt mit einer 24 C SKU geliebäugelt und es dann verworfen. Das Package hätte dann einfach anders ausgesehen. Und wer weiß ob man nicht sowas noch bringt wenn es nötig sein sollte.

[r3ptil3]

Die Aussage war paar % mehr reicht nicht aus das ne neue Plattform Käufer findet. Das hat Intel aber schon längst widerlegt.

Wie kommt man drauf sowas so isoliert zu betrachten?

Nochmals: Intel war jahrelang konkurrenzlos und konnte sich sowas erlauben. Wenn Zen4 zu wenig performen würde, wäre der Kaufandrang gering, sehr gering. Intel ist grob betrachtet auf einem konkurrenzfähigen Niveau, gepaart mit der enormen Bekanntheit... den Rest kannst du dir selber ausmalen.

[fondness]

AMD hat laut Gerüchten wie gesagt mit einer 24 C SKU geliebäugelt und es dann verworfen. Das Package hätte dann einfach anders ausgesehen. Und wer weiß ob man nicht sowas noch bringt wenn es nötig sein sollte.

24C könnte man bsw bringen, indem man ein Zen4 mit einem Zen4c Chiplet kombiniert - beides fertigt man sowieso für EPYC. Und das wäre wohl mit demselben Package möglich. An drei Chiplets glaube ich aus den oben genannten Gründe nicht.

[Brillus]

Wie kommt man drauf sowas so isoliert zu betrachten?

Nochmals: Intel war jahrelang konkurrenzlos und konnte sich sowas erlauben. Wenn Zen4 zu wenig performen würde, wäre der Kaufandrang gering, sehr gering. Intel ist grob betrachtet auf einem konkurrenzfähigen Niveau, gepaart mit der enormen Bekanntheit... den Rest kannst du dir selber ausmalen.

Du übersiehst die Möglichkeit des nicht kaufens.
Intel konnte für paar % mehr neues Zeugs verkaufen. Damit sieht man doch das paar % reichen damit Zeugs sich verkauft.

[WedgeAntilles]

Du übersiehst die Möglichkeit des nicht kaufens.
Intel konnte für paar % mehr neues Zeugs verkaufen. Damit sieht man doch das paar % reichen damit Zeugs sich verkauft.

Gibt es denn eine fundierte Analyse, wie alt die durchschnittlen CPUs waren, die durch neue "paar Prozent schneller" Systeme ersetzt wurden?

Wenn ich noch gar keinen PC habe und einen neuen Kaufe, interessiert nicht, ob die aktuelle Generation 5% oder 50% schneller als die Vorgängergeneration ist. Ich habe ja keinen PC und kaufe mir einen.

Wenn ich einen alten PC habe, läppert sich auch 5-10% pro Jahr. Da ist dann irgendwann auch der Zeitpunkt gekommen zum upgraden. Nicht nach 5, aber vielleicht nach 7 oder 8 oder 10.

Deine Aussage basiert darauf, dass relativ neue CPUs durch CPUs ersetzt wurden, die nur wenige Prozent schneller waren.
Gibt es Zahlen, die diese Aussage unterstützen?

Ich denke nämlich eher, dass Intels Verkäufe meistens für komplette Neusysteme waren oder aber Systeme die eben schon alt war.
Das viele Leute wegen 10, 15% upgegradet haben wage ich zu bezweifeln.
Aber wenn es zig Millionen PCs gibt - und es ständig mehr werden - verkauft man eben zwangsläufig viel.

[robbitop]

24C könnte man bsw bringen, indem man ein Zen4 mit einem Zen4c Chiplet kombiniert - beides fertigt man sowieso für EPYC. Und das wäre wohl mit demselben Package möglich. An drei Chiplets glaube ich aus den oben genannten Gründe nicht.

Die oben genannten Gründe sind IMO nicht unumwerfbar. Ich bin überzeugt, wenn AMD das will, machen sie ein neues Package wo dann halt 3x CCDs Platz haben. Zack hat man ein Refresh. Sofern es denn überhaupt nötig oder gewollt sein sollte.

[fondness]

Die oben genannten Gründe sind IMO nicht unumwerfbar. Ich bin überzeugt, wenn AMD das will, machen sie ein neues Package wo dann halt 3x CCDs Platz haben. Zack hat man ein Refresh. Sofern es denn überhaupt nötig oder gewollt sein sollte.

Seh ich anders. Dann hätte man es im package vorgesehen sofern es überhaupt möglich wäre auf dem begrenzten Platz. Zudem hat das io die nach den leaks die sich zu 100% bewahrheitet haben nur 2 ports für chiplets. Man wird kein eigenes io die für eine 3 chiplet Version fertigen. Aber wir können gerne in zwei Jahren nochmal darüber reden. ;-)

[robbitop]

Von dem leak habe ich noch nie was gehört. Hast du dazu eine Quelle? Wie gesagt: Package selbst kann man verändern/neu machen. Wenn man entschieden hat, dass es für Ryzen 7000 nur 2x ccds werden sollen macht es auch Sinn, das Package so zu gestalten. Das schließt aber kein zukünftiges Package für AM5 aus, was mehr als 2x CCDs unterstützt. Bei AM4 gab es über mehrere Generationen auch mehrere unterschiedliche Packages. Zen1/2/3 und die APUs. Von nur einem Package gleich auf alles andere schließen zu wollen ist etwas dünn.

[smalM]

Laut Gerüchten wird es mit Zen 5 wohl bis zu 32 C im Desktop geben. Irgendwann müssen sie reagieren: RTL bringt 8+16C und Arrowlake dann 8+32C
Cores sind das neue Megapixel.

[ChaosTM]

Von dem leak habe ich noch nie was gehört. Hast du dazu eine Quelle? Wie gesagt: Package selbst kann man verändern/neu machen. Wenn man entschieden hat, dass es für Ryzen 7000 nur 2x ccds werden sollen macht es auch Sinn, das Package so zu gestalten. Das schließt aber kein zukünftiges Package für AM5 aus, was mehr als 2x CCDs unterstützt. Bei AM4 gab es über mehrere Generationen auch mehrere unterschiedliche Packages. Zen1/2/3 und die APUs. Von nur einem Package gleich auf alles andere schließen zu wollen ist etwas dünn.


Sind die kleine Cores nicht im Prinzip ziemlich useless verglichen zb. mit den 16 "echten" Kernen eines 5950er ? Bringen da zb. 32 dieser Winzlinge echte Vorteile oder ist das eher Marketinggeschwurbel...

Ich hab mich mit AL bisher nicht wirklich auseinandergesetzt. Als 5900er Besitzer gingen die ziemlich spurlos an mir vorüber, bis auf die exorbitanten Verbräuche der Topmodelle.

[aufkrawall]

und Arrowlake dann 8+32C
Bäh! :mad:

[OC_Burner]

Ich bezweifle ebenfalls das der I/O-Die in seiner jetzigen Ausbaustufe mehr wie zwei CCDs bedienen kann. Eher wird es CCDs mit mehr als 8 Kernen geben als das der I/O-Die nochmal neu aufgelegt und alles auf dem Package umsortiert wird. Für Zen4 dürfte das Package wohl so bestehen bleiben. Man wird spätestens sehen was im I/O-Die steckt wenn Zen4 rauskommt.

[robbitop]

Warum bäh? Viel MT Leistung für alles was sehr gut parallelisierbar ist und viel ST Leistung. 8 starke Kerne sollte genug für Spiele sein.

[Der_Korken]

Sind die kleine Cores nicht im Prinzip ziemlich useless verglichen zb. mit den 16 "echten" Kernen eines 5950er ? Bringen da zb. 32 dieser Winzlinge echte Vorteile oder ist das eher Marketinggeschwurbel...


Warum sollte das Geschwurbel sein? Zwei Gracemont-Kerne liefern ca. so viel Leistung wie ein Golden-Cove-Kern mit SMT bzw. mehr Leistung als ein Zen-3-Kern. Also würden 32 von der Sorte einen 5950X abhängen. Zen 4 wird natürlich schneller sein, aber genauso werden es die kleinen Kerne. Da die größte Bremse hier die von Intel selbst auferlegten Flächen-Constraints sind, können die kleinen Kerne auch jederzeit wachsen und so Leistungsschübe spendiert bekommen, die man von den Topdogs eher nicht kennt (z.B. sowas wie +30% IPC). Ich würde behaupten gegen 8+32 Kerne mit bis dahin verbesserten Kernen würde AMD im MT 24 Zen-4-Kerne brauchen. 16 reichen vorne und hinten nicht.

Bäh! :mad:

Wo ist das Problem? Welche Anwendung profitiert deutlich von mehr als 8 Kernen ohne dabei von 24 oder 32 zu profitieren? Die 8 großen Kerne werden wie gewohnt üble Schluckspechte sein, die massiv Fläche brauchen. Intels Design ist für mich absolut schlüssig.

[basix]

Ich bezweifle ebenfalls das der I/O-Die in seiner jetzigen Ausbaustufe mehr wie zwei CCDs bedienen kann. Eher wird es CCDs mit mehr als 8 Kernen geben als das der I/O-Die nochmal neu aufgelegt und alles auf dem Package umsortiert wird. Für Zen4 dürfte das Package wohl so bestehen bleiben. Man wird spätestens sehen was im I/O-Die steckt wenn Zen4 rauskommt.

Ja, mehr als zwei CCDs wird es wohl mit diesem IOD nicht geben. Prinzipiell sind 2x CCDs auch genug Skalierbarkeit für den Desktop. Bei Zen 2/3 haben wir 6-16C. Mit z.B. 12C pro CCD käme man auf 8-24C und bei 16C pro CCD auf 12-32C. Das halbe CCD zu deaktivieren ist mMn viel aber AMD könnte das auch anbieten.

[robbitop]

Ich bezweifle ebenfalls das der I/O-Die in seiner jetzigen Ausbaustufe mehr wie zwei CCDs bedienen kann. Eher wird es CCDs mit mehr als 8 Kernen geben als das der I/O-Die nochmal neu aufgelegt und alles auf dem Package umsortiert wird. Für Zen4 dürfte das Package wohl so bestehen bleiben. Man wird spätestens sehen was im I/O-Die steckt wenn Zen4 rauskommt.
Worauf basiert das? Vermutungen?

[Windi]

Für die breite Masse reichen 8 Kerne locker aus.
Dank des zweiten Chiplet kann AMD sogar 16 liefern.
Mehr ist momentan einfach nicht nötig.

Der Threadripper wird sehr wahrscheinlich wiederbelebt, da der Epyc Sockel immer größer wird. Und wenn Threadripper dann 4 oder 6 Chiplets erlaubt, hat man mehr als genug Kerne.

Und in Zukunft steht noch der Wechsel der Chiplet-Anbindungen bevor. Wenn AMD auf die kleinen Silizium Brücken von TSMC wechselt müssen sie die Chiplets und den IO Chip neu gestalten.

Natürlich kann AMD auch einfach die Anzahl der Kerne im Chiplet erhöhen, aber das ist momentan noch nicht nötig und eine Siliziumverschwendung.

[OC_Burner]

Worauf basiert das? Vermutungen?

Ja reine Vermutung. Bei den Vorarbeiten in der Vergangenheit seitens AMD hätte es wohl bereits eine dritte aber freie Fläche auf dem Package gegeben. Aber wie gesagt reine Vermutung und Bauchgegühl meinerseits.

[ChaosTM]

@ Korken - das war eine ehrliche Frage und keine Feststellung - ich weiß wirklich fast nichts über AL und big/little.
Nicht immer so empfindlich sein.

[Der_Korken]

@ Korken - das war eine ehrliche Frage und keine Feststellung.

So habe ich es auch aufgefasst. Meine Antwort ist auch so gemeint, wie sie da steht - ohne Unterton oder Vorwürfe. Die 32 kleinen Kerne von Intel sehe ich durchaus als Bedrohung für AMD, selbst mit Zen 4. Vorteil von AMD ist, dass sie wahrscheinlich erst mit Zen 5 reagieren müssen.

[ChaosTM]

Danke. Es stellt sich nur die Frage, wo man die vernünftig einsetzten kann jenseits von professionellen Anwendungen, oder sind die sowieso primär für HEDT Systeme geplant ?

Können Games mit vielen kleine Kernen schon was anfangen? Sorry für die vielleicht naiv klingenden Fragen.

[robbitop]

Es gibt genug Consumer die mehr tun als nur daddeln. Sonst würde es keine 16C Consumerplattformen geben. Videoschnitt, Photobearbeitung, Rendering, Kompression, Kompilieren, Transcodieren, viele Dinge gleichzeitig, virtuelle Maschine.

Die die nur surfen, Briefe schreiben und daddeln kaufen sich halt die kleineren SKUs.

[ChaosTM]

Das stimmt natürlich, da gehörte ich früher auch dazu, als Video transcoding noch wichtig war wegen Filegröße etc. VM`s verwende ich auch keine mehr.

Ich muss mich da wirklich mal richtig einlesen, was die kleinen Dinger alles so können oder nicht.

[Zossel]

Das stimmt natürlich, da gehörte ich früher auch dazu, als Video transcoding noch wichtig war wegen Filegröße etc. VM`s verwende ich auch keine mehr.

War der gesparte Speicher billiger als die Energie zum umrechnen?

[ChaosTM]

War der gesparte Speicher billiger als die Energie zum umrechnen?


Ja und es war auch so was wie "Sport" :)

Eine DVD auf S(VCD) oder divx umzurechnen kostete damals nicht wirklich viel Strom. Die CPUs haben dramatisch weniger Strom verbraucht als solche heutzutage, hat aber auch sehr lange gedauert.

add.:

BD auf h264 war ähnlich..
Das selbe gilt/galt für UHD auf h265. Dank Video-Beschleunigung zahlt sich das für viel auch noch aus, fällt aber eher unter "Hobby", weil man das alles auch auf Streaming Plattformen kriegt.

[Der_Korken]

Danke. Es stellt sich nur die Frage, wo man die vernünftig einsetzten kann jenseits von professionellen Anwendungen, oder sind die sowieso primär für HEDT Systeme geplant ?

Können Games mit vielen kleine Kernen schon was anfangen? Sorry für die vielleicht naiv klingenden Fragen.

Ich glaube, dass die nächste HEDT/Server-Gen von Intel gar keine kleinen Kerne enthält. Die können nämlich kein AVX512, d.h. wenn die aktiv sind, muss AVX512 aus sein, was in der Produktklasse eher nicht so förderlich ist ;).

Für Games könnte das durchaus mal interessant werden in Zukunft. Meistens hast du Code/Algorithmen, die sich nur mies parallelisieren lassen oder ziemlich blendend. Letzteres kann man dann auch auf viele kleine Kerne verteilen (denke an sowas wie KI von hundert unabhängigen NPCs oder so), während man für den sperrigen Mainthread-Code die dicken, verschwenderischen Kerne hat.

Für AMD wird gemunkelt, dass sie bei Zen 5 auch big.LITTLE nutzen wollen, wobei die kleinen Kerne dann etwas beschnittene Zen-4-Kerne sein sollen. Das muss aber nicht heißen, dass die Größenverhältnisse ähnlich aussehen werden wie bei Intel und genauso wenig ist klar, ob AMD das aus Effizienzgründen macht (d.h. ob ein Zen-4C-Kern so viel effizienter wird als ein Zen-5-Kern in MT-Aufgaben) oder ob man das z.B. nur in Mobile verwendet, um Hintergrundtasks auszuführen ohne die großen Kerne aufzuwecken. Oder ob man damit Chiplets mit maximem Core-Count pro Fläche bauen will, weil einige HPC-Anwendungen überhaupt keine hohe ST-Leistung und keine großen Caches brauchen und man dadurch mit Zen 4C mehr Leistung pro Chipfläche rausbekommt.

[aufkrawall]

8 starke Kerne sollte genug für Spiele sein.
Ändert nichts an 32 nutzlosen Kernen für Spiele. 10 oder 12 P-Cores bringen wenigstens ab und zu mal was.

[Hikaru]

Ich glaube, dass die nächste HEDT/Server-Gen von Intel gar keine kleinen Kerne enthält. Die können nämlich kein AVX512, d.h. wenn die aktiv sind, muss AVX512 aus sein, was in der Produktklasse eher nicht so förderlich ist ;)

ADL little Cores können natürlich kein AVX512. Bei RTL könnte das anders aussehen. Da meinte "jemand" das dem so sein wird. Ich frage mich aber wenn das tatsächlich so eintreten sollte ob Intel das aus der Consumer Sparte ausschliesst? Kommt wahrscheinlich darauf an wie lang die Zen4 "AVX512" Balken werden.

Benchmarks sollten langsam RPCS3 miteinbeziehen:uup:

[dildo4u]

Ja Intel hat AMD gefickt die Adoption von AVX512 macht für Desktop/Mobile kein Sinn wenn Intel an seinen Small Cores festhält.
Ich erwarte aber eh das Zen 4 wieder bei 300€+ anfängt also nicht so kritisch für AMD selber sondern scheiße für Consumer.

[HOT]

Fast fürn verdrehter Quatsch. Bisher sieht es ja nicht nal so aus, als würde Zen4 AVX512 komplett adaptieren, sondern bisher sind nur VNNI und BFloat16 bestätigt. Damit hätte sich Intel mit seinen "Effizienz"-Kernen selbst gef***.

Wenn man mal ehrlich ist, ist diese Strategie mit den Effizienzkernen überhaupt nicht aufgegangen. Sie machen die CPU überhaupt nicht effizienter sondern addieren etwas MT-Leistung ohne viel Fläche zu benötigen. Aber beim Stromverbrauch helfen diese Kerne nur bedingt und behindern die Leistung stellenweise sogar beim 12700 non-K beispielsweise.
AMD wird das auf keinen Fall machen. Es gibt nur einen einzigen Einsatz von Big-Little bei AMD, der vorstellbar ist, und das wäre eine Kombination aus Zen5 und Zen4c im Mobilbereich, um das Leakage im Zaum zu halten, da Zen4c ja in einem Mobilprozess vom Band laufen soll. Da entsprechende Chiplets in eine Mobil-APU zu gießen ergibt sicherlich sinn. Ansonsten wird es bei AMD kein solches Konzept geben - man sieht es an Intel, es ist ne Notlösung, die wenig taugt.

[dildo4u]

Ich finde die IPC Gewinne schwach was sinn macht wenn sie Die Space für Intel Quatsch verbraten mussten.Das ganze geht nur weil Intel bei 10nm festhängt sich also selber nicht absetzen kann.

[HOT]

Naa, die wollen die Quatsch bis ARL auf jeden Fall weitermachen. Und wie MTL ja zeigt, verbrauchen die Kerne nur wenig weniger Fläche auf Intel 4.
Und bezüglich AMD kennst du die IPC-Gewinne nicht. Die sprachen von mindestens 15% Mehrleichstung ST, das kann auch durchschnittlich 25% oder 30% heißen. Im MT sprach Hallok von 40%+ bei gleicher Kernzahl. Und verbrätst nur wenig Fläche für AVX512, wenn du es nur partiell implementierst.

[KarlKastor]

Wenn man mal ehrlich ist, ist diese Strategie mit den Effizienzkernen überhaupt nicht aufgegangen. Sie machen die CPU überhaupt nicht effizienter sondern addieren etwas MT-Leistung ohne viel Fläche zu benötigen. Aber beim Stromverbrauch helfen diese Kerne nur bedingt und behindern die Leistung stellenweise sogar beim 12700 non-K beispielsweise.

Sie addieren nicht nur ein bisschen MT Leistung, sondern für den Flächenanteil ziemlich viel. Und das hilft ja auch der Effizienz, selbst wenn die Kerne selber nicht viel effizienter sind. Kann man das Problem auf viele Kerne verteilen, dann braucht man nicht so hoch boosten.

[dildo4u]

Naa, die wollen die Quatsch bis ARL auf jeden Fall weitermachen. Und wie MTL ja zeigt, verbrauchen die Kerne nur wenig weniger Fläche auf Intel 4.
Und bezüglich AMD kennst du die IPC-Gewinne nicht. Die sprachen von mindestens 15% Mehrleichstung ST, das kann auch durchschnittlich 25% oder 30% heißen. Im MT sprach Hallok von 40%+ bei gleicher Kernzahl.
Was hauptsächlich vom Takt kommt was dazu führt das wir vermutlich 200 Watt mit PBO sehen werden.

https://www.hardwareluxx.de/index.php/news/hardware/prozessoren/58785-nun-doch-170-w-tdp-und-230-w-ppt-fuer-ryzen-7000-am5-update.html


Daher hab ich geschrieben das IPC mäh ist nicht die Performance an sich.

[HOT]

Sie addieren nicht nur ein bisschen MT Leistung, sondern für den Flächenanteil ziemlich viel. Und das hilft ja auch der Effizienz, selbst wenn die Kerne selber nicht viel effizienter sind. Kann man das Problem auf viele Kerne verteilen, dann braucht man nicht so hoch boosten.
Ist natürlich richtig, liegt aber nur daran, dass die Performance-Kerne zu fett sind unter Last.

dildo4u
Das weist du nicht. Der wird schon auch IPC bringen. Die Frage ist wie viel. Die 15% können hier nicht als Messlatte dienen, wenn das ist wie gesagt ein Minimum.

Nur weil die das Powermaximum des neuen Sockels bei 16C ausnutzen wollen heißt das noch gar nichts.

[mironicus]

Die Angaben (wohl mindestens 15%) sind vielleicht so niedrig gewählt, um nicht Abverkäufe von Zen 3 zu gefährden und auch natürlich um Intel zu verwirren.

[basix]

Fast fürn verdrehter Quatsch. Bisher sieht es ja nicht nal so aus, als würde Zen4 AVX512 komplett adaptieren, sondern bisher sind nur VNNI und BFloat16 bestätigt. Damit hätte sich Intel mit seinen "Effizienz"-Kernen selbst gef***.

Zen 4 scheint mehr oder minder alle relevanten AVX512 Befehlssätze zu unterstützen:
https://www.forum-3dcenter.org/vbulletin/showthread.php?p=13011430#post13011430

Anhand gewisser Infos allerdings Dual Cycle und somit keinen aufgeblähten FP-Vektor-Units. Das ist der entscheidende Punkt.

[robbitop]

Ich kann mir gut vorstellen, dass Zen ab 5 auch „fett“ wird. UArch soll ja deutlich breiter werden (mehr decoder mehr execution ports mehr load/store) und entsprechend größere buffer (ROB, uOP cache etc). Mehr ILP zu extrahieren wird immer teurer. Damit meine ich nicht energie-ineffizient (dass breit auch effizient geht zeigen ja die Apple Cores) aber groß im Sinne von mm2. Ggf braucht man dann die Zen 4c um mit wenig mm2 MT Leistung zu skalieren.

Ich würde Intels big.little nicht anhand einer einzigen Iteration abschreiben. ADL war gerade mal die erste Iteration.
ARM und Apple zeigen seit Jahren, wie gut das Prinzip bei guter Implementierung funktionieren kann. Das Prinzip ergibt schon Sinn. Bei ADL ist es einfach nicht gut umgesetzt. Ich vermute, die E Cores werden einfach in Bereiche der f/v curve geprügelt wo sie nicht mehr so effizient sind - oder aber die uArch ist einfach nicht so toll gelungen.
Apples Efficiencycores sind zwar deutlich langsamer als die Power Cores aber um mehrere Faktoren energieeffizienter.

[robbitop]

Zen 4 scheint mehr oder minder alle relevanten AVX512 Befehlssätze zu unterstützen:
https://www.forum-3dcenter.org/vbulletin/showthread.php?p=13011430#post13011430

Anhand gewisser Infos allerdings Dual Cycle und somit keinen aufgeblähten FP-Vektor-Units. Das ist der entscheidende Punkt.
Wobei ich den Sinn nicht verstehe. Ja man erhält Kompatibilität aber keinen Speedup. Und ja fetter Vektorcode schiebt die Leistungsaufnahme nach oben aber wenn man auf den output schaut stwigt dieser überproportional zur Steigerung der Leistungsaufnahme idR. Es wird also energieeffizienter. (dass die dual cycle Implementierung eher mit Flächenbedarf zu tun hat ist mit klar - ich verstehe nur den AVX bash den es ab und zu gibt nicht wirklich)

[HOT]

Ich kann mir gut vorstellen, dass Zen ab 5 auch „fett“ wird. UArch soll ja deutlich breiter werden (mehr decoder mehr execution ports mehr load/store) und entsprechend größere buffer (ROB, uOP cache etc). Mehr ILP zu extrahieren wird immer teurer. Damit meine ich nicht energie-ineffizient (dass breit auch effizient geht zeigen ja die Apple Cores) aber groß im Sinne von mm2. Ggf braucht man dann die Zen 4c um mit wenig mm2 MT Leistung zu skalieren.

Ich würde Intels big.little nicht anhand einer einzigen Iteration abschreiben. ADL war gerade mal die erste Iteration.
ARM und Apple zeigen seit Jahren, wie gut das Prinzip bei guter Implementierung funktionieren kann. Das Prinzip ergibt schon Sinn. Bei ADL ist es einfach nicht gut umgesetzt. Ich vermute, die E Cores werden einfach in Bereiche der f/v curve geprügelt wo sie nicht mehr so effizient sind - oder aber die uArch ist einfach nicht so toll gelungen.
Apples Efficiencycores sind zwar deutlich langsamer als die Power Cores aber um mehrere Faktoren energieeffizienter.

Nö. MMn ist das genau so zu bewerten. Diesen bigLITTLE-Einsatz wird auch mit Zen5 nicht kommen, wo es nicht sinnvoll ist. Mobil-Plattformen, bei denen das letzte W zählt bildet hier die Ausnahme.

[basix]

Wobei ich den Sinn nicht verstehe. Ja man erhält Kompatibilität aber keinen Speedup. Und ja fetter Vektorcode schiebt die Leistungsaufnahme nach oben aber wenn man auf den output schaut stwigt dieser überproportional zur Steigerung der Leistungsaufnahme idR. Es wird also energieeffizienter. (dass die dual cycle Implementierung eher mit Flächenbedarf zu tun hat ist mit klar - ich verstehe nur den AVX bash den es ab und zu gibt nicht wirklich)

Hier in diesem Test gibt es nur wenige Anwendungen, welche wirklich einen guten Performance-Sprung von AVX512 sehen. Und >50% Performance-Boost sieht man nur in 1x Test. In vielen Tests sogar eine Degradation der Perf/W.
https://www.phoronix.com/scan.php?page=article&item=rocket-lake-avx512&num=1

Und der Berfehlssatz kann bezüglich Speed-Up deutlich mehr bewirken als doppelte Einheiten, siehe VNNI auf Cascade Lake: Gegenüber Skylake, welcher auch AVX512 kann, 3.3x so schnell bei INT8 Inference. Bei selber Anzahl Cores und selber TDP.
https://www.dell.com/support/kbdoc/de-ch/000142922/mit-den-skalierbaren-prozessoren-der-zweiten-generation-von-intel-xeon-deep-learning-rechenlasten-beschleunigen

Edit:
3D Particle Movement ist bei AVX512 ca. 8-10x schneller als ohne AVX. Speedup mit AVX2 auf Zen Cores dann nur im Bereich 2x. Bei gleicher Core-Anzahl sind hier die Intel Skylakes 4x so schnell wie Zen 2 Derivate. Da ist also ein ordentlicher Speedup nur über den Befehlssatz erreicht worden.
https://www.anandtech.com/show/15044/the-amd-ryzen-threadripper-3960x-and-3970x-review-24-and-32-cores-on-7nm/6

[Lehdro]

Ich würde Intels big.little nicht anhand einer einzigen Iteration abschreiben. ADL war gerade mal die erste Iteration.
Es ist bereits die zweite Gen, Lakefield schon vergessen? Und selbst Raptor Lake wird kaum was bringen, da müssen wir schon auf MTL warten.

ARM und Apple zeigen seit Jahren, wie gut das Prinzip bei guter Implementierung funktionieren kann. Das Prinzip ergibt schon Sinn.
Weil ARM big.little etwas komplett anderes ist, als die Perversion die Intel da ansetzt.

Bei ARM big.little geht es um Effizienz und zwar hauptsächlich auf den Stromverbrauch getrimmt. Bei Intel geht es nur um $$$, also so viel wie möglich mm² zu sparen weil eben die Bigcores so absurd fett sind und sonst merkbar mehr als 8C einfach nicht wirtschaftlich drin sind. Mit Effizienz im herkömmlichen Sinn hat das halt 0 zu tun. Manche gehen Intels "Effizienzcores" hier ganz schön auf den Leim.


Bei ADL ist es einfach nicht gut umgesetzt. Ich vermute, die E Cores werden einfach in Bereiche der f/v curve geprügelt wo sie nicht mehr so effizient sind - oder aber die uArch ist einfach nicht so toll gelungen.

Eher zweiteres. Ich verweise mal auf ADL Mobile und das absolute Desaster was sich dort im Effizienzbereich abspielt. Das Ding hat in niedrigeren Wattagen, eben solche die vor wenigen Jahren noch komplett gängig waren, einfach gar keine Chance gegen eine fast zwei Jahre uArch die zudem noch beschnitten ist. Das ist peinlich.

[robbitop]

Genau. Big Little ist nicht verkehrt - Intel hat es halt nicht gut umgesetzt im Sinn der Energieeffizienz. Was nicht heißt, dass sich das im x86 Bereich nicht auch ändern kann.

[robbitop]

Nö. MMn ist das genau so zu bewerten. Diesen bigLITTLE-Einsatz wird auch mit Zen5 nicht kommen, wo es nicht sinnvoll ist. Mobil-Plattformen, bei denen das letzte W zählt bildet hier die Ausnahme.
Abwarten. Mehr als Vermutungen gibt es noch nicht. Und die sind nicht viel wert.

[basix]

Bei nur 2x Chiplets und weil man Chiplets hat ist Big.Little für Desktop mMn nicht so der Game Changer. Minimalster Stromverbrauch bei Hintergrundtasks sind bei Desktop einfach nicht das KO-Kriterium und das Chipflächenthema ist man mit den Chiplets bereits angegangen.

Bei Zen 5 muss man dann aber auch sehen:
Es gibt Gerüchte hinsichtlich 16C pro CCD. 16C/32T sind wohl mehr als genug für alle Anwendungen, welche neben hoher Parallelisierbarkeit auch schnelle Cores verlangen. Alles darüber wird wohl sehr stark parallelisiert sein. Hier könnte ein zusätzliches Chiplet mit Little.Cores wohl gar nicht so schlecht reinpassen.

Bei Mobile-APUs ist dann die Frage, ob man beide Core-Typen auf einen einzelnen Chip integriert. Sobald man auf Chiplets setzt, ist mMn der Energievorteil weg.

[KarlKastor]

Bei ARM big.little geht es um Effizienz und zwar hauptsächlich auf den Stromverbrauch getrimmt.
Das stimmt vielleicht bei Apple. Arm little cores sind nicht effizienter als die big cores. Sie verbrauchen weniger, aber leisten auch fast nichts. Als Paradebeispiel taugt das auch nur bedingt.

[Gipsel]

Edit:
3D Particle Movement ist bei AVX512 ca. 8-10x schneller als ohne AVX. Speedup mit AVX2 auf Zen Cores dann nur im Bereich 2x. Bei gleicher Core-Anzahl sind hier die Intel Skylakes 4x so schnell wie Zen 2 Derivate. Da ist also ein ordentlicher Speedup nur über den Befehlssatz erreicht worden.
https://www.anandtech.com/show/15044/the-amd-ryzen-threadripper-3960x-and-3970x-review-24-and-32-cores-on-7nm/6War das nicht der Test, der mit AVX512 anders rechnet als mit AVX2 (es werden nicht einfach nur 256bit oder 512bit-Versionen der gleichen Instruktionen benutzt, sondern der Algorithmus funktioniert mit 512bit AVX intern anders)?

[fondness]

Nö. MMn ist das genau so zu bewerten. Diesen bigLITTLE-Einsatz wird auch mit Zen5 nicht kommen, wo es nicht sinnvoll ist. Mobil-Plattformen, bei denen das letzte W zählt bildet hier die Ausnahme.

Sehe ich auch so. Im Server-Segment macht es offensichtlich keinen Sinn, denn da bringt es niemand. Und AMD verwendet für Desktop immer Server-"Abfall".

[dildo4u]

Wo soll das Abfall sein?Das sind volle Chips mit den hösten Taktraten nicht umsonst wird es ewig kein Low End Zen 4 geben genau wie bei Zen 3.

[fondness]

Ich habe es nicht ohne Grund unter Anführungszeichen gesetzt. Sinnerfassend lesen und so :rolleyes:

[fondness]

Von dem leak habe ich noch nie was gehört. Hast du dazu eine Quelle? Wie gesagt: Package selbst kann man verändern/neu machen. Wenn man entschieden hat, dass es für Ryzen 7000 nur 2x ccds werden sollen macht es auch Sinn, das Package so zu gestalten. Das schließt aber kein zukünftiges Package für AM5 aus, was mehr als 2x CCDs unterstützt. Bei AM4 gab es über mehrere Generationen auch mehrere unterschiedliche Packages. Zen1/2/3 und die APUs. Von nur einem Package gleich auf alles andere schließen zu wollen ist etwas dünn.

Davon hast du noch nie was gehört?^^ Ich meine den Leak der sich seit März 2020 defacto zu 100% bestätigt hat:
Da gabs einige Folien die alle korrekt waren bis auf minimale Details wie 6 vs. 7nm (6nm gab es damals allerdings auch noch nicht). Dadurch wurde auch die iGPU geleaked und viele andere Details.

https://thetechzone.online/wp-content/uploads/2021/06/1623089464_513_AMD-Zen-4-Raphael-with-DDR5-and-hybrid-CPU-at.jpg

https://www.forum-3dcenter.org/vbulletin/showpost.php?p=12930457&postcount=1462

Hab auf die schnelle nur noch den Beitrag von Locuza gefunden. Und wie du siehst nur zwei GMI3-Links.

Und keine Ahnung warum du mir jetzt unterstellst ich würde eine zukünftige Package-Änderung ausschließen. :rolleyes:
Ich halte nur mehr wie zwei CCDs aus heutiger Sicht und es den genannten Gründen für unwahrscheinlich.

[basix]

War das nicht der Test, der mit AVX512 anders rechnet als mit AVX2 (es werden nicht einfach nur 256bit oder 512bit-Versionen der gleichen Instruktionen benutzt, sondern der Algorithmus funktioniert mit 512bit AVX intern anders)?

Da bin ich überfragt.

Was willst du damit andeuten? Dass man die AVX2-Version ebenfalls auf den anderen Algorithmus umändern kann? Vermutlich möglich, ja. Schlussendlich ändert sich am momentanen Stand aber nichts: AVX512 ist überproportional schneller als AVX2. Ob der Algo anders funktioniert oder bestimmte Befehlssätze einen Boost bringen sind für viele Anwender wohl nicht so relevant. Hauptsache der Boost ist "for free". Doppelte FPUs sind definitiv nicht for free.

Bei AVX512 ist mMn mit doppelten Cycles von AVX2 immer sinnvoll, egal wie breit die FPUs schlussendlich sind. Wieso? Auch mit AVX2 kann man dann die volle FPU-Breite nutzen. Ob man das dann als Dual-Cycle AVX512 & Single-Cycle AVX2 oder alternativ Single-Cycle AVX512 & doppelte AVX2-Rate implementiert (siehe bei GPUs Rapid Packed Math) ist dann eigentlich auch egal. Maximaler Durchsatz wäre bei beiden identisch.

[HOT]

Bei nur 2x Chiplets und weil man Chiplets hat ist Big.Little für Desktop mMn nicht so der Game Changer. Minimalster Stromverbrauch bei Hintergrundtasks sind bei Desktop einfach nicht das KO-Kriterium und das Chipflächenthema ist man mit den Chiplets bereits angegangen.

Bei Zen 5 muss man dann aber auch sehen:
Es gibt Gerüchte hinsichtlich 16C pro CCD. 16C/32T sind wohl mehr als genug für alle Anwendungen, welche neben hoher Parallelisierbarkeit auch schnelle Cores verlangen. Alles darüber wird wohl sehr stark parallelisiert sein. Hier könnte ein zusätzliches Chiplet mit Little.Cores wohl gar nicht so schlecht reinpassen.

Bei Mobile-APUs ist dann die Frage, ob man beide Core-Typen auf einen einzelnen Chip integriert. Sobald man auf Chiplets setzt, ist mMn der Energievorteil weg.

16C pro CCD ergibt einfach extrem wenig Sinn, abseits von so Konzepten wie Bergamo, was ein reines Serverprodukt ist. Einen Zen5c könnten wir daher auch sehen, aber eben nur dort. Im Desktop wird man bei 8C bleiben pro Chiplet, ich sehe keinen Grund, warum man das ändern sollte. Zen5 wird eh viel fetter, da sind 8C eh das Maximum für ein Chiplet. Dieses "Gerücht" ist nur deshalb entstanden, weil Strix Point big.LITTLE werden soll.
MMn ist das eh ein Missverständnis. Strix Point wird sicherlich ein Zen5-CCD mit einem mobil-IOD kombinieren, das auch nur für mobil gedacht ist und in N5 gefertigt ist. Das dürfte neben RDNA3 auch Zen4c Kerne enthalten, jedenfalls würd ich das für ein sehr effizientes Konzept ansehen. Das Zen5-Chiplet würde in dem Fall auch nur dann genutzt werden, wenn Leistung gefragt ist, Strix Point funktioniert mMn also exakt so wie big.LITTLE bei ARM. Mit dem Desktop hat das ganze nichts zu tun und für Server wird es eh wieder ein eigenes Chiplet mit 16C geben, genau wie bei Bergamo.

[basix]

16C sind in diesem Fall (Zen 5) die Big Cores ;)

mMn wird bei Zen 5 bei allen Chips 3D-Stacked: 64MB L3$ + IO Base Die (6nm) & 3/4nm CPU-Core-Die mit 16C. Zen 5c hätte dann eher 32C pro CCD. 32C passt auch besser zu den 256C Gerüchten von Zen 5 EPYC. An 16x 16C Chiplets glaube ich nicht, dafür wäre ein neues EPYC IOD nötig.

Edit:
Und ich sage nicht, dass ich Big.Little am Desktop sehen will. mMn macht das nur bei Mobile wirklich einen Sinn und dein Ansatz mit Zen 4c auf der monolithischen APU und ein Zen 5 Chiplet dazu ist sicher wohl eine der sinnvollsten Umsetzungsmöglichkeiten.

[HOT]

Korrekt. MMn sieht das dann wie folgt aus:

- IOD für Server, bestapelt mit x Zen5 oder Zen5c-CCDs
- IOD für Desktop, bestapelt mit bis zu 2 Zen5 CCDs
- IOD für Mobil, bestapelt mit 1 Zen5 CCD

Das Mobil IOD bleibt mMn ziemlich stark integriert und wird mMn in N5 gefertigt wegen des Stromverbrauchs. Es führt den monolithischen APU-Grundsatz also nahtlos weiter, entfernt aber die CPU-Leistungskerne aus dem Chip, weil die in HPC gefertigt werden, wärend das IOD dann in N5 mobil gefertigt werden kann.

[basix]

Ich glaube nicht, dass man die CCDs auf das IOD stapelt ;) Das wird mMn bei MCM bleiben.

CCD_Base_Die != IOD. Im CCD_Base_Die sind wirklich nur L3$ und das IFOP Interface. Das IOD, wie es heute besteht, bleibt.

Edit:
Ach ja, für Server könnte man das CCD_Base_Die doppelt so gross gestalten und 2x 16C Die draufstapeln. Dann ginge 256C mit 8x "Super-CCDs". Evtl. ist das aber auch erst eine Sache für Zen 6+.
Nevermind, ich schweife vom Thema ab ;)

[amdfanuwe]

16C pro CCD ergibt einfach extrem wenig Sinn, abseits von so Konzepten wie Bergamo, was ein reines Serverprodukt ist.
Genoa ist auch ein reines Serverprodukt.
Und nun?
Wenn es Sinn macht die "Bergamo" Chiplets im Desktop als 32 Core zu bringen, dann macht AMD das. Kostet AMD fast nichts. Manche Anwendungen werden davon mehr profitieren als von 16 ZEN 4 Cores und damit auch ihre Käufer finden.

[amdfanuwe]

mMn wird bei Zen 5 bei allen Chips 3D-Stacked:
Nur, wenn das stapeln billiger ist als ein dickerer Chip vergleichbarer Leistung.

AMD wird weiter diversifizieren für verschiedene Anwendungsbereiche und Preisbereiche.
Also weiter günstige APU, MCM ohne 3D-Stack. Dazu zukünftig unterschiedliche Chiplets mit dicken oder sparsamen Cores, 3D-gestackte Chiplets.
Beim Stacken muß es ja nicht nur beim Cache bleiben.

Wird für jeden Geldbeutel und Leistungsanforderung etwas dabei sein.
AMD schaut sich schon genau an, welche Anforderungen im Markt existieren, wie groß die TAM ist und wie sie diese Marktsegmente günstig, also mit maximalem Gewinn, bedienen können.

[ryan]

Genau. Big Little ist nicht verkehrt - Intel hat es halt nicht gut umgesetzt im Sinn der Energieeffizienz. Was nicht heißt, dass sich das im x86 Bereich nicht auch ändern kann.



Ja in Alder Lake ist die Spannungsversorgung noch sehr rudimentär aufgebaut, was die Effizienz drückt. Es gibt nur eine voltage rail für P-Kerne, E-Kerne, Ringbus. Das heißt, die E-Kerne müssen die Spannung der deutlich höher taktenden P-Kerne immer mitgehen und der Ringbus auch, selbst wenn die E-Kerne nur mit 1 Ghz takten würden. Hier liegt noch viel Potenzial drin, was die Energieeffizienz angeht und man kann davon ausgehen das Intel genau das bei Meteor Lake angeht und eventuell bewegt sich schon bei Raptor Lake mobile was in die Richtung (DLVR).

Im Moment geht es mehr um die Flächeneffizienz. Das Verhältnis wird sich bei Meteor Lake im übrigen weiter vergrößern, Golden Cove zu Gracemont sind ~4.48x, Redwood Cove zu Crestmont ist ~5.1x größer.

[HOT]

Ich glaube nicht, dass man die CCDs auf das IOD stapelt ;) Das wird mMn bei MCM bleiben.

CCD_Base_Die != IOD. Im CCD_Base_Die sind wirklich nur L3$ und das IFOP Interface. Das IOD, wie es heute besteht, bleibt.

Edit:
Ach ja, für Server könnte man das CCD_Base_Die doppelt so gross gestalten und 2x 16C Die draufstapeln. Dann ginge 256C mit 8x "Super-CCDs". Evtl. ist das aber auch erst eine Sache für Zen 6+.
Nevermind, ich schweife vom Thema ab ;)

Na das ist ja mal abgespaced. Wenn man schon stapelt, das egibt das eigentlich nur deshlab Sinn, weil das IOD den Cache gleich mit enthält und dann auch nicht alles.

[robbitop]

Davon hast du noch nie was gehört?^^ Ich meine den Leak der sich seit März 2020 defacto zu 100% bestätigt hat:
Da gabs einige Folien die alle korrekt waren bis auf minimale Details wie 6 vs. 7nm (6nm gab es damals allerdings auch noch nicht). Dadurch wurde auch die iGPU geleaked und viele andere Details.

https://thetechzone.online/wp-content/uploads/2021/06/1623089464_513_AMD-Zen-4-Raphael-with-DDR5-and-hybrid-CPU-at.jpg

https://www.forum-3dcenter.org/vbulletin/showpost.php?p=12930457&postcount=1462

Hab auf die schnelle nur noch den Beitrag von Locuza gefunden. Und wie du siehst nur zwei GMI3-Links.

Und keine Ahnung warum du mir jetzt unterstellst ich würde eine zukünftige Package-Änderung ausschließen. :rolleyes:
Ich halte nur mehr wie zwei CCDs aus heutiger Sicht und es den genannten Gründen für unwahrscheinlich.
Danke für den Link. Kannte ich tatsächlich noch nicht. Jetzt hat das ganze auch etwas mehr Substanz. :up:

[Brillus]

Davon hast du noch nie was gehört?^^ Ich meine den Leak der sich seit März 2020 defacto zu 100% bestätigt hat:
Da gabs einige Folien die alle korrekt waren bis auf minimale Details wie 6 vs. 7nm (6nm gab es damals allerdings auch noch nicht). Dadurch wurde auch die iGPU geleaked und viele andere Details.

https://thetechzone.online/wp-content/uploads/2021/06/1623089464_513_AMD-Zen-4-Raphael-with-DDR5-and-hybrid-CPU-at.jpg

https://www.forum-3dcenter.org/vbulletin/showpost.php?p=12930457&postcount=1462

Hab auf die schnelle nur noch den Beitrag von Locuza gefunden. Und wie du siehst nur zwei GMI3-Links.

Und keine Ahnung warum du mir jetzt unterstellst ich würde eine zukünftige Package-Änderung ausschließen. :rolleyes:
Ich halte nur mehr wie zwei CCDs aus heutiger Sicht und es den genannten Gründen für unwahrscheinlich.

Nur mal zur Klärung beim aktuellen IO Die gehe ich auch voon nur 2 Chiplets möglich aus. Meine specu über evtl. mehr Chiplets geh in Richtung Ryzen 8k oder 9k.

[Hikaru]

Ja Intel hat AMD gefickt die Adoption von AVX512 macht für Desktop/Mobile kein Sinn wenn Intel an seinen Small Cores festhält.
Ich erwarte aber eh das Zen 4 wieder bei 300€+ anfängt also nicht so kritisch für AMD selber sondern scheiße für Consumer.

Hier ich habs gefunden. Ist aus r/rpcs3 von einem Staff Member:

Quelle: https://www.reddit.com/r/rpcs3/comments/tqt1ko/clearing_up_some_avx512_misinformation_and_how_to/

"The reason AVX-512 was dropped for ADL is because they couldn't make AVX-512 work while e-cores are enabled, but i'm pretty sure that's only gonna be a thing for ADL cause last year intel released a patent that allows AVX-512 or any instruction that isn't present on e-cores to work.
You can read about it here:

https://twitter.com/Underfox3/status/1411205218486849536

I expect Raptor Lake to have AVX-512 AND TSX."

Den unterstrichenen part versteh ich nicht so richtig. Wie sollen nur die Big Cores angesprochen werden wenn im Hintergrund alles mögliche läuft und somit auch die kleinen. Kann eine AVX512 Anwendung "autonom" nur auf den grossen laufen?

Der twitter post ist mir noch schleierhafter:anonym:

Sorry für "off topic".

[Gipsel]

Das Patent trägt den Titel "Methods of Hardware and Software Coordinated Opt-In to Advanced Features on Hetero ISA Platforms".
Kurz: Ohne das MS den Windows-Scheduler speziell dafür anpaßt und dann noch die App selber irgendwie ans OS kommuniziert, daß sie AVX512-Instruktionen enthält (weil sonst weiß der Scheduler das ja gar nicht), geht da eher gar nichts. Ich bezweifle, ob MS Lust auf so einen Bastelkram hat, die werden da vermutlich auch prinzipielle Bedenken haben.
Intel soll AVX512 auf die E-Cores pappen (auch wenn es nur half-rate ist) und fertig ist. Eine App, bei der AVX512-Performance kritisch ist, muß sich dann eben selbst per Affinities an die P-Cores kleben. Das ist schlicht die einfache Lösung.

[basix]

Na das ist ja mal abgespaced. Wenn man schon stapelt, das egibt das eigentlich nur deshlab Sinn, weil das IOD den Cache gleich mit enthält und dann auch nicht alles.

Das Problem and der Sache mit dem 3D-Stackung aufs IOD:

Schlechte Skalierbarkeit nach oben. Über CCDs via MCM geht das viel besser. Man hat bei vielen Chiplets schlicht nicht den Platz, alle aufs IOD zu stacken
Skalierbarkeit betrifft hier auch die Menge des Caches sowie die Cache-Latenzen. 3D-V-Cache ist deutlich simpler und skalierbarer (mehr MByte pro Core), als alles aufs IOD zu stacken.
Niedrige Core-to-Core Latenzen und unified L3$ über alle Cores wäre sicher nice und bei Stacking aufs IOD wohl etwas geringer. Aber ich bezweifle, dass dies ein so grosser Unterschied zwischen MCM und 3D-Stacked sein würde. Der Hauptanteil der Latenzen kommt vom Aufbau und der Architektur des Infinity Fabric und nicht der physischen Schnittstelle. Und bei 96MByte L3$ für 8C wird ein noch grösserer Cache nur wenig bringen.


Deswegen mein Ansatz:

MCM wie heute mit IOD und CCDs
CCD ist aber nicht monolithisch sondern 3D stacked
CCD: Base-Die mit IO und Basis-L3-Cache, Compute-Die mit Cores kommt oben drauf
Base-Die: 4/5/6nm --> Kann auf günstigen Prozess setzen. Ich tippe auf 4nm, da man etwas an Density gewinnt (komme gleich dazu), energieffizienter als 6nm ist (IFOP, Clocknetzwerk) und aufgrund von 80% Cache wird der Yield trotz N4 enorm hoch sein
Compute-Die: 3/4nm für die Cores. Kleines Die (40-50mm2) aber 16C. Da sehr kleine Die und alternativ ein anderer Prozess wie das Base-Die: Waferkapazität!
4nm fürs Base-Die: 64MByte L3$ wären für 16C optimal. Damit ein 6nm V-Cache Die mit 64MByte auf die selbe Fläche kommt, müsste das Base Die eine höhere Density aufweisen. Nicht nur wegen der hohen Density des V-Cache Die sondern auch, weil sich im Base-Die die Kontrolllogik des L3$ befindet. Vorteil an 4nm: +30% SRAM-Density und +80% Logik-Density, womit das besser mit dem V-Cache zusammenpassen sollte. Ausserdem hat man die Cache- und IFOP3-IP bereits in 5nm verfügbar (Zen 4).
V-Cache: Kommt als Sandwich zwischen Base-Die und Compute-Die. Vorteil: Compute Die und somit die Hot Spots der Cores sind immer zuoberst, in Richtung Heatspreader. Das Problem der Hitzeabfuhr wäre hier also erledigt. V-Cache kann in 6nm bleiben (günstig und gut)
Kosten: 4nm Base-Die = 50mm2; 3/4nm Compute-Die = 40mm2; Total 90mm2. Durch die Chiplets und im Falle von N3 fürs Compute-Die gewinnt man etwas an Yield und die Chips sind etwas günstiger. Heute ist ein Zen 3 CCD etwa 83mm2 gross. Ich denke, dass mit den Chiplets diese 10% an Kostenunterschied locker wieder kompensiert werden können. Inkl. 3D-Stacking ist ein solches Zen 5 CCD vermutlich etwas teuerer als Zen 3, aber verglichen zu einem monolithischen CCD spart man mMn Kosten, das ist das was zählt.
"Super-CCD": Das Base-Die ist IFOP+Cache. Prinzipiell könnte man das Base-Die grösser gestalten (für 2-4 Compute Die), was insbesondere für EPYC interessant wäre. Ob die CCDs dann noch logisch getrennt oder Unified sind ist eine Frage der Implementation. Da auf dem selben Base-Die, wäre ein Zusammenschalten mehrerer Compute-Die deutlich einfacher, inkl. einem grösseren Unified L3$.

[Hikaru]

Das Patent trägt den Titel "Methods of Hardware and Software Coordinated Opt-In to Advanced Features on Hetero ISA Platforms".
Kurz: Ohne das MS den Windows-Scheduler speziell dafür anpaßt und dann noch die App selber irgendwie ans OS kommuniziert, daß sie AVX512-Instruktionen enthält (weil sonst weiß der Scheduler das ja gar nicht), geht da eher gar nichts. Ich bezweifle, ob MS Lust auf so einen Bastelkram hat, die werden da vermutlich auch prinzipielle Bedenken haben.
Intel soll AVX512 auf die E-Cores pappen (auch wenn es nur half-rate ist) und fertig ist. Eine App, bei der AVX512-Performance kritisch ist, muß sich dann eben selbst per Affinities an die P-Cores kleben. Das ist schlicht die einfache Lösung.

Danke für die Übersetzung. Ich dachte mir schon das der Win-Scheduler auch noch ein Wort mitzureden hat.

[ryan]

As for the claimed Single-Thread Uplift of ‘greater than 15% expected‘, Angstronomics can confirm this is a conservative value, done at below final frequencies and using Maxon’s Cinebench R23 Single Thread Benchmark. We can independently confirm that the Performance Per Clock (PPC) targets for the Zen4 core are targeted at +7% Single-Thread PPC, +10% Multi-Thread PPC over their Zen3 core, with significantly higher PPC for memory sensitive workloads thanks to DDR5 while core execution bound workloads like Cinema4D have a lower PPC improvement.

For now, Angstronomics can reveal that Raphael’s integrated graphics, GFX1036, codename Coral Bandfish, contains One RDNA2 WGP.
https://www.angstronomics.com/p/computex-beyond-the-coverage?s=w

[Linmoum]

While Angstronomics is aware of an Ordering Part Number (OPN) that is fused for a 5.85 GHz Fmax, we will have to wait and see what the retail stepping fuses will be set at.
As for the claimed Single-Thread Uplift of ‘greater than 15% expected‘, Angstronomics can confirm this is a conservative value, done at below final frequencies
Überrascht mich nicht, dass sie nicht komplett die Hosen runterlassen. Clever.

Jetzt braucht's dann nur noch eine Limited Edition mit 6GHz out of the box. Oder aber sie schaffen das sogar tatsächlich mit nicht speziell gebinnten CCDs. ;D

[Lehdro]

5.85 GHz Fmax wäre nach AMD Logik bei Zen 3 5.7 GHz offizieller Maxboost (irrc war Fmax +150MHz zur Spec, 5950X hatte 4.9 Ghz auf der Packung, max. war 5.05 GHz).