Chipfertigung: 10 FF, EUV, 7 nm, 5 nm, 3 nm, GAF, ...

[Blediator16]

die 2x perf/w innerhalb von 3 jahren ist cool:biggrin:

Wenn die das so sagen, dann wird es sicherlich stimmen ;D

[Tobalt]

Erst nimmt man das "nm" aus dem Nodename heraus mangels Bedeutung. Und dann wird zwei Jahre später das genauso bedeutungslose Å wieder dazugeschrieben :facepalm:

[Platos]

So seh ich das bei Intel3 auch. Die ganzen Nodesprünge sind ziemlich klein. Die Perf/W Verbesserungen extrem klein. Das sieht so aus, als hätte Intel einfach ihre Nodesprünge in viele kleine Schritte geteilt. Nur dann passt der Zeitplan auch halbwegs.
Intel 3nm wäre da dann einfach der Halfnodesprung ausgehend von 4nm für die Serverprodukte, während 20A parallel entwickelt wird, da erster Node mit GAA Transistoren.
Das schnelle hinterherkommen und er kleine Sprung bei GAA macht auch den Eindruck, dass 20A eher so ein Quick and Dirty Node wird. So wie Samsung das immer mit ihren LPE Nodes macht, während LPP dann besser ist.

Das neue EUV bei 18A kann man vergessen, 2024 wirds noch kein High-NA in Massenprozessen geben. ASML bleibt bei ihrem 2025 Zeitplan. Daher kann 18A nix groß neues bringen.

Die Perfomancesprünge sind etwa gleich, wie bei TSMC. Also inwiefern sind die so klein?

[HOT]

Die Perfomancesprünge sind etwa gleich, wie bei TSMC. Also inwiefern sind die so klein?
Da herrscht glaube ich evtl. ein Missverständnis vor. Intel meint Perf/W evtl. nicht am Sweetspot, wie das TSMC gerne macht. Wenn das der Sweetspot ist, sind die Sprünge tatsächlich klein, da Perf/W bei TSMC teils deutlich größere Sprünge macht. Bei N5 vs. N3 wären das 25-30% Perf/W.

[Platos]

Da herrscht glaube ich evtl. ein Missverständnis vor. Intel meint Perf/W evtl. nicht am Sweetspot, wie das TSMC gerne macht. Wenn das der Sweetspot ist, sind die Sprünge tatsächlich klein, da Perf/W bei TSMC teils deutlich größere Sprünge macht. Bei N5 vs. N3 wären das 25-30% Perf/W.

Ah ja, woher hast du denn die 25-30%?

[HOT]

Ah ja, woher hast du denn die 25-30%?

Aus deinem Anandtech Link ;). Perf/W, nicht Performance uplift! Bei Anandtech steht das "Power". Die "Performance"-Angabe ist eh fürn Popo.

[KarlKastor]

Ah ja, woher hast du denn die 25-30%?
Das gibt TSMC so an. Allerdings von den Ursprungsprozessen. Wenn man die Zwischenschritte dazu nimmt, sind die Schritte auch kleiner.

[AffenJack]

Die Perfomancesprünge sind etwa gleich, wie bei TSMC. Also inwiefern sind die so klein?

Es sind Perf/W Sprünge. TSMC gibt Power bei Iso-Perf oder Performance bei Iso-Power an. TSMCs 25-30% lower Power bei N5->N3 sind 33-43% Perf/W Steigerung. Zwar ist die Vergleichbarkeit bei solchen Angaben immer schwierig, aber man muss sich auch nur Intels eigene Zahlen angucken. Intel 7 ist ein erweiterter 10nm Node mit 10-15% Perf/W. Alle weiteren Sprünge sind aber nicht viel mehr. Das sind keine echten Nodesprünge mehr. Stattdessen nennt Intel jetzt jeden kleinen Furz, den TSMC z.B. N5->N5P->N4 benennt auch mit eigenem Namen. Deswegen auch die enge zeitliche Staffelung.

[HOT]

Was von wo bei Intel gerechnet wird erschließt sich aus der Folie ja auch nicht. Ist Intel3 von Intel7 oder von Intel4 aus gerechnet? Der Prozess ist ja vor allem anders als Intel4 und hat einen anderen Anwendungsschwerpunkt, das ist ja wahrscheinlich gar nicht so gut vergleichbar. Keine Ahnung, das Ganze kommt mehr sehr sehr komisch vor. Und dann der winzige Sprung von A20 - das sollte doch der Hitprozess werden, erst recht Perf/W, sehr sehr seltsam alles.

[ryan]

Statt einem großen Schritt alle 2-2.5 Jahre geht Intel künftig kleinere, das ist schon seit letztem Jahr bekannt gewesen. Bei 10nm wollten sie zu viel auf einmal.

TSMC macht nichts anderes, 6nm ist auch kein full node in klassischer Hinsicht.


Noch ein paar Anmerkungen zu dem was hier geschrieben wurde. (Papier) Vergleiche mit TSMC sind mit Vorsicht zu betrachten, wurde das gleiche verglichen oder ist das wirklich exakt vergleichbar, keiner weiß das. Da wäre ich vorsichtig.

Perf/W ist auch nur eine Metric, was ist mit der density? Das ist relativ unklar im Moment.

Intel 18A ist ein optimierter 20A, High-NA kommt hier noch nicht zum Einsatz. Hat Intel selber bestätigt.

https://abload.de/img/12pj51.png

https://abload.de/img/2r4kol.png

[bloodflash]

Ich fand diese Folie bei heise (aber von Intel?) sehr schön
https://www.heise.de/imgs/18/3/3/2/3/7/8/6/Intel_Prozess_2-b19aef25a1bf8245.png


KA, warum Heise die aus dem Artikel entfernt hat, siehe Update am Ende ; )
https://www.heise.de/news/Intel-schaut-bei-AMD-ab-Xeon-Serverprozessoren-mit-Chiplets-6497414.html

[Zossel]

Hier mal eine Info in welchen Nodes Chips gefertigt werden die auch nicht lieferbar sind:

https://blog.st.com/stm32g0-mainstream-90-nm-mcu/

[basix]

65 / 90 nm ist für modernere MCUs normal. Aktuell gibt es von mehreren Herstellern aber neue Generationen in Entwicklung (noch nicht öffentlich verfügbar), könnte evtl. auch weiter runter gehen.

[ryan]

Laut neuen Medienberichten aus Taiwan scheint TSMC weiterhin auf Granit zu beißen, wenn es an das Thema Ausbeute (Yield) bei der N3-Fertigung geht, die unter den Erwartungen liegen soll. Ein weiterer zusätzlicher Prozess soll ausgerollt worden sein, wenngleich „N3B“ eher nach einer internen Bezeichnung statt einer offiziellen Lösung klingt. Die Großkunden haben sich demnach aber bereits mit der Alternative N4 arrangiert,
https://www.computerbase.de/2021-12/tsmc-n3-neue-berichte-ueber-verspaetungen-auf-q4-2022/#update-2022-02-22T07:43


Ganz interessant dabei, dass Intel Arrow Lake-P CPU (Lion Cove+Skymont)+GPU komplett mit TSMC 3nm eingeplant hatte vor einem Jahr:

https://abload.de/img/fmohnpmwuaav_wrvxk9b.jpg
https://twitter.com/AdoredTV/status/1496217229922291715


Doch gemäß Investor Meeting ist Intel auf den hauseigenen 20A gewechselt beim CPU tile. Oder es ist andersrum, 20A für GPU und TSMC 3nm für CPU, doch das wird als eher unwahrscheinlich angesehen.

https://abload.de/img/arrow5pj6x.png

[Tarkin]

äh ok. ARL-P ... ein HALO-Part in 2024 mit 6P Cores und 8E Cores?

ich glaub kaum, dass da noch irgendwas "HALO" sein wird an diesem Produkt.

[Tobalt]

https://abload.de/img/2r4kol.png


Ah ich wusste gar nicht dass "High-NA"-EUV auch eine neue Strahlungsquelle beinhaltet mit 8 nm. Was wird denn hier genutzt ?

Ich dachte es handelt sich nur um ein System mit größerem Spiegel.

[basix]

Soweit ich das interpretieren kann, ist das nicht die Wellenlänge der Strahlungsquelle sondern die maximale Auflösung des Systems. Das resultiert aus dem Rayleigh Kriterium: https://www.asml.com/en/technology/lithography-principles/rayleigh-criterion

Minimal erreichbar wären hier: CD = k1 * lambda / NA = 0.25 * 13.5nm / 0.55 = 6.14nm. k1=0.25 ist anscheinend das physikalische Limit. Beim ASML System scheint dann k1=0.33 zu betragen.

[Tobalt]

Ja macht Sinn, ~30 nm Pitch bei NA=0.33... Da kommt eine Auflösung von ~13 nm hin.

EDIT: Da aber nun der EUV Damm gebrochen ist ( Litho im Vakuum, reflektive Optik), sollte perspektivisch eine andere Wellenlänge auch plausibel sein, sofern sie sich ähnlich mittels Metallplasma erzeugen lässt.

Ein wenig Spanne gibt es ja noch bis zu den harten Röntgenstrahlen, wo dann Optiken absurd schwierig werden würden.

[ryan]

äh ok. ARL-P ... ein HALO-Part in 2024 mit 6P Cores und 8E Cores?

ich glaub kaum, dass da noch irgendwas "HALO" sein wird an diesem Produkt.


Die specs können sich geändert haben. Bei der GT3 sind sie laut Treiber jetzt bei 384EUs. Laut dem alten reddit Leak geht das Compute Tile bis auf 8+32.

Das Interessante daran ist, dass Intel tatsächlich Arrow Lake compute tile mit TSMC 3nm geplant hatte, jetzt aber doch auf 20A geht und nur die GPU bei TSMC fertigt. Laut Raichu hat sich der Plan vor einem halben Jahr geändert.

[Platos]

Ja macht Sinn, ~30 nm Pitch bei NA=0.33... Da kommt eine Auflösung von ~13 nm hin.

EDIT: Da aber nun der EUV Damm gebrochen ist ( Litho im Vakuum, reflektive Optik), sollte perspektivisch eine andere Wellenlänge auch plausibel sein, sofern sie sich ähnlich mittels Metallplasma erzeugen lässt.

Ein wenig Spanne gibt es ja noch bis zu den harten Röntgenstrahlen, wo dann Optiken absurd schwierig werden würden.

Naja, unter 10nm ist es aber auch kein EUV mehr. Dann wäre es einfach nur weiche Röntgenstrahlung (13nm ist immer noch im UV-Spektrum). Aber ist jetzt mehr Begriffstechnisch gemeint

Physikalisch kann sich aber durchaus auch abrupt was ändern (Beispiel: Glas und UV Durchlässigkeit ist mehr oder weniger abrupt). Kann jetzt aber nicht sagen, ob das bei um die 10nm irgendwo der Fall ist.

[Orko]

EDIT: Da aber nun der EUV Damm gebrochen ist ( Litho im Vakuum, reflektive Optik), sollte perspektivisch eine andere Wellenlänge auch plausibel sein, sofern sie sich ähnlich mittels Metallplasma erzeugen lässt.

Ein wenig Spanne gibt es ja noch bis zu den harten Röntgenstrahlen, wo dann Optiken absurd schwierig werden würden.

Interessante Fragestellung. Hat mich zu ner kurzen Websuche getriggert.

https://www.asml.com/en/technology/lithography-principles/light-and-lasers Absatz "Creating EUV light"
Aktuell verwenden die ASML EUV Anlagen eine Zinn Plasma Strahlungsquelle, welche Photonen mit 13.5nm Vakuumwellenlänge erzeugt. Dies entspricht einer Photonenenergie von 91.83 eV.

https://www.imec-int.com/en/articles/high-na-euvl-next-major-step-lithography Absatz "New absorber materials for reduced mask 3D effects"
Die Spiegel bestehen aus Schichten von Silizium und Molybdän.

Theorie - Absorption von Röntgenstrahlung (X-ray)
https://en.wikipedia.org/wiki/K-edge
https://en.wikipedia.org/wiki/Metal_L-edge

Websuche nach Stichworten
"Absorption" bzw "Transmission" bzw "penetration depth"
& "SI" oder "Mo"
& "L-edge" oder "K-edge".

Treffer z.B. diese 4 Bilder, und viele weitere.
https://www.semanticscholar.org/paper/X-ray-absorption-spectroscopy-of-silicon-dioxide-(-Lr-Bmcnorr/9a6991385cf93543f6a413b201129be1fb700f95

L-edge von Molybdän scheint bei ~2520eV aka 0.5nm Vakuum Lichtwellenlänge zu liegen.
K-edge von Molybdän scheint bei ~20kEV aka 0.06nm Vakuum Lichtwellenlänge zu liegen.
K-edge von Silizium scheint bei ~1850eV aka 0.67nm Vakuum Lichtwellenlänge zu liegen.
L-edge von Silizium dahingegen bei ~105eV aka 11.81nm Vakuum Lichtwellenlänge.

Folge: Eine Verringerung der Lichtwellenlänge zu kleiner 13.5nm führt schnell in den Bereich in dem die Absorption der jetzigen Spiegel stark zunimmt. Es wäre ja zusätzlich auch die spektrale Breite der genutzten Strahlung zu beachten.

Es müssten neben dem Material der Plasma Lichtquelle und vermutlich des Photolacks also auch das der Spiegel angepasst werden. Keine Ahnung ob das möglich / unmöglich ist; klingt für mich jedoch nach einer nicht-mal-eben-so-machbar Aufgabenstellung.

[Tobalt]

die spezielle Kombi aus Si/Mo mit genau diesen Schichtdicken ist bei 13.5nm ein brauchbarer Interferenzspiegel. Absorptionskanten gibt es noch viel mehr. man muss halt Schichten wählen, die dann für die neue Wellenlänge passen.

Auch jetzt absorbieren die Spiegel schon extrem stark, weswegen die Intensität bei Euv lange zu gering war. Das wird nur noch schlechter, aber eher nicht abrupt, die richtigen Materialien vorausgesetzt.

So lange es noch Absorption gibt, kann man Optiken ja auch aus diffraktiven Zonenplatten bauen.

Bei der harten Röntgen Strahlung hingegen ist das Problem, dass man außer Grazing Incidence Spiegel gar keine Optiken mehr hat, weil alles transparent wird. Hab aber nicht im Kopf wann das so Recht ist. Im Bereich von 1 keV ist die Absorption noch sehr stark. Man könnte allerdings auch mit mehreren 10 keV noch die resonante Absorption nutzen und eben aus Zonenplatten Optiken hetstellen. Allerdings müssten die Zonenplatten dann selbst mit einer Präzision im Bereich der Wellenlänge gefertigt werden, was aktuell unmöglich ist.

Meine Frage bezog sich also darauf dass weiterhin Interferenzspiegel im Vakuum als Optik genutzt werden, mit natürlich angepasster Beschichtung.

[Zossel]

Diverse Chiphersteller widersprechen Befürchtungen, dass die russische Invasion in die Ukraine den globalen Chipmangel anfachen könnte. Die Ukraine ist zwar ein wichtiger Exporteur von Edelgasen, die in der Halbleiterproduktion benötigt werden, seit der Annexion der Krim durch Russland im Jahr 2014 hat sich die Halbleiterindustrie jedoch diversifiziert, um sich nicht von einzelnen Zulieferern abhängig zu machen. (https://www.heise.de/news/Ukrainekrieg-Entwarnung-von-Halbleiterherstellern-6526730.html)

[Orko]

zum Thema EUV Anlagen mit Wellenlängen kleiner als 13.5nm

Wir haben das Thema in etwas größerer Runde diskutiert, und dabei sind einige weitere interessante Aspekte zusammengekommen, die ich hiermit teilen möchte. Leider haben wir hier keinen expliziten Fachmann / -frau in der Runde, so dass die meisten unserer Gedankengänge eher als theoretisch / spekulativ einzuordnen sind.


Folgender Aspekt wurden hier ja schon hinreichend diskutiert:

Aspekt 1) Strahlungsquelle

Aktuell wird die 13.5nm Strahlung aka 91.83eV Photonen durch ein Zinn Plasma erzeugt. Für eine andere / geringere Wellenlänge wäre ein dafür geeignetes Material erforderlich, wie von Tobalt bereits in Post#2768 geschrieben.

( By the way: Umrechnung zwischen Vakuum Wellenlänge und Photonenenergie laut https://en.wikipedia.org/wiki/Photon_energy gemäß der Formel
Energie * Wellenlänge = Plank-Wirkungsquantum * Vakuum-Lichtgeschwindigkeit = const = 1239.8 eV nm )


nun ein weiterer / neuer Aspekt

Aspekt 2) Belichtungsdosis & Pumplaser-Leistung

Die Belichtung des Photolacks auf dem zu prozessierendem Wafer erfolgt mit einer für den Fotolack geeigneten Strahlungsdosis. Ursprünglich waren die NXE-Anlagen von ASML auf eine Dosis von 20mJ/cm2 ausgelegt. Es hat sich jedoch gezeigt, dass mit dieser Dosis das Photonenrauschen nicht ausreichend niedrig ist. Daraufhin wurde die Dosis auf 30mJ/cm2 erhöht, was dem aktuellen Standard der NXE Anlagen entspricht. Dies hat zunächst zu einer Verringerung des Waferdurchsatzes der EUV Maschinen geführt (NXE:3400C 170wph @20mJ/cm2 -> 135wph @30mJ/cm2; wph = #Wafer pro Stunde). ASML hat dies dann durch eine Erhöhung der Leistung der Plasma-Strahlungsquelle kompensiert (NXE:3600D 160wph @30mJ/cm2) bzw arbeitet daran dies in zukünftigen Maschinen-Iterationen weiter zu optimieren (2023 NXE:3800E Ziel >190wph@30mJ/cm2 und 2025 NXE:4000F Ziel > 220wph @30mJ/cm2). Wenn Quellen gewünscht werden diese bitte selber per Websuche raussuchen, all diese Daten sollten im Netz verfügbar sein.

Eine Reduzierung der Wellenlänge bei gleicher Leistung der Plasma-Strahlungsquelle erhöht die Photonenenergie, reduziert damit die Anzahl der Photonen pro Zeiteinheit, und erhöht damit die Problematik des Photonenrauschens.

Als Rechenbeispiel / Illustration:
aktuell: 13.5nm Vakuumwellenlänge -> 91.83eV Photonenenergie
hypothetisch: 7nm Vakuumwellenlänge -> 177.11eV Photonenenergie
Also jedes Photon trägt einen Faktor 1.93 mehr Energie und bei gleicher Strahlungs-Leistung der Plasmastrahlenquelle reduziert sich die Anzahl der Photonen um ebendiesen Faktor 1.93.


Um
a) eine Vergleichbare Anzahl an Photonen pro Belichtungsfläche pro Belichtungszeit zu erhalten, also das aktuelle Level des Photonenrauschen zu halten
b) und zusätzlich das aktuelle Level des Maschinendurchsatzes zu halten, also ohne die Belichtungszeit zu erhöhen
c) und zusätzlich die aktuelle Größe der Belichtungsfläche zu halten, also ohne diese und damit das Reticle-Limit zu reduzieren
ist damit die Anzahl Photonen pro Zeiteinheit die auf den Photolack auftreffen konstant zu halten.

Unter der Annahme dass die Photonen-Transmissions-Effizienz des optischen Systems etwa gleich bleibt, wären die Anforderungen an eine neue Plasma-Strahlungsquelle damit nun zusätzlich, dass die Anzahl der emittierten Photonen pro Zeiteinheit etwa gleich bleiben soll im Vergleich zur aktuellen Zinn-Plasmaquelle.

Weiterhin unter der Annahme dass eine geeignete neue Plasma-Strahlungsquelle eine etwa ähnliche Energie-Konversionseffizienz und Quanten-Konversionseffizienz (unsauber formuliert: welcher Anteil der per Pumplaser zugeführten Energie wird letztendlich in Photonen mit der Zielwellenlänge umgesetzt) wie die aktuelle Zinn-Strahlungsquelle besitzt, bedeutet dies dass eine Reduzierung der Wellenlänge auf < 13.5nm eine entsprechende Erhöhung der Pumplaserleistung erfordert.

Diese ist aber nicht beliebig steigerbar. Zum einen aus ökonomischen Gesichtspunkten wie Stromkosten, Größe und Platzbedarf von EUV Maschinen, etc. Zum anderen deswegen weil ja auch die durch Absorption generierte (Ab)Wärme entsprechend steigt, und damit unter anderem auch die Temperaturen an kritischen Stellen wie z.B. bei den dielektrischen Spiegeln und deren Aufhängungen oder bei der Maske oder am Wafer.

Zum einen sollen Strukturen (Schichtdicken der Spiegel, Maske, Wafer) kleiner werden, wodurch Versatzprobleme und Toleranzprobleme entsprechend kritischer werden. Zum anderen greift temperaturbedingte Materialausdehnung an kritischen Stellen an wie z.B. der Justage der Spiegel zueinander, temperaturindizierte Schichtdickenänderungen der dielektrischen Schichten in den Spiegeln, und inkonsistente Längenverzerrungen bei Maske und Waferstrukturen (Overlay).

Die Steigerung der Pumplaserleistung und damit die Reduzierung der Auflösung / Wellenlänge ist damit limitiert. Wir schätzen, dass der Bereich Halbierung (13,5nm -> 7nm) bis Zehntelung ( 13.5nm -> 1nm) wohl schon irgendwie machbar ist; der Bereich Hundertstel ( 13.5nm -> 0.1nm) oder gar Tausendstel (13.5nm -> 0.01nm) jedoch nicht.


und ein weiterer / neuer Aspekt

Aspekt 3) Atomradius

Eine übliche Verallgemeinerung ist es den Atomradium mit 1 Angström = 0.1nm zu approximieren. Materie (aus Atomen) kommt im Strahlengang an mehreren Stellen vor:
a) Die Spiegel bestehen aus Atomen
b) Das Absorbermaterial der Maske besteht aus Atomen
c) Der Photolack besteht aus Atomen
d) Und letztendlich der zu strukturierende Wafer besteht aus Atomen.

Dass die Plasma-Strahlungsquelle auch mit Atomen bzw Atomkernen arbeitet, sei der Vollständigkeit noch hinzugefügt, ist im Folgenden jedoch nicht relevant.

Die Frage ist: Welche dieser Punkte a...d ist limitierend / kritisch bezüglich "Atomrauschen":
also wenn die Wellenlänge der Strahlung in die Größenordnung der Atome kommt, und die diskrete Natur der Atome somit von der Strahlung "gesehen" wird und ein Rauschen verursacht.


3.a)
Bezüglich Wafer ist es sinnlos, eine Auflösung im Bereich des Atomdurchmessers und darunter anzupeilen. Es kann ja nicht eine Leiterbahnbreite von z.B. 5.375 +/- 0.125 Cobalt-Atom-Durchmessern hergestellt werden.

Aktuell bestehen nahezu alle Waferstrukturen aus Volumen-Material. Wohldefinierte zweidimensionale Atomlagen oder eindimensionale Atomlinien gibt es aktuell wenig bis gar nicht. Prozesstechnisch existieren hier meines Wissens ALD (atomic layer deposition = Abscheiden exakt einer Atomlage) und ALE (atomic layer etch = Entfernen exakt einer Atomlage). Die Verwendung von Graphen wäre ein Beispiel für wohldefinierte zweidimensionale Atomschichten: Die hohe Leitfähigheit von Graphen wird dadurch erreicht, dass den Elektronen die Bewegungsmöglichkeit in einer Raumdimension genommen wird, also ein Freiheitsgrad der Interaktion / Energieabgabe an die Graphen-Gitterstruktur. HEMD (high electron mobility devices) wäre ein weiteres Beispiel. Es wurden auch experimentell bereits Ein-Atom-Transistoren hergestellt, also Gebilde bei denen einige Atome atom-genau plaziert worden sind. Exkurs Ende.

Solange integrierte Schaltungen an wichtigen Stellen aus Volumen-Material-Strukturen bestehen, ist die diskrete Natur von Atomen bei Toleranzbetrachtungen wichtig. Die minimal mögliche Toleranz (abgesehen von exakt Atomgenau) ist +/-1 Atom. Eine Leiterbahnbreite von nominell 2 Atomen wird wenig Sinn machen, wenn real dann eine Leiterbahnbreite von 1...3 Atomen herauskommt. Der Widerstand dieser Leiterbahn würde um einen Faktor 3 variieren. Gatebreite oder Gatehöhe wären analog betroffen. Eine runde Durchkontaktierung mit einem Durchmesser von nominell 3 Atomen besteht aus 7 Atomen (eines mittig und 6 darum herum; falls die Gitterstruktur des Material dies überhaupt zulässt). Ein Atom weniger und es bleibt nur noch das eine Atom in der Mitte übrig. Ein Atom mehr und es wären 13 Atome. Der Widerstand dieser [edit: bessere Wortwahl] Durchkontaktierung würde um einen Faktor 13 variieren.

Wir schätzen dass Toleranzen im Bereich +/-10% ggf noch beherrschbar sind. Eine Volumen-Material-Struktur sollte damit aus nominell mindestens 10 Atomen bestehen, also eine Länge/Breite/Durchmesser von mindestens 10*0.1nm = 1nm haben.

Damit macht es Sinn, EUV Wellenlängen im Bereich 13.5nm abwärts bis zu 1nm anzupeilen, also grad noch so im Soft-Röntgen-Bereich. Wellenlängen kleiner als 1nm sind wohl sinnlos. Damit erübrigen sich wohl auch Diskussionen über mögliche Optiken in diesem Bereich.

Anmerkung: Elektronen-Strahl-Techniken (REM, E-Beam) ermöglicht zwar prinzipiell auch deutlich kleinere Auflösungen, wenn jedoch das zu strukturierende Material an sich limitiert, hilft das auch nicht weiter.

3.b)
Bezüglich Maske ist die diskrete Natur der Absorber-Atome nicht unbedingt kritisch. Masken sind üblicherweise deutlich größer als die zu erzeugenden Strukturen (gilt dies auch bei EUV Anlagen?), und die Abbildungsoptik verkleinert dies dann entsprechend.

3.c)
Im Photolack sind die funktionalen Einheiten Moleküle (und nicht wie im Wafer Atome). Durch die Bestrahlung werden Reaktionen auf Molekülbasis ausgelöst (Reaktionen von Ausgangsmaterialien zu Reaktionsmaterialien, Umordnung des räumlichen Anordnung von Atomen innerhalb der Molekülstruktur, usw). Damit wird ein chemischer Unterschied zwischen den belichteten und den unbelichteten Molekülen erzeugt, welcher mithilfe eines geeigneten Entwicklungsmaterials / Lösungsmittels genutzt wird. Eine Sorte wird entfernt / abgelöst / aufgelöst, die andere verbleibt als strukturierte Schicht auf dem Wafer.

Wir haben kein Fachwissen, über Photolacke im EUV Bereich. Photolacke für [edit: IR gelöscht] sichtbare Wellenlängen + nahes UV sind üblicherweise aus zwei Komponenten aufgebaut, wobei die zweite Komponente aus mindestens zwei Materialien besteht. Die erste Komponente ist ein Komplex-Molekül welches ein bestimmtes Katalysator-Metallatom (z.B. Platin) beinhaltet / umgibt. Bei Bestrahlung mit einer geeigneten Wellenlänge werden Photonen absorbiert und die dadurch bereit gestellte Energie führt zu einer Umgestaltung oder Vernichtung der Komplexmoleküle. Als Ergebnis wird das Katalysator-Metallatom ausgeschüttet. Mithilfe dieses Katalysators können die Materialien der zweiten Komponente dann eine chemische Reaktion durchführen. Dies war zuvor nicht möglich, da die Katalysator-Metallatome innerhalb ihres Komplexes isoliert waren. Die chemische Reaktion ist üblicherweise eine Art Aushärtereaktion. Mit einem geeigneten Lösungsmittel kann dann entweder das Reaktionsprodukt oder die Reaktions-Ausgangsstoffe auf/abgelöst werden, ohne die jeweils andere Art zu beeinträchtigen.

Im Endeffekt ist damit die per Photolack erreichbare Auflösung durch die Größe der Moleküle limitiert, und beträgt mehrere Atomdurchmesser. Auch hier erscheint es uns daher sinnvoll, EUV Wellenlängen im Bereich 13.5nm abwärts bis zu 1nm anzupeilen, jedoch nicht darunter.

Anmerkung: Prozesse die keinen Photolack benötigen sind von dieser Argumentation natürlich nicht betroffen. Laservias werden z.B. direkt durch Beschuss des Wafers mit entsprechend fein fokussierter Laserstrahlung erzeugt. Es spricht nichts Prinzipielles dagegen, elektromagnetische (kohärente?) oder sonstige Strahlung (Elektronen, Atomkerne, Neutronen, Protonen) mit Wellenlängen kleiner 1nm zu erzeugen, und damit die Waferoberfläche direkt zu bearbeiten. Vielleicht ist es dann auch irgendwann möglich, Waferoberflächen atomgenau zu strukturieren / bearbeiten.

3.d)
Die hier verwendeten Spiegel werden "Bragg-Spiegel" oder "DBR = distributed Bragg reflector" oder "Interferenzspiegel" genannt. Etwas allgemeiner wird auch "dielektrische Spiegel" als Abgrenzung gegenüber "Metallspiegeln" verwendet. Weblinks dazu welche auch schön die Funktionsweise erklären:
https://de.wikipedia.org/wiki/Bragg-Spiegel
https://en.wikipedia.org/wiki/Distributed_Bragg_reflector

Bei den dielektrischen Spiegeln ist es wichtig, dass die Dicke [edit: bessere Wortwahl] jeder Schicht mit einem Viertel der Wellenlänge im Material korrespondiert. Ansonsten kommt es zu Phasenverschiebungen, und die von den jeweiligen Grenzflächen reflektierten Wellen können nicht mehr vollumfänglich konstruktiv interferieren (sich überlagern). Geringe Abweichungen der Schichtdicken vom nominellen Optimum (bezogen auf einen Bruchteil der Material-Wellenlänge) sind dabei unkritischer als größere Abweichungen. Und willkürliche Abweichungen sind dabei unkritischer als einseitige Abweichungen. Sind die Schichten z.B. mal etwas dicker und mal etwas dünner als das nominelle Optimum, gleicht sich das im Schichtstapel mit vielen Schichten etwa aus. Sind die Schichten jedoch z.B. immer oder oft dicker als das nominelle Optimum, nimmt der Phasenversatz im Schichtstapel immer weiter zu. Je mehr Schichten der Stapel beinhaltet desto mehr destruktive Interferenz tritt auf. Das kann soweit führen, dass sich (in der Richtung in der sich die reflektierte Strahlung ausbreiten soll) für jede reflektierte Welle eine weitere reflektierte Welle mit entgegengesetzter Phasenlage findet, und der Spiegel damit nicht mehr spiegelt sondern Interferenzmuster in den gesamten Halbkugel-Raumbereich abstrahlt.

Die dabei maßgebliche Wellenlänge der Strahlung im Material entspricht nicht unbedingt der Vakuum-Wellenlänge. Es gilt:
Material-Wellenlänge = Vakuum-Wellenlänge / Brechungsindex des Materials.

Die Materialeigenschaften Absorption und Brechungsindex werden dabei zum einem komplexen Brechungsindex zusammengefasst, wobei der Realteil den Brechungsindex und der Imaginärteil die Absorptionsrate beschreibt. Die Formel gilt nur in Wellenlängen-Bereichen in denen das Material zumindest halbwegs transparent ist, also in denen der Imaginärteil des komplexen Brechungsindex klein ist.

Daten für Brechungsindices im hier interessanten Bereich <13.5nm bzw >90eV sind im Netz schwer zu finden, vor allem für die hier interessanten Materialien. Wer was dazu weiss - bitte posten.

Ein allgemeiner Abriss zum Verhalten des komplexen Brechungsindex in Materie findet sich hier https://de.wikipedia.org/wiki/Brechungsindex - Absatz "Brechungsindex der Luft und anderer Stoffe" für das Beispiel Wasser.

Allgemeine Formeln für das Verhalten des Brechungsindex im Röntgen und Gammabereich finden sich dahingegen im englischsprachigen Teil https://en.wikipedia.org/wiki/Refractive_index - Absatz "X-ray and extreme UV"

Wir gehen davon aus (jedoch ohne dies belegen zu können) dass wir uns im Wellenlängenbereich 13.5nm ... 1nm für geeignete Materialien für die Spiegelschichten im dem Bereich befinden in denen die Absorption gering ist (sein muss!, Imaginärteil des komplexen Brechungsindex klein) und der Brechungsindex (Realteil des komplexen Brechungsindex) größer als 1 ist. Wir vermuten dass wir uns im Brechungsindexbereich 1.2 bis 2.5 befinden. Damit wäre die Material-Wellenlänge um einen Faktor 1.2 bis 2.5 kleiner als die Vakuum-Wellenlänge.

Die Bragg-Formel (Link oben) zur Berechnung der Reflektivität eines Bragg Spiegels ist
R = [ ( n0*n2^2N - ns*n1^2N) / ( n0*n2^2N + ns*n1^2N) ]^2
n0 = Brechungindex Umgebungsmaterial = hier im Vakuum = 1
n2 = Brechungsindex des Schichtmaterials mit dem höheren Brechungsindex
n1 = Brechungsindex des Schichtmaterials mit dem niedrigerem Brechungsindex
ns = Brechungindex Substratmaterial
N = Anzahl Schichtpaare
R = Reflektivität
Man sieht dass die beiden wesentlichen Parameter zum Erreichen einer hohen Reflektivität sind:
a) eine hohe Differenz der Brechungsindices der beiden Schichtmaterialien n2-n1
b) eine hohe Anzahl an Schichtpaaren N
Defizite in einem Bereich können meist gut durch Verbesserungen im anderen Bereich kompensiert werden.

Einfach mal zur Illustration frei angenommen:
N=10 Schichtpaare
n1 = 1.5
n2 = 2.0 (also n2-n1 = 0.5)
ns = n2 = 2.0
n0 = 1 Vakuum
=> R = 97.5% pro Spiegel

Gemäß https://www.asml.com/en/products/euv-lithography-systems hat eine EUV Anlage 11 Spiegel. Das wären dann allein durch die 11 Spiegel 75.6% "Wirkungsgrad" bzw 24.4% Lichtverlust. Hier käme real dann doch die Absorption in jedem Spiegel dazu.

Weiterhin frei angenommen:
Wellenlänge 5nm

Die Material-Wellenlänge im Material#1 wäre damit 5nm / 1.5 = 3.33nm,
und die Dicke einer Material#1 Schicht 3.33nm/4 = 0.83nm = ca 8 Atomdurchmesser
Die Material-Wellenlänge im Material#2 wäre damit 5nm / 2.0 = 2.5nm,
und die Dicke einer Material#2 Schicht 2,5nm/4 = 0.625nm = ca 6 Atomdurchmesser

Die Dicke des Schichtstapels wäre N * (0.83nm + 0.625nm) = 14.55nm.

Eine Abweichung der Material#2 Schichtdicke um eine Atomlage wären damit eine Abweichung von [edit: Fehler beseitigt] ca 1/6 = 16.7%.

Diese eine der insgesamt 10 reflektierten Wellen hätte damit eine Abweichung der Phasenlage von [edit: Rechenfehler beseitigt, Faktor 2 eingefügt]
2 * 1 Atomdurchmesser 0.1nm / Wellenlänge 2.5nm = 0,08 =
= (in Grad) 28,8° von 360° = (in RAD) 0,50 von 2pi.

Nun könnten weiter die Strahlungsfrequenz, die Breite des Stoppbandes (in Tera-Hz oder Peta-Hz), Einfluss auf die Reflektivität dieses einen Beispiel-Spiegel, usw berechnet werden. Darauf möchte ich verzichten; der Erkenntnisgewinn ist vermutlich gering.

Zusammenfassend lässt sich hier wohl sagen:
- Auch der Aufbau der Spiegel aus diskreten Atomen wird bei zunehmender Reduzierung der Wellenlänge problematisch
- Im Vergleich zu Wafer und Fotolack kommt hier erschwered hinzu, dass die beiden Material-Wellenlängen höchstwahrscheinlich kleiner als die Vakkum-Wellenlänge sind.
- Erleichternd wirkt sich jedoch aus, dass Bragg-Spiegel ein Stopp-Band mit einer gewissen Breite haben, so dass Schichtdickenschwankungen sich nicht zwangsläufig auf eine Verringerung der Reflektivität auswirken müssen.
- Die Limitierung durch die Spiegel liegt vermutlich im etwa selben Bereich wie die durch den Wafer und den Photolack.
- Bragg-Spiegel können durch eine ausreichende Anzahl von Schichten beliebig hohe Reflektivitäten erreichen. Wir schätzen hier werden Reflektivitäten pro Spiegel im Bereich 99% ... 99.9% angestrebt. Die Kaskadierung von 11 Spiegeln ist damit bezüglich Reflektivität wohl unkritisch.
- Mehr Schichten bedeutet eine höhere [edit: Wortwahl] Gesamtdicke des Schichtstapels und damit eine höhere Absorption. Schon eine pro Spiegel relativ geringe Absorptionsrate von z.B. 5% wirken durch die Kaskadierung von 11 Spiegeln ziemlich massiv. Materialbedingte Absorption wird für diese Art Spiegel wohl ein deutlich grösseres Problem als Reflektivität darstellen.


Fazit:
Reduzierung der Wellenlänge ausgehend von aktuell 13.5nm ist wohl prinzipiell möglich, sofern (!) sich für Plasma und Spiegel geeignete Materialien finden lassen.
Bei etwa 1nm ist jedoch wohl Schluss, da dann mehrere Aspekte in den problematischen [edit: hinzugefügt] oder sinnbefreiten Bereich kommen.

Schlussbemerkung:
ASML hat sich für die zukünftigen EXE EUV Anlagen offensichtlich dazu entschieden, die Verringerung der Auflösung von 13nm auf 8nm durch eine Erhöhung der numerischen Apertur (Größe der Spiegel, der Optik, und der kompletten Maschine) zu verwirklichen, und nicht durch eine Verringerung der Wellenlänge. Dies scheint also der machbarere / einfacherere / billigere Weg zu sein. Damit kann gefolgert werden, dass eine entsprechende Verringerung der Wellenlänge aufwändiger ist, als den Aufwand der aktuell zur Erhöhung der numerischen Apertur betrieben wird. Dies erlaubt jedoch keine Schlussfolgerung für die Zukunft, also ob eine weitere Erhöhung der numerischen Apertur oder eine Reduzierung der Wellenlänge oder andere Maßnahmen oder eine Kombination der geeignete Ansatzpunkt ist.

[Tobalt]

Danke für die detaillierten Ausführungen. Also ein hartes Limit jenseits 13.5nm gibt es quasi nicht aber die "Schwierigkeit des Prozesses" skaliert mit einer recht hohen Potenz.

Alleine schon die nötige Dosis am Chip steigt ja mit der zweiten dis dritten Potenz der geforderten Auflösung (niedrigere Wellenlänge, damit stärkeres Poissonrauschen und höhere Rauschanfälligkeit)

Und da sind dann die höheren Verluste bei den Optiken noch nicht enthalten. Mir scheint also 13.5 nm war ein guter Kompromiss aus Realisierbarkeit und niedriger Wellenlänge.

Evtl. wird die eBeam Litho doch nochmal interessant als letzte Ausbaustufe. Dort ist ja schon immer das Problem "nur" dass sie relativ langsam ist.

Gut dass du auch den Resist ansprichst. Ich stelle mir das unter 10 nm auch extrem schwierig vor weil die Sekundärelektronen ja jede noch so präzise Belichtung ausschmieren, da würde die EBL auch nicht weiterhelfen.

Also insgesamt sehr ich keine plausible Zukunft für unter 10 nm trace pitch. Man kann transistoren sicher noch kleiner machen, aber die Integrationsdichte wird dann wohl nicht mehr mithalten.

[Skysnake]

Transistoren kleiner 10nm machen nur bedingt Sinn. Klar kann man noch EINEN Transistor bauen, aber die Varianz nimmt stark zu was große Schaltungen quasi unmöglich macht. Darauf wurde in dem ausführlichen Beitrag ja schon eingegangen ;) zudem verlieren sehr kurze Transistoren aber auch immer mehr ihre Eigenschaft als Transistor. Klar nen Transistor muss nur ne Verstärkung größer eins haben und bei THz Schaltungen macht man teils ja sogar mit leicht kleiner 1 nützliche Dinge, aber das ist alles völlig ungeeignet für das über das wir hier im Allgemeinen reden.

Ein Vorteil von EUV ist halt die kleinere Varianz der Schaltungen.

Wenn man sich die Entwicklung von EUV anschaut, sehe ich als Nachfolger eigentlich nur Elekteonenatrahllitographie als realistisch an. Spiegel usw braucht es dann auch nicht mehr.

Btw die EUV Spiegel haben wohl eh schon eine Genauigkeit von einer max zwei Atomlagen. Mehr geht nicht wirklich.

[ChaosTM]

@Orko - sehr interessant obwohl ich nur die Hälfte wirklich verstanden habe.
Es wird immer schwieriger und um Größenordnungen teurer. Das Gesetz vom abnehmenden Grenzertrag schlägt voll zu.
Wir stehen vor einer quasi unüberwindlichen Wand, aber das ist schon länger bekannt.
Der Pico Bereich bleibt uns für immer verschlossen. < 1 Atom geht einfach nicht, außer wir schaffen es irgendwie Rechner auf Quark Basis zu bauen, was aber nicht wirklich möglich erscheint.

Was sind die Alternativen für die Zukunft, neben schnelleren Materiellen (Graphene?) , optischen Rechnern oder völlig anderen Ansätzen wie Quantenrechnern?

[basix]

Danke @Orko für den wirklich langen und aufschlussreichen Post! :up::up: Was wart ihr da für eine Diskussionsgruppe?

Schlussbemerkung:
ASML hat sich für die zukünftigen EXE EUV Anlagen offensichtlich dazu entschieden, die Verringerung der Auflösung von 13nm auf 8nm durch eine Erhöhung der numerischen Apertur (Größe der Spiegel, der Optik, und der kompletten Maschine) zu verwirklichen, und nicht durch eine Verringerung der Wellenlänge. Dies scheint also der machbarere / einfacherere / billigere Weg zu sein. Damit kann gefolgert werden, dass eine entsprechende Verringerung der Wellenlänge aufwändiger ist, als den Aufwand der aktuell zur Erhöhung der numerischen Apertur betrieben wird. Dies erlaubt jedoch keine Schlussfolgerung für die Zukunft, also ob eine weitere Erhöhung der numerischen Apertur oder eine Reduzierung der Wellenlänge oder andere Maßnahmen oder eine Kombination der geeignete Ansatzpunkt ist.

Das war genau auch mein Gedankengang. Mit einer höheren numerischen Apertur kann man die Auflösung erhöhen. Nachteil ist die Verringerung des Reticle Limits. Diesen Nachteil sehe ich aufgrund von Chiplets aber immer mehr schwinden. Es kann gut sein, dass wir hier in Zukunft noch weitere Schritte in diese Richtung sehen werden. Mit 8nm sind wir noch etwas von deinen genannten 1nm weg. Der nächste Schritt könnte allenfalls 4-5nm Auflösung umfassen. Viel tiefer wird man hier aber vermutlich nicht gehen.

Smartphone SoCs, APUs sowie CPU Chiplets sind typischerweise <200mm2. Bei GPUs geht es auch in diese Richtung (Ponte Vecchio, Meteor Lake) ist aber noch nicht ganz dort angelangt. Dort dauert es noch etwas, wird aber zwangsläufig sowieso kommen (High-NA EUV lässt nur noch ~400mm2 Chips zu).

4-5nm Auflösung sind vermutlich genug. Ab hier macht es dann mehr Sinn in Richtung Transistor-Typen (GAA, VTFET) oder in Richtung 3D-Stacked Transistoren zu forschen. Daneben noch Innovationen am Metal-Stack und Interconnects. Dinge, um den Verbrauch zu reduzieren und die Density zu erhöhen. Ganz ohne höhere Auflösungen der Belichter.

Desweiteren gäbe es noch so Dinge wie erhöhter Wafer-Throughput (WPH) der Belichter, Reduzierung der Prozesschritte oder gar 450mm Wafer. Alles mit Potential, die Kosten pro mm2 zu reduzieren. Schlussendlich muss alles halt bezahlbar bleiben.

[smalM]

Was sind die Alternativen für die Zukunft?
Stapeln was das Zeug hält.

[ChaosTM]

Das kann man halt auch nur so lange spielen, bis die Kühlung unmöglich wird.
Etwas Zeit haben wir ja noch und im Bereich Software Optimierung ist auch noch enorm viel Raum für Optimierungen.
Wer hätte bis vor kurzem Renderszenen mit fast grenzenlosem Polygon-Count (Nanite) für möglich gehalten ?

Gerade erst entdeckt.:
Intel "Tick Tock" Alive Again, Company Announces New Intel 18A Node (1.8 nm Class) (https://www.techpowerup.com/292126/intel-tick-tock-alive-again-company-announces-new-intel-18a-node-1-8-nm-class)

2024 -- Kling fast zu schön um..

[Platos]

Naja "Tick Tock" hat doch keine Bedeutung, wenn die Prozesse an sich von allen (TSMC, Samsun, Intel) beliebig benannt werden. Man nennt sie einfach so, dass man die Schritte in einem Tick-Tock hinkriegt, mehr nicht. So wie eben alle anderen es schon lange tun. Aber einen Fortschritt sehe ich da nicht.

[Orko]

.... zudem verlieren sehr kurze Transistoren aber auch immer mehr ihre Eigenschaft als Transistor. Klar nen Transistor muss nur ne Verstärkung größer eins haben und bei THz Schaltungen macht man teils ja sogar mit leicht kleiner 1 nützliche Dinge, aber das ist alles völlig ungeeignet für das über das wir hier im Allgemeinen reden ...

Äh, kurz nachgefragt:
Ich habe das Wort "Verstärkung" bisher immer mit Bipolar-Transistoren (BJTs) assoziiert
(Strom Collector -> Emitter ist ein Vielfaches des Stroms Basis -> Emitter, beschrieben durch den Parameter Beta) aber nicht mit Feldeffekt-Transistoren (FETs). Liege ich da falsch?

Das Problem bei (zu) kurzen Feldeffekt-Transistoren ist, dass Ladungsträger im off-Zustand tunneln, also Leckströme erzeugen.

Verwenden aktuelle CPU bzw GPU Chips eigentlich noch irgendwo Bipolar-Transistoren, z.B. in den analogen Schaltungsblöcken / PHYs, oder sind das alles ausschließlich Feldeffekt-Transistoren? Logik und SRAM sind ja schon etwas länger Feldeffekt-Transistoren only.

[Orko]

Was wart ihr da für eine Diskussionsgruppe?

Sorry, eine Antwort ist mir nicht möglich.

Ich wollte damit eigentlich nur ausdrücken dass Anerkennung und positive Kritik für diesen Post nicht mir allein zustehen. Fairness und so. Irgend welche Fehler gehen natürlich ausschließlich auf meine Kappe, und auch alle negative Kritik :-)
Und nachdem Posts üblicherweise die Meinung / Erfahrung / ... einer Einzelperson darstellen, weise ich halt immer explizit darauf hin wenn es sich bei einem meiner Posts mal anders verhält.

[Orko]

Tobalt: "Gut dass du auch den Resist ansprichst. Ich stelle mir das unter 10 nm auch extrem schwierig vor weil die Sekundärelektronen ja jede noch so präzise Belichtung ausschmieren, da würde die EBL auch nicht weiterhelfen."

Guter Punkt den ich so nicht direkt auf dem Schirm hatte. Gilt wohl analog auch für Photonen.
Ein Photolack muss ja transparent sein (ausser er ist monomolekular) und damit erreichen Photonen den Wafer und können von diesem zurück in den Fotolack reflektiert werden. Da hab ich mich dann kurz gefragt, warum das bei high-NA EUV mit den grossen Einstrahlwinkeln überhaupt funktioniert. Aber klar: Der Wafer wird bei 13.5nm wohl alles an Photonen absorbieren was durch den Photolack durch kommt.

Skysnake: "Wenn man sich die Entwicklung von EUV anschaut, sehe ich als Nachfolger eigentlich nur Elekteonenatrahllitographie als realistisch an. Spiegel usw braucht es dann auch nicht mehr."

Sehe ich auch so. Wenn nach EUV noch ein Litho Prozess kommt, dann höchst-wahrscheinlich E-Beam-Litho.

Ich kann mir massiv parallele E-Beam Anlagen zur Strukturierung von Layern mit hohem Aspektverhältnis vorstellen, z.B. die inneren Durchkontaktierungslayer wären gut geeignet.
Diese E-Beam Anlagen müssten wegen mir nicht auf das Ende von EUV warten, und könnten parallel eingesetzt werden.

basix: "Der nächste Schritt könnte allenfalls 4-5nm Auflösung umfassen. Viel tiefer wird man hier aber vermutlich nicht gehen."

Ich bin mir da nicht sicher. Mit Vakuum in der EUV Anlage fällt der Brechungsindex als Stellschraube zur Erhöhung der numerischen Apertur aus, also der "Trick" der bei Einführung der DUV-Immersions-Lithographie angewandt wurde. Für NA=0.33 ist die Halbwinkelöffnung eines Strahlkegels mit 19.2° relativ überschaubar. Für NA=0.55 sind es schon 33.3°. Für ein reales Spiegeloptik-System mit ~11 Spiegeln schätze ich ist etwa bei spätestens 60° Schluß, das wäre eine NA von 0.866 und bei gleichbleibender Wellenlänge von 13.5nm damit eine Auflösung von 5.08nm. Es kommt also wohl darauf an, wie schwierig das mit einer Wellenlänge < 13.5nm wirklich wird.

Wenn sehr schwierig, dann schätze ich kommt Auflösung 6.0 ... 5.5nm bei NA= 0.73 ... 0.80 und Wellenlänge 13.5nm, und das wars dann leider auch schon.

Wenn machbar dann tippe ich mal ins Blaue kommt (wie von dir geschrieben) die Auflösung 4...5nm bei NA~0.33 und Wellenlänge 4...5nm. Die Spiegel werden wieder kleiner weil die Toleranzenanforderungen dann noch abartiger werden. Wenn schon ein Wellenlängensprung, dann so dass es sich lohnt. Design der Anlagen an die NXE Anlagen angelehnt, das spart eine Neuentwicklung und existierende Anlagen könnten um- bzw aufgerüstet werden (Austausch der Plasma-Strahlenquelle incl Pumplaser und des Optik-Systems).

Danach könnte man dann schauen, ob man bei 4...5nm Wellenlänge auch die grösseren NA=0.55 Spiegel hinbekommt (~ 5 Jahre Entwicklungszeit-Horizont), und falls ja dann die EXE Anlagen entsprechend auf die Auflösung 2.5 ... 3nm umrüsten.

[Tobalt]

Äh, kurz nachgefragt:
Ich habe das Wort "Verstärkung" bisher immer mit Bipolar-Transistoren (BJTs) assoziiert
(Strom Collector -> Emitter ist ein Vielfaches des Stroms Basis -> Emitter, beschrieben durch den Parameter Beta) aber nicht mit Feldeffekt-Transistoren (FETs). Liege ich da falsch?


Evtl wird es einfacher wenn du Eingangs- und Ausgangimpedanz des Gatters betrachtest. Ein ideales CMOS-gate hat zB. eine unendlich hohe Eingangsimpedanz und eine sehr geringe Ausgangsimpedanz, also eine sehr hohe Stromverstärkung. Ein Ausgang kann theoretisch sehr viele Eingänge treiben (Fanout). Man kann den Fanout-Faktor hier als Verstärkung betrachten.

Wenn aber durch Miniaturisierung die Eingangsimpedanz immerweiter fällt (mehr Leakage, mehr Kapazität) und die Ausgangsimpedanz immer weiter steigt (kleiner Kanal-Querschnitt, höherer Widerstand), kommt man irgendwann an den Punkt wo der Fanout 1 wird.

Zusätzlich ist Fanout frequenzabhängig, weil die Eingänge auch kapazitiv und die Verdrahtung induktiv ist. Fanout fällt also bei hohen Frequenzen ab, und wird bei einer bestimmten Frequenz eh 1. Mehr dazu steht unter mir.

[Skysnake]

Äh, kurz nachgefragt:
Ich habe das Wort "Verstärkung" bisher immer mit Bipolar-Transistoren (BJTs) assoziiert
(Strom Collector -> Emitter ist ein Vielfaches des Stroms Basis -> Emitter, beschrieben durch den Parameter Beta) aber nicht mit Feldeffekt-Transistoren (FETs). Liege ich da falsch?

Ist da im Prinzip nicht anders. Man hat den Begriff der Unity gain Frequency. Also die Frequenz bei der man am Ausgang noch die gleiche Last treiben kann wie die Schaltung selbst darstellt.

https://www.analog.com/en/education/education-library/faqs/faq_unity_gain_bandwidth.html

Klar ist jetzt für nen Verstärker, also z.b. nen Inverter, was ja in CMOS nen NMOS + POMOS sein kann. Aber das Prinzip sollte klar sein. Ist halt eine Kleinsignalgröße. Man wählt also einen Betriebspunkt und schaut sich dann an bei welcher Frequenz der Swing laut Kleinsignalmodell kleiner eins wird.

Man schaut also am Ende auch, wie viel Strom auf das Gate geht und wie viel Strom man durch source/Drain geschoben bekommt. Für den einzelnen Transistor bekommt man da seit 28nm durchaus 100GHz als Ergebnis. Die FinFets sind da nochmals besser. Da aber inzwischen die Interconnects mehr Kapazität und Widerstand haben als die Gates, endet man dann real eher bei so was wie 10-50GHz. Sprich man bekommt noch irgendwie "Rechteck"signale von 10GHz durch, aber das war es dann auch. Deswegen nutzt man ja inzwischen auch kein NoReturnToZero mehr sondern PAM4 usw.


Das Problem bei (zu) kurzen Feldeffekt-Transistoren ist, dass Ladungsträger im off-Zustand tunneln, also Leckströme erzeugen.

Ja das ist ein Problem. Ein anderes ist, das CMOS beim Schaltvorgang kurzzeitig durchschaltet also sowohl NMOS als auch PMOS offen sind. Das wird für hohe Frequenzen signifikant. Zusammen mit den hohe Ladungen die man für das vollständige (Ent-)Laden bewegen muss wird dann irgendwann CMOS ineffizient und man nimmt z.b. CML Logik. Die Umsetzer von CML auf CMOS level sindfann aber auch nicht ohne...

Ich habe mal so was für 10 GHz gebaut.

[Quote
Verwenden aktuelle CPU bzw GPU Chips eigentlich noch irgendwo Bipolar-Transistoren, z.B. in den analogen Schaltungsblöcken / PHYs, oder sind das alles ausschließlich Feldeffekt-Transistoren? Logik und SRAM sind ja schon etwas länger Feldeffekt-Transistoren only.[/QUOTE]
In aktuellen XPUs hast du meines Wissens nach keine Bipolar Transistoren mehr drin, da die Charakterisierung und Entwicklung der entsprechenden Prozesse zu lange dauert. BiCMOS ist aber an sich schon was cooles, was man als Schaltungsdesigner gerne mit nimmt wenn man Zeit hat das zu machen. BiCMOS braucht aber dann auch wieder extra Fertigungsschritte etc ist also teurer. Wird also nur sehr wenig eingesetzt.

Ich würde nicht die Hand für ins Feuer legen, das Intel das nicht macht, aber ich halte es für unwahrscheinlich. Insbesondere mit FinFETs hat man so viel drive das man eh schauen muss das man das Zeug irgendwie mit Strom versorgt bekommt ohne das einem alles verbrennt...

[Orko]

@Tobalt
@Skysnake
Vielen Dank für die Erklärungen!

[dildo4u]

Stromschwankungen in TSMC Fabriken.

https://www.reuters.com/world/asia-pacific/tsmc-says-checking-impact-taiwan-power-outages-2022-03-03/

Ich vermute mal die haben dort massive Generatoren um das abzufedern oder bringt das nix da zu langsam zum überbrücken?

[Zossel]

Ich vermute mal die haben dort massive Generatoren um das abzufedern oder bringt das nix da zu langsam zum überbrücken?

Taiwan hat kleines Stromnetz mit wenigen großen Kraftwerken, eine derartige Topologie ist anfällig für Wischer, und TSMC hat sich sicherlich schon auf diese Probleme eingestellt.

[ChaosTM]

Für wirklich konstante Stromversorgung setzten High End Hifi Geräte oft auf Akku-Netzteile.
Ich nehme an das wird TSMC auch so ähnlich machen.

[Zossel]

Für wirklich konstante Stromversorgung setzten High End Hifi Geräte oft auf Akku-Netzteile.

Hifi-Voodoo ist kein Maßstab für auch nur irgentwas.

[ChaosTM]

Eine wirklich konstante Stromversorgung kann sicher nicht schaden, aber der Voodoo Einwand ist schon valide. Wollte ich fast noch hinzufügen. ;)

[Zossel]

Eine wirklich konstante Stromversorgung kann sicher nicht schaden, aber der Voodoo Einwand ist schon valide. Wollte ich fast noch hinzufügen. ;)

Akkus sind auch alles andere konstant bzgl. Spannung.

[Platos]

Da gehts eher um aufrechterhaltung der Spannung und vor allem auch Spannungsspitzen. Akkus sind Spannungsglätter. Dass die Spannung mit der Zeit sinkt, ist da nicht ao wichtig. Abgesehen davon nutzt man bei so riesenanlagen sicherlich keine "normale" Li-Ion Akkus.

[Zossel]

Da gehts eher um aufrechterhaltung der Spannung und vor allem auch Spannungsspitzen. Akkus sind Spannungsglätter. Dass die Spannung mit der Zeit sinkt, ist da nicht ao wichtig. Abgesehen davon nutzt man bei so riesenanlagen sicherlich keine "normale" Li-Ion Akkus.

Gängig sind da Schwungräder und Bleiakkus bis der Diesel synchron ist.
In dem Bereich wird man auch eher konservativ bzgl. neuer Technologien sein.

[ChaosTM]

https://www.edelstrom.de/loesungen/akkukits-longlife-und-batteriemanagement/

Welche USV Anlagen-Batterie?

Zunächst müssen Sie entscheiden, welchen Art von Akku die USV nutzen soll. Mit dem Blei/Gel-Akku, dem Reinbleiakku und dem Lithium Ionen Akku stehen Ihnen drei verschiedene Technologien zur Verfügung.

Der Blei/Gel-Akku ist noch immer die Standardvariante, weil er durch niedrige Anschaffungskosten überzeugt.

Inzwischen ist aber der Lithium Ionen Akku für USV Anlagen ebenfalls eine ernstzunehmende Alternative. Technisch überzeugt der Lithium Ionen Akku aus verschiedenen Gründen.

Seine Lebensdauer ist höher als die des Bleiakkus und er benötigt aufgrund der höheren Energiedichte weniger Platz. Allerdings sind die Anschaffungskosten höher. Nicht zuletzt aufgrund der der raschen Verbreitung von Photovoltaik Anlagen sind die Preise der Lithium Ionen Akkus in den letzten Jahren jedoch stark gesunken. Sie sind noch immer teurer als Blei/Gel-Akkus, weisen aber aufgrund der höheren Lebensdauer kaum noch höhere Kosten während des gesamten Lebenszyklus auf.

Der Reinbleiakku weist eine interessante Besonderheit auf: Er erlaubt bei vergleichbarer Kapazität höhere Anlaufströme. Daher kann er in speziellen Fällen eine interessante Alternative für Ihre Unterbrechungsfreie Stromversorgung sein.

Das ändert sich auch schön langsam. Bei uns in der EDV im zweitgrößten Spital Europas sind auch noch vorwiegend Bleiakkus im Einsatz.
CATL baut ihre Auto Akku Produktion sukzessive von Blei auf Natrium basierende Akkus um über die nächsten Jahre.
Die sind dann auch preislich unschlagbar.

Meine USV ist auch noch ein fetter Bleiziegel.

[Nightspider]

Wie viele Prozessschritte teilen sich N7 und N6 eigentlich?

Wurden für N6 jetzt nur am Anfang der Kette ein paar Belichtungsmaschinen ausgetauscht?

TSMC gab ja an das sich die Cycle Time reduziert durch EUV Belichtung und Prozessschritte wegfallen.
Kann jemand grob schätzen wie viele das sind? Fällt 30% der Arbeit weg? Oder sinds eventuell nur 10-20%?

Wäre interessant zu wissen wenn jetzt AMD einige Produkte von N7 auf N5 wechselt (Renoir -> Rembrandt) und ob AMD dadurch merklich mehr Chips herausbekommt.

[smalM]

Angaben von IC Insights
N6: 5 Mask Layer EUV und <63 insgesamt
N7: 78 Mask Layer
Höchstwahrscheinlich sind die Angaben ausschließlich für die HD-Prozeßvarianten gedacht – habe ich mir aber nicht notiert.
Bei HP-Varianten könnte jeweils der Metal-Stack umfangreicher ausfallen, da relativiert sich der Unterschied dann etwas.
Zum Vergleich N5: 14 EUV Mask Layer und 59 insgesamt.

[Nightspider]

Das wären knapp 20% weniger Schritte.

Meinst du das man dann stumpf schätzen könnte das sich der Output auch grob um 20% erhöht?

Wobei Rembrandt auch knapp 30% mehr Die Area einnimmt. Das hebt sich also schon mal auf.

Wäre jetzt nur die Frage ob auch mehr Output entsteht weil eine andere Linie genutzt wird bzw. teilweise andere Belichtungsmaschinen. Hab keine Ahnung ob sich dann die N7 Fertigung in N7 und N6 aufzweigt und ob dadurch noch mehr Wafer gleichzeitig bearbeitet werden können oder ob dann im anderen Teil der Fertigungsstraße ein Flaschenhals vorhanden ist.

[basix]

EUV hat soweit ich weiss geringeren WPH output pro Belichter.

[smalM]

@Orko hatte neulich Zahlen genannt (https://www.forum-3dcenter.org/vbulletin/showthread.php?p=12934420#post12934420).

[Zossel]

Intel wird in Magdeburg eine Fab hochziehen: https://www.computerbase.de/2022-03/chip-fertigung-in-europa-intels-neue-fabrik-kommt-nach-magdeburg/

[bbott]

Intel wird in Magdeburg eine Fab hochziehen: https://www.computerbase.de/2022-03/chip-fertigung-in-europa-intels-neue-fabrik-kommt-nach-magdeburg/

Sehr gut für Magdeburg, aber ich befürchte es wird wohl auch Wasser Probleme geben, wie bei Tesla In Brandenburg?!

[Platos]

Wäre interessant zu wissen. Ich kann mir gut vorstellen, dass das unmengen an Wasser braucht. Aber wie viel braucht so ne Fab eig. bzw. braucht so ne Fab für bestimmte Prozesse überhaupt viel Wasser? Wird doch hauptsächlich geäzt usw. Oder vlt. zur Reinigung? Wobei da nimmt man doch andere Lösungsmittel?

Hat da jemand ne Ahnung, in welchen Prozessen Wasser gebraucht wird?

[amdfanuwe]

Wasser ist auch ein Lösungsmittel. Kommt halt darauf an, was man auflösen will.
Säuren und Laugen braucht man in einer bestimmten Konzentration/Verdünnung mit Wasser.
Stoppen der Ätzung durch ordentliches abspülen der Säuren.
Lösungsmittelreste müssen vor dem nächsten Prozessgang auch abgespült werden, viele Lösungsmittel lösen sich in Wasser oder einer Wasserbasierten Spüllösung.
Da kommt schon was zusammen.

Das ganze dann mit hochreinem Wasser, sollen ja keine Kalkflecken oder sonstige Salze auf dem Wafer zurückbleiben.

[Platos]

Deswegen sage ich ja anderes Lösungsmittel. Aber die Dinger sind ja eig. ganz klein... Braucht das soo viel Wasser ? Wird ja nicht in ein See getunkt. Zahlen währen da schon interessant. Ich kann mir aber gut vorstellen, dass es nicht in der Grössenordnung wie bei E-Autos ist.

[Zossel]

Sehr gut für Magdeburg, aber ich befürchte es wird wohl auch Wasser Probleme geben, wie bei Tesla In Brandenburg?!

Das Wasser aktuell: https://www.ufz.de/index.php?de=37937
Talsperren im Harz: https://www.harzwasserwerke.de/infoservice/aktuelle-talsperrendaten/

[Orko]

Thema Wasserverbrauch

Platos: Hat da jemand ne Ahnung, in welchen Prozessen Wasser gebraucht wird?
Platos: Wird ja nicht in ein See getunkt. Zahlen währen da schon interessant.


Wie amdfanuwe geschrieben hatte: Zur Reinigung der Waferoberfläche nach einem bzw vor dem jeweils nächsten Prozessschritt. Soweit ich weiss sind übliche Reinigungsmittel Methanol, Ethanol und destillierstes Wasser, welche auch gerne sequenziell in einer Reinigungskette eingesetzt werden. Z.B. Methanol -> Ethanol -> destilliertes Wasser. Methanol/Ethanol entfernen die meisten polaren und nicht-polaren Verunreinigungen, danach wird dann grosszügig mit destilliertem Wasser gespült. Ist vermutlich billiger und umweltfreundlicher als grosszügig direkt mit Methanol/Ethanol zu spülen.

Also sinnbildlich nicht in einen See tunken, da sich sonst im See die gelösten Rückstände ansammeln würden, sondern unter einen Wasserhahn halten.

Für Photolack Prozesse (Entwickeln, Ablösen) werden üblicherweise spezielle Chemikalien / Lösungsmittel eingesetzt und danach dann die Standardreinigungskette.

Die Waferoberfläche ist nun überschaubar gross. Aber "Wasserhahnspülung" x Waferanzahl in der Fab x Prozesschritte pro Wafer sollte schon einen gewissen Wasserverbrauch ergeben. Konkrete Zahlen hab ich leider auch keine.


Ansonsten wird bei der gängigen Wafervereinzelung per Sägen / Trennschleifen (Dicing, Trennen des Wafers in einzelne Chips) mit Wasser gespült. Der Prozess wird aber üblicherweise nicht der Wafer-Fab sondern der Packaging-Fab zugeordnet.


Ich weiss jedoch nicht, ob dieses Prozesswasser jeweils neu erzeugt und das Abwasser entsprechend gereinigt wird (Reduzierung von giftigen / verbotenen Chemikalien auf festgelegte Grenzwerte), oder ob es recycled wird.


Desweiteren wird Wasser zur Kühlung bzw Temperaturkontrolle von Maschinen eingesetzt.

( Unter Anderem bei epitaktischen Anlagen. Wafer für logische Schaltungen benötigen - im Gegensatz von z.B. Wafer für Optoelektronik, LEDs, Laser - aber wenig Epitaxie, und Wafer werden meist schon entsprechend zugekauft. )

Dabei entsteht üblicherweise nicht wenig Wasser mit einer hohen Temperatur, welches z.B. für Fernwärme geeignet wäre. Sondern viel Wasser mit einer geringfügig erhöhten Temperatur. Das Wasser wird dabei üblicherweise aus einem Fluss entnommen, und das etwas wärmere Wasser direkt in den Fluss zurückgeleitet. Kühlwasser hat ja (üblicherweise) keine Verunreinigungen und muss nicht gereinigt / geklärt / wiederaufbereitet werden.


Ansonsten der übliche Wasserverbrauch von grossen Fabrikkomplexen für Duschen, Waschbecken, Toiletten, Kantine, Botanik, Reinigung, etc. Viele Menschen verbrauchen halt viel Wasser.

[Tobalt]

Kühlwasser ist normalerweise gar nicht extern sondern im geschlossenen Kreislauf via Wärmetauscher. Die Radiatoren sind idR Luftgekühlt.

Ich kenne Wasset eigentlich nur in Form von DI Wasser als letzten Spülschritt zwischen der Prozessen. Das Wasser ist dann folglich kaum verschmutzt mit kleinsten Spuren von Alkoholen. Auch dies kann zT. im geschlossenen Kreislauf aufbereitet werden, da es ja eh durch den Entionisierer muss.

Mich würde also auch mal interessieren, warum die Wafer Fabs viel Wasser "verbrauchen" und in Welcher Form dieser Verbrauch anfällt.

[smalM]

Google hat neuere Fotos eingespielt: TSMC Fab 18 (https://www.google.com/maps/place/23°07'05.0%22N+120°15'45.0%22E/@23.118056,120.2625,1220m/data=!3m1!1e3!4m5!3m4!1s0x0:0x3ad6f31fa1445d4f!8m2!3d23.118056!4d120.2625?hl=de)

Ich hätte nicht gedacht, daß sie mit Phase 5 schon so kurz vor der Fertigstellung sind; selbst die Klimaanlage läuft ja schon. Und auch Phase 6 ist bereits sehr weit fortgeschritten.

Interessant auch, daß die Investitionsruine im Nordosten der Fab 18 nicht gänzlich abgerissen wurde, sondern es so aussieht, als würde nun stattdessen eine Fassade drangebaut. Das dürfte wohl bedeuten, daß zukünftig an der Stelle neben Phase 7 keine Phase 9 mehr entstehen wird.

[Skysnake]

Schon ne riesige Anlage.

[Nightspider]

Google hat neuere Fotos eingespielt: TSMC Fab 18 (https://www.google.com/maps/place/23°07'05.0%22N+120°15'45.0%22E/@23.118056,120.2625,1220m/data=!3m1!1e3!4m5!3m4!1s0x0:0x3ad6f31fa1445d4f!8m2!3d23.118056!4d120.2625?hl=de)

Ich hätte nicht gedacht, daß sie mit Phase 5 schon so kurz vor der Fertigstellung sind; selbst die Klimaanlage läuft ja schon. Und auch Phase 6 ist bereits sehr weit fortgeschritten.

Interessant auch, daß die Investitionsruine im Nordosten der Fab 18 nicht gänzlich abgerissen wurde, sondern es so aussieht, als würde nun stattdessen eine Fassade drangebaut. Das dürfte wohl bedeuten, daß zukünftig an der Stelle neben Phase 7 keine Phase 9 mehr entstehen wird.

Die Frage ist aber wie weit die Fertigstellung innen drin ist oder?

Diese millardenschweren Maschinen in enormer Stückzahl müssen ja auch erstmal aufgebaut und zum richtigen Laufen gebracht werden.

[smalM]

Da Apple den A16 wohl in N4 fertigen läßt, hat TSMC viel weniger Druck beim Start von N3 gleich in großen Stückzahlen produzieren zu müssen, als es bei der Einführung der vorherigen Node-Generationen der Fall gewesen ist.
Und ich weiß ja nicht, wie Du Dir das so vorstellst, aber hier baut nicht die öffentliche Hand ohne jede Erfahrung einen Großflughafen, sondern der beste Chipproduzent der Welt neue Fertigungsstätten, so wie er es in den letzten Jahren am laufenden Band gemacht hat....

[Nightspider]

Ist mir schon klar.

Du hast ja aber nur Google Earth Pics verlinkt wo man nur das Äußere sieht.

[smalM]

TSMC Umsatz im 1. Quartal: 491,08 Mrd. NT$ (16,97 17,57 Mrd. US$), +35,5% gegenüber dem Vorjahresquartal.

[Zossel]

TSMC Umsatz im 1. Quartal: 491,08 Mrd. NT$ 16,97 Mrd. US$), +35,5% gegenüber dem Vorjahresquartal.

Und was wurde davon mehr produziert?

[Nightspider]

Meinst du was davon nicht auf die Preiserhöhung zurückzuführen ist?

[Zossel]

Meinst du was davon nicht auf die Preiserhöhung zurückzuführen ist?

Ja.

[smalM]

3778k Wafer abgesetzt gegenüber 3359k im Vorjahresquartal (in 300mm-Äquivalenten).

[Nightspider]

Entspricht 12,4% mehr Wafer.

Sehr gute Werte und Prognose für die nächsten Quartale.

https://www.computerbase.de/2022-04/tsmc-quartalszahlen-die-gelddruckmaschine-kennt-vorerst-keine-grenzen/

[Zossel]

Zuletzt verschärfte der Ukrainekrieg den anhaltenden Chipmangel. Die Ukraine ist ein wichtiger Exporteur des für die Produktion benötigten Gases Neon. Dadurch gewann China als Exporteur des Edelgases an Bedeutung. Der Preis für Neon aus chinesischer Produktion stieg zwischen Dezember 2021 und März 2022 auf das Vierfache.
https://www.golem.de/news/halbleiterproduktion-umsaetze-der-chiphersteller-um-26-prozent-gestiegen-2204-164650.html

[ryan]

TSMC's N2 schedule is on track to enter high-volume manufacturing in late 2025. (https://www.tomshardware.com/news/tsmc-2nm-chips-to-be-available-in-2026)

C.C. Wei, chief executive of TSMC, this week formally confirmed that the company's N2 node will, as expected, rely on gate-all-around (GAA) transistors (though he did not elaborate on details or reveal the marketing name of the architecture). The fabrication process will continue to rely on existing extreme ultraviolet (EUV) lithography, with a 0.33 numerical aperture.

The technology is expected to be ready for risk production sometime at the end of 2024 and for high-volume manufacturing (HVM) toward the end of 2025. This means that TSMC's customers should receive their first N2-based chips in 2026.


Die GAA Planung von TSMC ist spät dran, Intels GAA 20A "RibbonFET" ist für 1H 2024 beim Produktionsstart geplant (und 18A für 2H 2024).

[Platos]

Die Frage ist dann, wie gut der Prozess ist und ob Intel da schon relevante Kunden als Auftragsfertiger hat (AMD, Intel, Samsung, Apple usw.). Und auch, ob sie damit mit der eigenen Architektur (CPU) überhaupt was reissen können. Die CPU Architektur bei Alderlake hat mit 10nm aka Intel7 auch nicht gerade viel gerissen. Nur sind die CPUs so hart getaktet, dass man eig. gar nicht sagen kann, ob der Fertigunsprozess schlecht ist. Vlt. ist einfach die Architektur so am abstinken gegen AMDs.

Ich hoffe ja, das wird was, vor allem als Auftragsfertiger. Samsung hat ja nach Gerüchteküche nvidia komplett verloren. Vlt. nur eine Frage der Zeit, bis sie komplett abgehängt werden.

[Linmoum]

Intel hat erstmal in der Realität zu liefern, vorher braucht man über deren angedachten Zeitplan gar nicht erst diskutieren.

[ryan]

Intel hat erstmal in der Realität zu liefern, vorher braucht man über deren angedachten Zeitplan gar nicht erst diskutieren.


TSMC hat auch erstmal in der Realität zu liefern. TSMC kann sich nicht auf seinen Lorbeeren ausruhen, GAA mischt die Karten neu und anscheinend hat TSMC Probleme, wenn sie jetzt schon von Ende 2025 ausgehen, was ja immer der Optimalfall ist.

Auf dem hohen Ross stand Intel auch schon, bis sie dann bekanntlich die EUV Generation verschlafen haben.

Ach und TSMC 3nm scheint auch schon kritisch zu werden ohne GAA. Die Luft wird dünner.


A report citing semiconductor industry sources indicates that TSMC reportedly has difficulty with its 3nm process yields. Taiwan's DigiTimes says that if the 3nm yield problem continues, many customers might extend their use of the 5nm process node.

The source report's critical rumor is pinned upon TSMC, finding it very difficult to achieve satisfactory yields with its 3nm FinFET processes. It explains that TSMC has "continuously revised" its 3nm offerings

https://www.tomshardware.com/news/tsmc-3nm-yield-problems-may-derail-amds-cpu-plans

[ChaosTM]

Würde mich nicht wundern

Wir bewegen uns schon hart am Rande des machbaren. 3nm sind nur mehr ein paar Atom-Lagen breit..

[aceCrasher]

Würde mich nicht wundern

Wir bewegen uns schon hart am Rande des machbaren. 3nm sind nur mehr ein paar Atom-Lagen breit..

Der Name "3nm" ist heutzutage nicht mehr mit der Größe einzelner Strukturen in den Chips verbunden. Du wirst keine so kleine Struktur in einem dieser Chips finden.

[ChaosTM]

schon klar, aber nähern uns immer mehr dieser grausamen Mauer, die nicht über/unterschritten werden kann ..
Das wollte ich damit sagen

[Nightspider]

TSMC hat auch erstmal in der Realität zu liefern. TSMC kann sich nicht auf seinen Lorbeeren ausruhen, GAA mischt die Karten neu und anscheinend hat TSMC Probleme, wenn sie jetzt schon von Ende 2025 ausgehen, was ja immer der Optimalfall ist.

Auf dem hohen Ross stand Intel auch schon, bis sie dann bekanntlich die EUV Generation verschlafen haben.

Von FinFET hieß es auch mal es würde die Karten neu mischen aber was Ivy Bridge konnte, hat man ja gesehen.
Gefühlt war der FinFET Prozess sogar anfangs schlechter als der alte Prozess.

Bisher hat man nicht das Gefühl das TSMC sich ausruht. Die flüchten mit massiven Investitionen nach vorne. Dazu zig neue Prozessvariationen und kleinere Schritte um immer das Neueste bieten zu können.

Die werden sicherlich auch von Apple genug Druck bekommen die Fortschritte zu liefern, für die Apple so viel Geld vorab bezahlt.

[KarlKastor]

TSMC hat auch erstmal in der Realität zu liefern. TSMC kann sich nicht auf seinen Lorbeeren ausruhen, GAA mischt die Karten neu und anscheinend hat TSMC Probleme, wenn sie jetzt schon von Ende 2025 ausgehen, was ja immer der Optimalfall ist.
Sie haben von Anfang an später mit GAA geplant. Muss ja nicht schlecht sein. Wie es aussieht wenn man zu früh auf neue Technologien setzt hat Samsung mit EUV grandios gezeigt.


Auf dem hohen Ross stand Intel auch schon, bis sie dann bekanntlich die EUV Generation verschlafen haben.

Wieso verschlafen? War ja von Anfang an ohne geplant. Und bekanntermaßen hat TSMC einen 1a 7nm Prozess ohne EUV hinbekommen.


Ach und TSMC 3nm scheint auch schon kritisch zu werden ohne GAA. Die Luft wird dünner.
Und mit GAA wäre die Yield besser? Wo ist der Zusammenhang?

[AffenJack]

Auf dem hohen Ross stand Intel auch schon, bis sie dann bekanntlich die EUV Generation verschlafen haben.

Ach und TSMC 3nm scheint auch schon kritisch zu werden ohne GAA. Die Luft wird dünner.
https://www.tomshardware.com/news/tsmc-3nm-yield-problems-may-derail-amds-cpu-plans

Der Unterschied zu Intel ist, dass Tsmc schnell auf ihre Fehler reagiert. N3 soll schlecht laufen, daher kommt kurz danach N3E mit leicht reduzierter Dichte. Man hat sich wohl beim 3nm Shrink übernommen, dafür soll N3E gut laufen und kommt schnell nach, auch wenn die Density schlechter ist.

Bei 10nm hat Intel ewig rumgemacht, um das Ding zum Laufen zu bringen.

[basix]

Der Name "3nm" ist heutzutage nicht mehr mit der Größe einzelner Strukturen in den Chips verbunden. Du wirst keine so kleine Struktur in einem dieser Chips finden.

Jein ;) Isolationsschichten sind schon länger bereits einiges dünner als 3nm. Grössere Strukturen wie Metal-Metal oder Gate-Gate Pitch sind aber sicher deutlich grösser als das. Diese Strukturen haben früher die XX nm als Prozessbeschreibung bestimmt. Das hat bis ca. 90nm gestimmt. Seitdem nichtmehr.

Mit Single Patterning EUV liegt die Untergrenze bei ~25...30nm Auflösung (was die obigen Pitches betrifft). Die Breite von Intels FinFET Spitzen in 10nm liegt bei ~8nm.

[ceed]

schon klar, aber nähern uns immer mehr dieser grausamen Mauer, die nicht über/unterschritten werden kann ..
Das wollte ich damit sagen

Gibt ein Interview mit Jim Keller was nur ein paar Jahre alt ist, darin sagt er dass ein Transistor momentan ca.1000x1000x1000 Atome groß ist und du erst bei 10x10x10 Atomen Quanteneffekte spürst die dann stören. Das ist ein Faktor von einer Million ;

Will sagen: da geht noch einiges.

https://www.youtube.com/watch?v=Nb2tebYAaOA

Ab Minute 33 ungefähr. Aber das ganze Interview ist auch sehr sehenswert imho.

[Nightspider]

Ist zu erwarten das der aktuelle und anhaltende Shanghai Lockdown die Halbleiterbranche spürbar beeinflusst?
Beispielsweise das TSMC nicht genug Baumaterial oder Rohstoffe für die Produktion bekommt?

[ryan]

Der Unterschied zu Intel ist, dass Tsmc schnell auf ihre Fehler reagiert. N3 soll schlecht laufen, daher kommt kurz danach N3E mit leicht reduzierter Dichte. Man hat sich wohl beim 3nm Shrink übernommen, dafür soll N3E gut laufen und kommt schnell nach, auch wenn die Density schlechter ist.

Bei 10nm hat Intel ewig rumgemacht, um das Ding zum Laufen zu bringen.


Ohne EUV war der originale 10nm zu ambitioniert. Kurz danach N3E? Aus dem Transkript:

We also observed a high level of customer engagement at N3E, and volume production is scheduled for 1 year after N3.

Fakt ist, dass TSMC gut 3 Jahre auf 3nm angewiesen sein wird und erste Produkte auf Basis vom ersten GAA node wahrscheinlich erst 2026 in den Handel kommen. Derweil plant Intel mit 2 GAA nodes in 2024. Mehr Wettbewerb im foundry business ist immer gut, also ist das ein positives Zeichen.

[Platos]

Gibt ein Interview mit Jim Keller was nur ein paar Jahre alt ist, darin sagt er dass ein Transistor momentan ca.1000x1000x1000 Atome groß ist und du erst bei 10x10x10 Atomen Quanteneffekte spürst die dann stören. Das ist ein Faktor von einer Million ;

Will sagen: da geht noch einiges.

https://www.youtube.com/watch?v=Nb2tebYAaOA

Ab Minute 33 ungefähr. Aber das ganze Interview ist auch sehr sehenswert imho.

Das ist glaube ich sehr Allgemein und sehr grob gemeint. Direkt danach sagt er FinFet 120 Atome breit. Das ist dann eine ganz andere Zahl. Einzelne, kleinste längen/breiten sind da deutlich kleiner wie 1000 Atome. Hier mal ein paar Fotos mit Längenangabe (und das sind zum Teil schon alte Prozesse):

7nm TSMC https://en.wikichip.org/w/images/8/8a/mss-n7-a12.jpg
10nm Intelhttps://en.wikichip.org/w/images/7/7d/intel_10nm_fin.png
14nm Intel https://en.wikichip.org/w/images/1/1e/intel_14nm_gate.png

Ich gehe davon aus, er rechnet pro Atom ungefähr 0,1nm (Silizium hat ca. 0.11(1)nm laut Wiki). Also ist das laut ihm so um die 12nm rum bei den kleinsten Strukturen.

Auf den Bildern ist das aber nochmals etwas kleiner. Also 8nm kleinste Struktur bei Intel 14nm. Also kleinste Struktur ist nicht gleich Transistorgrösse. Wichtig ist doch eher die kleinste Struktur. Die muss ja schliesslich von der Form her stimmen und somit ist das quasi der kleinste Nenner. Wobei die kleinsten Strukturen sich z.T praktisch nicht verändern. Das muss man dabei auch sehen. https://en.wikichip.org/wiki/7_nm_lithography_process

Hier z.B mal die grössen anschauen. Wo also da geschraubt wird, ist irgendwie schwer einzuschätzen. Während dem die SRAM Zelle noch schrumpft, schrumpfen die anderen grössen bei TSMC 7nm kaum oder vergrössern sich gar.

[Zossel]

Hier z.B mal die grössen anschauen. Wo also da geschraubt wird, ist irgendwie schwer einzuschätzen. Während dem die SRAM Zelle noch schrumpft, schrumpfen die anderen grössen bei TSMC 7nm kaum oder vergrössern sich gar.

Das ganze Zeug braucht Platz für Verbindungen, Stromversorgung etc.

[Slipknot79]

10nm Intelhttps://en.wikichip.org/w/images/7/7d/intel_10nm_fin.png


Wieso erkennt man da noch keine Atome? Oo

[Platos]

Wieso erkennt man da noch keine Atome? Oo

Ich denke, sowohl die Auflösung des Bildes als auch die der Mikroskopaufnahme an sich ist dafür zu gering. Auch muss man sehen, dass die Atome da wahrscheinlich etwa einen Durchmesser von 0.1nm haben. Die 53nm sind also quasi salopp gesagt 530 Atome.

Bei solchen Aufnahmen gehts vermutlich mehr darum, zu sehen, ob da mit der Geometrie alles sauber ist und weniger darum, einzelne Atome zu sehen. Wobei da gewisse Layer schon sehr dünn aussehen.

Beim Apple-Foto hat man einen schöneren Balken. Wenn ich mal so ganz grob die Pixel des Balken von 20nm mit der Pixelmenge der weissen Schicht nehme (die um die Rosa-Schicht), dann müsste diese Schicht etwa 3.5nm dick sein. Das Foto ist aber verpixelt, also ist es schwer einzuschätzen, was da zur Linie gehört. Auf jeden Fall wären das dann noch 35 Atome. Das zu sehen ist schon alleine wegen der Pixelauflösung nicht möglich. Da wäre pro Pixel schon ca. 6x6 Atome drinn (weil die weisse Schicht ist etwa 6 Pixel breit).

Bei dem Bildern von Intel ist das schwieriger. Das von dir zitierte hat ungenaue angaben und kein Vergleichsbalken. Das andere hat eine zu geringe Pixelauflösung. Aber dürfte vom Prinizip her das selbe sein. Die Atome sind kleiner wie die Pixel im Bild. Aber man sieht ja in den Bildern an manchen stellen so ne Art "Textur". Vlt. bildet das ja (Verschwommen) die Atome ab? Oder aber die Auflösung der Mikroskopaufnahme ist schon zu niedrig und dann erscheint die Oberfläche so texturiert. Oder aber das sind einfach Artefakte, da vlt. die Auflösung der Mikroskopaufnahme zu gering ist.

Edit: Die 35 Atome stimmen sicher nicht genau. Aufgrund der miesen Auflösung des Bildes, wird das sicherlich Abweichung im 2-stelligen Bereich haben.

[TheAntitheist]

Wieso erkennt man da noch keine Atome? Oo
atome sind doch nur 0.2-0.5nm groß oder sowas, da sind wir noch extrem weit entfernt von

[ChaosTM]

atome sind doch nur 0.2-0.5nm groß oder sowas, da sind wir noch extrem weit entfernt von


Eine Strukturbreite von einem Atom würde nie funktionieren, weil da schon die bösen Quanten-tunneling Effekte einsetzten würden.

Unter 1nm wird extrem schwer bis unmöglich.

https://www.elektronikpraxis.vogel.de/diese-fuenf-trends-werden-die-halbleitertechnologie-praegen-a-972525/

[Platos]

Zumindest mit Silizium. Vielleicht ist man davor mit z.B Kohlenstoff soweit. Hier hat man einen Transistor mit einer einzigen Atombreite (C) hergestellt. Ist schon krass, was alles geht. Auch wenns nur einer im Labor ist.



https://www.golem.de/news/graphen-transistorgate-mit-einem-atom-breite-2203-163891.html

[ChaosTM]

Zumindest mit Silizium. Vielleicht ist man davor mit z.B Kohlenstoff soweit. Hier hat man einen Transistor mit einer einzigen Atombreite (C) hergestellt. Ist schon krass, was alles geht. Auch wenns nur einer im Labor ist.



https://www.golem.de/news/graphen-transistorgate-mit-einem-atom-breite-2203-163891.html


Faszinierend, ja. Mit Graphen könnte man Moors Law noch ein paar Jahre lang "strecken" bis Optoelektronik* "fertig" ist oder was ganz neues.


*angeblich bis zu 2 1 Petaherz möglich

https://www.scinexx.de/news/technik/bei-einem-petahertz-ist-schluss/

[Skysnake]

Vorsichtig, auch heutige CMOS Transistoren haben eine Unity gain frequency von >100GHz und es gibt sogar Schaltungen die mit THz laufen. Ok das ist kränker Scheiß aber trotzdem.

Und bei PHz oder auch schon THz bekommt man echt Schwierigkeiten mit Digitallogik weil man ja in einem Takt gar nicht mehr n die Daten etc kommt wegen endlicher Lichtgeschwindigkeit...

Also da bitte nicht zu viel von erwarten

[smalM]

Wieso erkennt man da noch keine Atome? Oo
Man kann keine Atome direkt abbilden, das ist physikalisch unmöglich.
Aber man kann Atome abtasten und das Ergebnis dieser Abtastung bildlich darstellen. Das Instument heißt Rastertunnelmikroskop (https://de.wikipedia.org/wiki/Rastertunnelmikroskop).

[Platos]

Man kann keine Atome direkt abbilden, das ist physikalisch unmöglich.
Aber man kann Atome abtasten und das Ergebnis dieser Abtastung bildlich darstellen. Das Instument heißt Rastertunnelmikroskop (https://de.wikipedia.org/wiki/Rastertunnelmikroskop).

Was soll dass denn sein, wenn nicht sehen? Jedes optisches Instrument liefert erstmal Daten und dann müssen diese Interpretiert werden. Auch das Auge, Kamera usw.

Edit: Oder anders gefragt: Was heisst "direkt" abbilden bei dir? Welches System kann denn etwas direkt abbilden? Deine Augen auf jeden Fall nicht. Die Kamera auch nicht.

[Slipknot79]

Man kann keine Atome direkt abbilden, das ist physikalisch unmöglich.


Wieso sehe ich dann was ihr schreibt? Oo

[Nightspider]

Weil deine Sehkraft nicht so gelitten hat wie deine Denkfähigkeit? :ugly:

Ist jetzt aber nur geraten. ;D

scnr :D

[Platos]

Weil deine Sehkraft nicht so gelitten hat wie deine Denkfähigkeit? :ugly:

Ist jetzt aber nur geraten. ;D

scnr :D

Dann erklärs ihm doch, wenn du so von Wissen gesegnet bist ;)

[Slipknot79]

Touché (y).

[Nightspider]

Dann erklärs ihm doch, wenn du so von Wissen gesegnet bist ;)

Da gibts dieses Internet, wo alles drin steht. :)

Auch wie ein LCD Bildschirm funktioniert. =)

Back to topic please.

[Platos]

Gute Ausrede ;) Kannst es ihm einfach nicht erklären, gibs doch zu. Weil mehr als ein dummer Spruch lag nicht drinn.

[Slipknot79]

Ziemliches Eigentor von ihm, ging wohl nach hinten los. (y)
Würde mich wundern wenn er Quantenphysiker wäre.

[Zossel]

Edit: Oder anders gefragt: Was heisst "direkt" abbilden bei dir? Welches System kann denn etwas direkt abbilden? Deine Augen auf jeden Fall nicht. Die Kamera auch nicht.

Und was ist sehen?

[Tobalt]

Die Miniaturisierung ist kein Weg zu mittelfristigen deutlichen Steigerungen der Rechenfähigkeit!

Also holt eure Erwartungen an Zaubermaterial XY wieder vom Baum. Da gibts vielleicht immermal ein paar Prozentpunkte für deutlich gestiegene Kosten.

Wenn man massiv gestiegene Rechenfähigkeit sucht, muss man sich von den digitalen Rechenmaschinen als Allheilmittel verabschieden. Dh. es werden immer mehr Funktionen als analoge Logik ausgeführt werden müssen. Die Digitallogik eignet sich aber sehr gut als Gerüst, da sie über große Distanzen und Umgebungsbedingungen robust gehalten werden kann.

Für analoge Funktionen muss man nicht unbedingt super klein bauen, sondern wichtig ist, wieviel Information in einem bestimmten Volumen verarbeiten kann und zu welchen Energiekosten. Hier werden in den nächsten Jahrzehnten vollkommen andersartige Effekte genutzt werden als jetzt..Und entscheidend wird sein, wie gut und wie billig sich das in Si CMOS integrieren lässt.

Und ich spreche nichtmal von Quantencomputern, sondern klassisches Analog Computing. Da wird es IMO zu einer Renaissance kommen, zuerst in HPC und KI.

Die Keime davin sehen wir IMO schon: Es werden low prec Einheiten in Inference Beschleunigern und GPU verbaut, dafür dann mehr Einheiten. Harte Algorithmen werden als Neural Net formuliert (oder manche Dinge sind überhaupt erst als NN gut lösbar), um sie dann mit low prec Dot Products zu rechnen.

Wenn man diesen Trend weiterdenkt, sehe ich dir nächste Evolution darin, dass man Inference Aufgaben ganz auf analogen Einheiten durchführt. Man kann fast alles als solche analoge Maschine nutzen, was einen graduellen Zustandsübergang hat. Magnetische Schichten, ferroelektrische Schichten, Metall-Isolator-Übergange. Das meiste Zeug ist aus der Forschung an nichtflüchtigem RAM gut untersucht und kann gut in Si CMOS eingebettet werden.

[Platos]

Und was ist sehen?

So vom Prinzip her kann ich das erklären, aber ist schon etwas weit hinten im Gedächtnis, also korrigiert mich, wo ich falsch liege. Also die Umwandlung der "Rohdaten" im Gehirn kann ich nicht erklären.

Photonen (im sichtbaren Spektrum) treffen auf ein Molekül in den Zäpfchen/Stäbchen (Rhodopsin irgendwas), dass dadurch seine Räumliche Anordnung verändert und dies löst dann ein Nervensignal aus simpel gesagt. Wobei dieses Molekül wenn ich es richtig in Erinnerung habe, eine "Erholzeit" braucht, um wieder zurück in die vorherige räumliche Anordnung zu wechseln und das Spiel erneut zu machen.

Also die Änderung der räumlichen Anordnung führt (vermutlich über einige Zwischenschritte) dann schlussendlich zum Auslösen eines Aktionapotentials (in den Nerven) und somit wird der Reiz weiter zum Gehirn geleitet. Genau weiss ich es nicht mehr, also Schritt für Schritt. Ist schon etwas alt im Gedächtnis. Aber oftmals "sitzt" ein Molekül z.B direkt an der Zellmembran und die Veränderung dessen räumlicher Anordnung verändert dann die räumliche Anordnung eines sog. Tunnelproteins (Tranportkanäle in die Zelle hinein). Verändern heisst im dem Sinne "öffnen", so dass Ionen einströmen können und dadurch dann ein Aktionspotential auslösen können (Nervensignale werden durch eine Kettenreaktion von ein- und ausströmenenden Ionen ausgelöst simpel gesagt). Was für ein Tunnelprotein, weiss ich gerade nicht. Es wird eines sein, dass nur die "richtigen" Ionen rein lässt.

Aber wie gesagt, so Schritt für Schritt mit genauen Moleküländerungen etc. müsste ich es googlen. Im Gehirn selber weiss ich es nicht. Da wird es interpretiert irgendwie. Ich vermute, das ist auch nicht bekannt. (Also vlt. welches Gehirnareal aktiv wird, aber mehr dann vermutlich nicht). Der Weg zum Gehirn weiss ich auch nicht:D Also genau. Aber das ist vermutlich auch nicht so relevant.

Wäre auf jeden Fall Zeit für mich, das wieder mal aufzufrischen.

Aber vom Prinzip her: Molekül in den Stäbchen Zäpchen verändert ihre räumliche Anordnung - Öffnen von Tunnelproteinen - Einströmen von (den "richtigen) Ionen - Auslösen eines Aktionspotentials - Weiterleitung Richtung Gehirn.

Das bezieht sich natürlich auf solche Augen wie beim Menschen. Und man bedenke, dass das nur ein einziges Zäpchen/Stäbchen war und dass das "Signal" eine unterschiedliche Intensität haben kann.

Aber was ich ja damit sagen wollte im anderen Kommentar: Direktes Abbilden gibt es nie. Der "Empfänger" der Information muss immer aufwändig empfangen und dann interpretieren. Beim Elektronenmikroskop ist es natürlich kompliziert und eben mit Elektronen und nicht mit Elektromagnetischer Strahlung.

[Zossel]

So vom Prinzip her kann ich das erklären, aber ist schon etwas weit hinten im Gedächtnis, also korrigiert mich, wo ich falsch liege. Also die Umwandlung der "Rohdaten" im Gehirn kann ich nicht erklären.

Photonen (im sichtbaren Spektrum) treffen auf ein Molekül in den Zäpfchen/Stäbchen (Rhodopsin irgendwas), dass dadurch seine Räumliche Anordnung verändert und dies löst dann ein Nervensignal aus simpel gesagt. Wobei dieses Molekül wenn ich es richtig in Erinnerung habe, eine "Erholzeit" braucht, um wieder zurück in die vorherige räumliche Anordnung zu wechseln und das Spiel erneut zu machen.

Also die Änderung der räumlichen Anordnung führt (vermutlich über einige Zwischenschritte) dann schlussendlich zum Auslösen eines Aktionapotentials (in den Nerven) und somit wird der Reiz weiter zum Gehirn geleitet. Genau weiss ich es nicht mehr, also Schritt für Schritt. Ist schon etwas alt im Gedächtnis. Aber oftmals "sitzt" ein Molekül z.B direkt an der Zellmembran und die Veränderung dessen räumlicher Anordnung verändert dann die räumliche Anordnung eines sog. Tunnelproteins (Tranportkanäle in die Zelle hinein). Verändern heisst im dem Sinne "öffnen", so dass Ionen einströmen können und dadurch dann ein Aktionspotential auslösen können (Nervensignale werden durch eine Kettenreaktion von ein- und ausströmenenden Ionen ausgelöst simpel gesagt). Was für ein Tunnelprotein, weiss ich gerade nicht. Es wird eines sein, dass nur die "richtigen" Ionen rein lässt.

Aber wie gesagt, so Schritt für Schritt mit genauen Moleküländerungen etc. müsste ich es googlen. Im Gehirn selber weiss ich es nicht. Da wird es interpretiert irgendwie. Ich vermute, das ist auch nicht bekannt. (Also vlt. welches Gehirnareal aktiv wird, aber mehr dann vermutlich nicht). Der Weg zum Gehirn weiss ich auch nicht:D Also genau. Aber das ist vermutlich auch nicht so relevant.

Wäre auf jeden Fall Zeit für mich, das wieder mal aufzufrischen.

Aber vom Prinzip her: Molekül in den Stäbchen Zäpchen verändert ihre räumliche Anordnung - Öffnen von Tunnelproteinen - Einströmen von (den "richtigen) Ionen - Auslösen eines Aktionspotentials - Weiterleitung Richtung Gehirn.

Das bezieht sich natürlich auf solche Augen wie beim Menschen. Und man bedenke, dass das nur ein einziges Zäpchen/Stäbchen war und dass das "Signal" eine unterschiedliche Intensität haben kann.

Tiere die ein Echolot oder Sonar haben "sehen" als nichts?
Es gibt auch blinde Menschen die sich eine Echolotortung antrainiert haben.

[Platos]

Ich dachte, du beziehst das auf das Auge. Und ich glaube, so ist sehen definiert, also mit elektromagnetischer Strahlung. Aber hätte mir die Zeit zum Erklären sparen können, wenns keine ernsthafte Frage war.

Aber verschohne mich bitte mit einer philosophischer Betrachtungsweise. Wüsste nicht, inwiefern das jetzt relevant wäre im Bezug auf das direkt Abbilden und das Elektronenmikroskop.

Ich würde aber sagen, dass die Fähigkeit sich räumlich zu orientieren nicht gleich sehen bedeutet. Ansonsten kannst du auch den Geruchssinn oder gar den Tastsinn als sehen bezeichnen. Das mit dem Menschlichen Echolot: Quelle? Zatoichi der blinde Samurai? :D Aber wie gesagt: Wüsste nicht, inwiefern das/eine philosophische Betrachtungsweise jetzt relevant wäre.

[Slipknot79]

Die Frage ist weniger, wie die Rübe die Daten des Auges interpretiert, sondern wieso man zwar einzelne Atome nicht erfassen can (Heissenberg? Beamen unmöglich?), aber Atome zusammengesetzt in ihrer Gesamtheit (als Objekt, als Flüssigkeit, ..) trotzdem sehen can. Oo

[Tobalt]

Slipknot, Zossel, Platos, Nightspider. Back to topic ?!

[Nightspider]

Ich habe schon vor 10 Posts gesagt back to topic.

Soll er halt einen anderen Thread aufmachen wenn er Fragen zur Physik hat.

[smalM]

So ein kleiner physikalischer Exkurs ist doch nett.
Sonst gibt's eh gerade nur deprimierende Nachrichten von Samsungs Yields zu verbreiten. :wink:

@Slipknot79
Der Van-der-Waals-Radius von Silizium ist 210pm, das ist drei Größenordnungen kleiner als die Wellenlänge von sichtbarem Licht. Einzelne Atome sind für Licht so gut wie nicht vorhanden.
Wenn ein Material, wie bspw. Silciumdioxid, wenig (elektrisch) mit den Photonen interagiert, dann flitzen sie auch durch große Ansammlungen davon locker durch. Das dem so ist, zeigt Dir ein Blick aus dem Fenster...

[Platos]

Man kann keine Atome direkt abbilden, das ist physikalisch unmöglich.
Aber man kann Atome abtasten und das Ergebnis dieser Abtastung bildlich darstellen. Das Instument heißt Rastertunnelmikroskop (https://de.wikipedia.org/wiki/Rastertunnelmikroskop).

Aber nochmals: Was heisst denn für dich "direkt abbilden"?

Und mit nem Elektronenmikrosop kann man doch Atome Abbilden?

[ChaosTM]

xA4QWwaweWA

Nicht nur sehen, auch verschieben..

[basix]

Und mit nem Elektronenmikrosop kann man doch Atome Abbilden?

Mit einem typischen Elektronenrastermikroskop erreicht man soweit ich weiss diese Auflösung nicht (da nicht dafür gedacht). Raster-Tunnel-Mikroskope schon eher.

Prinzipiell lassen sich mit Elektronen aber beliebig kurze Wellenlängen realisieren und deswegen prinzipiell auch beliebige Auflösungen.

Hier ein guter Artikel dazu:
https://www.uni-ulm.de/fileadmin/website_uni_ulm/nawi.inst.251/Didactics/quantenchemie/html/e-WellF.html#:~:text=Bei%20einer%20Spannung%20in%20der,Feststoffen%20an%20ihrem%20 Raumgitter%20gestreut.

[Lurtz]

Bei Samsung brennt die Hütte, die Leute da arbeiten einfach nicht genug:
https://www.golem.de/news/halbleiterfertigung-samsungs-firmenkultur-verspielt-vorsprung-2204-164698.html

[bbott]

Bei Samsung brennt die Hütte, die Leute da arbeiten einfach nicht genug:
https://www.golem.de/news/halbleiterfertigung-samsungs-firmenkultur-verspielt-vorsprung-2204-164698.html
52 Stunden Arbeitzeit pro Woche reichen nicht :freak:

[Skysnake]

Aber echt, immer die diese underperformer

[Ravenhearth]

TSMC Roadmap Update: N3E in 2024, N2 in 2026, Major Changes Incoming (https://www.anandtech.com/show/17356/tsmc-roadmap-update-n3e-in-2024-n2-in-2026-major-changes-incoming)

[Platos]

Gibt also auch bei TSMC harte Verzögerungen. Eig. ja gut, wenn sie nicht zu sehr die Konkurrenz abhängen.

[HOT]

Hm, hast du den Artikel gelesen? Das steht drin, dass N3E ein Quartal früher kommt und dass das aber zu spät für die Customer ist, jetzt noch darauf zu reagieren und dass TSMC anders als die ursprüngliche Planung, N2 in 2025 fertigzustellen, gerne erheblich früher fertig werden möchte und daher "Änderungen" (was auch immer das sein mag) vornehmen möchte. Konkurrenz belebt das Geschäft. Die Entwicklungszyklen werden auch bei TSMC länger, aber eben evtl. so lang, dass die Konkurrenz wieder aufholen kann.
Ich mein, bei Intel kann man sich da auch nicht sicher sein, dass A20 wirklich fertig wird bis zum angepeilten Termin, ich hab da noch große Skepsis. Aber es wäre natürlich möglich, dass Samsung plötzlich nen echten Durchbruch hat und sein GAAF-Geraffel völlig überraschend viel früher verfügbar hat beispielsweise. Ist nicht wahrscheinlich, aber es weiss ja kaum einer, was da wirklich vor sich geht ;).

[Platos]

Ich meinte N2. Es wird vermutlich Q3 2025, bis N2 in Massenproduktion geht und das ist ziemlich weit weg. Das wären 3 Jahre. Sonst sind das immer ganz andere Zeiträume gewesen.

[HOT]

Diesmal aber nicht, das ist das Problem. Für N2 war eben 2025 angepeilt und das ist schlichtweg zu spät, darum gehts. Samsung und Intel konzentrieren all ihre Bemühungen auf GAAF seit einiger Zeit, es macht ein bisschen den Eindruck, dass TSMC hier unnötig verzögert hat, also im Prinzip geschlafen hat würd ich sagen.

[Platos]

Diesmal aber nicht, das ist das Problem. Für N2 war eben 2025 angepeilt und das ist schlichtweg zu spät, darum gehts. Samsung und Intel konzentrieren all ihre Bemühungen auf GAAF seit einiger Zeit, es macht ein bisschen den Eindruck, dass TSMC hier unnötig verzögert hat, also im Prinzip geschlafen hat würd ich sagen.

Ich verstehe deinen Satz nicht ganz. Was heisst, dieses mal nicht? Dieses Mal was nicht? Dieses Mal ist es ja eben nicht wie sonst ~2 Jahre für ein Fullnode sondern 3 Jahre. Laut Artikel braucht N3 schon 2.5 Jahre (N3E kommt zwar früher, aber N3 bleibt verspätet). Und von N3 zu N2 sind es dann eben 3 Jahre.

Und für N2 ist ja auch jetzt noch 2025 angepeilt, wieso sprichst du von "war" für 2025 angepeilt? Oder meinst du damit Produkte ? Ich meine die Massenproduktion, die ja laut TSMC gegen Ende 2025 starten soll.

Aber schlussendlich finde ich es ja irgendwie gut, dass TSMC Samsung und Intel nicht gerade komplett davon zieht. Noch mehr Marktmacht durch TSMC hilft niemandem. Also soll's recht sein, wenn sie auch mal Verspätung haben.

Edit: Und ich meinte mit verspätet nicht, dass sie Verschiebungen machen, sondern dass der Zeitplan einfach generell viel länger ist, wie z.B mit N5.

Also es könnte durchaus sein, dass man von nun an für einen Fullnode bei TSMC nicht mehr 2 Jahre sondern 3 Jahre benötigt. Ich glaube persönlich nicht, dass man bei TSMC nach N2 wieder zu einem 2 Jahreszyklus zurückkehrt.

Edit 2: Aber ja klar, dass Intel und Samsung pünktlich sein werden, bezweifle ich auch. Aber wenn TSMC nun 3 Jahre braucht, hilft das zumindest, dass die anderen nicht abgehängt werden. Das wollte ich sagen.

Edit 3: Und da 2N erst gegen Ende 2025 in Massenproduktion geht, bedeutet das, dass Produkte bis Ende 2025 maximal auf N3 (-Abkömmlingen) gefertigt werden. Also nvidia 2024 und RDNA4 wird dann höchst wahrscheinlich auf N3 laufen. N5 ist dann schon lange veraltet und N2 noch lange nicht verfügbar und N3 schon lange im Rennen, also preislich sicherlich machbar. Also es sei denn, nvidia fertigt nicht bei TSMC. AMD wird sicher bleiben.

[smalM]

Daß N3 erst so spät im Jahr zur Verfügung steht, bedeutet, daß Apple nicht nur mit ~175 Mio. SoCs ein Jahr länger auf der N5-Fertigung hocken bleibt, sondern höchstwahrscheinlich dafür auch noch 10% mehr Waferfläche brauchen wird.
Irgendwie kann ich diesem N5-Engpaß nichts Positives abgewinnen...

[Zossel]

Diesmal aber nicht, das ist das Problem. Für N2 war eben 2025 angepeilt und das ist schlichtweg zu spät, darum gehts. Samsung und Intel konzentrieren all ihre Bemühungen auf GAAF seit einiger Zeit, es macht ein bisschen den Eindruck, dass TSMC hier unnötig verzögert hat, also im Prinzip geschlafen hat würd ich sagen.

Samsung und Intel werden also pünktlich liefern?

[Platos]

Daß N3 erst so spät im Jahr zur Verfügung steht, bedeutet, daß Apple nicht nur mit ~175 Mio. SoCs ein Jahr länger auf der N5-Fertigung hocken bleibt, sondern höchstwahrscheinlich dafür auch noch 10% mehr Waferfläche brauchen wird.
Irgendwie kann ich diesem N5-Engpaß nichts Positives abgewinnen...

Nutzen sie denn 5nm und nicht etwa 4N?

[HOT]

Samsung und Intel werden also pünktlich liefern?

Es reicht doch, dass sie könnten.

[robbitop]

Nutzen sie denn 5nm und nicht etwa 4N?

4N ist ein 5nm Ableger. 4N klingt aber besser.

[y33H@]

Hat sich Nvidia mal näher zu 4N (nicht N4) geäußert?

[mboeller]

auch wenn es hier eigentlich nicht passt (weiß aber auch keinen anderen Thread wo es passen würde):

https://newatlas.com/electronics/one-way-superconductor-tu-delft/


One-way superconducting diode has massive implications for electronics

This includes faster computers, as in computers with up to terahertz speed, which is 300 to 400 times faster than the computers we are now using

The research to date has been done at extremely cold temperatures, below 77 Kelvin (-196 °C, -321 °F). Thus, the next challenge is to raise the temperature into a zone where electronic devices could realistically be cooled by liquid nitrogen

[basix]

Solange das nicht bis 400K funktioniert, ist das nur für Spezialanwendungen interessant.

[mboeller]

Solange das nicht bis 400K funktioniert, ist das nur für Spezialanwendungen interessant.

Ich glaube bei Server-Farmen ist es egal, ob du jetzt viel Geld in die Kühlung investierst oder in die "Kühlung" damit die Supraleiter funktionieren. Der Aufwand dürfte der gleiche sein, vielleicht ja sogar ein wenig geringer weil die Wärmelast zum Teil wegfällt. Nur für kleinere Computer bzw. Desktop ist das nix.

[ryan]

Samsung und Intel werden also pünktlich liefern?


Sie müssten nicht unbedingt pünktlich liefern, sie müssten sich deutlich verschieben. Intel 20A müsste sich 1,5 Jahre verzögern und 18A 1 Jahr, wenn man jetzt die Massenfertigung als Maßstab nimmt und mit TSMC 2nm vergleicht. Intel und TSMC haben eindeutig Stellung bezogen, was den groben Zeitplan für die Massenfertigung angeht. Und selbst wenn sich 20A/18A deutlich um 1+ Jahr verzögern, wären sie immer noch im gleichen Zeitfenster bei der GAA Generation. Einen technologischen Gleichstand hatten wir seit 10nm nicht mehr, Intel setzt EUV erst im nächsten Jahr ein. Das Rennen ist neu eröffnet mit GAA. Und das ist auch gut so für den Wettbewerb.

[Zossel]

auch wenn es hier eigentlich nicht passt (weiß aber auch keinen anderen Thread wo es passen würde):

https://newatlas.com/electronics/one-way-superconductor-tu-delft/

Oh, vielleicht wären ja diese Dioden schnell genug für Antennen die infrarote Strahlung empfangen um Energie zu gewinnen. Bisher fehlte es an Dioden die schnell genug sind.

Ist schon ein paar Jahre her wo ich davon gelesen habe. Das wären quasi Solarzellen die im dunklen funktionieren :-)

[Platos]

4N ist ein 5nm Ableger. 4N klingt aber besser.

Ich meinte eig. eher: Wird denn für 4N nicht Kapazität aufgebaut ? Oder tauschen sie bestehende 5N Kapazität einfach durch 4N aus? Wenn ersteres, sollte das ja keine Auswirkung auf die Wafermenge haben.


Ich glaube bei Server-Farmen ist es egal, ob du jetzt viel Geld in die Kühlung investierst oder in die "Kühlung" damit die Supraleiter funktionieren. Der Aufwand dürfte der gleiche sein, vielleicht ja sogar ein wenig geringer weil die Wärmelast zum Teil wegfällt. Nur für kleinere Computer bzw. Desktop ist das nix.

Also wenn man dafür Flüssigstickstoff braucht, würde ich schon sagen, dass das unrealistisch ist und nie gemacht werden würde. Ausser vlt. für Forschung, aber eben nicht Server.

[Skysnake]

Wieso? Flüssiger Stickstoff ist leicht zu handhaben. Ihr müsst euch mal klar machen, das typische hochtemperatur Supraleiter bei 50-60K liegen. Die 77K sind also echt ne hohe Temperatur. Klar träumt man von Supraleitung bei Raumtemperatur aber naja, so lange man kein Helium zur Kühlung braucht ist es ganz gut handhabbar.

Zum Vergleich. Soweit mir bekannt sollten alle aktuellen Quantencomputer Helium zur Kühlung benötigen.

Muss man sich mal andxhauen, aber wenn man nen supraleitenden Computer schaffen könnte, dann hat das riesiges Potenzial für Supercomputer. Wobei ein 500 Exaflop Rechner effizienter wäre als 2x 250 Exaflop. Denn die meiste Kühlung wird da noch immer für die Ankopplung der Außenwelt benötigt und das Volumen steigt halt mir der dritten Potenz während die Oberfläche nur mit der zweiten Potenz ansteigt.

[Zossel]

Peanuts:Gelsinger will Intel auch zu einem großen Auftragsfertiger für andere Chipanbieter machen. Dieser Bereich steigerte den Umsatz binnen eines Jahres von 103 auf 283 Millionen Dollar – und schrieb dabei einen operativen Verlust von 31 Millionen Dollar. https://www.spiegel.de/wirtschaft/intel-chef-pat-gelsinger-warnt-vor-chip-engpaessen-bis-mindestens-bis-2024-a-d0a233d9-a4ab-4815-b881-ad3d15d8e127

[Platos]

Peanuts:https://www.spiegel.de/wirtschaft/intel-chef-pat-gelsinger-warnt-vor-chip-engpaessen-bis-mindestens-bis-2024-a-d0a233d9-a4ab-4815-b881-ad3d15d8e127

Woher kommen denn die 180 Milliarden? Also aus welchen Produkten, die man gefertigt hat ? Irgendwie habe ich nie was gehört davon.

Wieso? Flüssiger Stickstoff ist leicht zu handhaben. Ihr müsst euch mal klar machen, das typische hochtemperatur Supraleiter bei 50-60K liegen. Die 77K sind also echt ne hohe Temperatur. Klar träumt man von Supraleitung bei Raumtemperatur aber naja, so lange man kein Helium zur Kühlung braucht ist es ganz gut handhabbar.

Zum Vergleich. Soweit mir bekannt sollten alle aktuellen Quantencomputer Helium zur Kühlung benötigen.

Muss man sich mal andxhauen, aber wenn man nen supraleitenden Computer schaffen könnte, dann hat das riesiges Potenzial für Supercomputer. Wobei ein 500 Exaflop Rechner effizienter wäre als 2x 250 Exaflop. Denn die meiste Kühlung wird da noch immer für die Ankopplung der Außenwelt benötigt und das Volumen steigt halt mir der dritten Potenz während die Oberfläche nur mit der zweiten Potenz ansteigt.

Ja weil Server nicht einzelne Forschungs-Supercomputer sind. Man kann doch nicht Massenhafte Server ständig mit Stickstoff kühlen. Der Verbrauch von Stickstoff würde sicherlich extrem ansteigen, wenn da die ganze (grosse) Serverwelt durch sowas ausgetauscht würde. Abgesehen davon ein Imagekiller heutzutage, wenn Energieverschwendung ein Thema ist. Zumal ja bei Server auch andere Dinge enorm wichtig sind, wie eben Bandbreite usw. D.h die Bandbreite müsste auch extrem steigen.

Ich finde, das hört sich extrems unrealistisch an. Und Quantencomputer sind ja auch genau wieder Forschung und nicht wirklich Praxistauglich.

Das habe ich zum Energieverbrauch zu Flüssig N2 gefunden (Ganz unten):https://www.probas.umweltbundesamt.de/php/prozessdetails.php?id=%7B0E0B2E00-9043-11D3-B2C8-0080C8941B49%7D

[smalM]

Ich meinte eig. eher: Wird denn für 4N nicht Kapazität aufgebaut ? Oder tauschen sie bestehende 5N Kapazität einfach durch 4N aus? Wenn ersteres, sollte das ja keine Auswirkung auf die Wafermenge haben.
N4 wird in denselben Phasen 1 bis 3 der Fab 18 produziert wie N5. Die drei Phasen laufen bereits mit Vollast.
TSMC müßte in der neuen Phase 4 wenigstens einen Teil der Produktionskapazität der N5-Generation widmen.
Das ist aber hochspekulativ. Bau und Ausrüstung einer Phase geschieht in 2 Teilen. Wir haben zum einen keine Ahnung, wie weit die beiden Teile von P4 fertig ausgerüstet sind und zum anderen, ob so eine Umwidmung wenigstens eines Teilbereichs ohne weiteres überhaupt möglich ist.
P4 wurde zwar für N3 geplant, aber TSMC weiß ja nicht erst seit gestern, wie sich die Nachfrage nach N3 und N5 in näherer Zukunft gestalten wird.

[Platos]

Ah ok, danke.

[Skysnake]

Woher kommen denn die 180 Milliarden? Also aus welchen Produkten, die man gefertigt hat ? Irgendwie habe ich nie was gehört davon.



Ja weil Server nicht einzelne Forschungs-Supercomputer sind. Man kann doch nicht Massenhafte Server ständig mit Stickstoff kühlen. Der Verbrauch von Stickstoff würde sicherlich extrem ansteigen, wenn da die ganze (grosse) Serverwelt durch sowas ausgetauscht würde. Abgesehen davon ein Imagekiller heutzutage, wenn Energieverschwendung ein Thema ist. Zumal ja bei Server auch andere Dinge enorm wichtig sind, wie eben Bandbreite usw. D.h die Bandbreite müsste auch extrem steigen.

Ich finde, das hört sich extrems unrealistisch an. Und Quantencomputer sind ja auch genau wieder Forschung und nicht wirklich Praxistauglich.

Das habe ich zum Energieverbrauch zu Flüssig N2 gefunden (Ganz unten):https://www.probas.umweltbundesamt.de/php/prozessdetails.php?id=%7B0E0B2E00-9043-11D3-B2C8-0080C8941B49%7D
Nein, du siehst das komplett falsch.

Ja man braucht einiges an Kühlung um die Volumen runter zu kühlen. Aber für die Hardware drinnen brauchst du fast gar keine Kühlung wenn es supraleitend ist. Wie gesagt, schau dir das C3 Projekt von der IARPA an. https://www.iarpa.gov/research-programs/c3

Dir haben da nicht mit hochtemperatur Supraleirung abgeschätzt. Klar Speicher war/ist noch ein Problem, aber wie gesagt, das muss man halt noch lösen. Sagt ja keiner, dass das fertig entwickelt ist.

Wenn du das Systen hinbekommst, dann brauchst du halt einige hundert kW oder paar MW. Dann hast du aber auch ein System mit Hunderten PFlops.

Und für 10% mehr bist du dann halt bei 10 Exaflop und für das doppelte bei YotaFlops.

Du hast also nen hohen Offset, der kleine Systeme verhindert, aber dann skaliert das richtig gut.

Denk mal an ein Google oder Amazon Rechenzentrum die MW verbrauchen. Jetzt skalieren die mal um Faktor 100 hoch und lass den Energieverbrauch gleich oder reduzier ihn mal noch etwas. Vor allem pack das dann aber auf ein Hundertstel der Fläche.

Ich hoffe du merkst, das es so überhaupt keinen Sinn mehr macht irgendwo sich nen eigenen Server hin zu stellen, wenn du die Leistung auch für ein Hunderstel des Preises aus der Cloud bekommen kannst. Zumal Server dann auch weiterhin bei 5GHz maximal laufen und das halt vielleicht mit 100 oder 300 GHz. Wenn du also ein eher serielles Problem hast kannst du da so viel normale Hardware drauf schmeißen wie du willst, du wirst nicht schneller sein.

Im Prinzip brauchst du dann nur noch nen Terminal und nen schnelles Netz.

[Tobalt]

Skysnake du weißt ja dass ein THz switch noch lange lange keine THz CPU ergibt.

Ganz unabhängig davon stimmt es aber dass man Rechenzentren stark kühlen könnte, auch wenn dadurch auch nur 50% mehr Performance/Watt rausspringen..

[Skysnake]

Ja weiß ich, daher bin ich mit 100-300Ghz ja auch "konservativ" an die Sache rangegangen. ;)

An sich hätten wir ja sogar schon derartige Systeme, wenn es nicht am Speicher mangeln würde. Der ist nämlich bis zum C3 Projekt immer derart ineffizient gewesen, dass das ganze Konstrukt ineffizienter gewesen wäre als klassische Systeme oder aber man den Speicher extern hätte halten müssen was dann zu frostigen Bandbreiten und vor allem Latenzen geführt hätte und damit auch wieder die ganze Aktion sinnlos gemacht hätte.

Funny fact. Ich hatte mal ein längeres Gespräch mit nem Prof der hier in Deutschland an supraleitenden Schaltungen forscht. Da bekommt man dann interessante Einblicke. Die Leute die im C3 Projekt gearbeitet haben sind wohl teils aus dem Osten gekommen, haben dann in Deutschland und der EU weiter geforscht und bei ihm teils studiert und sind dann in die Staaten gegangen weil die Bedingungen besser seien. Er meinte halt IARPA bietet ganz andere Möglichkeiten nicht wie in Deutschland wo man sich ernsthaft überlegen muss was man macht und man Wenn's dumm läuft mit nem Chip da steht aber kein Geld mehr für das Helium einer zusätzlichen Messreihe hat -_-

In der EU gab es wohl auch mal ein Projekt ähnlich zum C3 Projekt, man hat aber es unbedingt mit hochtemperatur Supraleitern machen müssen, die man noch nicht so gut unter Kontrolle gehabt hätte und dann am Ende halt krachend gescheitert ist. Aber hey, man wollte halt die Forschungsgelder haben....

Danach war das Thema halt für ne ganze Zeit verbrannt. Er hoffte aber das bei C3 was gutes raus kommt und das damit auch in der EU wieder förderfähig macht. Das ist am Ende dann schon echt traurig was für Potenziale wir in Deutschland und der EU verkommen lassen...

Ich hatte mir ja kurzzeitig echt überlegt, ob ich nicht schauen soll ob ich bei dem nen Dr. mache könnte. Als ich dann aber von der desolaten Finanzierung gehört habe war das GANZ schnell für mich erledigt...

[Tobalt]

Schon bei 10 GHz ist die Signallaufstrecke in SiO2 pro takt gerade mal 7 mm. Es wird da immer schwieriger einen kohärenten Takt zu halten. Ich halte 100 GHz nur für sehr kleine ALUs für plausibel, die dann aber nochmal extra deserializer brauchen um miteinander zu kommunizieren. Ka..ob sich der Aufwand lohnt.

Und da ignoriere ich ja noch vollkommen alle LC Zeitkonstanten.

Also ich würde stark davon ausgehen, dass man mit supraleitenden Interconnects deutlich unter einer Größenordnung an Performance gewinnt. Allerdings ließe sich Perf/W (auch schon mit starker Kühlung ohne Supraleitung) deutlich steigern.

Wenn eine Anlage groß genug ist, kommt irgendwann der Punkt, wo die Perf/W Vorteile den Kühlungsaufwand übertreffen - aber nicht nur bei supraleitenden Schaltungen. Ich bin mir nichtmal sicher ob die Leitungsverluste so maßgeblich sind. Die CVf Verluste bleiben gleich und die Verluste im Kanal und in Leakage auch.

[smalM]

GloFo kann im 1. Quartal 14% mehr Wafer zu 20% höheren Preisen absetzen.
Ist bis Ende '23 voll ausgebucht.
Zum Artikel bei CB (https://www.computerbase.de/2022-05/quartalszahlen-globalfoundries-findet-zurueck-in-die-erfolgsspur/)
Mitteilung GloFo (https://investors.gf.com/news-releases/news-release-details/globalfoundries-reports-first-quarter-2022-financial-results)

[basix]

Die Sparte "Personal Computing" YoY deutlich zurückgegangen. Keine Ryzen IOD mehr?

[BavarianRealist]

Die Sparte "Personal Computing" YoY deutlich zurückgegangen. Keine Ryzen IOD mehr?

Vermutlich zählen die I/O-Dies nicht zur PC-Sparte, sondern eher zu "Datacenter". Mit dem Auslaufen von Picasso, der ja als APU ein klares PC-Produkt ist, ist der Anteil für PC gesunken. Vermutlich bezieht sich dieses "PC-Segment" auschließlich auf die restlichen Wafer für Picasso, der womöglich immer noch für bestimmte Anwendungen in kleinen Mengen hergestellt wird.

AMD hat doch erst vor einiger Zeit sein WSA mit GF erweitert. Und es kommen auch die 397sqmm großen I/O-Dice für Genova/Bergamo von GF, wie auch die für die aktuellen Eypc-CPUs. Schon alleine diese großen Dice dürfte bei dem ansteigenden Eypc-Absatz für eine entsprechende Abnahmemenge garantieren.

[Platos]

Aber wie lange wird das gehen? Sie wollen ja kein 7nm oder aktueller mehr Produzieren. Also wird irgendwann vieles wegfallen.

[Badesalz]

Ich hoffe du merkst, das es so überhaupt keinen Sinn mehr macht irgendwo sich nen eigenen Server hin zu stellen, wenn du die Leistung auch für ein Hunderstel des Preises aus der Cloud bekommen kannst. Das Prob ist da auch meist... die Leitung selbst :tongue:

@all
Otellini sagte die Tage an, die Chipkrise kann noch tief bis in 2024 gehen... Wird das die Entwicklungen verlangsamen oder die Schritte beschleunigen? :rolleyes:

[Tobalt]

Glofo will kein Bleeding Edge mehr machen, aber sie haben afaik nicht gesagt "bei 12LPP ist Schluss".

Wenn das 7 nm Know-How so langsam durch Personalbewegung zum allgemeinen Branchenwissen wird, kann Glofo vielleicht auch nochmal einen neuen Prozess auflegen.

[KarlKastor]

Und es kommen auch die 397sqmm großen I/O-Dice für Genova/Bergamo von GF, wie auch die für die aktuellen Eypc-CPUs.
Wo kommt dieser Fakt her?
In welchem Prozess soll das sein? Das ist ein erheblicher shrink zum bisherigen IO Die.

[basix]

Wenn das 7 nm Know-How so langsam durch Personalbewegung zum allgemeinen Branchenwissen wird, kann Glofo vielleicht auch nochmal einen neuen Prozess auflegen.

Allgemeines Branchenwissen? ;D Das gibt es in dieser Hinsicht nicht. Ja, die Maschinen von ASML usw. werden deutlich mehr als 6/7nm können aber den Prozess muss man immer noch selber designen. Fertigungsschritte, Materialwissenschaften, Prozesskontrolle usw.

[smalM]

Wenn das 7 nm Know-How so langsam durch Personalbewegung zum allgemeinen Branchenwissen wird, kann Glofo vielleicht auch nochmal einen neuen Prozess auflegen.
Gibt es denn auch nur jemanden, der ein Design in 12LP+ hat?
Und so weit ich weiß, ist 12FDX schon längst fertig, es findet sich aber anscheinend kein Kunde dafür.
Es sieht irgendwie nicht so aus, als hätte GloFo größeren Bedarf an neuen Prozessen.

[BavarianRealist]

Wo kommt dieser Fakt her?
In welchem Prozess soll das sein? Das ist ein erheblicher shrink zum bisherigen IO Die.

Das kommt aus den bisher bekannten Specs zu Genoa. Computerbase hatte hier bereits was dazu geschrieben.
(https://www.computerbase.de/2021-08/genoa-mit-zen-4-umfangreiche-details-zu-amds-naechster-server-cpu/)

[Zossel]

Das kommt aus den bisher bekannten Specs zu Genoa. Computerbase hatte hier bereits was dazu geschrieben.
(https://www.computerbase.de/2021-08/genoa-mit-zen-4-umfangreiche-details-zu-amds-naechster-server-cpu/)
Aus dem Artikel:
Der I/O-Die wird letztlich ebenfalls nicht groß in seiner Fläche verändert, obwohl die Anzahl der Speichercontroller im Serverbereich um 50 Prozent von acht auf zwölf anwächst
Ich sehe auch keine Notwendigkeit für einen 7nm o.ä. Prozess für das IO-Die, und die Anforderung für eine eingebaute GPU für AM5 ist sicherlich nicht möglichst viele Polygone pro Sekunde.
Und AMD hat ja auch Wafer bei GloFo für die nächste Zeit bestellt.

[KarlKastor]

Das kommt aus den bisher bekannten Specs zu Genoa. Computerbase hatte hier bereits was dazu geschrieben.
(https://www.computerbase.de/2021-08/genoa-mit-zen-4-umfangreiche-details-zu-amds-naechster-server-cpu/)
Was soll da jetzt deine These unterstützen?
Der IO Die hat etwa die gleiche Größe, aber hat 50% mehr Speichercontroller, IFOPs, etc.

Also muss die Transistordichte nicht unerheblich größer sein.

[Tobalt]

small: Ja scheinbar ist bei SOI einfach kein bedarf an kleinen Strukturen da, sodass 22FDX weiterläuft.

Aber wir wissen ja ein ganz ausgereifter DUV bulk Si Finfet prozess hat auch heute und auch in paar Jahren noch viel Kundschaft weil es aktuell da einfach mehr bedarf als Kapazität gibt.

Wenn Glofo sowas hinstellt, können sie das sicher schnell auslasten.

basix: schon klar..Aber wenn du das an bleeding edge machst, ist es mind. 10 mal schwerer als wenn du es 5 jahre später machst, massiv reverse engineering nutzen kannst und dazu noch paar projektmanager gewinnen kannst, die das mal bei der Konkurrenz gebaut haben.

[Zossel]

Interessant, mal ein Design was wohl keine streng getrennten Einheiten für AI, Vektor und general propose hat, und das Design kommt aus der EU.

https://www.golem.de/news/tachyum-prodigy-t16128-128-kern-5-7-ghz-prozessor-soll-ueberall-super-sein-2205-165269.html

[Tobalt]

5.7 ghz bei einem GPU artigem Design klingt erstmal nach sehr langer pipeline (hust netburst hust)

Ich vermute dass es bei random cpu tasks (spiele zb) eher mies performt. Dass sie die normalen CPU ISAs nur per Übersetzungsblock einbinden ist IMO ein weiterer beleg dass dies doch insgesamt eher ein AI beschleuniger ist.. Aber sowohl machine learning als auch DNN Inference damit gut laufen

[smalM]

Aber wir wissen ja ein ganz ausgereifter DUV bulk Si Finfet prozess hat auch heute und auch in paar Jahren noch viel Kundschaft weil es aktuell da einfach mehr bedarf als Kapazität gibt.
Wenn Glofo sowas hinstellt, können sie das sicher schnell auslasten.
Sie bauen in Singapur aber gerade was anderes und die Dopplung von Fab 8 ist auch gerade nicht in Sicht, die Gelder vom Steuerzahler sind noch nicht freigegeben...

Der IO Die hat etwa die gleiche Größe, aber hat 50% mehr Speichercontroller, IFOPs, etc.
Also muss die Transistordichte nicht unerheblich größer sein.

Die I/O-Dies sind bisher nicht gerade durch hohe Transistordichte auffällig geworden. Das von Rome kommt nur auf 20 MT/mm², das von Vermeer gar nur auf 17 MT/mm². GloFo könnte sehr viel Dichteres abliefern, wenn von AMD gewünscht.

[basix]

Interessant, mal ein Design was wohl keine streng getrennten Einheiten für AI, Vektor und general propose hat, und das Design kommt aus der EU.

https://www.golem.de/news/tachyum-prodigy-t16128-128-kern-5-7-ghz-prozessor-soll-ueberall-super-sein-2205-165269.html

Hört sich etwas zu gut an um wahr zu sein (man lässt sich aber immer gern positiv überraschen):
- 4x Xeon 8380
- 3x Epyc 7763
- 3x Nvidia H100 (6x FP8)

Rohleistungswerte:
- 90 TFLOPs DP FP64
- 12 PetaFLOPs AI/ML (ja, kein Schreibfehler, 12.0 Peta)

5.7 ghz bei einem GPU artigem Design klingt erstmal nach sehr langer pipeline (hust netburst hust)
Der Vorgänger hatte 9 Stages für Integer und 14 für Float. Das ist recht kurz.
https://www.hardwareluxx.de/index.php/news/hardware/prozessoren/52789-tachyum-prodigy-schneller-als-intel-amd-arm-und-alle-anderen.html

[smalM]

Applied Materials Outlines Next-Gen Tools for 3nm and GAA Transistor Era (https://www.anandtech.com/show/17385/applied-materials-new-tools-needed-for-3-nm-and-gaa-transistors)

[Zossel]

Samsung und Intel vereinbaren verstärkte Zusammenarbeit bei Halbleitern (https://www.heise.de/news/Samsung-und-Intel-vereinbaren-verstaerkte-Zusammenarbeit-bei-Halbleitern-7126912.html)

[Platos]

Inwiefern will man da denn zusammen arbeiten? Wie soll man das verstehen? Speichertechnologien Entwickeln wie damals mit Micron 3dx-Point oder wie soll man das verstehen? Intel hat doch gar keine grosse Speicherschmiede?

Und was soll fabriklose Speicherproduktiom heissen? Verstehe ich nicht...

[Complicated]

Intel benötigt EUV-Technologie und womöglich ist GAA auch nicht das gelbe vom Ei und Samsung ist vielleicht besser aufgestellt - allerdings nicht gut genug um die eigenen Exynos-SoCs gegen Qualcomm wettbewerbsfähig zu halten. Beide zusammen möchten wohl auf TSMC mit einer Kombination der Fertigungs-IP aufschließen. Auch bei Auftragsfertigung könnte Samsung Intel Prozesse nutzen, bis die eigene Fertigung neu aufgestellt wurde. Die Exynos-Serie soll ja einen Restart bekommen.

[Zossel]

Was das mal wieder kosten wird:

Die Technik für Prozesse unter 1 nm (https://www.golem.de/news/halbleiterfertigung-die-technik-fuer-prozesse-unter-1-nm-2206-165737.html)

Immerhin tut sich mit Forksheets was beim Design der Transen, GAAs erschienen mir da bisher als das Ende der Fahnenstange.
Wie hoch mag wohl der Anteil an Transen für Push-Pull Stufen in modernen Designs sein?

[ChaosTM]

Samsung und Intel vereinbaren verstärkte Zusammenarbeit bei Halbleitern (https://www.heise.de/news/Samsung-und-Intel-vereinbaren-verstaerkte-Zusammenarbeit-bei-Halbleitern-7126912.html)


Scheint grundsätzlich eine vernünftige Entscheidung zu sein.


Was das mal wieder kosten wird:

Die Technik für Prozesse unter 1 nm (https://www.golem.de/news/halbleiterfertigung-die-technik-fuer-prozesse-unter-1-nm-2206-165737.html)

Immerhin tut sich mit Forksheets was beim Design der Transen, GAAs erschienen mir da bisher als das Ende der Fahnenstange.
Wie hoch mag wohl der Anteil an Transen für Push-Pull Stufen in modernen Designs sein?


Leiterbahnen sind dann ~ 4 Atome breit. Ein Silizium Atom hat einen Radius von 110 pm. Das wird in der Tat sauteuer und wohl nur mehr für High End Zeugs erschwinglich sein.

[Wörns]

TSMC will wohl auch in Europa investieren und Gelder aus dem European Chips Act schöpfen, möglicherweise eine FAB in Deutschland.
The Register: Taiwan claims ‘breakthrough’ in EU semiconductor cooperation talks (https://www.theregister.com/2022/06/02/taiwan_claims_breakthrough_in_eu/?td=rt-3a)
MfG

[smalM]

TSMC Lageplan Fab 21 – Phoenix, Arizona (https://s4745.pcdn.co/wp-content/uploads/2022/05/Screen-Shot-2022-05-18-at-9.22.25-AM.png)

Gebaut wird gerade an Phase 1 + 2. Käme es zum Endausbau mit 6 Phasen, wären es 240k WPM Kapazität, falls TSMC auch hier die von ihnen z.Z. bevorzugte Größe je Phase realisiert.

[basix]

Was das mal wieder kosten wird:

Die Technik für Prozesse unter 1 nm (https://www.golem.de/news/halbleiterfertigung-die-technik-fuer-prozesse-unter-1-nm-2206-165737.html)

Immerhin tut sich mit Forksheets was beim Design der Transen, GAAs erschienen mir da bisher als das Ende der Fahnenstange.
Wie hoch mag wohl der Anteil an Transen für Push-Pull Stufen in modernen Designs sein?

Ich finde folgende Dinge interessant:
- Man hat einen Plan für die nächsten 10-15 Jahre an Fortschritt
- 3D-Packaging noch gar nicht eingerechnet
- Industriezusammenschluss für die Erarbeitung der Grundlagen wird von den Teilnehmern gewünscht (Kosten!)

Moore's Law lebt! :D

[Leonidas]

Nach der Technik kommen die Kosten:

https://www.3dcenter.org/dateien/abbildungen/AMD-steigende-Halbleiter-Fertigungskosten-mit-jedem-neuen-Node.jpg

[Gratzner]

Ich finde folgende Dinge interessant:
- Man hat einen Plan für die nächsten 10-15 Jahre an Fortschritt
...
- Industriezusammenschluss für die Erarbeitung der Grundlagen wird von den Teilnehmern gewünscht (Kosten!)

Die Pläne kann man sich in einer ausführlichen Form frei anschauen. Es gab früher mal die 'International Technology Roadmap for Semiconductors' (kurz ITRS), wo sich genau die verschiedene Teilnehmer zusammengeschlossen haben (wie von dir angesprochen), um gemeinsam Grundlagen zu erarbeiten.

Danach gings mal ein bisschen vor und zurück mit Neuorganisationen oder was auch immer. Zwischendurch gab es dann mal ITRS 2.0 und das aktuelle nennt sich jetzt 'International Roadmap for Devices and Systems' (IRDS). Deren Reports sind in anschaulichen Kapiteln unterteilt (bspw. 'Moore More' für das Weiterskalieren der bisherigen CMOS-Technologien und 'Beyond CMOS' geht es bspw. um Speicher und Transistoren, welche die Informationen nicht mehr als Ladung speichern)

Hier der Link (https://aeneas-office.org/2021/11/18/international-roadmap-for-devices-and-systems-irds-2021-edition-available/) zum IRDS 2021. Die Kapitel sind einzeln anklickbar und man erhält dann dort die entsprechende PDF, auch sind Zusammenfassungen und das Whitepaper auf der Seite verlinkt.

Übrigens die Pläne gehen viel weiter als die nächsten 15 Jahre, das Kapitel 'Moore More' deckt die nächsten 10-15 Jahre ganz gut ab, 'Beyond CMOS' geht viel weiter. Natürlich werden die Pläne immer unspezifischer, je weiter man in die Zukunft schaut, und das IRDS-Zeug sind jetzt keine verbindlichen Foundry-Pläne

[ChaosTM]

Moore's Law lebt! :D


Hat sich aber signifikant verlangsamt in den letzten 2 Jahrzehnten und der Trend wird sich weiter fortsetzten. Wir befinden uns bereits im Bereich von 10-15 Atomlagen je Leiterbahn.

Ob man das noch Moore`s Law nennen darf ist halt eine Definitionsfrage.
Man wird es noch länger "strecken" können, aber die Kosten werden über kurz oder lang extrem explodieren.

[Gratzner]

Wir befinden uns bereits im Bereich von 10-15 Atomlagen je Leiterbahn.

Nein, sicherlich sind die Leiterbahnen nicht so klein. 15 Atomlagen wären bei Kupfer ~2nm. Zum Vergleich, bei TSMC 7nm ist der kleinste Metall-Pitch 40nm. Also eher 150 Atomlagen

[Platos]

Naja, es geht zwar noch 15-20 Jahre weiter mit Silizium (mit dem Fortschritt), aber wie teuer das dann wird, ist die andere Frage. Was am Ende zählt ist Steigerung der Leistung bei selbem Preis (und Stromverbrauch).

[y33H@]

Hört sich etwas zu gut an um wahr zu sein (man lässt sich aber immer gern positiv überraschen):

- 4x Xeon 8380
- 3x Epyc 7763
- 3x Nvidia H100 (6x FP8)

Rohleistungswerte:
- 90 TFLOPs DP FP64
- 12 PetaFLOPs AI/ML (ja, kein Schreibfehler, 12.0 Peta)

Der CEO hat nachgelegt :eek: :freak:

https://www.golem.de/news/tachyum-prodigy-t16128-der-wunderkind-prozessor-2206-165307.html

[Zossel]

Der CEO hat nachgelegt :eek: :freak:

Ein neuer Anlauf für VLIW, schauen wir mal was diesmal dabei rumkommt.

Allerdings wirkt die Liste der bereits laufenden Software auf mich etwas zu umfangreich: (Linux und FreeBSD Kernel, Compiler, Java Jit)

https://scr3.golem.de/screenshots/2206/Tachyum-Prodigy/Tachyum-Prodigy-04.png

[y33H@]

Öffentlichen Code zu den Ports gibt's auch nicht, soweit ich das sehe.

[Skysnake]

Das dürfte aber interessant werden, wie sich das mit der GNU Lizenz vereinbaren lässt...

[ChaosTM]

Nein, sicherlich sind die Leiterbahnen nicht so klein. 15 Atomlagen wären bei Kupfer ~2nm. Zum Vergleich, bei TSMC 7nm ist der kleinste Metall-Pitch 40nm. Also eher 150 Atomlagen


Es ging mir nicht um den Metal Pitch, sondern um Strukturbreiten im allgemeinen.

225pm* x 15 = 3,7 nm - ich hab das auf die Strukturgröße (bald 3nm) umgelegt, was natürlich keinen Sinn macht. :)

Zeigt aber trotzdem sehr schön, das wir uns dem Grenzbereich immer mehr annähern.


* Silizium - bei Kupfer sind es 256pm (Durchmesser)

[basix]

Der CEO hat nachgelegt :eek: :freak:

https://www.golem.de/news/tachyum-prodigy-t16128-der-wunderkind-prozessor-2206-165307.html
Ja dann lassen wir uns doch mal überraschen ;)

[ryan]

Intel 4 Vorstellung vom VLSI symposium


https://abload.de/img/17qj8n.png

https://abload.de/img/2i8jxr.png

https://abload.de/img/3bkkf0.png

https://abload.de/img/12d0jr5.png

https://abload.de/img/22ndj90.png
https://twitter.com/aschilling/status/1535547463679066113

[Platos]

Was ist der Unterschied zwischen Intel 4 6VT und 8VT? Bzw was ist VT?

Bezüglich Grafik: Auch wenn Intel4 deutlich effizienter ist, so sieht man hier wunderbar, dass beide bei 3GHz ihr optimum haben (8VT bei 3.3GHz). Interessante Kurve für low-Power PCs.

Welche Einheit hat die Y-Achse ? Watt? Pro einem Kern?

[Tobalt]

hmm der größte Fortschritt scheint darin zu liegen, die Libraries kleiner zu machen und damit design headroom aufzugeben, weil die strukturbreiten sich ja nur um ca 10% verbessern.

Scheinbar kriegt man durch EUV so hohe yields, dass man den headroom nicht mehr braucht.

[Tobalt]

wo liest du da rin optimum bei 3 Ghz ab?? dreifache Power bei gerade mal 50% mehr Performance gegenüber 2 Ghz..

Jedes MHz mehr takt senkt die Effizienz. interessant ist eher, dass auch bei 3.5 Ghz angeblich der Verbrauch noch nicht explodiert.

[smalM]

Was ist der Unterschied zwischen Intel 4 6VT und 8VT? Bzw was ist VT?
Das habe ich mich auch gefragt. 6-Fin- und 8-Fin-Transistor?

Welche Einheit hat die Y-Achse ? Watt? Pro einem Kern?
Steht doch da, normiert, also keine Einheit. Der unterste Punkt der Intel7-Kurve ist auf 1 gesetz, alles andere ist relativ dazu.

Man stelle sich übrigens vor, daß diese Kurven noch bis über 5 GHz hinaus getrieben werden müssen...

[Platos]

Man stelle sich übrigens vor, daß diese Kurven noch bis über 5 GHz hinaus getrieben werden müssen...

Ja, eine Kurve die in diesem Bereich beinahe Senkrecht erscheinen müsste.

Aber nach dieser Kurve müssten ja Laptops alle weit unterhalb des Sweetspots betrieben werden, es sei denn, die Kurve macht unter den ~2.1GHz nochmals einen Knick. Weil Baseclock ist ja von vielen Geräten weit unter 3GHz. Oder die Architektur mischt hier noch mit.

[amdfanuwe]

Baseclock ist doch der Takt, der von allen Kernen bei gegebener TDP dauerhaft gehalten werden kann.
Bei 15W 2 Kernern wird man noch hohe Takte angeben können, bei 6 oder mehr Kernen gehts halt unter den Sweet Spot.

[Tobalt]

es gibt keinen sweetspot! Was soll immer diese Formulierung. Welches optimum wäre denn an diesem Punkt erreicht?

beste perf/W liegt sicher unter 1 GHz.
beste perf liegt an der kotzgrenze also 5 Ghz.
beste perf/€ liegt nahe an der Ghz-kotzgrenze und um so niedriger, je höher der Strompreis und je öfter Volllast.

Soll 3Ghz evtl einfach die Kühlbarkeitsgrenze im Tablet sein oder was? dann ist es immer noch kein Sweetspot sondern einfach ein Limit.

[davidzo]

beste perf/W liegt sicher unter 1 GHz.
Das ist eine Prozessfrage. Es gibt in der Regel einen Voltagefloor unter dem der chip nicht zuverlässig läuft und der hängt in der regel damit zusammen ob man den Prozess eher für mobile aufsetzt oder für möglichst hohe Taktraten. Ein bisschen so wie damals beim Athlon die burn-in Phase, nachdem die CPU zwar mehr verbrauchte, mit mehr Voltage dann aber auch mehr Takt mitgemacht hat.

Bei Intel7 CPUs liegt die sweetspot taktrate anscheinend bei rund 1,4Ghz, skaliert aber recht flach bis knapp 3Ghz und steigt dann erst steiler an.

Bei Zen2 Threadripper ist der sweetspot wesentlich schmalbandiger, bei ca. 3,5Gz
Niedrigere Taktraten sind ineffizienter weil dann der statische energieverbrauch des i/o DIEs überwiegt.
Bei renoir ist es deshalb anders, der sweetspot liegt bei ca. 2Ghz und skaliert schon oberhalb von 2,7Ghz eher schlecht.

https://i0.wp.com/chipsandcheese.com/wp-content/uploads/2022/01/image-28-1.png?w=938&ssl=1

[ChaosTM]

Natürlich gibt es so was wie eine "Sweet Spot*". Der Verbrauch steigt ca. linear an bis zu einem gewissen Punkt an , ab dem die Kurve dann immer steiler ansteigt. Lässt sich Grafisch ganz einfach aufbereiten.
Auch bekannt als das Gesetz vom abnehmenden Grenzertrag. Sieht man bei der 3090ti zb. wunderbar. Ich kann nochmals 150 Watt drauf packen, krieg aber nur mehr 10% Mehrertrag.

* wie man das nennt sei jedem selbst überlassen -"Hirn Spot" passt imho am besten.

[Tobalt]

davidzo. Danke für diese Daten. Ich bin überrascht wie hoch der beste perf/W spot doch mittlerweile liegt. Tatsächlich manchmal bei mehreren GHz. Ich bin von älteren CPUs ausgegangen, die normal mehr V hatten und folglich auch mehr undervolting spielraum hatten.

ChaosTM: Dann benenne doch einfach mal mathematisch welches Optimum an diesem "Sweetspot" gegeben ist :) Dann gebe ich auch wieder Ruhe ;)

Meine CPUs laufen auch so bei 3-4 GHz, aber nicht weil das ein Sweetspot ist, sondern weil mir die Performance *am* Sweetspot nicht reicht :D

[Platos]

Am meisten (Rechen)Leistung pro Energie bzw. am meisten Takt pro Energie. Das ist der Sweetspot (Oder Mathematisch gesagt: Dort, wo die Steigung der Kurve am geringsten ist). Zumindest rein Mathematisch gesagt. Rein praktisch gesehen, ist der Sweetspot der ideale Betriebszustand. Also sehe ich das als relativ subjektiven (aber nicht willkürlichen) Begriff an und Anwendungsbezogen (aber definitiv auf Rechenleistung/Takt pro Energie bezogen und nicht Overclockers Traumbetriebszustand)

Ich würde ihn z.B bei 3GHz setzen bei Intel, bei AMD bei 3.5Ghz respektive ~2.8GHz (Schwer abzulesen). Bei AMDs einer Kurve z.B relativ einfach abzulesen. Ein ganz klarer Knick und davor sehr "gerade".


So sehe ich das.

[Tobalt]

Platos also meinst du tatsächlich maximale Performance pro Energie.

Nun dieser Sweetspot (hier macht das Wort auch Sinn) lag bis vor kurzem noch bei ca 1 GHz. Jetzt bei den neueren CPUs auch mal 2 GHz und durch das IO die auch mal bei sogar 3 GHz.

Aber idR taktet man dann doch deutlich drüber

[Platos]

Ja, aber wie gesagt: Theorie und "Praxis". Als Beispiel die Kurve vom 12700K in der letzten Grafik. Da würde es durchaus Sinn machen, den Prozessor aus Perfomance pro Watt-Sicht bei 2GHz zu betreiben und nicht bei 1.4GHz (wo glaube ich eine minimal bessere Effizienz gegeben wäre, wenn ich das richtig abschätze aus der Grafik). Aber der Unterschied ist so minimal, dass man natürlich in diesem Fall wirklich von einem "theoretischen" Sweetspot reden könnte, weil er in der Praxis so vermutlich keinerlei Bedeutung hat und man in der Praxis die 2GHz als "Sweetspot" wählen würde.

Also wenn die Kurve so dermassen flach ist, hat dieser "theoretische" Sweetspot eigentlich keine Bedeutung. Bei extrem flachen Kurvenabschnitten sollte man auch Messungenauigkeit miteinbeziehen irgendwann, denke ich.

[Tobalt]

Damit verwässert man aber dir Definition dieses Sweetspot.. Wieviel Steigung der Verbrauchskurve ist denn nun genau noch sweet?

Ich stimme dir zu dass der Sweetspot aus Performance Sicht oft einfach zu niedrig liegt.

Aber dann kann man doch einfach eine neue Mathematisch Definition aufstellen, die die tatsächliche Entscheidung besser begreift.

Zum Beispiel (Perf)²/W. Da wäre der Sweetspot laut obiger Grafik bei 12700K bei irgendwas über 4 GHz.

[Platos]

Damit verwässert man aber dir Definition dieses Sweetspot.. Wieviel Steigung der Verbrauchskurve ist denn nun genau noch sweet?

Ich stimme dir zu dass der Sweetspot aus Performance Sicht oft einfach zu niedrig liegt.

Aber dann kann man doch einfach eine neue Mathematisch Definition aufstellen, die die tatsächliche Entscheidung besser begreift.

Zum Beispiel (Perf)²/W. Da wäre der Sweetspot laut obiger Grafik bei 12700K bei irgendwas über 4 GHz.

Sage ich ja, Subjektiv. Wenn eben die kurve flach ist. Das entscheidet dann eben der Hersteller des Chips bzw. Entwickler. Oder aber vlt. in Zukunft ja der Gesetzesgeber ^^

Und ne, wenn man Perfomance quadratisch nimmt, kann man es mit der Energieeffizienz ja gleich bleiben lassen und einfach die Kurve anschauen und dann jeder für sich entscheiden :D

Oder wo ist der Nutzen von einer "genauen" Formel? Wer nutzt diese Formel? Wer braucht eine absolut eindeutige Formel? Und wenn, dann muss die Formel/Regel die Energieeffizienz auch in den Vordergrund rücken, sonst muss man nicht mehr von Sweetspot reden und das ganze ist sinnfrei. Mehr ein Alibi, damit man irgendwo noch so tun kann, als hätte es was mit Energieeffizienz zu tun.

Aber mal ein Beispiel, so dass es nicht mehr verwässert ist: Sweetspot ist dort, wo eben am wenigsten Energie pro Perfomance erreicht wird. Es sei denn, die Steigung hinter dem Punkt ist nur xyz % (= Flache Kurve), dann ist sie eben weiter vorne (Also dort, wo dann die Steigung nach dem "echten" Sweetspot diesen definierten Wert überschreitet). Das ist eine Designfrage, die z.B ein Chipentwickler zu treffen hat (oder wie gesagt vlt. in Zukunft ja mal der Gesetzesgeber). Verwässert ist es dann nicht mehr, subjektiv bleibt es aber weiterhin, weil das ja irgendwer entscheiden muss. Das gilt aber auch für dein Vorschlag. Der ist ja quasi das Maximum an Subjektivität, weil es extrem die Perf. bevorzugt und Energieverbrauch komplett in den Hintergrund rücken lässt.

Es würde auch niemand (oder nur die wenigsten) auf dieser Kurve beim letzten Bild auf die Idee kommen, zu sagen, die beste Effizienz hätte man bei 4GHz. Und Hardwarenerds hier im Forum sind schonmal ein Teil von "die wenigsten" :D

Ps: Formel hat nix mit Objektiv zu tun. Sehr viele Formeln sind Ausdruck einer Subjektiven Ansicht. Schau dir mal die Formeln für die Energieeffizienz bei TVs an. Eben so in der Art könnte man das auch beim Sweetspot machen. Eben salopp gesagt eine "vernünftige" Ansichtsweise in eine Formel umgewandelt (ich weiss, dass das natürlich subjektiv ist).

[Skysnake]

Die zweite Ableitung <1 sollte mindestens gelten. Realistischer ist so was im Bereich < 0.5-0.7

[Tobalt]

Es würde auch niemand (oder nur die wenigsten) auf dieser Kurve beim letzten Bild auf die Idee kommen, zu sagen, die beste Effizienz hätte man bei 4GHz. Und Hardwarenerds hier im Forum sind schonmal ein Teil von "die wenigsten" :D

Na täusch dich da mal nicht. Die 12000 Intels boosten ja schon vom Werk auf über 5 GHz. Den jetzt bei 4 GHz laufen zu lassen, halbiert ca. den Verbrauch; ist ja quasi schon Passivcooling Terrain ;) Ich glaube viele 3DCler würden bei einem auf 4 GHz gedrosselten AlderLake von Sweet Spot sprechen

Bezgl. genauer Formel: Dann hätte man halt etwas, was vergleichbar wäre für Benchmarks. Aktuell wird oft getestet:
- Perf/W unter Werkstakt
- Perf/W ggf. unter Übertaktung
- Perf/W bei "Undervolting", wobei schon da keine Norm genutzt wird
- in den aller aller seltensten Fällen existieren Kurven wie die von davidzo oben, die den tatsächlich besten Betriebspunkt von Perf/W messen. Man sieht zB dass bei nur 4x Gracemont man Perf/W am Sweetspot *VERDOPPELN* kann gegenüber Stock 12700K.

Das Problem an der ganzen Sache ist halt, dass diese echten Perf/W (äquivalent zu Task Energy) Sweetspots eben bei extrem niedrigen Frequenzen liegen, die niemand praktischerweise nutzt wenn denn mal was gerechnet werden muss. Warum nutzt diese niemand ? Weil die USERZEIT ebenfalls eine knappe Ressource ist.

Also steckt man die Zeit erstmal trivial linear mit in die Rechnung -> Task/(Energie*Zeit). Dudurch erhält nun die Zeit quadratische Bedeutung (da ja die Energie auch nochmal die Zeit erhält). Also meine Formel oben war jetzt keineswegs aus der Luft gegriffen.

In einem ewigen Bestenranking wäre dann halt ein hochgeprügelter AMD R99999KXZ auf drölf GHz der König der Performance. Ein AlderLake (Bsp.) mit nur big cores bei 2 GHz hätte die Krone in Perf/W, UND:

Es gibt einen Prozessor der in Perf²/W (äquivalent zu Task/(Energie*Zeit)) führend ist bei vielleicht ~4GHz. Und ehrlich ich habe KEINE ahnung welcher das wäre, obwohl es mich echt interessieren würde. In deine Wischiwaschi-Definition übersetzt, wäre dies der Prozessor der am meisten "sparsam und dabei noch schnell" ist.

Um nochmal kurz den Bogen zum Threadthema zu schließen: Ich denke dass gerade in Perf²/W man am ehesten die Vorteile von neuerer Fertigungstechnologie sieht, und gar nicht so sehr an best Perf/W (wegen diversen nicht skalierenden Verbräuchen wie PHYs) und auch nicht unbedingt an Max-Perf.

[Zossel]

Ps: Formel hat nix mit Objektiv zu tun. Sehr viele Formeln sind Ausdruck einer Subjektiven Ansicht.

Das Problem haben auch Andere:

https://www.spektrum.de/news/die-philosophie-soll-der-physik-aus-der-patsche-helfen/1390994

[Orko]

Was ist der Unterschied zwischen Intel 4 6VT und 8VT? Bzw was ist VT?

Der in Leos News verlinkte AnandTech Artikel sagt dazu:

"According to Intel, they can squeeze out another 5% or so by using cells designed for higher threshold voltages (8VT), which comes at a cost of higher total power consumption versus standard cells."

Aber damit haben wir immer noch keine Information wie sich eine 8VT Zelle nun im Detail von einer 6VT Zelle unterscheidet.

Ich kann mir vorstellen das es sich um ein Design mit größeren Pitches und ggf dickeren Isolationsschichten handelt, welches höhere Betriebsspannungen ermöglicht, dafür aber mit einer etwas erhöhten threshold-voltage bezahlen muss.
VT = voltage threshold

Ich kann mir aber genauso vorstellen dass es sich um ein Design mit mehr Fins / parallel verschalteten Transistoren handelt, um dadurch die Leitungskapazitäten schneller umzuladen, also höhere Schaltfrequenzen zu erreichen. Das ist soweit ich weiss die übliche Vorgehensweise von high-performance Designs im Gegensatz zu low-voltage und high-density Designs.
VT = vertical track ?
zumindest würden dann die Zahlen Sinn ergeben: Zellendesign mit 8 vertical Tracks / Fins vs 6 vertical Tracks / Fins

[HOT]

https://images.anandtech.com/doci/17448/Intel%20Accelerated%20Briefings%20FINAL-page-006.jpg

Interessantes Intel-Folienbild von Anandtech.

Ich übersetz mal das Marketingblabla darauf:

Intel 3, manufacturing Products 2H 23 bedeutet, Anfang 24 kommt damit ein Produkt. MMn wird das der RPL-Nachfolger, also ein Produkt, was überhalb von MTL im High-End angesetzt wird für Desktop und auch als H(X)-Produkt für mobil.

Intel A20 "breakthrough innovations 1H 24" bedeutet verklausuliert, dass man ab da Prozessoren damit entwickeln kann, man wird da das tape in von ARL veranlassen, welcher dann sicherlich mindestens 4Q später auf dem Markt sein wird, also irgendwann in 25.

Noch ein interessantes Detail: Granite Rapids ist Intel4. Bedeutet
Ende 22: Sapphire Rapids I7
Ende 23: Granite Rapids I4
2H 24: Emerald Rapids I3
2H 25: Diamond Rapids 20A

[Skysnake]

Na wenn VT hier wirklich für threshhold Voltage stehen dann sind das halt unterschiedliche dotierungsprofile wenn ich mich recht erinnere.

Vt hängt halt damit zusammen wie gut ein Transistorsperrt aber auch wie hoch der voltage drop ist bis er in saturaton ist. Normal betreibt man die immer in saturation.

Dafür sind low vt halt langsamer (Unitymedia gain frequency) bzw können halt weniger Last treiben. Kennt man normal eher aus analogen Designs, aber kann man natürlich auch für digitale Designs nutzen.

Sind halt tradeoffs die man da macht. Am Ende rein ne Frage wie viel Aufwand man in die Optimierung steckt.

Ich kenne es so das man normal high low und normal vt Transistoren hat. In der Geometrie unterscheiden die sich für nen Designer zumindest bis 28nm nicht. Das kann ich aus eigener Erfahrung sagen.

[unl34shed]

Intel 4 deep Dive
https://semiwiki.com/semiconductor-manufacturers/intel/314047-intel-4-presented-at-vlsi/

[Zossel]

Intel 4 deep Dive
https://semiwiki.com/semiconductor-manufacturers/intel/314047-intel-4-presented-at-vlsi/

Da stehen aber keine Prozente in den Bildern:

https://semiwiki.com/wp-content/uploads/2022/06/Figure-1-768x533.jpg.webp

:-)

[Platos]

Also Intel 4 ist dann in etwa vergleichbar mit N3. Zumindest von der Packdichte her. Also zumindest glaubt der Autor das.

Mit der Verwendung von EUV läufts wohl besser.

[ChaosTM]

Wichtig ist, dass Intel das so schnell wie möglich gebacken bekommt, inklusive hoher Yields.
Ein Zweites 10nm Desaster wäre blöd..

[ryan]

Intel 4 deep Dive
https://semiwiki.com/semiconductor-manufacturers/intel/314047-intel-4-presented-at-vlsi/


Das hört sich gut an. Durch die 2nm Verzögerung bei TSMC hat Intel Möglichkeiten wieder in Führung zu gehen. Jetzt liegt es an Intel ihre Roadmap ohne nennenswerte Verzögerung umzusetzen.



I am very impressed with this process. The more I compare it to offerings from TSMC and Samsung the more impressed I am. Intel was the leader in logic process technology during the 2000s and early 2010s before Samsung and TSMC pulled ahead with superior execution. If Intel continues on-track and releases Intel 3 next year they will have a foundry process that is competitive on density and possibly the leader on performance. Intel has also laid out a roadmap for Intel 20A and 18A in 2024. Samsung and TSMC are both due to introduce 2nm processes in the 2024/2025 time frame and they will need to provide significant improvement over their 3nm processes to keep pace with Intel.

[dildo4u]

Finflex für TSMC n3 angekündigt.


https://videocardz.com/press-release/tsmc-announces-finflex-technology-for-its-n3-node-nanosheet-based-n2-in-2025

[Skysnake]

Hört sich gut an, wobei ich mich frage, was das jetzt sein soll?

Am Ende vom Tag sehr wahrscheinlich viel profaner als man im ersten Moment. Ich gehe davon aus, dass das einfach drei Standardzellen libs mit unterschiedlichen Geometrien und eben low norm und high Vt Transistoren sind. Bisher wurde so was vom Hersteller halt nicht zusammen qualifiziert, weil es verdammt aufwändig ist und eben auch das Toolset damit umgehen können muss.

Ist aber schon ne nette Sache für SoCs und könnte die Kosten senken, da man bisher eben die Optimierung nicht gemacht hat, oder eben kritische Teile selbst als Analogblöcke designt hat, was die Validierung natürlich extrem aufwändiger gemacht hat als wenn man das per Digitaldesign machen konnte.

An sich gab es so Sachen aber auch schon früher. Da waren die Standardzellen unterschiedlich groß und konnten damit unterschiedlich viel Treiben bei einer bestimmten Zielfrequenz.

[Zossel]

Das hört sich gut an. Durch die 2nm Verzögerung bei TSMC hat Intel Möglichkeiten wieder in Führung zu gehen. Jetzt liegt es an Intel ihre Roadmap ohne nennenswerte Verzögerung umzusetzen.

Ich frage mal wieder: Wieviele EUV-Belichter hat Intel im Gegensatz zu TSMC um diese Chips zu belichten?

[AffenJack]

Das hört sich gut an. Durch die 2nm Verzögerung bei TSMC hat Intel Möglichkeiten wieder in Führung zu gehen. Jetzt liegt es an Intel ihre Roadmap ohne nennenswerte Verzögerung umzusetzen.

Die Verzögerung ist das eine. Das größere Problem ist, dass 2nm bei TSMC praktisch nicht skaliert. Transistordichte steigt nur um 10% von 3nm zu 2nm und das nach 2 Jahren.

https://www.anandtech.com/show/17453/tsmc-unveils-n2-nanosheets-bring-significant-benefits

Das wird für die ganze Industrie ein Supergau, wenn es überhaupt nicht mehr voran geht. Stacking bleibt da für teure Chips als einzige Möglichkeit.

Wenn Intel 20A und 18A wirklich so auf die Straße bringt, wie kommuniziert, dann dürfte Intel wieder klar vorne sein. Selbst Samsung ist ein Aufholen bei der Transistordichte zuzutrauen (Yield etc klammere ich aus).

[ChaosTM]

Deswegen halte ich auch die Aussage die hier vor kurzem gepostet wurde, dass Moors Law mit "Silizium" noch bis 2035 spielbar sei. Hat sich in den letzten 2 Jahrzehnten schon sehr stark verlangsamt.
Hoffentlich täusche ich mich und es kommt ein neuer "Durchbruch".
Da die wichtigsten Maschinen von ASML kommen, wird sich das in Zukunft wohl ziemlich angleichen zwischen den großen 3...

[smalM]

Hört sich gut an, wobei ich mich frage, was das jetzt sein soll?
Asymetrische Transistoren mit 3+2 bzw. 2+1 Fins.
Das macht man, weil die Schaltstärke der N- und P-Seite eines Transistors unterschiedlich hoch ist. Ich habe leider schon wieder vergessen, welche stärker und welche schwächer ist, aber so mache ich die Schaltstärke des Transistors von der stärkeren Seite abhängig und nicht von der schwächeren.

[iamthebear]

Was ich dabei nicht ganz verstehe:

Bei 2-1 Fin werden +11% Speed ODER -30% Power angegeben. So weit ist noch alles klar. Das liegt ja innerhalb der Erwartungen, dass der Verbrauch 42% (1/0.7) steigt wenn man den Takt um 11% erhöht.

Aber wie soll man die Werte für 3-2 Fin interpretieren:
+33% Speed
-12% Power

Die 33% mehr Speed können doch nie @ iso power sein.
Umgekehrt wird damit auch kaum der maximale Takt gemeint sein. Falls das der Fall wäre hätte man das doch als viel größeren Erfolg verkauft.

Ist damit vielleicht dieselbe Spannung gemeint?

[Skysnake]

@smalM der PMOS ist langsamer und wird daher breiter ausgeführt.

Ich würde eher von Standard cell lib tracks ausgehen. Aber steht halt nicht dabei.

[Orko]

Asymetrische Transistoren mit 3+2 bzw. 2+1 Fins.
Das macht man, weil die Schaltstärke der N- und P-Seite eines Transistors unterschiedlich hoch ist. Ich habe leider schon wieder vergessen, welche stärker und welche schwächer ist, aber so mache ich die Schaltstärke des Transistors von der stärkeren Seite abhängig und nicht von der schwächeren.

Ich habe das so in Erinnerung:
In Halbleitern ist die Beweglichkeit von Elektronen höher als die von Elektronenlöchern. In CMOS Technik kann dies dadurch kompensiert werden, dass die PMOS Transistoren einen entsprechend höheren Gatequerschnitt als die NMOS Transistoren bekommen. Bei planaren Transistoren wird die Gatebreite angepasst. Bei FinFets die (leider diskrete) Anzahl der Fins. Bei GaaFets ist geplant die Breite und ggf die Anzahl der gestapelten Gate-Sheets zu variieren.
FinFets: Die PMOS Seite bekommt mehr Fins als die NMOS Seite



edit: Skysnake war schneller

[smalM]

@Orko
Danke

[ryan]

Hier noch eine Intel 4 Analyse: https://fuse.wikichip.org/news/6720/a-look-at-intel-4-process-technology/


While not as comprehensive feature-wise as their usual nodes, Intel 4 offers enough to support the compute tile needed for their next-generation client SoC, codenamed Meteor Lake. The node takes full advantage of EUV and offers around a 20% performance/watt gain over Intel 7. At the SoC level, the node offers as much as a 40% reduction in power at iso-frequency or >20% frequency improvement at iso-power. Additionally, the node boasts a full 2.04x density scaling for its high-performance library, over the highest-performance cells used for Alder Lake in Intel 7. On paper, those PPA characteristics positions the company’s new Intel 4 process at performance levels better than TSMC N3 and Samsung 3GAE. On the density front, Intel 4 appears highly competitive against N3 high-performance libraries.

It is clear that Intel 4 was made with a great deal of care. Careful standard cell scaling along with architectural simplification helped reduce process complexity. Reverting back to easier materials along with the introduction of EUV helped greatly reduce masks, steps, and pattering variability and complexity. Intel says the new node also brings a highly welcomed reduction in cost-per-transistor versus Intel 7.

[ChaosTM]

Hoffentlich stimmt das so. Seit Pat die Gelse am Ruder ist, muss man alles mit einem Grain of Salt nehmen was von INTEL kommt.

[Gott1337]

Hoffentlich stimmt das so. Seit Pat die Gelse am Ruder ist, muss man alles mit einem Grain of Salt nehmen was von INTEL kommt.
und davor nicht?

[ChaosTM]

und davor nicht?


Nicht ganz so offensichtlich. Pat ist ein extremer Dampfplauderer.

[ryan]

Hoffentlich stimmt das so. Seit Pat die Gelse am Ruder ist, muss man alles mit einem Grain of Salt nehmen was von INTEL kommt.


Ach so sie lügen rum, oder was wolltest du ausdrücken?

IDM 2.0 sagt dir was? Wer hat das nochmal in die Wege geleitet mit massiven Investitionen in die Zukunft? Alles nur gedampfplaudert, alles klar. Dein Niveau ist echt dünn. Vor Gelsinger musste man noch Befürchtungen haben das Intel ihre foundries abstößt.

Keine Ahnung was die Intel 4 Vorstellung vom VLSI Symposium überhaupt mit Gelsinger zu tun hat, vorgetragen wurde das von Ben Sell. Scheinbar wird sich ein neues Hassobjekt geschaffen, wäre ja nichts Neues. Jetzt wird Gelsinger schon als Nachteil gesehen. Du trauerst bestimmt Krzanich oder Swan nach, das lief mit den beiden für dich in die richtige Richtung.

[Tobalt]

Mit ein bischen Distanz und mal ohne Emotionen steht Intel doch da wo man es vor ein paar Jahren auch erwartet hätte.

Der Fertigungsnachteil zu TSMC besteht noch immer, aber die Lücke wird zumindest nicht größer. Sie halten den Anschluss und es gibt eine ehrliche Chance dass sie irgendwann wieder aufschließen.

Die Skylake Architektur wurde endlich abgelöst und mehr Kerne sind Normal. Dabei haben sie stetig Fortschritte gemacht und liefern sich mit AMDs sehr guter Architektur ein Wettrennen, gefühlt herrscht bei Architekturen Gleichstand (also kein P4 vs A64 oder Core i vs Bulldozer fail).

Und wenigstens scheint sich Intel zu bemühen und das sollte für die Zukunft alle optimistisch stimmen

[Felixxz2]

ryan rastet völlig aus :freak:

Aber ja, also wenn ich mir das SR Debakel so ansehe habe ich auch eher so meine Zweifel. Aber gut, die Cores sind nice, das stimmt.

[Zossel]

Vor Gelsinger musste man noch Befürchtungen haben das Intel ihre foundries abstößt.

Wer am meisten in die Halbleiterfertigung investiert und höhere Stückzahlen produziert wird vorne liegen.

Intel braucht mittelfristig signifikant Marktanteile in anderen Märkten als X64.

[HOT]

Hier noch eine Intel 4 Analyse: https://fuse.wikichip.org/news/6720/a-look-at-intel-4-process-technology/
Also das liest sich nicht wie eine Analyse sondern wie das Abschreiben des Intel-Marketing-Blablas. Da muss man schon den Link anklicken ;).

Der Kernsatz ist aber "20% mehr Perf/W" und das ist, sorry, beschissen.


ChaosTM
Wer sagt dir, dass AMD nicht plötzlich auch das Blaue vom Himmel verspricht, sobald es nicht mehr so super rund läuft? Das ist schlicht BS. Es kommt hier doch nicht aufs Geschlecht an :freak:

[Unicous]

Intels Probleme sind hausgemacht und Individuen wie Gelsinger sind nur die Spitze des Eisbergs. Wohl aber wird er gut dafür bezahlt dieses Unternehmen zu führen und es zeigt sich zumindest vorläufig, dass sich bislang am Unternehmensstil nicht wirklich etwas geändert hat obwohl viele Vorschusslorbeeren verteilt wurden und viele Leute hofften, dass Intel von Grund auf reformiert wird.

Nichts davon ist passiert, daher muss man auch hier wieder abwarten ob das Luftschloss "Intel 4" sich auf wirklich so materialisiert wie behauptet. TSMC hat auch seine Problemchen von daher ist es nicht unmöglich, dass Intel hier wieder aufholen kann. Bei Samsung sehe ich auch wenig Hoffnung, dass sie mittelfristig ihre Prozesse so in den Griff bekommen, dass sie zu einer Gefahr werden könnten und wieder Foundry-Partner gewinnen.

Ich bezweifle auch, dass Intels Foundry-Geschäft reale Früchte tragen wird. Ich glaube eher, dass Intel bald wieder auf Einkaufstour geht um noch mehr Fabless Hersteller an ihre "Foundry" zu binden, so wie sie es schon mit Altera getan haben. Vor ein paar Monaten haben sie Tower Semiconductor für über 5 Milliarden Dollar gekauft, auch wenn das wohl eher ein supply chain Ankauf war. SiFive wollten sie ja auch schon kaufen, aber immerhin hat man ihnen aller Wahrscheinlichkeit einen lukrativen Deal angeboten, wenn sie Intels leading edge Prozesse nutzen.:wink:

[ChaosTM]

Ich hoffe inständigst, dass Intel 4 genauso aufschlägt wie die Gelse es behauptet. Wäre für die gesamte Industrie extrem wichtig einen weiteren starken Gegenpol zu TSMC zu haben. 3 ca. gleich starke Player wäre optimal.

[Zossel]

N2: TSMC will mit Nanosheet-Transistoren ab 2025 bester Chipfertiger bleiben (https://www.heise.de/news/N2-TSMC-will-mit-Nanosheet-Transistoren-ab-2025-bester-Chipfertiger-bleiben-7147664.html)

TSMCs Konter sind die Backside Power Vias [.....] TSMCs Senior Vice President Business Development Dr. Kevin Zhang erzählt in kleiner Runde, dass dies auch die Verarbeitungsschritte pro Wafer deutlich in die Höhe treibe, genaue Zahlen zu dem noch in der Entwicklung befindlichen Ablauf wollte er aber noch nicht verraten.

[Skysnake]

Das ist jetzt hoffentlich keine Überraschung...

[Mortalvision]

Mehr Verarbeitungsschritte=mehr Fehler=noch teurere Chips :eek:

[smalM]

"Und auch bei N2 seien sie lediglich eine Option, also kein Pflichtbestandteil der Technik"
Es ist eine Option für die Kunden, die sich einen Vorteil davon versprechen. Für diesen Vorteil müssen sie dann halt auch blechen. Wo ist da das Problem?

[Zossel]

"Und auch bei N2 seien sie lediglich eine Option, also kein Pflichtbestandteil der Technik"
Es ist eine Option für die Kunden, die sich einen Vorteil davon versprechen. Für diesen Vorteil müssen sie dann halt auch blechen. Wo ist da das Problem?

Bei schnellen Chips wird das sicherlich normal werden.

[Zossel]

DRAM-Fertigung: China investiert bis zu 45 Mrd. USD in neues Unternehmen (https://www.computerbase.de/2022-06/dram-fertigung-china-investiert-bis-zu-45-mrd-usd-in-neues-unternehmen/)

[smalM]

"Doch damit wurde quasi nur ein gutes erstes Prozent zur Verfügung gestellt, denn die Pläne für die Gigafab, die auf 300-mm-Scheiben bis zu 140.000 Wafer pro Monat in 28-nm-Technologie belichtet, werden viel mehr Geld benötigen. Hier sind nun laut übereinstimmenden Medienberichten 300 Milliarden chinesische Yuan im Gespräch, umgerechnet 44,8 Milliarden US-Dollar."

Haben wir da wieder die beliebten 97% Übereinstimmung? :freak:

Seit wann kostet eine Fab mit 140k WPM für 28nm-DRAM 44,8 Mrd.$?
SK Hynix baut gerade eine 200k WPM Fab für ~27 Mrd.$ und das soll 1-irgendwas mit EUV-Tools werden.
Medienberichte? Einer plappert den Unsinn des anderen nach...

[bbott]

Mehr Verarbeitungsschritte=mehr Fehler=noch teurere Chips :eek:
Weniger Durchsatz, da Maschinen länger belegt ;)

[ryan]

Angstronomics presents the hard truths of the world's most advanced process node. We detail their claims vs real chips, how transistor density is calculated, show concrete measurements on the real dimensions of TSMC N5, and get technical on its transistor layout to explain area scaling. We will follow up with what this means in the context of their next N3 and N2 nodes.


We measure an average standard cell height of 210nm and average CGP of 51nm. Plugging in those numbers into the density formula shows the H210g51 of TSMC N5 2-fin achieves a logic density of 137.6 Mtr/mm². These values match the industry disclosures if one knows where to look [1]. So N5 is 1.518x denser than N7.
https://www.angstronomics.com/p/the-truth-of-tsmc-5nm

[AffenJack]

https://www.angstronomics.com/p/the-truth-of-tsmc-5nm

Die Density Angaben für 5nm tsmc basierten ja auf David shores Berechnungen. Der sagt jetzt:


On top of it, he bragged that it was a bigger cell shrinkage. Given 7 was already known at the time to be ~1.74x, even without disclosing pitches, there was very little left to the imagination here. Today we know that literally NONE, NONE of what he said was even remotely true..

https://twitter.com/david_schor/status/1540807938398457861?t=aN6avpStdqvFM-XUqGBmdg&s=19

Tsmc frühere 5nm Angaben waren komplett gelogen. Damit hat sich Tsmc angeblicher Densityvorteil gegenüber Samsung auch in Luft aufgelöst und war nur Marketing. Auch wenn Tsmc bei den yields und perf/w wohl deutlich besser ist.

[davidzo]

Haha :freak:

Wie jeder weiß sind performance und power total nebensächlich im Gegensatz zu Density. Real men have Density!

Nonetheless, we are still going to call out TSMC here as the average chip density in real processors still lines up with the Bohr model and not their claims.


Und echte Densities werden an Laborchips bestimmt, nicht durch irgendwelche ungewaschenen Forscher an realen Chips, ja ausgerechnet an echten CPUs.
Learn from the best :D sage ich da nur :freak:

Schon witzig dass sie aufgeschliffene N5 chips mit Intel4 aus den Präsentatonsfolien vergleichen und daraus ihr eigenes Resümee ziehen.

[smalM]

Damit hat sich Tsmc angeblicher Densityvorteil gegenüber Samsung auch in Luft aufgelöst und war nur Marketing. Auch wenn Tsmc bei den yields und perf/w wohl deutlich besser ist.
Du hast Zahlen für einen Die in 5LPx? Ich kenne keine, weder für 5LPE, noch für 5LPP.

Schon witzig dass sie aufgeschliffene N5 chips mit Intel4 aus den Präsentatonsfolien vergleichen und daraus ihr eigenes Resümee ziehen.
„Nie dürft ihr so tief sinken, von dem Kakao durch den man euch zieht, auch noch zu trinken.“

[dildo4u]

Samsung gibt an schon in 3nm zu fertigen.
Zeitlich könnte das zum S23 passen, ansonsten kein Plan wer es noch nutzen könnte.


https://news.samsung.com/global/samsung-begins-chip-production-using-3nm-process-technology-with-gaa-architecture

[ChaosTM]

Schön das zu hören.
TSMC kann immer nur so weit wie ASML gehen. Die sind die eigentlichen "Herrscher" über den Chipmarkt sehr vereinfacht ausgedrückt.

In ein paar Jahren haben wir wahrscheinlich einen quasi "Gleichstand" zwischen den großen 3.

[Platos]

Das wäre wünschenswert. Hoffe ich auch immer. Obs war wird..?

[Complicated]

Schön das zu hören.
TSMC kann immer nur so weit wie ASML gehen. Die sind die eigentlichen "Herrscher" über den Chipmarkt sehr vereinfacht ausgedrückt.

Eigentlich war es gerade weil TSMC den Prozess mit eigener Technologie weiter verbessert hat:
https://www.anandtech.com/show/16732/tsmc-manufacturing-update?utm_source=twitter&utm_medium=social
TSMC states that it’s been using an in-house developed pellicle for its EUV nodes since 2019 and more extensively in 2020. In comparison, ASML and Mitsui Chemicals only had recently a few months ago announced (https://www.anandtech.com/show/16581/availability-of-euv-pellicles-to-boost-yields-enable-large-euvbased-chips-) that they’re only planning to start volume sales of their own pellicle in 2Q21, essentially right now at the time of this article (ASML has reached out to us to clarify that they've been shipping pellicles to customers in volume for two years - thousands of units from their own production lines, and that the deal with Mitsui is solely transferring that volume production line externally). TSMC doesn’t state any technical details of their in-house pellicle, but if the N5 yields are to be a sign of the results, then it must be an important part of TSMC’s current success at leading edge nodes.

The company also noted that it’s been continuously improving EUV mask lifetime – meaning the amount of time that a mask is useable before it has to be replaced or repaired, pointing out that it is forecasting that it will roughly catch up with DUV mask lifetimes in 2021. In other words, it means that up until now, EUV masks had notably worse lifetime that would result in less manufacturing throughput due to downtime.

[ChaosTM]

Umso besser. Ich lerne gerne dazu.

[Complicated]

Hinzu kam auch ein patentiertes "dry cleaning" für Masken, das nochmals Kosten, Haltbarkeit sowie Wasser+Chemikaliennutzung deutlich verbesserte:
https://esg.tsmc.com/en/update/greenManufacturing/caseStudy/36/index.html
In addition to the saving of ultrapure water and chemicals, the frequency of mask RR and duration are reduced substantially based on the production cycle time control and management system. Since its introduction in 2018, the duty cycle of EUV mask has increased more than 80%, and the lifetime for advanced process EUV mask has also extended, generating an accumulated NT$2 billion of improvement effect.



https://esg.tsmc.com/en/update/greenManufacturing/caseStudy/36/img_03.jpg
Ich finde es sehr spannend welche Stellschrauben es da gibt, die eben trotz identischer ASML-Hardware doch die entscheidenden Vorteile über einen Zeitraum einbringen. Ich vermute, dass TSMC einfach früher angefangen hat in diese speziellen Entwicklungen zu investieren

[Tobalt]

Die resists sind doch mittlerweile genauso wichtig/speziell. Gibt es da auch nur einen Anbieter ?

[Zossel]

Die resists sind doch mittlerweile genauso wichtig/speziell. Gibt es da auch nur einen Anbieter ?

Ich würde fast meinen Arsch drauf verwetten das es da nur Einen gibt.