Chipfertigung: 10 FF, EUV, 7 nm, 5 nm, 3 nm, GAF, ...

[arcanum]

Massive Förderungen von der neuen US-Regierung für Intel incoming.

[Tobalt]

Kann ich nachvollziehen und finde ich sehr gut. Würde ich genau so machen.

wäre dem nicht so, würde Taiwan schneller überrollt werden.

Dito, ist halt einfach Sicherheitspolitik.

[basix]

Für mich ist das auch verständlich. Es erscheint aber als aussenstehender als schon ein bisschen absurd, wenn man die Sicherheitspolitik an eine einzelne (zugegebenermassen wichtige) Firma koppelt. Aber so viel Einfluss hat die Chiptechnologie auf die Wirtschaft, weswegen man sie jetzt für andere politische Themen "missbraucht".

[Zossel]

Für mich ist das auch verständlich. Es erscheint aber als aussenstehender als schon ein bisschen absurd, wenn man die Sicherheitspolitik an eine einzelne (zugegebenermassen wichtige) Firma koppelt. Aber so viel Einfluss hat die Chiptechnologie auf die Wirtschaft, weswegen man sie jetzt für andere politische Themen "missbraucht".

Das ist ganz gewöhnliche Business|Machtpolitik as usual, jeder der noch dem kalten Krieg miterlebt hat wundert sich überhaupt nicht über solche Ansätze.

Denk mal an Luft- und Raumfahrtunternehmen, da ist das noch offensichtlicher. Oder das Thema Atom- und Kerntechnik. Oder an die Wismut, oder an das besondere Verhältnis Saudi-Arabien (Aramco -> eine einzige Firma) und den USA.

Jede Technik/Rohstoff kann irgendwann politisch werden.
Die Globalisierung (jeder baut das was er am besten/billigsten kann) befindet sich schon länger auf dem Rückzug, aller spätestens seit dem 24.4.2022.

[Zossel]

Wer schon immer mal einen Belichter zu Hause haben wollte:

https://www.golem.de/news/twinscan-exe-5000-asml-bringt-lego-modell-einer-prozessorfertigungsmaschine-2411-191291.html

[aceCrasher]

Wer schon immer mal einen Belichter zu Hause haben wollte:

https://www.golem.de/news/twinscan-exe-5000-asml-bringt-lego-modell-einer-prozessorfertigungsmaschine-2411-191291.html
Finde ich tatsächlich mega cool und würde ich mir auch sofort ins Regal stellen... aber >200€ sind schon echt happig für ein so kleines Set :(

[bloodflash]

Viel interessanter der Link zu ASML:
"provide 8nm resolution"
https://www.asml.com/en/products/euv-lithography-systems/twinscan-exe-5000

Das zum Thema Intel 18a oder TSMC 2nm (N2).

[Zossel]

Intel Announces Retirement of CEO Pat Gelsinger

David Zinsner and Michelle Johnston Holthaus named interim Co-CEOs. Holthaus also appointed to the newly created position of CEO of Intel Products. Frank Yeary named interim executive chair.

https://www.intel.com/content/www/us/en/newsroom/news/intel-ceo-news-dec-2024.html#gs.icdc6d

[davidzo]

Intel Announces Retirement of CEO Pat Gelsinger


Sucht noch jemand eine Foundry?

Günstig abzugeben, nur wenig benutzt in den letzten Jahren. ;D

[mocad_tom]

https://finance.yahoo.com/news/intel-ceo-gelsinger-leaves-chipmaker-140147477.html?guccounter=1&guce_referrer=aHR0cHM6Ly93d3cuZ29vZ2xlLmRlLw&guce_referrer_sig=AQAAAICir-IOXETlzIjvoes1chlWkxWJy3Yj6rrcnXS4GE3JMs_MbySCEwYvlxagKrtp5ClZpNrnGUHHWS1QBWxvrR pobFI0iKL5DFP-UlqYezSakL532EQMUGdtC8kjtc_DZhusJKCcKLfChFB5fOIoBzsBmMYRdQdScNG_Sp9e6uIj

Scheinbar hat Pat genug für das Foundry Business getan, dann aber zu wenig für die Produkte.
Er hätte sich wohl mehr bei Falcon Shores blicken lassen müssen.

The clash came to a head last week when Gelsinger met with the board about the company’s progress on winning back market share and narrowing the gap with Nvidia Corp., according to people familiar with the matter. He was given the option to retire or be removed, and chose to announce the end of his career at Intel, said the people, who asked not to be identified because the proceedings weren’t made public.

[Zossel]

Scheinbar hat Pat genug für das Foundry Business getan, dann aber zu wenig für die Produkte.
Er hätte sich wohl mehr bei Falcon Shores blicken lassen müssen.
Die Anforderungen für Fab und Design sind einfach zu unterschiedlich als das das von einer Person zusammen geleitet werden kann.

Daher wäre Intel mit Chefs besser aufgestellt.

[Skysnake]

Naja, das war immer Intels Stärke. Prozesse die zu den Designs passen und nicht Designs die sich gnadenlos den Prozessen unterordnen müssen.


Auf der anderen Seite ist das aber halt auch ein Hemmschuh für dad Foundry Geschäft da einfach zu speziell.

[Badesalz]

Scheinbar hat Pat genug für das Foundry Business getan, dann aber zu wenig für die Produkte.Dann bin ich mal gespannt, ob der Grund nicht doch die drohende Wässerung von 18A war... Oder fällt das nicht unter genug oder nicht genug für foundry business?

Er versuchte das zu tun was ihm der Schattenstaat auferlegte. Die Foundrys sind extrem strategisch.

[Zossel]

Naja, das war immer Intels Stärke. Prozesse die zu den Designs passen und nicht Designs die sich gnadenlos den Prozessen unterordnen müssen.

Offensichtlich war/ist es wirtschaftlicher neue Prozesse erst mit Telefonen "einzufahren" und einen ersten ROI zu generieren anstatt auf den perfekten Prozess für Produkt X zu warten.

Und selbst jetzt ist sich Intel immer noch zu fein schnöde Telefone zu bauen und träumt lieber von nächsten großen Ding, sowohl beim Design als auch bei der Fab.

[Zossel]

Er versuchte das zu tun was ihm der Schattenstaat auferlegte.

Ist das das Ding was von der Rückseite vom Mond gesteuert wird?

[Badesalz]

Du kannst es auch Hintergrundstrategen nennen ;)
"Schattenstaat"/deep state ist jedenfalls nichts was meiner Fantasie entspringt. Ich kann auch nichts dafür ;) Ich sehe das aber auch nicht gleich so stark negativ behaftet wie es meist verwendet wird.

[Zossel]

Du kannst es auch Hintergrundstrategen nennen ;)
"Schattenstaat"/deep state ist jedenfalls nichts was meiner Fantasie entspringt. Ich kann auch nichts dafür ;) Ich sehe das aber auch nicht gleich so stark negativ behaftet wie es meist verwendet wird.

Das gewisse Industrien für eine Volkswirtschaft herausragende Bedeutungen haben wird ja offen kommuniziert und ist auch ein Binse, so das Bezeichnungen "Deep" oder "Schatten" ziemlich blödsinnig sind.
Oder würdest das auch so für die Autoindustrie in Deutschland formulieren?

[Badesalz]

Gelsinger ist gegangen, weil es da nicht läuft wo es geostrategisch grad am wichtigsten ist. Sein Abgang alleine mit irgendeinem Druck der Aktionäre zu verknüpfen ergibt nicht das ganze Bild.

Was aber auch für uns hier ohne größeren Belang ist. Wollte eigentlich nur den Aspekt der realen Welt erwähnen. Alles gut ;)

[davidzo]

Die Abberufung Gelsingers kam durch das Board.
Und die Member des Boards werden von den Aktionären gewählt. Insofern kann man schon sagen dass gelsinger auf Druck der Aktionäre gehen musste.


Seine Abberufung bedeutet dass das Board keinen Glauben mehr an seine Strategie hat und einige seiner Entscheidungen umkehren will, bzw. neue Entscheidungen durchsetzen will die mit ihm nicht möglich waren.

Ganz vorne wäre da imo die umstrittene Trennung von den Fabs, die unter Investoren schon immer frei diskutiert wurde ohne ein Blatt vor den Mund zu nehmen. Das muss nicht sofort sein aber es würde mich wundern wenn das Board z.B. noch einmal einem neuen CEO zustimmt der das Abstoßen der Fabs so kategorisch ausschließt wie Gelsinger.

Gelsinger ist zwar ein Kämpfer aber hat eben auch viele Fehlentscheidungen zu verantworten, deren Gesamtheit Intel heute nicht gut dastehen lassen:
- Er hat die Waferpreis-Verhandlungen mit TSMC sabotiert indem er gleichzeitig öffentlich gegen Taiwan gewettert hat um Fördermilliarden in den USA auf den Weg zu bringen. Das hat ihm und Intel die Feindschaft von Morris Chang eingebracht, von dem sie nun abhängig sind bis 18A funktioniert.
- Anstatt AI rechtzeitig zu erkennen hat Gelsinger die Grafiksparte und HPC weiter gepusht. Im Nachhinein eine Fehlentscheidung. Selbst ein Laie konnte erkennen dass der Cryptomining Hype unzuverlässig ist und bald zusammenbricht und damit auch die GPUpreise.
- Unter ihm wurde entschieden Intels einzig erfolgreiche AI produktlinie die es mit nvidia aufnehmen konnte nicht weiter zu entwickeln. Habana Gaudi wurde nach Gaudi3 zugunsten von Falcon Shores eingestellt, der sich aber andauernd verzögert. Anstatt mit Gaudi4 steht Intel jetzt nackt da.
- Die Strategie von seperater, effizienterer und günstigerer Inferencing Hardware (Habana Goya) wurde ebenfalls eingestellt. Das waren günstige PCIe Karten analog zu NVs Tesla T4 und L4. Der fertig entwickelte Goya Nachfolger Greco wurde kurz nach dem Launch eingestellt, und Gaudi3 allein gelauncht. Anfangs war Training das große Ding, aber mittlerweile ist AI so in der Massen angekommen dass es nun darum geht die Kosten fürs Inferencing zu senken. Nvidia Trainingshardware ist hier auf Dauer zu teuer. Das weiß auch NV und hat sowohl Lovelace als auch Ampere mehr auf Inferencing getrimmt (die Fortschritte bei Training sind weitaus geringer als im Inferencing). Imo Intels größte vertane Chance.
- Unter Gelsinger hat man sich auch entschieden Arrowlake für den Desktop zu launchen, obwohl er in client workloads kaum schneller ist als Raptorlake. Man hätte stattdessen auch den mehr oder weniger fertigen Bartlettlake bringen können, oder eine reine 32-48C E-Core CPU für i5 level Client workloads die nicht auf hohe ST perf angewiesen sind.
- Intels großer Vorteil der eigenen Networking Abteilung hat sich unter Gelsinger in Luft aufgelöst und der Anschluss zu Mellanox von Nvidia ist verpasst und sogar AMD-Xilinx die mit Broadcom für Ultra Ethernet partnern, liefert modernere HPC networking Lösungen. Dabei wäre das genau der Angriffsvektor gewesen mit dem Intel bei HPC als Systemanbieter auftreten kann ohne gleichwertige Konkurrenz. Das hat man unter Gelsinger nicht genutzt.
- Im Übrigen ist auch die Chipsetsparte nicht besonders aufgestellt. War man früher noch erster mit neuen Schnittstellen wie PCIe, USB-C und 1GBE lief man bei PCIeGen4 dem Trend hinterher. Marvell und broadcom dominieren bei PCIeGen5 und Gen6 und von integrierten 10GBE im Intel chipstz ist auch noch nichts zu sehen.
- Das Raptorlake Debakel mit den degradierenden CPUs ist auch erst unter Gelsinger aufgetreten. Es wurde zu früh gelauncht, mit weniger Testing als notwendig gewesen wäre.

Ein großteil diese Fehlentscheidungen geht auf das Konto von Intels Firmenkultur. Die eingespielten Teams haben ihre Fähigkeiten und Produkte überschätzt und damit jüngere teile des Konzerns wie das E-Core team, Habana Labs etc. überstimmt. Gelsinger hat die Chance verpasst hier einen harten Cut zu machen und die Unternehmenskultur zu mehr Innovation hin zu ändern. Stattdessen herrscht weiterhin Micropolitik, Günstlingswirtschaft und Tatsachenleugnung, genau wie bei VW.

[Badesalz]

Ja. In die Breite ausgeschrieben ist es eben das gewesen...

"AMD-Altera"?

[davidzo]

Ja. In die Breite ausgeschrieben ist es eben das gewesen...

"AMD-Altera"?

Meine natürlich AMD Xilinx. :wink:

[E39Driver]

Rein aufs finanzielle runtergebrochen ist es doch Intels größtes Problem die eigenen FABs nicht ausgelastet zu bekommen mit eigenen Produkten. Die FABs die nun 10 Mrd Fixkosten verbrennen und keine Drittkunden gewinnen können. Der Wechsel von Lunar- und Arrow-Lake von eigener zu TSMC Fremdfertigung ist dann quasi noch Öl ins Feuer dieses Problems. Gerade wenn sich der Output zudem noch als so schwach erweist, dass man damit keine überragenden neuen Marktanteile und Margen erreichen kann.

Wäre vielleicht klüger gewesen Arrow- und Lunar-Lake zu redesignen auf eigener Fertigung. Mutmaßlich höherer Takt bei höheren Verbrauch. Oder aber Barthlett-Lake mit 12P-Kernen als Gen.15 herauszubringen. Halt alles was Volumen auf die eigene Fertigung bringt und die Werke auslastet. Das herauskommende Endprodukt wäre wahrscheinlich genauso wenig konkurrenzfähig gewesen oder noch etwas weniger. Aber eben ungleich günstiger in der Fertigung. Und könnte so auch zu niedrigeren Preispunkten noch im Markt platziert werden.

Vlt müsste man sich bei Intel auch ehrlich machen ähnlich wie AMD damals 2012, als man erkannte für Jahre mit Bulldozer nicht konkurrenzfähig zu sein. Dieser wurde dann 5 Jahre lang auch nur noch minimal weiterentwickelt und rein über den Preis verkauft. Während alle Ressourcen in ZEN als echtes Nachfolgeprodukt geflossen sind.

[Badesalz]

Rein aufs finanzielle runtergebrochen ist es doch Intels größtes Problem die eigenen FABs nicht ausgelastet zu bekommen mit eigenen Produkten.Das ist glaub ich nicht ganz richtig formuliert.

Imho wäre das kein Problem, wenn sie ihre Produkte in den eigenen Fabs wirtschaftlich produzieren könnten...

[Complicated]

Intel hat EUV nicht in den Griff bekommen, da bringt es auch nichts die Fab auszulasten wenn die Yield bei 20% liegt und nicht mal ansatzweise das Volumen vom Band läuft das man liefern muss.
Zu dem Zeitpunkt hat man auslagern müssen an einen Fertiger.

[KarlKastor]

Quelle?

[davidzo]

Quelle?

https://x.com/PatrickMoorhead/status/1819102693064835247

It appears that there were yield/throughput issues on Meteor Lake, negatively impacting gross margins.
Das ist glaub ich nicht ganz richtig formuliert.

Imho wäre das kein Problem, wenn sie ihre Produkte in den eigenen Fabs wirtschaftlich produzieren könnten...

Genau. Arrowlake ist aus einem einzigen Grund bei TSMC gelandet, nämlich weil das immer noch wirtschaftlicher ist als es selbst zu machen. Gelsinger hat ARL-Intel Wafer gezeigt und häufig genug erzählt dass die up and running wären.

Intel hat EUV nicht in den Griff bekommen, da bringt es auch nichts die Fab auszulasten wenn die Yield bei 20% liegt und nicht mal ansatzweise das Volumen vom Band läuft das man liefern muss.
Zu dem Zeitpunkt hat man auslagern müssen an einen Fertiger.
Das Problem ist weniger der Output als dass die Fabs defizitär arbeiten.
Das Intel auch noch mehr Fab-Kapazität online bringt, verstärkt das Problem nur.
Die Fabs haben schon genug zutun. Intels gesamtes Server-Lineup ist auf Intel Prozessen und trotzdem ist die Verfügbakeit noch nicht großartig, Sierra Forrest AP steht zum Beispiel noch aus. Anscheinend hat Intel bei den Servern genug Marge dass man sich die mittelprächtigen yields leisten kann.

[AffenJack]

Intel hat EUV nicht in den Griff bekommen, da bringt es auch nichts die Fab auszulasten wenn die Yield bei 20% liegt und nicht mal ansatzweise das Volumen vom Band läuft das man liefern muss.


Nicht nur Intel. Samsung ja ebenso wenig.

Ich hab mal bei B3D gelesen, dass die Hauptquelle für TSMCs großen Vorsprung die EUV pellicles sind. TSMC hat da irgendeine "Magic" Lösung die meilenweit besser als Samsungs und Intels ist und deswegen hat Samsung auch keinen einzigen EUV Prozess der gute Yields hat.

Mittlerweile beginne ich das immermehr zu glauben, weil es normalerweise nicht sein sollte, dass weder Intel noch Samsung EUV ordentlich hinkriegen.

[Badesalz]

Könnt ihr euch vorstellen was entsprechende Chips heute kosten würden, wenn es TSMC nicht gäbe und Intel mit Samsung erklären würden:
"Ja nun. So ist das nunmal mit EUV. So ist dabei eben die Ausbeute."

Und sie das entsprechend wirtschaftlich bepreisen würden? :freak: Nur so plakativ:
9800X3D für 999€. Die 5090 für 3999€... :tongue:

Ist das nicht ein bisschen seltsames Gefühl, daß dieser globale Ruck bezüglich Rechenleistung wie auch Effizienz aktuell nur darauf basiert, daß nur ASML dafür Maschinen baut mit welchen nur TSMC umgehen kann :uking:

PS:
Samsung hatte 2018 einen steil interessanten Ansatz. Sie haben 14nm und 7nm in EUV gemacht :usweet:
Aktuell:
https://www.electronicsweekly.com/news/business/samsung-foundry-struggles-2024-10/

[amdfanuwe]

Da nützt es Intel auch nichts auf High-NA zu setzen, wenn sie das nicht mit dem nötigem Durchsatz und Yield ans Laufen bekommen.

[mocad_tom]

Intel hatte in Q2 etwas Yield Probleme, das hing aber damit zusammen, dass man in Irland den Investor einsteigen ließ und der Investor wollte in eine Fab rein mit Vollauslastung.

Also hat man Volumen aus Oregon rausgenommen und nach Irland verschoben, aber Irland war eigentlich noch nicht soweit, das wollte man eigentlich langsamer angehen.
Aber jetzt hat man sowohl mit Oregon als auch mit Irland keine Yield-Probleme mehr. Und Meteor Lake läuft ja eigentlich auch gut.


Intel scheint wohl mit Lip-Bu Tan (CEO bei Cadence) in Gesprächen zu sein.

Im Januar 2021 als Gelsinger CEO wurde, damals war wohl Lip Bu Tan auch schon ein Kandidat für den CEO-Posten.

Lip Bu Tan wäre auch ein bisschen eingearbeitet in die Materie, weil er 2 Jahre im Board of Directors drinsaß.

Und als CEO einer Design-Software-Firma hätte er halt auch genau das Vorwissen, dass Intel noch abgeht für die Fabs.

Wobei halt Lip Bu Tan auch so einer wäre, der jetzt die Fabs killen würde.
(ich weiß bloß nicht, ob er es jetzt noch kann, nachdem im CHIPS Act das killen verboten ist)

[E39Driver]

Intel hat EUV nicht in den Griff bekommen, da bringt es auch nichts die Fab auszulasten wenn die Yield bei 20% liegt und nicht mal ansatzweise das Volumen vom Band läuft das man liefern muss.
Zu dem Zeitpunkt hat man auslagern müssen an einen Fertiger.
Ja klar der neue Node ist bei Intel nicht lauffähig, Haken dran.

Aber spricht doch dann nichts dagegen einen Backport auf die alte 10nm Fertigung zu machen, um damit die eigenen Fabs auszulasten. So wie man es mit Rocket-Lake für 14nm schon einmal gemacht hat. Oder eben übergangsweise weiterhin Gen.14 und als Upgrade Bartlett-Lake auf eigener Fertigung produzieren.

Hierbei sollten die Yields bewährt hoch liegen und selbst wenn die CPUs in ein paar Jahren unter 200€ verramscht werden müssen, wäre es günstiger als die Kapazität einfach gar nicht zu nutzen. Zumindest eben für die Masse der Brot&Butter Chips. Irgendein Halo-Produkt kann man ja trotzdem zusätzlich extern bei TSMC fertigen lassen.

[Badesalz]

Ja klar der neue Node ist bei Intel nicht lauffähig, Haken dran.Wo habr ihr solche Infos eigentlich her? mocad_tom sagt doch grad, daß alles rund und sauber läuft.
Ihr Schwarzmaler ihr :freak:

[Wuge]

Aber spricht doch dann nichts dagegen einen Backport auf die alte 10nm Fertigung zu machen, um damit die eigenen Fabs auszulasten. So wie man es mit Rocket-Lake für 14nm schon einmal gemacht hat. Oder eben übergangsweise weiterhin Gen.14 und als Upgrade Bartlett-Lake auf eigener Fertigung produzieren.

Gen14 nur mit den neuen e-Cores und unter Last entsprechend niedriger getaktet und mit niedrigerer VCore betrieben, IMC Update und evtl. mehr L3 cache wäre vermutlich tatsächlich in allen Belangen besser als Arrow Lake gewesen und das in Intel 7. Oder auf Intel 3, der soll ja gut laufen...

[mocad_tom]

Gelsinger hat zwar 5Nodes in 4Years durchgesetzt.

Er hat aber auch durchgesetzt, dass Intel 3 / Intel 4 gar nicht so hochgefahren werden soll.

Die haben da einen vernünftigen EUV-Prozess, der auch vernünftige Yields hat, fahren den aber noch gar nicht groß hoch.

Intel 18A ist erst der Prozess mit Fertigungsvorteilen(Intel 18A ist im Bereich Performance vor TSMC N3P).

Gerüchteküche-Einschätzung: erste N2 Produkte für Apple ab H2 2026.

Panther Lake und Clearwater Forest kommen klar vor TSMC N2 Produkte.


Sierra Forest und Sierra Forest SuperMicro-Server
Diamond Rapids Server ...... - die Sachen sind da und kaufbar.

Weil sich Blackwell gerade auch verzögert, bekommt man die Sachen gerade zeitnah.

[amdfanuwe]

Die CPU-Tiles (anm.: Meteor Lake) sind die ersten eigenen Chips mit EUV-Belichtung. Im Jahr 2023 wohlgemerkt, fast fünf Jahre nach der Konkurrenz.
https://www.computerbase.de/2023-09/intel-meteor-lake-architektur-details/
Wieviel EUV Kapazität hat Intel eigentlich?
Wenn der Yield nicht so pralle ist, reicht es grad für die Server Prozessoren, aber nicht für den Massenmarkt.

[Badesalz]

Kann mir das jetzt jemand erklären, nach all den mocad_tom Infos, warum Gelsinger jetzt gehen musste? Jetzt verstehe ich das alles wieder nicht mehr...

[mocad_tom]

so schaut halt die Planung für die Waferstarts aus:

https://x.com/p1cturedump/status/1820800802316746804

Und da wird man demnächst mehr Waferstarts auf Intel 18A haben, als auf Intel 3.

Das Kästchen mit den TSMC-Starts ist eine Schätzung von mir vom Mai.

In der Zwischenzeit geändert hat sich:

Abkündigung von Intel 20A
Verkauf von Teile von Irland Fab und deshalb mehr Waferstarts in Irland Fab.

Ich vermute, dass dadurch das Volumen von 3/4 größer geworden ist/ im vergleich zu der 20A/18A

Trotzdem will man 18A eigentlich ziemlich bald ziemlich stark rampen. Und in Panther Lake liegt wirklich Volumen.

[Zossel]

Das ist glaub ich nicht ganz richtig formuliert.

Imho wäre das kein Problem, wenn sie ihre Produkte in den eigenen Fabs wirtschaftlich produzieren könnten...

https://www.youtube.com/watch?v=vmdMUzRQegI

[Zossel]

so schaut halt die Planung für die Waferstarts aus:

https://x.com/p1cturedump/status/1820800802316746804


Intel Folien sind geduldig.

[Zossel]

Ich hab mal bei B3D gelesen, dass die Hauptquelle für TSMCs großen Vorsprung die EUV pellicles sind. TSMC hat da irgendeine "Magic" Lösung die meilenweit besser als Samsungs und Intels ist und deswegen hat Samsung auch keinen einzigen EUV Prozess der gute Yields hat.

TSMC kriegt den Zinn-Schmadder der beim Belichten entsteht besser weggeputzt.

[Zossel]

Da nützt es Intel auch nichts auf High-NA zu setzen, wenn sie das nicht mit dem nötigem Durchsatz und Yield ans Laufen bekommen.

High-NA hat weniger Durchsatz als Non-High-NA.
Ist halt zusätzlich Scheiße wenn man auch noch Layer die man mit Non-High-NA belichten könnte auf teureren Maschinen mit weniger Durchsatz belichten muss.

Das ist eben teuer und ineffizient.

[Zossel]

Wieviel EUV Kapazität hat Intel eigentlich?
Wenn der Yield nicht so pralle ist, reicht es grad für die Server Prozessoren, aber nicht für den Massenmarkt.

Und diese riesigen Dies werden einen entsprechend schlechten Yield haben.

[Complicated]

TSMC kriegt den Zinn-Schmadder der beim Belichten entsteht besser weggeputzt.
Das Verfahren nennt TSMC "dry cleaning".
Edit Tja:
https://www.notebookcheck.com/90-Defektrate-bei-Intel-18A-Foundry-Probleme-sollen-Massenproduktion-gefaehrden.927807.0.html
90% Defektrate bei Intel 18A: Foundry-Probleme sollen Massenproduktion gefährden

[Badesalz]

Also hat mocad_tom nur Rumfantasiert oder hat er gelogen?

PS:
#3786 konnte übrigens auch nicht beantwortet werden.

[Zossel]

Also hat mocad_tom nur Rumfantasiert oder hat er gelogen?

PS:
#3786 konnte übrigens auch nicht beantwortet werden.

Irgendwer labert immer irgendwas, insbesondere im Internet.

[Badesalz]

@Zossel
Danke. Ich stufe den Probanden dementsprechend endgültig ein.

Rückblickend hört sich das alles immer so an als wenn das der Typ wäre der die Folien für Gelsinger machte, wegen welchen Gelsinger dann gehen musste, als man 1x so richtig dahinter schaute was davon nun wirklich stimmt.
Ich vermute ein... blauäugig... zusammengestelltes Aktiendepot, aber egal welche Beweggründe, diese dürften derartiges Verhalten eigentlich nicht entschuldigen können.

edit:
Mit vinacis_vivids war das schnell einfach. Man nimmt es nicht ernst und gut. Der Kollege hier hat mich aber schon etliche Male zu täuschen versucht. Ab jetzt nicht mehr :mad: Es scheint wohl, daß jede Marke/Firma ihre erstgenannten ertragen muss.

[mocad_tom]

https://semiwiki.com/forum/index.php?threads/intel-corporation-to-participate-in-upcoming-investor-conferences.21615/#post-78347

Gestern abend hat Zinsner und Naga Chandrasekaran eine erste Investors Conference gehalten.

Und in der Q&A kam diese Frage vom Journalisten Tim Arcuri:


Q Tim Arcuri:

Good. Thank you. So I wanted to ask about progress on AT&A. I know Pat put this, which is now famous D0 number of 0.4 out and I've written a couple of notes on this. Just trying to put into context like what that means. And it depends on the die-size to translate the yield. But can you talk a little bit, B, about where 18A is versus where you think it needs to be to sort of intersect the second half of '25 a ramp. And B, the thing that I hear from some of the customers is that or some of the prospective foundry customers is that 18A is still a bit more geared toward HPC. And as a broad foundry node, the customers that I talk to are sort of like 18A is great if you have an HPC application, 14A might be the node that's more broadly applicable to external foundry customers. Can you talk about that as well?

A Naga Chandrasekaran:

Yes. So when Pat announced the defect density D0 less than 0.4, it was a point in time and it was to give the indication that we are progressing as expected. If I look at it today, we are progressing. There are several milestones that we have met and there are still many milestones ahead for the technology development. And if I wear my technology development hat for a minute, there's always challenges when you're introducing new technology and there's ups and downs. But what I would say is there's nothing fundamentally challenging on this node.

Now it is about going through the remaining yield challenges, defect density challenges, continuing to improve it, improving process margin and getting it ramped. Will there be challenges? There will be, but I think we are progressing. And next year, as I look at it, primarily the first half will be getting the node into engineering samples into our customers' hands and getting the feedback and starting a ramp in Oregon. And the second half of 2025, our milestone is certifying the node, getting it ramped in Arizona and getting the product on the shelves so that customers can buy it. So that's the milestones and we are working towards meeting all those milestones over the next year. It's very critical for us.

AT&A, to your second part of the question, when we said we are going to be foundry, 10.7 was way past and then Intel 3 also had several decisions already made and even 18-A to some extent decisions were made. So you're absolutely right. There are certain aspects of 18A that's extremely powerful for compute applications, especially the backside power. It's going to be very beneficial for compute applications.

It can benefit mobile depending on how the designs are done, but because the customer engagement is more later, it doesn't address the full TAM. And 18A, our biggest customer for the next two, three years is still Intel products, which goes back to what Dave was saying. The Intel products, we know the demand, we know what needs to happen and our focus is to ramp it and continue to get more customers on 18A. But all this learning is getting implemented into 14A.

So as 14A comes in, there will be a broader market that 14A will address, including compute and mobile and other applications and also how the PDKs are done so that it's not just for with Intel Focus, but it's also focused on the broader ecosystem taking 14A and applying it to their designs.

So schaut es aus - das ist der Stand.

In Oregon wird 18A verfeinert.
Aber dann wird auch irgendwann Arizona hochgefahren und dann bekommt 18A richtig Volumen.
Und auch bei 14A wird fleißig weiterentwickelt.

Das sind die Aussagen von gestern Abend.

Falls ihr euch wundert AT&A -> das ist 18A aber Speech-to-Text hat nicht richtig geklappt.


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Dann wird auch noch darüber gesprochen, dass 18A nicht so prickeld für Smartphones ist - wegen Powervia.
Ich weiß noch nicht genau wie das eine mit dem anderen zusammenhängt.
Ein Powervia-Prozess scheint in passiv gekühlten Smartphones ohne Heatpipe probleme zu bekommen.
Deshalb überlegt TSMC einen TSMC 16A-Prozess einmal mit und einmal ohne Powervia zu bauen, wobei aber die Geometrie der Prozesse/die TSMC-Bibliotheken ein einfaches hin- und herswitchen erlaubt.
Es kann sein, dass der Chip fürs iphone ohne Powervia kommt, der Chip fürs Macbook mit Powervia.

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Was ist, wenn der Notebookcheck-Autor einfach nur die Aussagen vom August(von Broadcom) aufwärmt, ohne dass er neue Aussagen hat.

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Das ist ein Slide-Deck von Broadcom vom April 2024.
Seite 90 ist ein ziemlich großer AI-Training-Chip. Und für diesen Chip sucht Broadcom einen Fertigungspartner.
https://investors.broadcom.com/static-files/4378d14e-a52f-409f-9ae4-03d810bc7a6c

[Zossel]

Dann wird auch noch darüber gesprochen, dass 18A nicht so prickeld für Smartphones ist - wegen Powervia.
Ich weiß noch nicht genau wie das eine mit dem anderen zusammenhängt.
Ein Powervia-Prozess scheint in passiv gekühlten Smartphones ohne Heatpipe probleme zu bekommen.
Deshalb überlegt TSMC einen TSMC 16A-Prozess einmal mit und einmal ohne Powervia zu bauen, wobei aber die Geometrie der Prozesse/die TSMC-Bibliotheken ein einfaches hin- und herswitchen erlaubt.
Es kann sein, dass der Chip fürs iphone ohne Powervia kommt, der Chip fürs Macbook mit Powervia.

Hmm, wenn man keine Powervias durch die Metalllayer ziehen muss will man doch nicht den Platz dafür verschenken der in allen Layern dafür draufgeht.

[mocad_tom]

https://semiwiki.com/forum/index.php?threads/intel-18a-too-good-but-design-lags.21568/page-2#post-78055

Yeah, I can add some color to my statement. TSMC said SPR is optional on A16 and that N2 IPs are drop in compatible. This indicates that A16 uses standard cells with the same size as N2, and that the M0/M2 power rails are still there (hence preventing any compaction of the cell height). It is for this reason why I call it a partial implementation as opposed to 18A which is BSPDN only and so it gets all the benefits rather than just a good chunk of them. My observation that A16 doesn't have shrunken cells from N2 is further backed up by their statement of 7-10% density boost, which is exactly inline with intel's findings of a 10% utilization uplift for a Crestmont E core. Of course, as you indicated, the exact benefit will depend on your power grid. A hypothetical chip with practically no PDN would obviously get little to no benefit.


Der Post von nghanayem und weiter unten der Post von IanD.

(I've simulated worst-case hot-spot temperature rises increasing from +20C with N2 (FSPD) to +50C with BSPD, which means the die has to be kept 30C cooler to keep within EM and reliability limits...)

That means Intel may be excluded from a lot of applications if they are BSPD-only, and may force TSMC to continue to support both FSPD and BSPD well beyond N2/A16. That's not a big process cost/support issue since all the difficult/expensive/fine-pitch bits (FEOL/MEOL/BEOL up to top metal layers) are the same, only the thick metal layers and TSVs are different -- but this could prevent TSMC from going "BSPD-only", unless they also fork the IP/libraries into BSPD-only and FSPD variants which is a *lot* of effort -- not just for TSMC but also all the 3rd party IP suppliers, including the digital library suppliers than many customers (including us) use.



Ihr könnt selber lesen

Mich diskreditieren zu wollen - bitte gerne - kann man schon mal machen.

Ich habe keinerlei Insider Infos ich muss die von irgendwo her holen.

Und nur zur Info - der TSMC N3 Prozess ist auch am Anfang ziemlich holprig hochgefahren - es gibt Stand heute immer noch nur 2 Kunden mit kommerziell kaufbaren Produkten.
Apple(M4) und Intel(Arrow Lake).

[Badesalz]

Ich weiß dann immernoch nicht warum Gelsinger gehen musste. Das wird immer unerklärlicher...

[mocad_tom]

Ein Punkt, den man jetzt mehrfach gehört hat:

er war kein Risktaker

Warum Intel 4 -> Intel 3 -> Intel 20A -> Intel 18A

Und dann noch von Intel 4 einen Prozess bauen, der Powervia kann.

Derisking hier, Derisking dort.


Wobei das eigentlich Super mit dem "Präventions-Paradox" zusammenpasst.

https://de.wikipedia.org/wiki/Pr%C3%A4vention#Pr%C3%A4ventionsparadoxon

1. Gelsinger hat den Tanker durchgeschippert - die Fahrt war aber zu teuer.
2. Das haben wir bei der Pandemie auch gesehen - hinterher stellen sich immer 10 Gscheidhaferl hin und sagen sie hätten es besser gekonnt.

Jetzt muss man den Gesamtpreis der Entwicklung auf die Waferstarts der nächsten Jahre anteilig umlegen.

[Hypadaiper]

Also an Ehrgeiz hat es Intel doch nun wahrlich nie gemangelt. Die Roadmaps galten immer als ambitioniert. Spätestens nach dem 10nm Fiasko sollte dann aber auch der letzte verstanden haben dass noch mehr Gas nicht schneller zum Ziel führt.
Und selbst wenn es dem Board zu langsam ging, warum dann so ein unwürdiger Abgang über Nacht?
Es muss gekracht haben, und zwar Gelsinger mit der Smoking Gun in der Hand.

Die haben es auf vielen Ebenen vermasselt. Die kommenden Tage/Wochen werden es zeigen und dann bin ich auf deine Versuche gespannt das ganze nich irgendwie schön darzustellen.

[Badesalz]

Ein Punkt, den man jetzt mehrfach gehört hat:

er war kein RisktakerSorry, aber das erklärt die Art wie er nun ausgeschieden ist, NULL. Irgendwo muss irgendwas brennen. Dir nach ist alles wenn nicht in bester, dann wenigstens guter Ordnung. Das glaube ich niemals...

[Orko]

A Naga Chandrasekaran: ...

Ich weiss nicht, für mich klingt das ganze Statement nach evasivem und euphemistischem "um den heissen Brei herumreden".

"Now it is about going through the remaining yield challenges, defect density challenges, continuing to improve it, improving process margin and getting it ramped. Will there be challenges? There will be, but I think we are progressing. And next year, as I look at it, primarily the first half will be getting the node into engineering samples into our customers' hands and getting the feedback and starting a ramp in Oregon. And the second half of 2025, our milestone is certifying the node, getting it ramped in Arizona and getting the product on the shelves so that customers can buy it. So that's the milestones and we are working towards meeting all those milestones over the next year. It's very critical for us."

Würde ich mal frei so übersetzen:
Ja, es gibt aktuell Yield-Probleme mit 18A. Wir arbeiten dran. Wir hoffen bis Mitte 2025 den Yield auf ein massenproduktionstaugliches Niveau zu bekommen. Dann wird alles gut. Das Thema ist sehr kritisch für uns (weil wenn wir das nicht schaffen sind wir am A). Kein Kommentar dazu wir wir unsere Chancen diesbezüglich realistischerweise einschätzen.



Zu mocad_toms berechtigtem Einwand dass TSMC N3 auch sehr holprig gestartet ist:
Was ist denn der Unterschied zwischen Intel und TSMC N3?

TSMC ist seit Jahren als Foundry etabliert, hat fast immer wie ein Uhrwerk geliefert, und die Kunden trauen TSMC zu nach einem Ausrutscher mit dem nächsten Prozess ganz schnell wieder auf die Beine zu kommen.

Intel war bisher keine Foundry, hat keine etablierten Foundry Kunden, ist seit Jahren bekannt für:
- Prozesse die sich (teils um Jahre) verspäten und bei Fertigungseintritt dann technologisch nicht mehr führend sind
- Mit Pat Gelsinger ist Intel zwar kommunikationsfreudiger geworden zu sein als vorher, aber bisher konnte ausser Ankündigungen nichts geliefert werden

Also: Die Welt vertraut TSMC, und sie misstraut Intel. Das ist der Unterschied.



Ich weiß dann immernoch nicht warum Gelsinger gehen musste. Das wird immer unerklärlicher...

Wenn 18A aktuell Probleme macht, wo doch sowohl Intels eigenen zukünftigen Produktpalette als auch deren Foundry Bestrebungen sich nahezu ausschließlich auf diesen einen Eckpfeiler stützen, dann verstehe ich dass Gelsinger nach aussen hin nicht mehr haltbar war. Er war das Gesicht und das Sprachrohr dieser Strategie. Man kann keine Foundry Kunden bzw deren Vertrauen gewinnen mit einem CEO, der nicht (mehr) als vertrauenswürdig wahrgenommen wird, weil:
- dessen bisherige Ankündigungen und Versprechungen evaporisiert sind
- mit dessen Amtszeit die "Raptor-Panne" verknüpft wird, also ein Misstrauen in die Qualität der Intel Fertigung

Was ich mich frage: Warum genau jetzt?
Ich als Intel hätte mir das aufgehoben für den Augenblick falls / wenn die Hosen offiziell runtergelassen werden (müssen).

In Leo's verlinkten News-Artikeln findet sich eine Antwort:

Gelsinger als loyales Intel-Eigengewächs war strikt dagenen Intel aufzuspalten. Einige Personen im Aufsichtsrat wollten sich diese Option offenhalten oder zumindest nicht ausschliessen. Deshalb musste Gelsinger gehen, um diese Option nun zu eröffnen, weil der (Handlungs) Druck immer höher geworden ist. Eine für mich nachvollziehbare Entscheidung. Und deshalb wird ein neuer CEO jetzt auch extern gesucht, also jemand der wenn nötig dazu bereit ist, ohne moralische Gewissensbisse die "Drecksarbeit" zu erledigen.

[Badesalz]

Wenn 18A aktuell Probleme machtLaut mocad_tom kann das nicht der Grund sein.

[mocad_tom]

Halten wir kurz fest:

Ein GAA Prozess ist aktuell das komplexeste Problem auf Erden.

TSMC hat gesagt, sie haben bei SRAM Zellen jetzt einen Yield.von 80%.

Nur muss man wissen Intel hatte dieses Ziel mit Intel 20A bereits vor 1,5 jahren erreicht.

Im TSMC N2 wird gerade noch nichtmal ein kompletter Prozessor gefertigt.

Bei einem Die mit 10mm mal 10mm bekommt Intel einen Yield von 65%.
Das war Stand August.

Die könnten ein AMD CCD mit vernünftigen ausbeuten fertigen.

[Zossel]

Ein Punkt, den man jetzt mehrfach gehört hat:

er war kein Risktaker

Mittlerweile seit fast einer Dekade labert Intel vom nächsten Prozess der diesmal aber wirklich alles rausreißen soll.

Du reproduzierst hier heiße Luft aus den FPEs. (Folien produzierenden Einheiten)

[Tarkin]

https://semiwiki.com/forum/index.php?threads/intel-18a-too-good-but-design-lags.21568/page-2#post-78055



Der Post von nghanayem und weiter unten der Post von IanD.




Ihr könnt selber lesen

Mich diskreditieren zu wollen - bitte gerne - kann man schon mal machen.

Ich habe keinerlei Insider Infos ich muss die von irgendwo her holen.

Und nur zur Info - der TSMC N3 Prozess ist auch am Anfang ziemlich holprig hochgefahren - es gibt Stand heute immer noch nur 2 Kunden mit kommerziell kaufbaren Produkten.
Apple(M4) und Intel(Arrow Lake).

ähhh... Turin Dense ist auch 3nm, nur zur Info.

[Mortalvision]

Wäre nicht der AI Boom, würde man vermutlich keine wesentlich neuen Prozesse mehr in Auftrag geben, sondern R&D fortführen, wo sich künftige Sweet Spots befinden könnten.

[Badesalz]

Ist ja nicht so, daß man mit einem N3 einen N4 einfriert. Selbst beim IO des Zen5 merkt man, daß die Chip-Lottery feststellbar öfters Gewinne ausschüttet als beim Zen4. Die Quali auch dieses Nodes hat sich also weiterentwickelt. Bei sowas geht es ja nicht nur rein um die Ausbeute.

[Altehardware]

Zude rfergigung nun mit gaa wird ein neues zeotalter bei taktbarkeit bei aktuellen design identsch bleibt und prozessdichte geben
Das problem sind die kosten den damit ist amn gezwungen die wenigern architekturen die noch im takt steigen solen nicht mehr kleiner werden dürfen dann sehhen wir die ersten 10ghz x86 cpu Das blöde damit muss aber die cpu kerne ab n4 node der aktuell ist gleich groß bleiben
Die folge ein ccd von amd zen5 chip bleibtn mit 8kernen 75mm² groß das ändrt sichb mit zen6 auf 12kerne daher wird man da taktgleichstand haben .
Die wärme dichte steigt also
Um das aufzuhalten wäre es nötig das n2 und a18 nicht mehr kleiner werden sprich dan real 7,4ghz takten können.dananch folgen +10 bis a14 8,2ghz
mit a12 sol nochmal um 15% mehr trakt geben was dann 9,4ghz werden und das schon 2030
technisch istd as umsetzbar würde aber cpu verteuern
ich nehme eher an das man bei cpu primär als apu designt wird und ein aktiven interposer der 25% Takt kostet aber ein größeres So bieten wird
Am desktop wird daraus 12core + gpu bis faktisch 96cu (112 verbaut)
Da wird man aber die alu nur bis zum a18 node schrinken und danach bestehen bleiben
Dann sieht ein auf am6 gebaute apu so aus
1 ccd 12 cores 75mm² 1 gpu chip mit 112cu 58mm² ein hbm chip 4gb 50mm² auf einen Si interposer mit L4 cache 256bit +-200mm²
Das wird mit zen7 geben
cpu bei 5,5ghz gpu bei 3,0ghz +- 60tf an ddr6 14gt/s =908gb/s
Das verbraucht gerade mal soviel wie ne rtx4070 mit 200w tbp inklusive cpu
Und das ist nur Technik die bestätigt ist vom Glassubstrat und Kohlenstoffhalbleiter ist da nicht die rede.
Das problem bei aktuellen design ist das nur mehr Takt weiterhilft oder man muss grundlegend das design der cpu überdenken.
Letztere wird angestrebt da man einfach keine höheren Herstellungskosten will für ein Produkt das ne Bruttomarge von min 1000% hat
Die kosten sind die F/E und test wafer für die Masken.
Intel indes hat sich Verant

[Badesalz]

Du solltest - ungeachtet des Benutzernamens - keine Posts auf dem Nokia C3 schreiben.

[mksn7]

Probiers doch in Zukunft einfach mal mit "Bitte verbessere den folgenden Text, mit korrekter Zeichensetzung und Grammatik, so dass er besser lesbar wird"


Mit der Einführung von GAA (Gate-All-Around) beginnt ein neues Zeitalter der Taktbarkeit, während das aktuelle Design und die Prozessor-Dichte weitgehend erhalten bleiben. Das Problem dabei sind jedoch die Kosten. Man wird gezwungen sein, die wenigen Architekturen, die noch eine Steigerung der Taktrate ermöglichen, nicht mehr weiter zu verkleinern. Es könnten daher bald die ersten 10-GHz-x86-Prozessoren erscheinen.

Das Problem: Ab dem N4-Knoten, der aktuell ist, müssen die CPU-Kerne in ihrer Größe gleich bleiben. Ein Beispiel: Ein CCD eines AMD-Zen-5-Chips mit 8 Kernen ist 75 mm² groß. Mit Zen 6 wird das Design auf 12 Kerne erweitert, die Fläche bleibt jedoch ähnlich groß. Dadurch wird die Taktrate stagnieren.

Die Folge: Die Wärmedichte steigt weiter an. Um dies zu verhindern, müssten die Nodes N2 und A18 nicht weiter verkleinert werden. Das würde es ermöglichen, reale Taktraten von bis zu 7,4 GHz zu erreichen. Danach könnten bis zum A14-Knoten Taktraten von 8,2 GHz möglich sein. Mit A12 würde noch einmal ein Anstieg um etwa 15 % realisierbar sein, was etwa 9,4 GHz bis zum Jahr 2030 bedeuten könnte.

Technisch wäre dies umsetzbar, aber es würde die CPUs deutlich verteuern. Es ist daher wahrscheinlicher, dass der Fokus künftig stärker auf APUs (Accelerated Processing Units) gelegt wird, die mit einem aktiven Interposer ausgestattet sind. Dieser würde etwa 25 % Taktrate kosten, aber ein deutlich größeres System-on-Chip (SoC) ermöglichen.

Für Desktop-Systeme könnte dies folgendermaßen aussehen: Eine APU mit 12 CPU-Kernen und einer GPU mit bis zu 96 Compute Units (CU), wobei 112 CU physisch verbaut wären. Die ALUs der GPU würden ab dem A18-Knoten nicht weiter geschrumpft und blieben konstant.

Ein mögliches Design auf Basis von AM6 könnte so aussehen:

1 CCD: 12 Kerne, 75 mm²
1 GPU-Chip: 112 CUs, 58 mm²
1 HBM-Chip: 4 GB, 50 mm²
Si-Interposer mit L4-Cache: 256 Bit, etwa 200 mm²

Dieses Design könnte mit Zen 7 realisiert werden:

CPU-Takt: 5,5 GHz
GPU-Takt: 3,0 GHz
Leistung: ca. 60 TFLOPS
Speicher: DDR6 mit 14 GT/s, Bandbreite: ca. 908 GB/s

Der Stromverbrauch würde mit etwa 200 W TDP ungefähr auf dem Niveau einer RTX 4070 liegen – und das inklusive der CPU. Und dies basiert nur auf bereits bestätigter Technik wie Glassubstraten und Kohlenstoff-Halbleitern, ohne spekulative Entwicklungen einzubeziehen.

Das grundlegende Problem bei aktuellen Designs ist, dass entweder höhere Taktraten oder eine grundsätzliche Überarbeitung des CPU-Designs erforderlich sind. Letzteres wird bevorzugt, da man keine höheren Produktionskosten für ein Produkt mit einer Bruttomarge von mindestens 1.000 % akzeptieren möchte. Die größten Kostenfaktoren sind dabei Forschung und Entwicklung sowie die Test-Wafer für die Maskenproduktion.

Intel hat sich indes auf ...

[Badesalz]

Probiers doch in Zukunft einfach mal mit "Bitte verbessere den folgenden Text, mit korrekter Zeichensetzung und Grammatik, so dass er besser lesbar wird"Das wäre schon übertrieben nah an Seiern.

Aber deine Korrektur ist ohne Frage ein s.g. Top-Job :up:

[Orko]

<OT>

# komplett off-topic; darf gerne in einen passenden Tread verschoben werden, vielleicht Schulkritik oder Zukunft der Gesellschaft


Zude rfergigung nun mit gaa wird ein neues zeotalter bei taktbarkeit bei aktuellen design identsch bleibt und prozessdichte geben ...


Dieser Schreibstil erinnert mich stark an meinen Neffen.
Dabei kann er gar nichts dafür, denn seine Schule folgt dem Mantra:
"Wir lernen das Schreiben indem wir so Schreiben wie wir Sprechen."

Ich finde diesen Ansatz seltsam, denn wir
- sprechen nun mal weder Satzzeichen, noch Gross-Klein-Schreibung, noch Rechtschreibung
- und üblicherweise unterscheiden sich die Expressionsformen Schrift und Sprache doch merklich voneinander
(Wir, also zumindest ich, schreiben nicht so wie wir sprechen würden, und sprechen nicht so wie wir schreiben würden.)

Vielleicht bin ich aber auch nur altmodisch, und wir nähern uns einer Gesellschaftsform die ohne Schrift auskommt:
- Erklärungen im Internet finden sich ja schon meist in YT-Video-Form anstatt Schriftform
- Auch Wegweiser und Strassennamen sind dank Navi bereits unnötig
- Firmennamen werden komplett durch Firmenlogos und -jingles ersetzt
- In Programmen wurden textbasierte Tabs auch schon weitgehend durch symbolbasierte Ribbon-Oberflächen ersetzt
- Die Computertastatur wird überflüssig, wir bedienen Computer und Handy mit Maus + TippenWischen + Aufname/Wiedergabe-Knopf + Audio/Video
- Verkehrszeichen werden durch Kurzstreckenfunk direkt an das Infotainmentsystem aller vorbeifahrenden Fahrzeuge übertragen und vom Autopiloten umgesetzt
- Für Foren werden die Beiträge in Form von TikTok Videos aufgenommen und dann nur noch der entsprechende Link gepostet.
Dann kann man sich einen kompletten Tread (von Anfang bis Ende) an einem gemütlichen Videonachmittag anschauen.
- Und wer aus welchen Grund auch immer doch noch was Schreiben muss, der nutzt dafür ausschließlich Emojis

edit:
Das Kopfrechnen wurde ja schon zu meiner Schulzeit mit Einführung des Taschenrechners überflüssig,
und mit fortschreitender Digitalisierung in allen Lebensbereichen ist auch die Handschrift inzwischen verzichtbar.
Vielleicht ist die Abschaffung der Schrift also nur der nächste anstehende Schritt.


---

un nun nogmal in moderna deutscha recht schraibun so wie di schule vong main neffen das wil:

so wi du sreibst denge ich an mein neffe weil der kann nix dafür weil wegen saina schule
die sagt du muhst so schreiben wie du sprixt
alle sagen das is komisch aba ich finde das vol ok weil ich schreibe doch genauso wi ich spreche
und bald gibt es sowiso kaine schrift mer weil ales dan video isst

</OT>

[Zossel]

Das Kopfrechnen wurde ja schon zu meiner Schulzeit mit Einführung des Taschenrechners überflüssig,

Das Fach nennt sich ja auch Mathematik und nicht Rechnen.
Den Unterschied kennst du?

[Orko]

Das Fach nennt sich ja auch Mathematik und nicht Rechnen.
Den Unterschied kennst du?

Nö du. Keine Ahnung. Erzähl mal ...

[amdfanuwe]

Das Fach nennt sich ja auch Mathematik und nicht Rechnen.
Den Unterschied kennst du?
Sollte man in Rechnen umbenennen. Hat mit Mathematik kaum was zu tun.

[Zossel]

Nö du. Keine Ahnung. Erzähl mal ...
Mathematik ist die Kunst weniger zu rechnen.

[Orko]

Mathematik ist die Kunst weniger zu rechnen.
Klaro, deshalb ja auch der Taschenrechner. Ist voll mathematisch weil man da selber weniger Rechnen muss.

P.S. mein Mathe Prof hätte dir da wohl widersprochen, weil Mathematik so viel mehr ist als nur das. Aber der war auch formalkorrekt und knochentrocken. Ich schätze mal seine Antwort hätte begonnen mit "Mathematik ist keine Kunst sondern eine Wissenschaft, gemäß den konventionellen Definitionen von Kunst und Wissenschaft".

[KarlKastor]

- es gibt Stand heute immer noch nur 2 Kunden mit kommerziell kaufbaren Produkten.
Apple(M4) und Intel(Arrow Lake).
Qualcomm und Mediatek möchten da ganz gerne widersprechen.

[Skysnake]

@Orko in der Schule ist es im wesentlichen schon rechnen und keine Mathematik. Wenn dann in der Oberstufe mal ein paar kleine Induktionsbeweise vielleicht.

Aber ist deswegen ja nicht weniger wichtig. Rechnen bildet die Grundlage von so vielem und die Schule soll ja auch ein Verständnis für Zahlen und Verhältnisse bilden, damit man Abschätzungen machen kann. Leider etwas wo sehr viele völlig versagen und man dann daneben steht und sich fragt wie man es schafft mit so wenig mathematischen Verständnis durch die Schule zu kommen. Wobei sich das auf Bildung im Allgemeinen übertragen lässt. Die Masse Ost halt leider nicht die große Leuchte und genau da hat China einen Vorteil. Die sind einfach unglaublich viele. Da kommt dann trotzdem ne gute Masse an sehr guten Leuten raus.

Und der Taschenrechner hilft hier wirklich nicht.... btw im Studium hätten wir Taschenrechner verwenden können. Hat keiner gemacht, da keinerlei Hilfe. Wenn war mal ein Algebra Programm wie Mathematica nett um ne Gegenprobe zu haben. Zwei irren sich ja eher selten genau gleich.

Und wie gesagt, das Kopfrechnen ist sehr sehr wichtig. Brauch ich jeden Tag im Geschäft bei der Programmierung für Aufwandsabschätzungen.und nenne die Komplexitätsanalyse mit O Notation reicht nicht, da die Vorfaktoren in der Regel nicht egal sind....

[Badesalz]

Die Masse Ost halt leider nicht die große Leuchte und genau da hat China einen Vorteil. Die sind einfach unglaublich viele. Da kommt dann trotzdem ne gute Masse an sehr guten Leuten raus.
Ich mache mir keine Hoffnungen mehr.

Das aktuelle "Welt der Zahl 9" sah beim letzten Durchsehen für mich so aus, als wenn es nahezu 1 zu 1 eine Kopie von "Welt der Zahl 6" von vor 15 Jahren wäre :usad:

Und plötzlich wird das alles auch nicht mehr OT :uup: Wir sind mittlerweile einfach zu blöde für so einiges was woanders noch recht gut funktioniert.

[mocad_tom]

China wirbt gerade massiv Mitarbeiter von Samsung und Sk Hynix ab.
Die geben denen einfach das doppelte gehalt.
Ein paar werden geheimnisverrat abloefern, bei ein paar war das abwerben umsonst.

Aber China wird dort hinkommen.
Hat nicht sogar ein Koreaner eine EUV litho maschine konzipiert, die deutlich einfacher aufgebaut ist, als ASMLs und dabei aber deutlich vereinfacht.

Geht china nach Taiwan rein, werden per Fernabschaltung die Lithomaschinen ausgeknipst. Wahrscheinlich sogar überhitzt und abgebrannt.
So wie china jetzt schon seltene Erden runterschraubt, so werden die auch chips für den westen runterschrauben.
ich sehe nur eine art eiserner vorhang. zwei getrennte welten.
ein jeder china wechselrichter ist mit einem china serverbunden.
die können uns im sommer das licht wegknipsen.

[Skysnake]

Naja jetzt keine Panikmache bitte.

Und ob etwas einfach ist ist egal bei EUV. Es muss einfach funktionieren.

Und die Chinesen bekommen viele viele Geräte zur Produktion jetzt nicht mehr.

Aber klar über die Zeit bekommen die das auch irgendwann hin. Aber es wird Sie Jahrzehnte brauchen bis Sie völlig aufgeschlossen haben

[Orko]

Hat nicht sogar ein Koreaner eine EUV litho maschine konzipiert, die deutlich einfacher aufgebaut ist, als ASMLs und dabei aber deutlich vereinfacht.

Meinst du das hier:
https://www.oist.jp/news-center/news/2024/7/29/innovative-euv-lithography-technology-dramatically-increases-energy-efficiency-and-reduces-capital

Ich denke, einige Problemchen sind da dann doch noch zu lösen:
- Nachdem nicht nur der fokussierte Strahl sondern auch der den Spiegel M2 beleuchtende Strahl durch die Öffnung in M2 geht, gibt es auf dem Wafer ein Kontrastproblem, da laut Maske nicht zu bestrahlende Bereiche trotzdem "diffus" bestrahlt werden.
- Analog geht der von M2 reflektierte Strahl auch durch die Öffnung in M1, und interferiert mit der Beleuchtung der Maske. Das macht die Kontrolle der exakten Belichtungsdosis komplizierter.
- Das Konzept ist nicht für hohe Numerische Aperaturen geeignet, da es darauf basiert dass die Öffnungen in den Spiegeln M1 und M2 "klein" sind. Die Waferbelichtung geht also ggf deutlich schneller, aber wohl nur (im Vergleich zu den aktuellen ASML Anlagen) in reduzierter Auflösung.

Edit:
Auch dieses im Artikel angepriesene "dual line field" ist nichts Besonderes. Das Konzept findet sich bei handelsüblichen Lichtmikroskopen: Beleuchtung der Probe per Ringlicht, und das Okular sitzt mittig.
Vielleicht wirds ja eine intelligente Mischung aus beiden Ansätzen

[smalM]

Was ist denn der Unterschied zwischen Intel und TSMC N3?
TSMC ist 2 Jahre vor Produktivstart von N3 zu den wichtigsten Kunden gegangen und ihnen reinen Wein eingeschenkt.

[smalM]

Nö du. Keine Ahnung. Erzähl mal ...
Du solltest Dich auf einen Job in der Regierung bewerben.

Nun bitte zurück zum Thema.

China wirbt gerade massiv Mitarbeiter von Samsung und Sk Hynix ab.
Die geben denen einfach das doppelte gehalt.
Ein Schnäppchen.
TSMC-Mitarbeitern müßten sie sehr viel mehr bezahlen.

...irgendwelcher Kram mit ganz viel Gigahertz...
Ich weiß nicht, wie ich es Dir schonend beibringen soll, aber das Gigahertzrennen ist tot.
Alle CPU-Designs gehen in die Breite und Tiefe: Taktgewinn ist nur noch Nebensache.

[KarlKastor]

Wenn man sich die letzten drei Generationen Apple anschaut, dann ist der Performancegewinn maßgeblich durch mehr Takt gekommen. Von M2 Pro nach M3 Pro sind das mal eben knapp +30%. IPC ist dagegen nicht so stark gestiegen.

[Complicated]

Bei einer Architektur die aus dem Low Power/Takt Segment kommt ist das auch nicht verwunderlich. Wie das auf x86 übertragbar ist, kannst du sicherlich ebenfalls erläutern.

[KarlKastor]

Steht oben alle CPU Designs oder habe ich das nur geträumt?

[Platos]

Es ging ja explizit darum, neue Perfomance durch noch höhere Taktraten (im Bereich 7GHZ+) zu erreichen. Und das ist nunmal schon lange nicht mehr die Hauptquelle von Perfomancesteigerungen. Es ging nicht um Taktateigerungen bei Designs, die noch gar keine hohe Taktrate haben. Es ist ja klar, dass bei Arches, die breit sind und mit wenig Takt starten viel Taktpotential daliegt. Aber es ging ja um noch höhere Taktraten wie 7GHz etc.

[Altehardware]

Es ging doch mal Ursprünglich um fertigungsverfahren
Da sind aktuell
tsmc n3 samsung sf3 und intel 18a node
Während tsmc bei ner fehlerrate von 0,2 liegt hat samsung 0,4 und intel ebenso 0,4

Neue Techniken sind auch quasi gesetzt
gaa +100% chipfläche
direct backside power delivery +25% Takt oder 50% Energieeinsparung
3d chips gestapelte chips

gaa verspricht massive Flächeneinsparung beim Si und anlog Anteil
bspd verspricht bis zu 50% Takt bis tsmc a10 node
3d chips versprechen deutlich mehr kerne bei cpu und bei gpu deutlich mehr alu auf gleicher Fläche bis zu 6 fache menge vs derzeit.
Und das ist noch ohne die neuen substrate aus glas
Den ab dann sind die 10ghz cpu und 8ghz gpu drin und das mit den derzeitigen designs bei gpu und cpu
Die Bedingung ist nur das man mit gaa die Fläche nicht halbiert bei den Recheneinheiten und nur das Si verkleinert was bei cpu locker machbar ist da mehr kerne nix bringt und bei gpu hat man die Wahl mehr alu oder mehr Takt.
Ab Glassubstarten ändert sich das und man kann deutlich im Takt steigen ohne in einen wärmestau zu kommen.

Ich ahne das amd den Takt Weg gehen wird ab zen7 auf a18 node und es dann bei grob 6,6ghz landen werden mit 12 kern cpu
Den amd design von zen ist kaum was zu verbessern es hapert nur am Si und dem I/O Die
Mit neuen design lässt sich viel herausholen das aber ist nicht notwendig
Wo man was machen kann wäre in der fpu pipeline und dessen datenbreite etwa auf 12 Kerne dann 24 alu pipelines, aktuell sind es 8 kerne mit 8 alu/fpu. Dazu verdoppelten L1 und L2 cache und den x3d als standard bei 256mb
Das würde die ipc massiv steigen lassen addiert mit den höheren Takt.
Das kostet aber chipfläche da sram nicht mehr shrinkt, womit dann a18 node massiv helfen würde.
Am6 mit zen7 wird definitiv neue Sphären bringen ich erwarte grob +70% perf. vs zen6
50% design 20% Takt.
Darum werden die apu die es dann nur noch gibt entscheidend. womit ein enden der Skalierung schon da ist aber die Effizienz wird steigen das ist sicher alles andere ist ne frage der designs.

Fahrplan den ich sehe bei cpu
zen6 +15% reiner taktgewinn wird aber auf etwa 6,0ghz limitiert
zen7 kompletter umbau der arch +70% 6,6ghz
Intel unklar derzeit geht man von intel 18a aus +- 30%
Danach ist offen geplant intel 12a + 50%

Bei gpu geht es in die Breite deutlich mehr alu per sm cu
Der Takt bleibt bei grob 3,0ghz amd eher Richtung 4,0ghz

[aceCrasher]

Fahrplan den ich sehe bei cpu
zen6 +15% reiner taktgewinn wird aber auf etwa 6,0ghz limitiert
zen7 kompletter umbau der arch +70% 6,6ghz
Intel unklar derzeit geht man von intel 18a aus +- 30%
Danach ist offen geplant intel 12a + 50%
Mir ist schon klar dass das hier das Spekulations-Forum ist, aber wie kommst du auf diese abstrusen Zahlen? 70% Performance-Gewinn von Zen 6 auf Zen 7? Huh? Das wäre ja WESENTLICH mehr als Bulldozer auf Zen 1. Wo soll das herkommen? 50% durch uArch? Wie? Wieso sollte überhaupt ein "kompletter umbau der arch" mit Zen 7 kommen? Dieser ist doch schon gerade mit Zen 5 erfolgt. :confused::confused::confused:

Und wie kommst du auf die Zahlen bezüglich intel 12a? Darüber ist doch noch quasi gar nichts bekannt.

[KarlKastor]

Es ging ja explizit darum, neue Perfomance durch noch höhere Taktraten (im Bereich 7GHZ+) zu erreichen. Und das ist nunmal schon lange nicht mehr die Hauptquelle von Perfomancesteigerungen. Es ging nicht um Taktateigerungen bei Designs, die noch gar keine hohe Taktrate haben. Es ist ja klar, dass bei Arches, die breit sind und mit wenig Takt starten viel Taktpotential daliegt. Aber es ging ja um noch höhere Taktraten wie 7GHz etc.

Und die Designs, die keine hohen Taktraten hatten und jetzt haben, haben das warum? Die Fertigung spielt da keine Rolle?
Und mit einem entsprechenden Design wären heute keine höheren Taktraten möglich?
Was wäre, wenn ein Intel3 Prozess so lange optimiert wird wie ein 14nm+++++?


@aceCrasher
Einfach ignorieren. Ist doch in jedem Thread so. Bei den GPUs schreibt er auch jede Woche, dass das Speicherinterface 60% der Gesamtfläche ausmacht. Anstatt man sich mal nen Die Shot anschaut wird jedes mal das selbe erzählt obwohl immer wer drauf hinweist, dass das Quatsch ist.

[Zossel]

Und die Designs, die keine hohen Taktraten hatten und jetzt haben, haben das warum? Die Fertigung spielt da keine Rolle?
Und mit einem entsprechenden Design wären heute keine höheren Taktraten möglich?
Was wäre, wenn ein Intel3 Prozess so lange optimiert wird wie ein 14nm+++++?

5GHz@20nm: https://www.hardwareluxx.de/index.php/news/hardware/prozessoren/44372-fuer-datenbanken-oracle-sparc-m8-mit-32-kernen-und-256-threads.html

5GHz@65nm: https://en.wikipedia.org/wiki/POWER6

[Skysnake]

@Altehardware Warum sollte GAA zu weniger Flächenverbrauch bei Analog führen?

Die heutigen Fin Fets kannst du doch eh schon nicht mehr ausfahren weil dir sonst alles wegbrutzelt...

Und das Matching zwischen den Transistoren wird mir GAA ganz sicher nicht besser werden. Also wird das auch zu keiner Flächenreduktion führen.

Und bezüglich Glassubstrat. Da ist die Dämpfung einfach bei höheren Frequenzen niedriger, man muss also weniger starke Treiber haben um das Signal aus dem Package zu bekommen.

Bezüglich Temperaturen geht noch etwas ich würde mir da aber keine Wunder von versprechen.

[smalM]

Wenn man sich die letzten drei Generationen Apple anschaut, dann ist der Performancegewinn maßgeblich durch mehr Takt gekommen. Von M2 Pro nach M3 Pro sind das mal eben knapp +30%. IPC ist dagegen nicht so stark gestiegen.
Du glaubst also die Taktsteigerung wäre architektonisch kostenlos zu haben gewesen?

[KarlKastor]

Ich weiß nicht was das bedeuten soll.

[mocad_tom]

@smalM

Ja das ist kostenlos mit drin.
Da macht man den Shrink und die kleineren Transistoren lassen sich schneller umladen und damit erhält man die Taktsteigerung.

Der Shrink ist das Arbeitsintensive.

Apple hat hier nichts getan, damit sie ihren M4 noch weiter hochjazzen können.

https://www.forum-3dcenter.org/vbulletin/showthread.php?p=13542501#post13542501

Weiters gilt auch, dass sie ohne SME einen IPC-increase von 3% von M3 zu M4 hinbekommen habe.

[Zossel]

Was letzte Preis?

https://www.golem.de/news/auftragsherstellung-notverkauf-von-intel-foundry-wird-weiter-vorbereitet-2412-191703.html

[Skysnake]

Holy Moly. Na das klingt mal heiß.

Hätte echt nicht gedacht das es mal wirklich so weit kommt.

Intel ist echt am Ende. Wundert mich aber irgendwie auch nicht die haben die letzten Jahre einfach einen Fail nach dem anderen abgeliefert.

[RavenTS]

Bei so krassen Umschwüngen frage ich mich öfter, wo eigentlich das ganze Geld aus den Gewinnen seit 2020 hin ist - wurde da wirklich alles an die Aktionäre ausgeschüttet (rund 50 Mill. $ Gewinn)? Und wieso versucht man nicht zuerst ein paar einzelne FABs zu verkaufen statt gleich alles auf einmal.?!

[Complicated]

Intels aktueller Börsenwert ist teuer erkauft.
https://www.macrotrends.net/stocks/charts/INTC/intel/shares-outstanding
Intel hat in den letzten Jahrzehnten 152 Milliarden Dollar für Aktienrückkäufe ausgegeben und damit seine Innovationsfähigkeit geschwächt. Im Jahr 2021 zahlte das Unternehmen seinem CEO 179 Millionen Dollar. Jetzt bettelt das Unternehmen die Steuerzahler an, es „zu retten“.

[smalM]

Erinnert daran, wie in den USA die meisten Eisenbahngesellschaften zugrunde gerichtet wurden, indem ihre Substanz abgemolken wurde und keinerlei Investitionen in die Zukunft mehr stattfanden.

[Mortalvision]

Das lag am entstandenen Interstate Freeway Netzwerk.

Es gibt noch etliche hochprofitable Eisenbahnrouten, hauptsächlich für Fracht.

Die USA haben sich aber immens ind Knie geschossen vor 90 Jahren. Der Jones Bankhead Farm Tenet Act verbietet Binnenschifffahrt, die nicht von US Mannschaften auf US-Booten unter US-Flagge von US Firmen durchgeführt wird. Das war auch so nen MAGA Mist, interessanterweise von den Dems durchgeprügelt. Dabei haben die USA genau so viel Binnenschifffahrtspotenzial wie China mit dem Gelben Fluss. Das Netzwerk von Mississippi und Missouri bedeckt praktisch den halben Kontinent :freak:

[dildo4u]

Angeblich werden erste Ryzen 9000 in den USA gefertigt.



https://wccftech.com/tsmc-arizona-reportedly-starts-production-of-amd-ryzen-9000-cpus

[Zossel]

Angeblich werden erste Ryzen 9000 in den USA gefertigt.

https://wccftech.com/tsmc-arizona-reportedly-starts-production-of-amd-ryzen-9000-cpus
Jetzt fehlt nur noch ein Photo vom TSMC-Chef mit MAGA-Kappe um die homöopathischen Dosen aus diesem Komplex abzufeiern.
Lohnt es überhaupt dafür extra Masken aufzulegen?

[basix]

Neues Nvidia Paper zur ML-gestütztem Chipdesign: "ChipAlign"
https://arxiv.org/abs/2412.19819

Grundsätzlich werden hier zwei bestehende Modelle aus früheren Papers (ChipNemo und LLama-Chat) gefused. Das vereint die Stärken der zwei Modelle in einem einzelnen Modell.

Für mich ist interessant, dass diese Fusion von zwei Modellen überhaupt funktioniert. Falls dies auch bei weiteren Anwendungsfällen funktioniert, wäre das generell ziemlich nützlich für ML-Modelle.

[Zossel]

Neues Nvidia Paper zur ML-gestütztem Chipdesign: "ChipAlign"
https://arxiv.org/abs/2412.19819

Grundsätzlich werden hier zwei bestehende Modelle aus früheren Papers (ChipNemo und LLama-Chat) gefused. Das vereint die Stärken der zwei Modelle in einem einzelnen Modell.

Für mich ist interessant, dass diese Fusion von zwei Modellen überhaupt funktioniert. Falls dies auch bei weiteren Anwendungsfällen funktioniert, wäre das generell ziemlich nützlich für ML-Modelle.

Hoffentlich kommt da nicht die selbe Verzögerung raus wie bei dem letzten KI-Chip von NV, weil da was halluziniert wird.

https://www.golem.de/news/konstruktionsfehler-nvidias-blackwell-b200-chips-sollen-sich-um-monate-verzoegern-2408-187712.html

[basix]

ChipAlign ist als Helfer für die Chip-Experten gedacht. Um Informationen in bestehenden Dokumenten schneller zu finden und z.B. Tests zu definieren. Die Leute sollten die Materie also schon noch selber verstehen ;)

[Denniss]

Schlechte Nachrichten von/für Samsung und TSMC von Erdbeben betroffen
https://www.computerbase.de/news/wirtschaft/samsung-foundry-50-prozent-geringere-investitionen-wegen-fehlender-kundschaft.91117/
https://www.computerbase.de/news/wirtschaft/tsmc-fabriken-unbeschaedigt-bis-zu-20-000-wafer-durch-erdbeben-zum-teil-unbrauchbar.91119/

[dildo4u]

Ich dachte Samsung Fertig GDDR7 und HBM3 für Nvidia.

30% Auslastung von Samsung Fabriken

https://www.computerbase.de/news/wirtschaft/samsung-foundry-50-prozent-geringere-investitionen-wegen-fehlender-kundschaft.91117/

[w0mbat]

Bei HBM ist SKHynix führend, dann Micron und dann - ganz weit hinten - Samsung. Die haben große Probleme mit HBM.

GDDR7 ist zwar super, aber die RTX 50 Serie ist jetzt noch nicht so lange in Produktion.

[AffenJack]

Ich dachte Samsung Fertig GDDR7 und HBM3 für Nvidia.


HBM ist Samsung bei Nvidia durchgefallen. Seit einem Jahr versucht man den zu qualifizieren. Zuletzt hieß es Samsung muss ihr HBM komplett redesignen, damit das Nvidias Anforderungen entspricht. Es bleibt wirklich nur GDDR7.

Der Supergau ist dann, dass nicht mal die eigene Chipsparte noch viel inhouse macht.

Sehr traurig, dass Samsung so in der Sackgasse ist. Mit GAA hatte man ja doch nochmal Hoffnung, aber es war leider wie so oft nur viel heiße Luft. Das verdammte TSMC Monopol ist aber einfach das schlimmste was uns passieren konnte.

Die Chiplandschaft ist echt extrem traurig:
Monopol ASML, Monopol TSMC, KI Monopol Nvidia.

Kein Wunder, dass Chips so teuer sind, wenn drei Monopolisten hintereinander in der Wertschöpfungskette stehen.

[Zossel]

Das verdammte TSMC Monopol ist aber einfach das schlimmste was uns passieren konnte.

Das Quasi-Monopol von Intel war wesentlich schlimmer, so gibt es es wenigstens einen Haufen Design-Butzen die auf eine moderne Fertigung aufsetzen können.

[Zossel]

Kein Wunder, dass Chips so teuer sind, wenn drei Monopolisten hintereinander in der Wertschöpfungskette stehen.

Diese ganze Digitalwirtschaft wird von Quasi-Monopolen beherrscht.

Oder gibt es z.b. nennenswerte Alternativen zu www.schrankwand24.de ?

[davidzo]

Das Quasi-Monopol von Intel war wesentlich schlimmer, so gibt es es wenigstens einen Haufen Design-Butzen die auf eine moderne Fertigung aufsetzen können.

Es hat nur ein drei Jahrzehnte Etablierung von AMD & TSMC und ein gutes Jahrzehnt Missmanagement bei Intel gebraucht um dieses Monopol aufzubrechen. Es ist also nicht unmöglich, aber es gehört etwas Glück dazu und es dauert auch sehr lange.

[dildo4u]

Samsung nutzt selbst in der EU Snapdragon und TSMC für das S25.
Also fertigen sie jetzt alle High-End Chips für Intel,AMD,Qualkomm,Apple,Samsung und Nvidia.

https://www.computerbase.de/artikel/smartphones/samsung-galaxy-s25-ultra-s25-plus-s25-hands-on.90751

[Zossel]

Samsung nutzt selbst in der EU Snapdragon und TSMC für das S25.
Also fertigen sie jetzt alle High-End Chips für Intel,AMD,Qualkomm,Apple,Samsung und Nvidia.

https://www.computerbase.de/artikel/smartphones/samsung-galaxy-s25-ultra-s25-plus-s25-hands-on.90751

Du weist doch: Alles was 10% hinter dem Top Dog liegt ist unbenutzbar und unspielbar, selbst bei blöden Telefonen.

[Kriegsgeier]

Samsung soll Intel aufkaufen und TSMC besiegen - in 15 Jahren

[davidzo]

Damit sie zweimal eine schlechte Fertigungstechnologie mit miesem yield haben die untereinander inkompatibel ist und trotzdem die gut doppelte Burnrate?

Alleine das Chaos und Verzögerungen die von einem solchen Merger kommen würden, würde ein paar Quartale extra Verzögerung auslösen bei allem was sie gerade machen.

Ich denke mit Vollgas gegen die Wand wäre das Dümmste was beide jetzt tun könnten.

Gelsinger hat seine Trümpfe gespielt. Intel hat massiv investiert und nun müssen sie die Füße stillhalten und warten ob die Investitionen sich auszahlen. Der Kurs des Schiffes ist schon lange gesetzt, man kann jetzt nur noch bremsen oder hoffen dass man mit der gewählten Route rechtzeitig ankommt.

Genau so wie Samsung. Man hat auf disruptive Technologien wie GAA gesetzt. Nun muss man abwarten bis sich der yield stabilisiert und dann hoffen dass man mit TSMC mithalten kann die mittlerweile sogar auch thin sheets haben.

Lasst die Ingenieure jetzt einfach mal ihre Arbeit machen.


Aber aus zwei schlechten Technologien wird nicht eine gute. Eher noch eine noch schlechtere:

https://www.forum-3dcenter.org/vbulletin/attachment.php?attachmentid=91102&stc=1&d=1737629774

[Zossel]

Lasst die Ingenieure jetzt einfach mal ihre Arbeit machen.


Erinnere dich an den Beifall hier wenn Intel mal wieder angekündigt hat mal wieder einen Node zu überspringen.

[fondness]

Samsung nutzt selbst in der EU Snapdragon und TSMC für das S25.
Also fertigen sie jetzt alle High-End Chips für Intel,AMD,Qualkomm,Apple,Samsung und Nvidia.

https://www.computerbase.de/artikel/smartphones/samsung-galaxy-s25-ultra-s25-plus-s25-hands-on.90751

Samsung hatte nie das nötige knowhow IMO. Die haben davon gelebt knowhow von TSMC abzusaugen, das gab es sogar lange Gerichtsprozesse. Nachdem TSMC die Lücken geschlossen hat geht Samsung anscheinend unter. Da haben ich noch wesentlich mehr Vertrauen und Hoffnung in Intels 18A Prozess. Ansonsten ist TSMC alleine auf weiter Flur. Ist auch gewaltig wie die abliefern.

[Skysnake]

Jup.

Die execution von TSMC ist schon ziemlich krass

[dildo4u]

Trump will bis zu 100% Steuern auf Chips aus Taiwan.


https://uk.pcmag.com/computers-electronics/156458/trump-to-tariff-chips-made-in-taiwan-targeting-tsmc

[davidzo]

Mega! :popcorn:

Gut für uns! Dann kosten die GPU und CPUs bei uns endlich mal weniger als die US MSRPs.

Wie klingt 80% unter dem US Preis? :up:

Damit einhergehend eine viel bessere Verfügbarkeit in der EU durch einen starken Zurückgang der Nachfrage in den USA weil weniger Leute es sich leisten können bzw. die länger sparen müssen. :ubeer:

[aufkrawall]

Aber nur, wenn sie auch tatsächlich kommen, und das nicht wieder nur die übliche Rauspress-Masche ist. Da werden die Tech-Bros im Hintergrund alle Fäden ziehen, dass es nicht passiert.

[Zossel]

Aber nur, wenn sie auch tatsächlich kommen, und das nicht wieder nur die übliche Rauspress-Masche ist. Da werden die Tech-Bros im Hintergrund alle Fäden ziehen, dass es nicht passiert.

Wird spannend zu beobachten zu sein ob sich die Tech-Bros oder die MAGA-Rassisten unter Donald durchsetzen werden.

https://www.google.com/search?q=musk+bannon

[Complicated]

That said, a lot will depend on how US trade officials implement such a tariff policy. TSMC-made chips usually aren’t exported directly to the US, but sent to China and other Asian countries, where they’re then assembled into consumer electronics bound for the US.Ähm ja.

[MSABK]

Naja, er macht jetzt den Starken und Tsmc wird da jetzt bestimmt irgendwo in den Usa paar Milliarden investieren und dann ist wieder ruhe. Ist doch immer gleich.

[davidzo]

That said, a lot will depend on how US trade officials implement such a tariff policy. TSMC-made chips usually aren’t exported directly to the US, but sent to China and other Asian countries, where they’re then assembled into consumer electronics bound for the US.

Das wäre das Dümmste was man tun kann. Wenn man einseitige Steuern nur gegen Direktlieferungen von TSMC aus Taiwan erhebt, aber zum Beispiel TSMC-Chips über Malaysia dann doch zollfrei reinkommen, dann werden die Deals halt immer über eine Drittnation abgewickelt. Im Endeffekt zahlen die USA dann mehr für die Chips, Zolleinnahmen bleiben trotzdem aus, der Drittstaat verdient sich dumm und dusselig und für TSMC gibt es praktisch keinen Unterschied. Würde mich wundern wenn die USA sich so in den Fuß schießen. Abseits von Trump haben die ja eigentlich auch Leute in der Administration die eigentlich rechnen können.

Naja, er macht jetzt den Starken und Tsmc wird da jetzt bestimmt irgendwo in den Usa paar Milliarden investieren und dann ist wieder ruhe. Ist doch immer gleich.
So ein Bluff zieht nicht. Man hat ja gesehen wie Morris Chang auf Gelsingers Bluff reagiert hat. Produktionspläne sind auch vor allem Langfristig, neue Fabriken dauern länger zu planen, bauen und hochzufahren als eine Legislaturperiode. Bis dahin schneidet sich Trump einfach selber ins Fleisch. Als TSMC würde ich auch eher erstmal die nächsten vier Jahre abwarten und sehen ob sich die neue Fab in den USA rentiert. Im Zweifelsfalle kann man auch Intels neue Rohbauten übernehmen, das spart Zeit und ist vermutlich billiger als noch eine neue Fab. In dem Fall würde sich die Chipkapazität in den USA nicht vergrößern sondern nur verschieben.
Die USA sind zwar ein recht großer Markt, aber es sind auch nur knapp über 300Mio Einwohner. Weniger als die EU und sehr viel weniger als Indien oder China. Und die Kaufkraft im Ausland wird sich stark verändern wenn die jetzt Isolationismus betreiben.

[mboeller]

Naja, er macht jetzt den Starken und Tsmc wird da jetzt bestimmt irgendwo in den Usa paar Milliarden investieren und dann ist wieder ruhe. Ist doch immer gleich.

???

TSMC Arizona:
https://www.tsmc.com/static/abouttsmcaz/index.htm

[HOT]

Er will, dass TSMC und Samsung in den USA investieren. Und das wird er damit erreichen. AMD war schlau genug mehr für die US-Produktion zu bezahlen, die produzieren ja schon in Arizona.

[Zossel]

Er will, dass TSMC und Samsung in den USA investieren. Und das wird er damit erreichen. AMD war schlau genug mehr für die US-Produktion zu bezahlen, die produzieren ja schon in Arizona.

Mehrere Maskensätze machen die Endprodukte auch nur teurer.
Und ich will keine Karten für diese langweilige Theateraufführung kaufen und bezahlen.

[Zossel]

So ein Bluff zieht nicht. Man hat ja gesehen wie Morris Chang auf Gelsingers Bluff reagiert hat. Produktionspläne sind auch vor allem Langfristig, neue Fabriken dauern länger zu planen, bauen und hochzufahren als eine Legislaturperiode. Bis dahin schneidet sich Trump einfach selber ins Fleisch. Als TSMC würde ich auch eher erstmal die nächsten vier Jahre abwarten und sehen ob sich die neue Fab in den USA rentiert. Im Zweifelsfalle kann man auch Intels neue Rohbauten übernehmen, das spart Zeit und ist vermutlich billiger als noch eine neue Fab. In dem Fall würde sich die Chipkapazität in den USA nicht vergrößern sondern nur verschieben.
Die USA sind zwar ein recht großer Markt, aber es sind auch nur knapp über 300Mio Einwohner. Weniger als die EU und sehr viel weniger als Indien oder China. Und die Kaufkraft im Ausland wird sich stark verändern wenn die jetzt Isolationismus betreiben.

Nein!? - Doch!! - Ohh!!!

Leider lässt man sich ja gerne durch die Aufmerksamkeitsökonomie (https://www.google.com/search?q=Aufmerksamkeits%C3%B6konomie), wie auch bei Intel vs. AMD und AMD vs. NV, ablenken.

[davidzo]

???

TSMC Arizona:
https://www.tsmc.com/static/abouttsmcaz/index.htm

Eben, TSMC wird ihm erzählen dass sie jetzt wegen ihm die Produktion in die USA verlegen. Dabei ist die Fab längst gebaut und zwar mit Chips Act Mitteln.
Trump sind nur eigene Erfolge wichtig, nicht die USA. Daher spielt er so ein Spiel gerne mit. Und für TSMC ist die Lüge kostenlos, da man die Investition eh schon getätigt hat.

Er will, dass TSMC und Samsung in den USA investieren. Und das wird er damit erreichen. AMD war schlau genug mehr für die US-Produktion zu bezahlen, die produzieren ja schon in Arizona.
Samsung wird erstmal gar nichts dergleichen tun. Die Fabs sind nur 30% ausgelastet, die Mitarbeiter in Kurzarbeit oder gefeuert. Die fahren gerade ihre Fab Investitionen massiv zurück. Außerdem betreffen Zölle gegenüber Taiwan ja noch lange nicht Korea.
TSMC wird auch nichts machen was über die aktuellen Investitionspläne hinausgeht. Die sind schon gut aufggestellt mit der N3 Fab in Arizona. Damit können sie Apple schonmal bedienen. Zum Beispiel für unkritische low volume Produkte wie den nächsten Ultra SOC für den Mac Pro der eh in den USA endmontiert wird. Wenn Apple aber N2 will muss man aber weiterhin aus Taiwan beziehen.

Und da bringen sich US Unternehmen wie Apple, Nvidia, Qcomm und AMD in eine schlechte Position. Die produkte dieser Firmen werden zwangsläufig teurer sein, was die Konkurrenzfähigkeit senkt. Das spielt Mediatek, Samsung und nicht zuletzt den noch nicht sanktionierten chinesischen Prozessorhäusern wie AMlogic, Ropckchip etc. in die Karten.

[Complicated]

Vor allem erst mal alle anderen Kunden in China auf die schwarze Liste setzen, um dann Zölle auf die selben Chips zu fordern - Idioten hocken weder bei TSMC noch bei Nvidia, Apple und co..

[Zossel]

Trump sind nur eigene Erfolge wichtig, nicht die USA. Daher spielt er so ein Spiel gerne mit. Und für TSMC ist die Lüge kostenlos, da man die Investition eh schon getätigt hat.

Ich werfe ja immer gerne einen Blick in die Vergangenheit:
Foxconn: "10-Milliarden-Dollar-Fabrik" in den USA hat keine 300 Mitarbeiter
Mit einer gigantischen Investitionszusage konnte Donald Trump 2017 Hoffnung auf Industriejobs wecken. Was stattdessen passiert ist, ist teilweise absurd.
https://www.heise.de/news/Foxconn-10-Milliarden-Dollar-Fabrik-in-den-USA-hat-keine-300-Mitarbeiter-4932789.html

[Nightspider]

Streitigkeiten hinter den Kulissen: Nvidia lässt kein gutes Haar an Samsung

https://www.computerbase.de/news/wirtschaft/streitigkeiten-hinter-den-kulissen-nvidia-laesst-kein-gutes-haar-an-samsung.91207/

Genau diese Punkte sollen es auch sein, die Nvidia hinter den Kulissen zur Weißgut bringen. “We are extremely disappointed with Samsung’s lack of professionalism and dishonesty“ wird Nvidia hier zitiert, ein Vorwurf, den Samsung in den letzten Jahren des Öfteren gehört hat.

[smalM]

Die USA sind zwar ein recht großer Markt, aber es sind auch nur knapp über 300Mio Einwohner. Weniger als die EU und sehr viel weniger als Indien oder China. Und die Kaufkraft im Ausland wird sich stark verändern wenn die jetzt Isolationismus betreiben.
Kommen wr jetzt mal zur Realität:
Die USA sind der mit weitem Abstand wichtigste Exportmarkt für fast alle und alles.
Das US Handelsdefizit beträgt 1 Billion $.
Alle werden sie über Trumps Stöckchen springen.
Alle.
Und werden dabei lächeln und sagen, wie gut ihnen das Springen gefallen hat.

[Kriegsgeier]

das ist wohl wahr.
Die ganze Weltwirtschaft bricht ohne USAs Absatzmarkt zusammen. Immer noch der größter Markt!

[Zossel]

Kommen wr jetzt mal zur Realität:
Die USA sind der mit weitem Abstand wichtigste Exportmarkt für fast alle und alles.
Das US Handelsdefizit beträgt 1 Billion $.
Alle werden sie über Trumps Stöckchen springen.
Alle.
Und werden dabei lächeln und sagen, wie gut ihnen das Springen gefallen hat.

Man sollte wahrlich nicht über jedes Stöcken springen, und sich deshalb an der Leistungsbilanz orientieren.

Ansonsten ist das alles nix neues:

https://www.google.com/search?q=b%27+movie+gil+scott+lyrics
https://taz.de/Trumps-Wirtschaftspolitik/!5380060/
https://www.capital.de/wirtschaft-politik/us-handelskrieg-mit-japan-reagan-trump-wirtschaftsgeschichte-8788

[AtTheDriveIn]

Kommen wr jetzt mal zur Realität:
Die USA sind der mit weitem Abstand wichtigste Exportmarkt für fast alle und alles.
Das US Handelsdefizit beträgt 1 Billion $.
Alle werden sie über Trumps Stöckchen springen.
Alle.
Und werden dabei lächeln und sagen, wie gut ihnen das Springen gefallen hat.
Beinhaltet das auch Dienstleistungen oder nur Güter/Waren?

[HOT]

Kommen wr jetzt mal zur Realität:
Die USA sind der mit weitem Abstand wichtigste Exportmarkt für fast alle und alles.
Das US Handelsdefizit beträgt 1 Billion $.
Alle werden sie über Trumps Stöckchen springen.
Alle.
Und werden dabei lächeln und sagen, wie gut ihnen das Springen gefallen hat.

Hab ich auch direkt gedacht, im Westen und im US-Hinterhof werden sie sich alle fügen, jeder einzelne von denen und auch wir.

[CrazyIvan]

Beinhaltet das auch Dienstleistungen oder nur Güter/Waren?
Das ist in meinen Augen ein wichtiger Punkt: Die Handelsbilanz ist nur ein unvollständiger Teilausschnitt in der Gesamtbetrachtung.
Ich bin mir auch nicht sicher, ob es überhaupt eine Bilanz gibt, die bspw. die unzähligen buchhalterischen Tricks amerikanischer Tech-Unternehmen umfassend einbezieht.

[Virtual]

Kommen wr jetzt mal zur Realität:
Die USA sind der mit weitem Abstand wichtigste Exportmarkt für fast alle und alles.
Das US Handelsdefizit beträgt 1 Billion $.
Alle werden sie über Trumps Stöckchen springen.
Alle.
Und werden dabei lächeln und sagen, wie gut ihnen das Springen gefallen hat.
Welche Realität?
Die USA liebt es Geld auszugeben und sich dabei hoffnungslos zu überschulden, Bürger wie auch Staat. Damit das nicht unmittelbar in der Pleite endet, werden auf privater Seite die Buchwerte der WallStreet als Sicherheit genommen, auf staatlicher Seite kauft die globalisierte Welt die Schulden der Leitwährung, damit die USA weiter höchstem Niveau günstig konsumieren können.
Will die USA nicht mehr die Waren aus dem Ausland importieren, dann dürfen sie auch ihren Dollar behalten, warum soll man den USA dann noch Geld geben, ihre Billionen-Schulden kaufen? ... Und dieses Jahr muss Trump seinen Schatzmeister sieben Billionen Dollar refinanzieren lassen und ohne Moos nix los, auch in den USA. Mit den Zöllen schießen sich die USA in den eigenen Fuß, denn die Uhr der Globalisierung dreht auch Meister Trump nicht zurück, so sehr er es auch möchte ;-)

[smalM]

Welche Realität?
Die Realität, in der Mexiko und Kanada gerade über das Stöckchen gesprungen sind.

[HOT]

Nicht zu vergessen auch Panama ;).

[Virtual]

Die Realität, in der Mexiko und Kanada gerade über das Stöckchen gesprungen sind.
Das klappt nur, wenn das Stöckchen niedrig liegt. "Der Klügere gibt nach" ist die Motivation der beiden anderen Staaten, China springt aber nicht. Das tolerante Verhalten (unter Freunden!) hat Grenzen. Wenn die USA ihre Staatsschulden nicht mehr refinaniziert bekommen, weil "jetzt ist genug" erreicht ist, dann hat Trump überreizt. Das ist die Achillesferse der USA, ihre hoffungslos hohe Staatsverschuldung und die Alterssicherung auf Basis der WallStreet. Hier ist nicht die Frage "ob", sondern "wann" das Kartenhaus zusammenklappt. Jetzt aber genug der PoWi.

[HOT]

Man kann viel klugscheissen, aber die Resultate werden es sein, an denen man das hinterher beurteilen wird. Und bisher sprechen die Resultate eine glasklare Sprache.

[Nightspider]

Gibts irgendwo eine aktuelle Übersicht wie TSMCs Ausbaupläne für das Advanced Packaging vorangehen, welche neuen Standorte fertig sind, bereits produzieren und welche noch hochgezogen werden bzw. geplant sind?=

2023 hat man ja sehr viel angekündigt. Wie stark wurden die Kapazitäten denn bereits erweitert?

Eine Historie in Waferstückzahlen wäre nice aber die wirds wahrscheinlich nicht geben.

[Blediator16]

Die Realität, in der Mexiko und Kanada gerade über das Stöckchen gesprungen sind.

Das Stöckchen lag bereits auf dem Boden ;D da musste niemand mehr drüberspringen.

[Zossel]

Gibts irgendwo eine aktuelle Übersicht wie TSMCs Ausbaupläne für das Advanced Packaging vorangehen, welche neuen Standorte fertig sind, bereits produzieren und welche noch hochgezogen werden bzw. geplant sind?=

2023 hat man ja sehr viel angekündigt. Wie stark wurden die Kapazitäten denn bereits erweitert?

Eine Historie in Waferstückzahlen wäre nice aber die wirds wahrscheinlich nicht geben.

Wenn man die Aktien-Fuzzis mal braucht liefern die natürlich nicht.

[Κριός]

Die Chiplandschaft ist echt extrem traurig:
Monopol ASML, Monopol TSMC, KI Monopol Nvidia.

Kein Wunder, dass Chips so teuer sind, wenn drei Monopolisten hintereinander in der Wertschöpfungskette stehen.

Genau genommen sind es vier. Die Linsen für die ASML Maschinen können auch nur von Zeiss hergestellt werden.

[Zossel]

Genau genommen sind es vier. Die Linsen für die ASML Maschinen können auch nur von Zeiss hergestellt werden.

Und dann gibt da noch japanische Chemikalien.

[ryan]

Neue Intel 18A und TSMC N2 Infos von der ISSCC.

Nicht nur Intel selbst, sondern auch anhand der präsentierten Leistungswerte scheint Intel 18A tatsächlich der große Wurf zu werden. Eine Macro Bit Density von 38,1 MBit/mm² ist ein ausgezeichneter Wert, der auf Augenhöhe mit dem liegt, was TSMC mit N2 erreichen will.

Auch TSMC nannte auf der ISSCC Zahlen zur Skalierung von HD-Makro-Zellen für die Fertigung in N2. Diese sollen einen Wert von 38,1 MBit/mm² oder mehr erreichen. Nicht zufällig ist der Wert identisch zu dem, was Intel zeigte und mit einem Größerzeichen zeigt TSMC einerseits, dass man mehr wird erreichen wollen und andererseits wird das volle Potential gegenüber dem Konkurrenten nicht offenbart.
https://www.hardwareluxx.de/index.php/news/hardware/prozessoren/65557-intel-18a-weitere-details-die-hoffnung-machen.html


Sat in @ieee_isscc
session 29: SRAM

1st paper: $TSM 38 Mb/mm2 N2 HD SRAM
2nd paper: $INTC 38 Mb/mm2 18A HD SRAM
3rd paper: @Mediatek
3nm TCAM
4th paper: @Synopsys
38 Mb/mm2 3nm HD SRAM

It's a battle royale.

https://x.com/IanCutress/status/1892249689686212781
https://semiwiki.com/forum/index.php?threads/isscc-n2-and-18a-has-same-sram-density.22126/

intel 18A vs N2 HC SRAM frequency :
1)18A faster than N2 around 25% for high performance
2)18A is HP Cells Library
3)N2 is HD Cells Library

intel 18A vs N2 SRAM Density :
1)18A HD SRAM bitcell 38 Mb/mm^2 -> 0.0175 um2
2)N2 HD SRAM bitcell 38 Mb/mm^2 -> 0.0175 um2
3)18A and N2 HC SRAM bitcell may be same density
4)18A and N2 HD SRAM bitcell actually is 0.021 um2
Chip Designer can optimize to 0.0175 um2
https://x.com/meng59739449/status/1892585909738258480

[Platos]

Mal abwarten. Bei Intels Geschichte gilt zuerst Liefern, dann Reden.

[Zossel]

Neue Intel 18A und TSMC N2 Infos von der ISSCC.

Reichen die EUV-Belichter die Intel besitzt für richtige Stückzahlen?

[ryan]

Raichu (https://x.com/OneRaichu/status/1892621254554738851) hat die density Skalierung der letzten Prozesse von Intel und TSMC zusammengefasst, siehe Anhang. Auch zu dominanten Zeiten lag Intel bei der density zurück, auch mit 22nm damals. 18A kann die Lücke quasi schließen. Wenn sich der Trend bei der Skalierung so fortsetzt im nächsten großen Schritt, wird TSMC mit 14A überholt. Dazu gab es letztes Jahr eine Folie von Intel, wo sie das erwarten.

[fondness]

Mal abwarten. Bei Intels Geschichte gilt zuerst Liefern, dann Reden.

Ja, Samsung hat auf den Papier auch immer jeden Prozess gewonnen.

[Skysnake]

Genau das. Was bringen dir irgendwelche Zahlen auf Folien wenn du den Prozess real nicht ans laufen bekommst?

Und genau das ist halt der Vorteil von TSMC. Sie setzen sich realistische Ziele und gehen evolutionär an die Sache ran. Klar kostet das im Vergleich zu größeren Sprüngen mehr Zeit und Aufwand. Aber nur wenn man die größeren Sprünge überhaupt hinbekommt.

[Zossel]

Und genau das ist halt der Vorteil von TSMC. Sie setzen sich realistische Ziele und gehen evolutionär an die Sache ran. Klar kostet das im Vergleich zu größeren Sprüngen mehr Zeit und Aufwand. Aber nur wenn man die größeren Sprünge überhaupt hinbekommt.

Bemerkenswert finde ich das TSMC den Strom von unten erst für eine spätere Iteration eingeplant hat.
Das wird TSMC sicherlich nicht ohne Grund getan haben.

[ryan]

Intel 18A is now ready: https://www.intel.com/content/www/us/en/foundry/process/18a.html

Intel 18A is now ready for customer projects with the tape outs beginning in the first half of 2025: contact us for more information.

[fondness]

Bin ich eigentlich der einzige, der diese Angabe vs. dem Intel3-Prozess, der ja nichts anderes als ein 5nm half-node ist, ziemlich underwhelming findet?

Up to 15% better performance per watt and 30% better chip density vs. the Intel 3 process node

Noch dazu wo da das volle Programm mit GAA, Backside-Power-Delivery etc. aufgefahren wird.

[Zossel]

Noch dazu wo da das volle Programm mit GAA, Backside-Power-Delivery etc. aufgefahren wird.

Klingt arschteuer.

[fondness]

Vor allem ist ja Intel extra auf TSMC 3nm gegangen und nicht auf den eigenen Intel 3 Prozess.

[fondness]

Intel’s 18A Process Reportedly Shows “Disappointing” Yield Rates As They Are Now At 20%-30%, Making Mass-Production Impossible
https://wccftech.com/intel-18a-process-reportedly-shows-disappointing-yield-rates/

[dildo4u]

Ist das nicht logisch wenn es 2025 kommt wären sie TSMC vorraus.
Laut Roadmap ist N2P 2026, dieses Jahr kommen nur ARM Chips in N2.

[stinki]

Bin ich eigentlich der einzige, der diese Angabe vs. dem Intel3-Prozess, der ja nichts anderes als ein 5nm half-node ist, ziemlich underwhelming findet?

Noch dazu wo da das volle Programm mit GAA, Backside-Power-Delivery etc. aufgefahren wird.

Die 15% Performance per Watt Improvement sind wirklich erschreckend wenig für einen GAA Prozess mit Backside-Power-Delivery (und dann auch noch im Vergleich zu Intel3). Im Vergleich dazu gibt TSMC für N2 das an:
In terms of the overreaching Power, Performance, and Area (PPA), the paper states that the process delivers a 30% power improvement or 15% performance gain and >1.15x density versus the previous 3nm node. Note: the 3nm paper reference suggests this is in comparison to N3E, not N3.
https://semiwiki.com/semiconductor-services/techinsights/352972-iedm-2025-tsmc-2nm-process-disclosure-how-does-it-measure-up/

Aber die 30% Chip Scaling sind verglichem mit TSMC gut. Aber die kommen auch von N3E und nicht Intel3.

[Badesalz]

Intel’s 18A Process Reportedly Shows “Disappointing” Yield Rates As They Are Now At 20%-30%, Making Mass-Production Impossible
https://wccftech.com/intel-18a-process-reportedly-shows-disappointing-yield-rates/Passt

https://www.forum-3dcenter.org/vbulletin/showthread.php?p=13714085#post13714085

[davidzo]

Aber die 30% Chip Scaling sind verglichem mit TSMC gut. Aber die kommen auch von N3E und nicht Intel3.

Ja, das Problem ist ja aber dass man erst den gewaltigen Rückstand aufholen muss den Intel3 bei der Density hat. Ein 30% Density Sprung an der trailing Edge von high performance EUV Prozessen zu machen ist einfacher als von der leading edge aus.

Früher hätte Intel3 noch 7nm+++ geheißen, also von der Prozessabstammung her. Das ursüngliche Intel 10nm stand gegen TSMC N7P(non-EUV) Niveau und Intel4 war ursprünglich der erste "7nm" EUV node und stünde dann gegen TSMC N5. Intel 3 kann bei der Density immer noch nicht ganz mit TSMCs 5nm Prozessfamilie mithalten (150mtr vs 120mtr).
Afaik hat Intel3 weiterhin dieselben 50nm Transistor gate pitch und 30nm Interconnect pitch wie Intel4. Die Unterschiede sind mehr in den libraries und massiverer fin depopulation selbst bei den high performance libraries zu suchen. Kein Wunder dass man deshalb keine high performance Desktop oder mobile Chips bringt, sondern nur Serverchips. Bei ersteren reicht die Taktrate nicht und bei letzteren die Density nicht.

TSMC N3E hat auch 0.64x-0.84x scaling geschafft gegenüber N5. Und das ist schon der relaxtere N3E Prozess. Insofern sind Intels 30% Scaling auch nur ein Tropfen auf dem heißen Stein.
AMD/TSMC liefern N4P Chips aus die bereits 20% höhere Density haben als Intel3. 18A landet also eher zwischen N4 und N3 mit Tendenz zu ersterem. Dass Arrowlake nur in TSMC N3 kam obwohl man auch Intel20A Planungen und Samples hatte, spricht ja Bände.

Das sagt noch nichts über die performance und power von 18A aus, wo Intel ja auch bei Intel3 schon ziemlich konkurrenzfähig sein soll. Aber von einholen kann nicht die Rede sein. Der Abstand verringert sich lediglich ein bisschen, aber auch nur wenn Intel wirklich bald liefern kann, denn N3E und demnächst N3P sind ja nun schon ewig in Produktion und 2026 wird wohl das Jahr für TSMC 2nm Produkte im Markt.

[y33H@]

ARL-U aka MTL-U Refresh ist i3 für die Compute Tile.

[reaperrr]

Intel3-Prozess, der ja nichts anderes als ein 5nm half-node ist
Nicht mal das, mMn.
Bei SRAM-Dichte ist er schlechter als TSMC's 5 Jahre alter N5.
Wie es bei Logik-Transistoren in der Praxis aussieht weiß ich nicht, aber letztlich ist Intel3 dem Marketingnamen zum Trotz lediglich der um ca. 5 Jahre verspätete 7nm-EUV-Prozess von Intel.
Vielleicht dicht genug im Bereich Logik-Transistoren um verglichen mit TSMC als 6nm oder 5,5nm durchzugehen, aber viel mehr auch nicht.

Bin ich eigentlich der einzige, der diese Angabe vs. dem Intel3-Prozess, der ja nichts anderes als ein 5nm half-node ist, ziemlich underwhelming findet?

Noch dazu wo da das volle Programm mit GAA, Backside-Power-Delivery etc. aufgefahren wird.
Ja, ist relativ meh für den Aufwand.
Vor allem, wenn die Gerüchte zu den miesen Yields stimmen.

Ist das nicht logisch wenn es 2025 kommt wären sie TSMC vorraus.
Laut Roadmap ist N2P 2026, dieses Jahr kommen nur ARM Chips in N2.
Wo ist da der Zusammenhang?

Nach den bisherigen Infos ist 18A kein echter N2-Konkurrent.

Die Logik, dass Intel TSMC eingeholt habe, bloß weil 18A (was ja nur Marketingbezeichnung ist und absolut nix mit "1,8nm" zu tun hat) zeitlich ca. ähnlich zu N2 kommt, ist mMn Humbug, wenn 18A am Ende - trotz auf dem Papier mehr State-of-the-Art Techniken - ne Klasse schlechter wird.

Sie schließen mit 18A gerade mal zu der SRAM-Dichte von TSMC's 5(!) Jahre alten N5 auf.
Selbst wenn es bei Logiktransen besser aussehen sollte:
Entscheidend ist, was am Ende an Perf/Effizienz und Ausbeute dabei rumkommt.

[smalM]

Bemerkenswert finde ich das TSMC den Strom von unten erst für eine spätere Iteration eingeplant hat.
Das wird TSMC sicherlich nicht ohne Grund getan haben.
Es gibt zwei Gründe.
Der erste ist "garantierte Lieferbarkeit".
Der zweite ist "garantierte Kapazität".

Intel verkauft unter 200 Mio. Prozessoren p.a. für Desktop und Laptop.
Von Intels Prozessoren ist eher nur ein kleinerer Anteil im jeweils neuesten Node und von Server-Prozessoren brauchen wir da gar nicht erst zu reden.
Verzögerungen der Lieferbarkeit sind Legion, minimalste Anzahlen bei der Anfangskapazität ebenso.

TSMCs Geschäft ist so weit weg von Intel, das ist kaum noch auf demselben Planeten.

[ryan]

Nach den bisherigen Infos ist 18A kein echter N2-Konkurrent.

Von welchen bisherigen Infos sprichst du?


Die Logik, dass Intel TSMC eingeholt habe, bloß weil 18A (was ja nur Marketingbezeichnung ist und absolut nix mit "1,8nm" zu tun hat)


Als wenn das bei TSMC mit echten 2nm zu tun, in welcher Welt lebst du nur.




Sie schließen mit 18A gerade mal zu der SRAM-Dichte von TSMC's 5(!) Jahre alten N5 auf.



Wie kommst du darauf?

Intel 18A Node SRAM Density On-Par with TSMC (https://www.techpowerup.com/332850/intel-18a-node-sram-density-on-par-with-tsmc-backside-power-delivery-a-big-bonus)

[davidzo]

Wie kommst du darauf?

Die reinen Zahlen sagen etwas anderes als deine Diagramme:
TSMC N5 SRAM = 0.021µm
TSMC N3 SRAM = 0.0199µm (N3E ist wieder 0.21 wie N5)
TSMC N2 SRAM = 0.0175µm

Intel4/3 SRAM = 0.024µm
Intel18/20A SRAM = 0.021µm

Das wären 31.8 Mb/mm^2. Keine Ahnung wie die Diagramme die du da verlinkt hast auf 38 kommen.

Aber SRAM scaling ist eh ein Nebenkriegsschauplatz. Der große Hebel bei der Chip-Skalierung ist seit Jahren schon nicht mehr der Fin Pitch, sondern Fin depopulation. Mit EUV kann man längere Fins produzieren und dadurch leistungsfähigere Transistoren mit weniger Fins bauen als zuvor.

Bei SRAM verwendet man aber seit jeher schon single fin Transistoren. Also seit Intels 22nm Tri Gate Transistoren. Daher ist mit Fin depopulation bei SRAM auch nichts mehr zu holen. Praktisch ist daher die SRAM Dichte bei TSMC N5, N4P und N3E identisch.

Es ist nur die Ansteuerungslogic für den SRAM die überhaupt noch skaliert. Und hier ist TSMC eben extrem stark aufgestellt, nicht bei DCTO, Designflexibilität etc.. Bei den Gate contacts z.B. ist TSMC sich nicht zu schade die aller teuersten Materialien zu verwenden, z.B. AMAT Endura bei TSMC N2 Gate contacts welche industrieweit den geringsten Widerstand und Kapazität aufweisen.

Der einzige Grund wieso die Intel 18/20A und TSMC N2 überhaupt noch eine Skalierung bei den SRAM Zellen erreichen ist der Wechsel auf GAA Transistoren, die bei gleicher Leistung kürzer als Finfets sein können.
Das ist aber wieder ein einmaliger Effekt. TSMC 16A wird keine SRAM Skalierung mehr aufweisen und Intel vielleicht mit 14A mit TSMC mal gleichziehen falls es sie dann noch gibt. Wir können also damit rechnen dass SRAM langfristig in eigene DIEs ausgelagert wird die in günstigeren Prozessen produziert werden und dann und per hybrid bonding mit den Logikchips verbunden werden.

[basix]

Eine Zelle ist aber nicht ein komplettes XY Mbit Makro ;)

Intel hat anscheinend das rundherum mehr optimiert.

Und die SRAM-Densities stammen direkt von Intel und TSMC (ISSCC Präsentationen), hier die kompletten Foliensätze:
https://www.hardwareluxx.de/index.php/news/hardware/prozessoren/65557-intel-18a-weitere-details-die-hoffnung-machen.html

[davidzo]

Eine Zelle ist aber nicht ein komplettes XY Mbit Makro ;)

Intel hat anscheinend das rundherum mehr optimiert.

Und die SRAM-Densities stammen direkt von Intel und TSMC (ISSCC Präsentationen), hier die kompletten Foliensätze:
https://www.hardwareluxx.de/index.php/news/hardware/prozessoren/65557-intel-18a-weitere-details-die-hoffnung-machen.html

Du hast da nur ein > ignoriert.

TSMC will sich anscheinend noch nicht in die Karten schauen lassen. Die Folie mit den 38.1MB/mm2 ist auch aus Juni 2023.

[basix]

Stimmt, TSMC ist da noch am die Karten bedeckt halten. Nichtsdetstotrotz ist 18A eine deutliche Steigerung und man sollte konkurrenzfähiger sein als auch schon.

[Nightspider]

Mit Backside Power Delivery steigt nochmal einmalig die SRAM Dichte oder?

[basix]

Jein. Intels Folien zeigen, das durch die PowerVias im SRAM Array die Density auch sinken kann. Deswegen platzieren sie die nur an den Ecken der SRAM Arrays. Kommt also vermutlich darauf an, wie man BSPD löst. TSMC hat da glaube ich das etwas aufwendigere aber technisch bessere Konzept (Direct Backside Contacts).
https://semianalysis.com/2024/10/01/clash-of-the-foundries/#
https://i0.wp.com/semianalysis.com/wp-content/uploads/2024/11/https3A2F2Fsubstack-post-media.s3.amazonaws.com2Fpublic2Fimages2Fbf761559-b15d-4dcb-8b00-fc4fffd3e221_1595x899.jpg?ssl=1

[Skysnake]

Was man nicht vergessen darf ist die Fehleranfälligkeit von Vias. Es bringt einem absolut nichts auf dem Papier ganz tolle Maximalwerte zu erreichen wenn man diese dann real nie umsetzen kann weil man halt doppel oder mehr Vias nehmen muss statt single Vias um eine hinreichende Yield zu erreichen.

Vias sind ziemliche Platzfresser mit ihren Abstandrules. Das macht einem das Layout der Leitungen ziemlich kaputt.

Deswegen halt ich von der Versteifung auf irgendwelche Einzelwerte und dann einen von der Palme zu wedeln rein gar nichts...

Ein Prozess, also eigentlich ein PDK zu evaluieren ist nen elendiger Haufen an Arbeit. Aber nur so merkt man wie das alles am Ende Zusammenspielt. Also bei analogen Designs. Bei Digitaldesign ist es einfacher. Aber auch da. Mit unterschiedlichen FanOuts und Optionen hier und da ist das auch alles nicht so einfach.

Und btw Analog Designs habt ihr in jedem Chip drin. Die ganzen SerDes bzw IO Sachen sind Analoge Designs....

[Orko]

Mit Backside Power Delivery steigt nochmal einmalig die SRAM Dichte oder?

Ich würde das eher so sehen, explizit bezogen auf SRAM Dichte:
Aktuell steigert die Einführung von Backside Power Delivery die SRAM Dichte nicht direkt. Steigerungen kommen eher aus besserer Lithographie / kleineren Strukturgrößen.
Backside Power Delivery legt die Grundlagen, damit zu einem späteren Zeitpunkt mit Einführung von CFETs die SRAM Dichte (einmalig sprunghaft) steigt.

[Zossel]

Mit Backside Power Delivery steigt nochmal einmalig die SRAM Dichte oder?

CFETs sollen noch mal eine Schub bei SRAM ermöglichen.

[Zossel]

Vias sind ziemliche Platzfresser mit ihren Abstandrules. Das macht einem das Layout der Leitungen ziemlich kaputt.

Und die verbrauchen in mehreren Layern Platz.

[basix]

CFETs sollen noch mal eine Schub bei SRAM ermöglichen.

Ja, im Idealfall etwa 2x und mit ein paar Tricks noch etwas mehr. Zuerst kommen aber noch die Forksheet-FETs ;) Das dauert also noch eine Weile bis wir CFET zu Gesicht bekommen.

https://lirias.kuleuven.be/retrieve/715205
A5 CFET offers up to 55% and 40% SRAM bitcell area scaling due to stacked architecture as compared to 14-Å-compatible (A14) nanosheet (NS)

[davidzo]

Mit Backside Power Delivery steigt nochmal einmalig die SRAM Dichte oder?

Bei Intel nicht wirklich.

Im Gegenteil, durch PowerVia steigt der Platzbedarf um 10% weil auf beiden Seiten VSS-Rails an Source und Drain angeklebt werden in welche die Vias dann gebohrt werden. Daher verwendet Intel nur bei der Peripherie PowerVia, nicht im SRAM Array selber. SRAM Zellen sind außerdem so sparsam dass die Benefits von niedrigerem vdroop sich hier kaum auswirken im Gegensatz zu Logikzellen.

Der eigentliche Enabler für SRAM scaling in 18A ist RibbonFet. Damit performt 5T SRAM so gut oder besser wie 6T Finfet. BSPDN spielt für 5T designs insofern eine Rolle als dass SRAM scaling bisher auch durch den metal Pitch von M0 begrenzt war. PowerVias kommen halt von der anderen Seite und verbrauchen keinen extra Platz in M0. Das erhöht zwar nicht die Density, aber vereinfacht die Metal Layer und erhöht damit ggf. die Ausbeute bei diesem Schritt.

PowerVias verbrauchen Platz auf den Fin/Gate Layern, daher ist die Technik kein Benefit für SRAM scaling. TSMC N2 liegt wohl weiterhin vorn bei der SRAM Density. Und mit TSMC A16 kommt nochmal ein neues Level, denn TSMCs direct backside contacts wirken sich im Gegensatz zu Powervia durchaus positiv auf das SRAM scaling aus.

[Nightspider]

CFET steht leider erst ab 2032 bei TSMC auf der Timeline. Also noch mindestens 7 Jahre.

BSPDN spielt für 5T designs insofern eine Rolle als dass SRAM scaling bisher auch durch den metal Pitch von M0 begrenzt war. PowerVias kommen halt von der anderen Seite und verbrauchen keinen extra Platz in M0. Das erhöht zwar nicht die Density, aber vereinfacht die Metal Layer und erhöht damit ggf. die Ausbeute bei diesem Schritt.

PowerVias verbrauchen Platz auf den Fin/Gate Layern, daher ist die Technik kein Benefit für SRAM scaling. TSMC N2 liegt wohl weiterhin vorn bei der SRAM Density. Und mit TSMC A16 kommt nochmal ein neues Level, denn TSMCs direct backside contacts wirken sich im Gegensatz zu Powervia durchaus positiv auf das SRAM scaling aus.

Ja ich hatte das auch noch so im Kopf das der M0 Layer da schon Grenzen setzt und dachte das man einige Kontaktierungen auf die Rückseite legen kann um die Dichte zu erhöhen.

[Zossel]

CFET steht leider erst ab 2032 bei TSMC auf der Timeline. Also noch mindestens 7 Jahre.

Mit der aktuellen Klebetechnik von AMD/TSMC sollte das Thema für die nächsten Jahre hinreichend entschärft sein.

[Nightspider]

In anderen Kategorien könnte das aber zu teuer sein wie in Smartphone Chips.

Ich glaube die Packaging- bzw. Stackingkosten skalieren kaum mit der Größe der zu verheiratenden Chips.
Vielleicht wird man versuchen günstigere Lösungen wie AMDs Infinity Fanout Links zu nutzen um ein Teil des Caches zumindest auszugliedern.

[dildo4u]

Nvidia und Broadcom testen Produktion mit 18A


https://www.reuters.com/technology/nvidia-broadcom-testing-chips-intel-manufacturing-process-sources-say-2025-03-03

[Badesalz]

Als mittelinteressierter Laie ;) verstehe ich solche Meldungen eher weniger (s.u.) Nicht aus der Sicht der Highend-Junkies, sondern allgemein der Elektronik.

Es gibt noch einen echt RIESIGEN Haufen an Chips die mit 22nm oder 14nm laufen, deren Designs bzw. Energiebedarf nicht mehr in die Zeit passt. Und es gibt Samsung, die sich aktuell mehr oder weniger mit den Preisen anbiedern. Und die müssen sowas tun?
https://www.notebookcheck.com/Samsung-Foundry-schliesst-angeblich-Teile-der-4nm-5nm-und-7nm-Fertigungslinien-wegen-geringer-Nachfrage.912669.0.html

Grad bei 7nm und 5nm ist das Potenzial bei erwähnten gigantisch. Oder wer stellt das sonst her? Oder, tut sich da nichts?
Es gibt ja nicht nur den Mist mit leading edge Designs und Nodes. Ich hab z.B. jetzt erst den ersten SFP+ LW-Transceiver entdeckt der sich nicht mehr 2,x Watt reinzieht, sondern 0,5 Watt :freak: 2025 erst, endlich.
(solche Sachen halt)

[HOT]

Bei 28 und 14nm ist sehr viel im Einsatz von TSMC, Samsung, SMIC, UMC und GloFo. 7/8nm ist sicherlich den meisten Kunden einfach zu teuer und der Ertrag ist nicht hoch genug.
Bleeding Edge-Prozesse benötigen ja eh nur spezielle Firmen und sind für die Foundry ein Risiko, das jetzt aber auszahlt, im KI-Hype und für Intel und Samsung wird sich das auszahlen, wenn TSMCs Taiwan-Fertigung mehr Zölle abbekommt.

[Zossel]

Grad bei 7nm und 5nm ist das Potenzial bei erwähnten gigantisch. Oder wer stellt das sonst her? Oder, tut sich da nichts?


Die Designs sind zwischen den Fabs nicht kompatibel.

[KarlKastor]

Es geht ja nicht nur um alte Designs.
Die ganzen neuen SSD Controller kommen zB alle in TSMC N6 und N7.
Das einzige mir bekannte was noch bei Samsung gefertigt wird ist, sind low-cost SoC von Qualcomm.

[HOT]

Der eigene Preston-Controller von Samsung scheint SF5 zu sein, überhaupt scheinen den SF5-Prozess schon einige zu nutzen. Problem war bisher SF4, der einfach zu schlechte Yields hatte die letzten 2 Jahre.

[KarlKastor]

Suprise. Natürlich fertigt Samsung bei sich selbst. Aber eben niemand anders.
Scheint wohl trotz niedrigerer Preise nicht interessant zu sein.

[Badesalz]

Die Designs sind zwischen den Fabs nicht kompatibel.Würde heißen der IO ist schon ziemlich überarbeitet worden. Sonst würde sich das nicht lohnen (?)

[Zossel]

Würde heißen der IO ist schon ziemlich überarbeitet worden. Sonst würde sich das nicht lohnen (?)

Was genau (am besten konkretes Beispiele) soll sich lohnen oder nicht?

[Skysnake]

Würde heißen der IO ist schon ziemlich überarbeitet worden. Sonst würde sich das nicht lohnen (?)

Du fängst für jeden Prozess bei quasi Null an. Also klar die Designideen hast du. Aber du musst dir für jeden Prozess dein komplettes sizing neu machen. Von Layout ganz zu schweigen.

Euch muss klar sein, das es im IO die viel Analogkram gibt. Wenn man den 1:1 rüber nimmt tut es sehr sehr wahrscheinlich gar nicht.

[Badesalz]

Ok. andersrum @Zossel
Das Design muss man überarbeiten, wenn man von TSMc nach Samsung u.ä. wechselt. IOD wird beim Zen6 bei Samsung gefertigt (oder hab ich da was schwer vercheckt?). Das kostet. D.h. damit das wirtschaftlich Sinn ergibt wird der IOD bei der Gelegenheit auch stärker überarbeitet worden sine als nur da was nötig wäre um von TSMC nach Samsung zu wechseln?

Das war die Frage :tongue: Mit dem Zen6 IOD hab ich mich noch garnicht beschäftigt ;(

@Skysnake
Oh cool. Lernprozesse :) Hätte andersrum gedacht, also. daß man das Analogzeug mit weniger Aufwand mitnehmen kann als die Logik. Ok. thx.

[Zossel]

Du fängst für jeden Prozess bei quasi Null an. Also klar die Designideen hast du. Aber du musst dir für jeden Prozess dein komplettes sizing neu machen. Von Layout ganz zu schweigen.

Euch muss klar sein, das es im IO die viel Analogkram gibt. Wenn man den 1:1 rüber nimmt tut es sehr sehr wahrscheinlich gar nicht.

Ergänzung:

Letztendlich hat der "digitale" Teil auch viele analoge Komponenten.
Wenn sich durch einen anderen Prozess die Stromaufnahmen von Teilen der Schaltung ändert hat das Auswirkungen auf andere Teile der Schaltung.
Genauso wie bestimmte Teile auch Leitungen und die daran angeschlossenen Transen bei bestimmten Frequenzen und Spanungen treiben können muss, mit anderen Leitungen und Transen ändert sich auch die analoge Auslegung.

Zum Beispiel: Zen4 und Zen4c unterscheiden sich lediglich in der "analogen" Auslegung: https://semianalysis.com/2023/06/05/zen-4c-amds-response-to-hyperscale/

Und einfache Shrinks wie früher funktionieren heute nicht mehr.

[Skysnake]

Jaein. Klar musst du nochmal ein Placement&Routing machen beim Digitaldesign. Dein Verilog Code wird aber weiterhin funktionieren. Also dein Functional Design.

Bei Analog verschieben sich die Arbeitspubkte usw usf. Da stehst du sehr sicher mit Nichts da, außer dem grundlegenden Konzept wie du das machen kannst. Also einem Behavioral Model. Wobei das halt die Frage ist ob das im neuen Prozess überhaupt noch stimmt. Bei Digital ist ne 1 ne 1 und ne 0 ne 0. Ganz egal ob die 1 jetzt 1.8V oder 0.9V sind oder die 0 0.2V oder 3V sind.

Bei Analog sind halt der Wert der Wert. That's it.

Und btw die Setup and Hold Zeiten sind im Prinzip die Darstellung des analogen Charakters von digitalen Signalen. Da ist am Ende vom Tag aber halt genug Marge drin.

Analog ist daher ne ganz ganz ganz andere Liga als Digitaldesign.

Beim Digitsldesign kann ich ja im Zweifel den kompletten Chip auf nem FPGA Lauf lassen. Er wird zwar Faktor 10+ langsamer laufen als nen ASIC. Aber von der Logik her verhält es sich 1:1 wie der ASIC. Das ist mit Analogdesign völlig unmöglich. Da ist das Design das Design und nichts anderes.

[mboeller]

Samsung:

https://www.notebookcheck.com/Galaxy-S26-Exynos-2600-ist-Top-Prioritaet-bei-Samsung.969053.0.html


Bereits vor knapp einem Monat hat das südkoreanische Branchenblatt The Bell auf Basis von Aussagen vertrauter Insider berichtet, dass erste SF2-Tests bereits eine Ausbeute von etwa 30 Prozent für den Exynos 2600 ergeben hatten, ein guter Startpunkt für Samsung, wenngleich Konkurrent TSMC in Taiwan bei seinem vergleichbaren 2nm-Prozess bereits bei etwa 60 Prozent Yield-Rate liegt wie ein anderes Branchenblatt namens Chosun vor Kurzem berichtete.


30% sind nicht wirklich gut. Knapp 3facher SoC Preis, nur aufgrund des schlechten Yield.

[basix]

3x? 60/30 sind für mich 2x ;)

Und ich vermute, TSMC wird mehr Geld abknöpfen als Samsung. Das schliesst die Lücke noch mehr (für den zahlenden Kunden).

Klar, 30% sind nicht gut. Aber solange die Preise pro Chip stimmen, kann das dem Kunden fast schon egal sein.

[Badesalz]

Klar, 30% sind nicht gut.Ich hab "ein guter Startpunkt" irgendwie als ein guter Anfang verstanden...

[HOT]

TSMC will im dieses Jahr mit N2 in Massenproduktion gehen, Samsung mit SF2 nächstes Jahr. Was Samsung selbst in Risc-Produktion vom Band laufen haben möchte ist halt Samsungs Sache. Das Samsung Yield-Probleme hat ist hinlänglich bekannt und man muss das auch vor dem Kontext der Vergangenheit sehen. SF4 hat sein 1,5 Jahren Yieldprobleme und ist jetzt erst bei 80%, SF3 hat nie funktioniert. Vor dem Hintergrund ist der Vortschritt bei SF2 sehr gut.

[mboeller]

3x? 60/30 sind für mich 2x ;)

Und ich vermute, TSMC wird mehr Geld abknöpfen als Samsung. Das schliesst die Lücke noch mehr (für den zahlenden Kunden).

Klar, 30% sind nicht gut. Aber solange die Preise pro Chip stimmen, kann das dem Kunden fast schon egal sein.

60% sind aber IMHO kein guter Yield. 90% ist gut... deshalb Faktor3

[basix]

TSMC N2 hat momentan anscheinend 60%. Stand heute und nicht den potentiellen Yield in 1 Jahr. Darauf hat man sich bezogen. Dass ein ausgereifter Prozess 80-90% haben sollte ist ein anderes Thema. Faktor 3 ist also einfach falsch ;)

Aber egal, ist nicht so wichtig. Wichtig ist, dass Samsung ihren Prozess endlich mal hinkriegt für HVM.

[mboeller]

auch wenn es OT ist:

Beispiel:
1 Wafer kostet 15000,- Euro.
1 SOC hat 120mm2

macht theoretisch 589 SoC pro Wafer + 25,5 Dollar pro SoC

bei 90% Yield sind es 28,3 Dollar, bei 60% 42,5 Dollar und bei 30% 85,- Dollar.

Die Mehrkosten bei 60% Yield kann man noch verschmerzen (14 Dollar), die bei 30% nicht mehr (56 Dollar). Da wirkt sich der Yield dann sogar auf den Verkaufspreis vom Produkt aus (so 120-150,- Dollar incl. Overhead, Gewinn etc...)

[basix]

Und was willst du mit dieser Rechnung beweisen oder erläutern?

Dass die Chipkosten mehr oder minder linear vom Yield abhängen?

Du kannst auch anders rechnen:
Ich will XY$ Gewinn machen, bei 150$ Produktpreis. Kostet mein Chip +50$ mehr (30% anstatt 90% Yield), dann erhöhe ich den Produktpreis auf 200$. Man kann sich solche Sachen also beliebig "zurechtrechnen", je nachdem was man als Bewertungskriterium nimmt ;)

[Zossel]

Lip-Bu Tan is taking over as CEO at Intel starting March 18, 2025
https://www.servethehome.com/lip-bu-tan-takes-over-as-intel-ceo/

[Badesalz]

PCGH so...
"Lip-Bu Tan wird neuer CEO des einstigen Chip-Giganten" :usweet:

Auf jeden Fall das was man jetzt gebrauchen kann. Einen engagierten 65jährigen auf seiner letzten Station :weg:

[JonSnow]

PCGH so...
"Lip-Bu Tan wird neuer CEO des einstigen Chip-Giganten" :usweet:

Auf jeden Fall das was man jetzt gebrauchen kann. Einen engagierten 65jährigen auf seiner letzten Station :weg:

Oder jemand der ohne Angst harte Einschnitte vornehmen kann um dann den Nachfolger clean einzuführen. Ähnlich wie mit Rory Read und Lisa Su.

[Zossel]

Oder jemand der ohne Angst harte Einschnitte vornehmen kann um dann den Nachfolger clean einzuführen. Ähnlich wie mit Rory Read und Lisa Su.

Intel braucht einen mittel- bis langfristigen Plan an den man sich auch hält.

[Badesalz]

Oder jemand der ohne Angst harte Einschnitte vornehmen kann um dann den Nachfolger clean einzuführen. Ähnlich wie mit Rory Read und Lisa Su.Erscheint tatsächlich SEHR plausibel.

@Zossel
Plan... Wenn man sich das wirklich genauer anschaut war der Plan von Gelsinger alles andere als schlecht. Das war aber nur ein Plan. Sie haben es halt nur technisch nicht gebacken bekommen (Foundry). Plan + sich dran hält, hört sich imho viel zu einfach an ;)

[Zossel]

@Zossel
Plan... Wenn man sich das wirklich genauer anschaut war der Plan von Gelsinger alles andere als schlecht. Das war aber nur ein Plan. Sie haben es halt nur technisch nicht gebacken bekommen (Foundry). Plan + sich dran hält, hört sich imho viel zu einfach an ;)

Rumwursteln wie bisher ist keine Alternative.

[Lurtz]

Mitarbeiter entlassen klingt doch nach einem tollen Plan. Der Shareholder-Value muss gerettet werden.

[Zossel]

Schauen wir mal:
Während FinFETs aus Silizium gefertigt werden, wurden für die Umsetzung des experimentellen GAAFET auf dem Schwermetall Bismut aufbauende Materialien genutzt. Und zwar das kristalline einschichtige (2D) Material Bi2O2Se als Halbleiter und das dielektrische Bi2SeO5, das sich in Form von "Nanoblättern" gut dazu eignet, dieses einzuschließen.
https://www.derstandard.at/story/3000000261046/transistor-aus-bismut-soll-chipherstellung-revolutionieren

[Badesalz]

"Die von der Universität Peking..." :usad:

Das ist aber auch schon paar Tage alt (als Idee)
https://www.chemie.de/news/138956/bismut-neues-material-fuer-schnelle-elektronik.html

[davidzo]

Plan... Wenn man sich das wirklich genauer anschaut war der Plan von Gelsinger alles andere als schlecht.

Der Plan war go big on everything. Das klingt sehr ambitioniert, aber imo wenig einfallsreich und unnötig riskant.

Im Detail hat Gelsinger aber viel verkackt und war imo auch nicht so visionär wie man ihn gerne darstellt. Er hat einfach alles nachgemacht was bei den Anderen erfolgreich läuft. Nur war die Welt in 4-5 Jahren wenn die Produkte endlich fertig waren eben schon eine andere.

Unter dem Eindruck des Kryptobooms hat er massiv in GPUs investiert und dabei AI total verschlafen. Intel XE-HP hat man noch vor Launch gecancelt. Das war eine GPU mit Fokus auf low precision performance mit "Petaflop AI performance". Anscheinend dachte Gelsinger 2020 das niemand low precision Petaflops braucht und daher den Fokus auf double precision für HPC gelegt: XE-HPC (Ponte Vecchio) wurde stark verspätet und zu teuer gelauncht. Also hat man gleich den Nachfolger gecancelt und dann ge-uncancelt (falcon shores new plan) was Jahre an Entwicklungszeit gekostet hat. Das zwischenzeitlich gekaufte Startup Habana Labs hat Gelsinger vollgas gegen die Wand gefahren weil er sich bei einem internen Machtkampf hinter die Silberrücken aus der CPUsparte und das zweite Falcon Shores CPU-Konzept gestellt hat anstatt Habana Labs den Rücken zu stärken. Gaudi2 war nicht schlecht, die reinen Inferencing Karten wie Goya und Greco waren gar revolutionär. Gerade beim sich jetzt entwickelnden Edge AI Markt wäre man mit einer Xeon-D+Greco Kombination heutzutage ganz vorne dabei (project Digits, M3Ultra, Strix Halo). Stattdessen wollte er ein Stück vom Datacenterkuchen und ist mit Gaudi3 krachend gescheitert. Alles was er hätte tun müssen wäre Habana ausreichend Fertigungs- und Advanced Packaging-ressourcen zu geben.

Stattdessen musste er unbedingt eine Chiplet CPU im Clientmarkt bringen nur weil AMD das auch macht. Statt Meteorlake und Arrowlake hätte man im Desktop auch mit Bartlettlake überbrücken können, aber Gelsinger hatte das letzte Wort und es wurde Arrowlake. Was für eine Verschwendung von Entwicklungsressourcen und advanced packaging.

Durch seine ungeschickte Verhandlungstaktik hat er außerdem dafür gesorgt dass Intel den 40% Rabatt den TSMC angeboten hatte nicht bekommen hat. Wie dumm muss man sein, wenn man gleichzeitig genau weiß dass die eigene Roadmap mit Meteorlake und Arrowlake voll auf TSMC angewiesen ist?


Ich denke Gelsinger war daher kein guter CEO. Das sind einfach zu viele Fehler.
Das einzige was er gut gemacht hat ist dass Engineering wieder die führende Rolle bei Intel bekommen hat. Gleichzeitig hat er aber zu wenig Kürzungen in anderen historisch gewachsenen Bereichen vorgenommen.

Intel hat soviele Mitarbeiter wie AMD, Nvidia und Qualcomm zusammen. Und da ist Altera, Mobileye etc. schon herausgerechnet.

Jim Keller hat nach seinem kurzfristigen Stop bei Intel den Laden als "Universitäts-Campus" bezeichnet. Damit meinte er das Alle an irgendeiner fancy Zukunftstechnologie herumforschen, aber keiner Bock hat auf angewandte Technik und Produktfertigung. Die überwiegende Stimmung ist die Krise einfach auszusitzen.
Bei den hochbezahlten Silberrücken hätte man kürzen müssen, aber das hat Gelsinger sich nicht getraut weil er sich selber als einer sah. Die Intel Fellows waren halt seine Buddies, seine Vergangenheit und in seinen Augen auch die Zukunft Intels.

[Zossel]

Der Plan war go big on everything. Das klingt sehr ambitioniert, aber imo wenig einfallsreich und unnötig riskant.

Wenn z.b. AMD nicht alles auf einmal macht oder TSMC Zeitplanungen ändert ist das Genöle und Gejammere von der Seitenlinie auch immer groß.

Alles nix neues: "Die Klage ist des Kaufmanns Gruß", oder die berühmten "80E6 Fußballtrainer".

Intel hat soviele Mitarbeiter wie AMD, Nvidia und Qualcomm zusammen. Und da ist Altera, Mobileye etc. schon herausgerechnet.

Fab oder Design?

[davidzo]

Fab oder Design?

Überwiegend weder noch, das ist ja das Problem.

Mitarbeiter entlassen klingt doch nach einem tollen Plan. Der Shareholder-Value muss gerettet werden.

Wo man außer dem Forschungs-Wasserkopf mal ran müsste ist der Sales-Wasserkopf.

Intel hat Horden von teuren Salesleuten die gut zur Gewinnmaximierung als Monopolist passen, aber bei sinkenden Marktanteilen und Margen zu heftig auf der Tasche liegen.

Das Prinzip ist hohe Listenpreise zu machen die keiner bezahlt. Sobald du ein paar mehr CPUs brauchst und Intel nach einem Angebot fragst kommen die mit einem Salesteam das erstmal dein Business analysiert und evaluiert wie sehr sie dich ausquetschen können. Basierend darauf bekommst du dann deinen Preis. Dadurch kann Intel sich selbst in low volume low margin Produkte reinquetschen wie die MSI Claw zum Beispiel, weil sie in diesem Markt irgendwie mitspielen wollen.
Gleichzeitig macht es Intel als Partner extrem unzuverlässig weil dir niemand garantiert dass du dieselben Rabatte auch bei der Nachfolgneration an CPUs bekommst. Sobald die break even wirst werden sie anfangen dich zu melken.

Ich habe mal in einer embedded-Firma mit Intel zusammen gearbeitet und da war es teilweise großartig die Field Engineers und Salesleute von Intel zur Seite zu haben anstatt nur igrendwelche kurzen Datenblätter von AMD. Die sind sogar nach Hamburg geflogen um mit uns essen zu gehen. Gleichzeitig wusste niemand von den Intel-Leuten was in der Fertigung abging wenn unsere Low Voltage CPU mal wieder für Monate im Channel vergriffen war. Die waren völlig Ahnungslos und sagten sowas von "müsste verfügbar sein" und wir konnten Wochenlang nicht fertigen und haben Kunden verloren. Da weiß die linke Hand nicht was die Rechte tut und das hat bei Intel System. Mal hatten wir über unterschiedliche Vetriebsdivisionen unterschiedliche Rabattvorschläge bekommen und konnten die gegeneinander ausspielen.

Dieses manpowerintensive Struktur-vertriebs-system ist extrem kosten intensiv und muss mit schrumpfen wenn die Margen und Marktanteile sinken. AMD hat diesen Wasserkopf nicht, da sie kompetitive Listenpreise haben die einen unpersönlichen Vertrieb ohne komplexes Rabattsystem erlauben.

Wenn Lip-Bu Tan es hinkriegt den Vertrieb bei Intel zu reformieren, ziehe ich meinen Hut. Allerdings fürchte ich dass auch er sich da nicht rantraut. Denn die kurzfristige Folge vom Umbau des Vertriebssystems wären starke Einbrüche im Salesvolumen und Marktanteil. Das starke Vetriebssystem von Intel ist ja der Grund wieso sich Intel noch bei fast 65% Server-Marktanteil halten kann.
Das ist halt historisch gewachsen, aber mittlerweile ein absteigender Ast. Wenn man den absägt, dann braucht man das nötige Kapital um was danach kommt abzufedern. Dafür ist es eigentlich zu spät, das hätte Gelsinger gleich zum Antritt machen müssen als die Auftragsbücher noch gefüllt waren.

[Badesalz]

die reinen Inferencing Karten wie Goya und Greco waren gar revolutionär. Hatte AMD nicht schon länger sowas im Programm?

[davidzo]

Hatte AMD nicht schon länger sowas im Programm?

Nicht länger, kürzer.

Alveo V70 war 2022, Habana Goya kam 2018 raus. Etwa zeitgleich zur Tesla T4, dem Anfang des AI Hypes. Goya war in Resnet aber gut doppelt so schnell wie Turing. In 16nm gefertigt war der Chip zwar nicht sehr energieefizient, aber für wenige hundert Dollar zu haben und hatte als modernere Architektur bereits Tonnen an SRAM an bord und kam daher mit relativ langsamen 16Gb DDR4 an 64bit aus.

Greco ist vier Jahre später leider nur ein Dieshrink mit schnellerem LPDDR. Wieder nur 16GB war nicht ansatzweise genug, daher hat Intel den nach der Ankündigung gleich wieder un-releast. Stattdessen hat man alles in eine eigene Gaudi3 Plattform gesteckt die man wohl als Xeon Vetriebsvehikel gesehen hat.

Anstatt bei Training zu versuchen mit Nvidia zu konkurrieren was ohnehin keinen Zweck hatte, hätte man stattdessen Inferencing dominieren können. Alle großen AI Player wissen dass sie über kurz oder lang die Kosten und den Strombedarf für Inferencing senken müssen und die Modelle dann nicht auf teurer nvidia general purpose Hardware mehr laufen werden. Anstatt auf den custom Inferencing SoC Zug aufzuspringen hat Intel diesen Markt Broadcom und Marvell überlassen die nun einen Börsenrekord nach dem anderen melden.

Was würden die Leute heute geben für eine Xeon-D Box mit 128 oder gar 512GB gemeinsamem RAM um lokale LLMs effizient laufen zu lassen. Und was hätte man erst 2022 für sowas gegeben als Intel Greco ge-un-launcht hat. Zwischen Goya 2018 und Greco 2022 war ja eigentlich genug Zeit um soetwas auf die Beine zu stellen. Das hätte Project Digits den Wind aus den Segeln genommen. Das wäre der Hammer gewesen für lokale LLMs, Claude, Deepsek, Llama etc..

Im Endeffekt hat jetzt ja sogar DeepSeek vorgemacht dass man sogar mit nur 4bit Genauigkeit Modelle trainieren kann. Das hätte damals auch niemand gedacht.

Aber selbst bei den Training Chips sehe ich viel Missmanagement.
Als Underdog muss man imo klein anfangen und nicht damit rechnen gleich ganze Rechenzentren damit zu füllen. Gaudi1 gab es noch als PCIe Karte, Gaudi2 und 3 nur noch als Server mit 8x GPUs und 2x Xeons. Der Fokus auf large scale deployments war imo ein großer Fehler.

In der Forschung oder mittleren Unternehmen war ein großer Bedarf nach einer Nvidia Alternative. A100 wie auch H100 jetzt war ja lange Zeit nicht frei verfügbar und Universitäten haben unfassbare Aufschläge gezahlt um an einzelne Beschleuniger für die Forschung zu kommen. Wenn es da eine Gaudi3 PCIeKarte mit 128GB für ähnliches Geld auf dem freien Markt gegeben hätte, mit OneAPI support, hätte Intel bei den Entwicklern gut an Traktion gewonnen.

Aber von One-API hört man ja auch nichts mehr...

[Badesalz]

Da irgendwie schon OT...
https://www.forum-3dcenter.org/vbulletin/showthread.php?p=13725973&posted=1#post13725973

[Dural]

Hat jemand eine Erklärung wie so in dieser Generation viele GPUs rechteckig sind? Zum Teil wie bei NV48 sogar sehr extrem, aber zb. GB202 auch etwas.

Ich kann mich erinnern das früher beim GF114 keine wirkliche Erklärung gefunden werde konnte und die Allgemeinheit überzeugt war umso Quadratischer umso besser, und das rechteckige sogar nachteilig ist.

https://www.techpowerup.com/gpu-specs/geforce-gtx-560-ti.c273

[Zossel]

Hat jemand eine Erklärung wie so in dieser Generation viele GPUs rechteckig sind? Zum Teil wie bei NV48 sogar sehr extrem, aber zb. GB202 auch etwas.

Ein kommentierter Die-Shot liefert die Antwort.

[mczak]

Ein kommentierter Die-Shot liefert die Antwort.
Du meinst wohl weil jeglicher i/o Kram immer aussen ist? Und demnach macht man nicht quadratische Chips weil dann (bei gleicher Fläche) mehr davon aussen Platz hat? (Möglichst quadratische Chips haben demgegenüber den Vorteil dass da etwas weniger Verschnitt anfällt und der Chip insgesamt handlicher wird.)
Wobei die Frage wäre dann noch wieso eigentlich i/o immer aussen ist. Wirklich zwingend ist das bei Flip Chip ja eigentlich nicht. Gibt aber sicher einen Grund dafür...

[davidzo]

H
Ich kann mich erinnern das früher beim GF114 keine wirkliche Erklärung gefunden werde konnte und die Allgemeinheit überzeugt war umso Quadratischer umso besser, und das rechteckige sogar nachteilig ist.

https://www.techpowerup.com/gpu-specs/geforce-gtx-560-ti.c273

Je quadratischer desto geringer der Dieverlust durch die Scribe Lines.
Aber der gleiche "density"-Vorteil ist auch ein Nachteil wenn es ums Fanout geht. Ein quadratisches die hat weniger Kantenlänge in Bezug auf die Fläche. Leitungen aus einem Quadrat rauszurouten ist also schwieriger als aus einem Rechteck. Die Ansprüche an die Signalqualität bzw. geringe Leitungslänge ist bei GDDR6, 6x und 7 ja viel höher als bei GDDR5 und GF114 damals. Es kann schon sein dass daher ein längliches DIE wieder mehr Sinn macht.

[Badesalz]

Wow... Ich guck mir nicht alles an, aber das letzte an was ich mich grad wirklich als Quadrat erinnern konnte war der Athlon MP 1800+.

https://www.pcgameshardware.de/Retrospektive-Thema-214694/Specials/Retro-Spezial-AMD-Athlon-Thunderbird-Meister-der-Manege-mit-grossem-Bilderspecial-636909/

[basix]

Es gibt sehr aktuelle Beispiele von "quadratischen" Chips, z.B. AD107 ;)
https://www.techpowerup.com/gpu-specs/nvidia-ad107.g1015

GA104 war auch ziemlich quadratisch: https://www.techpowerup.com/gpu-specs/nvidia-ga104.g964

Hat man eine bestimmte Fläche, bekommt man im Falle von einem Quadrat schlicht mehr Chips auf den selben Wafer. Die Beachfront für IO ist allerdings auch minimiert. Bei GDDR6 gab es aber genug Chips, welche 32bit PHY hintereinander arrangiert haben (Navi 10, RDNA3 MCD). Das selbe sieht man auch bei PCIe 5.0, IFOP und DDR5 bei den EPYC Server-IOD. Da ist nicht alles am Rand des Die.

Wieso man neuerdings oft stark rechteckige Designs sieht: Eventuell Data Locality / Länge der Datenwege? Die kann man allenfalls kürzer halten und so die Energieeffizienz optimieren?

[Dural]

Ich würde behaupten das 90% aller Die eher quadratisch als rechteckig sind.

Und es ist definitiv eine Zunahme von rechteckigen Die in jüngerer Zeit zu sehen. Bei AMD ist mir ausser N48 spontan keine andere Die eingefallen die ganz klar rechteckig ist. Wobei es die sicherlich gibt.

Die Erklärung mit der Ausbeute bei quadratischen Die ist mir auch bekannt, dann müsste man in Zeiten von sehr hohen Wafer Preise und begrenzter Produktion ja erst recht darauf schauen.

Gerade die aktuelle GPU Generation sind alles eher rechteckige Die:

GB202
GB203
GB205
N48

Edit:
Hawaii war auch eher rechteckig, die ganzen AMD Chip mit HBM und mehreren Die zähle ich nicht dazu.
https://www.techpowerup.com/gpu-specs/radeon-r9-290x.c2460

Tahiti zuvor war ein Muster Die:
https://www.techpowerup.com/gpu-specs/radeon-hd-7970-ghz-edition.c365

[Skysnake]

Du meinst wohl weil jeglicher i/o Kram immer aussen ist? Und demnach macht man nicht quadratische Chips weil dann (bei gleicher Fläche) mehr davon aussen Platz hat? (Möglichst quadratische Chips haben demgegenüber den Vorteil dass da etwas weniger Verschnitt anfällt und der Chip insgesamt handlicher wird.)
Wobei die Frage wäre dann noch wieso eigentlich i/o immer aussen ist. Wirklich zwingend ist das bei Flip Chip ja eigentlich nicht. Gibt aber sicher einen Grund dafür...
Du hast bei Flip Chip zwar den IO grundsätzlich über den gesamten Chip, aber das Package hat ne deutlich niedrigere Routingdichte als dein BGA vom Chip erlaubt. Vor allem sind packages auch mit vielen Layern versehen und die werden schnell noch gröber. Du läufst also tatsächlich schnell in Routing congestion. Und auf der ersten Layer versuchst du auch nicht so weit zu routen weil da eben die Dämpfung höher ist als auf den größeren Layern. Und du willst auch gleich lange Traces haben um ein Signalmatching zu haben.

Es gibt also viele Gründe für rechteckig statt quadratisch.

Abgesehen davon ist, wenn ich mich recht erinnere bei den neueren Nodes das reticle Limit schon nicht mehr quadratisch sondern rechteckig. Du kannst bei maximal großen Chips also gar nicht mehr quadratisch sein.

Kann aber auch sein, dass die Fehlerrate nur nich in beiden Richtungen gleich schnell wächst. Weiß ich leider nicht mehr genau.

[w0mbat]

Das EUV reticle limit ist 26 x 33mm, also ja, mehr Quadrat als Rechteck.

[mczak]

Du hast bei Flip Chip zwar den IO grundsätzlich über den gesamten Chip, aber das Package hat ne deutlich niedrigere Routingdichte als dein BGA vom Chip erlaubt. Vor allem sind packages auch mit vielen Layern versehen und die werden schnell noch gröber. Du läufst also tatsächlich schnell in Routing congestion. Und auf der ersten Layer versuchst du auch nicht so weit zu routen weil da eben die Dämpfung höher ist als auf den größeren Layern. Und du willst auch gleich lange Traces haben um ein Signalmatching zu haben.
Ah danke für die Erklärung sowas in die Richtung habe ich auch gedacht aber habe das gerade nirgends gefunden.


Abgesehen davon ist, wenn ich mich recht erinnere bei den neueren Nodes das reticle Limit schon nicht mehr quadratisch sondern rechteckig. Du kannst bei maximal großen Chips also gar nicht mehr quadratisch sein.

Tatsächlich scheint das Reticle Limit 26mm x 33mm zu sein. Das betrifft also wirklich nur maximal grosse Chips (z.B. GB202 ginge flächenmässig nicht quadratisch, der Chip ist allerdings in der Praxis etwas rechteckiger als er von daher sein müsste (24.1x31.6)).

[w0mbat]

GB202 ist genau so groß wie er sein muss, um ein 512-bit interface nach außen zu bringen:
rCwgAGG2sZQ

[Skysnake]

Tatsächlich scheint das Reticle Limit 26mm x 33mm zu sein. Das betrifft also wirklich nur maximal grosse Chips (z.B. GB202 ginge flächenmässig nicht quadratisch, der Chip ist allerdings in der Praxis etwas rechteckiger als er von daher sein müsste (24.1x31.6)).

Die Fehlerwahrscheinlichkeit steigt an je näher man als recticle Limit kommt. Du bleibst also vom Limit bewusst weg auch wenn du quadratisch werden könntest.

Quadratisch machst du daher eher für kleine Chips ohne massiv IO

[mboeller]

GB202 ist genau so groß wie er sein muss, um ein 512-bit interface nach außen zu bringen:


soso ...

https://www.techpowerup.com/gpu-specs/radeon-r9-290x.c2460

und ja, das waren noch andere Zeiten mit "nur" GDDR5

[Badesalz]

soso ...

https://www.techpowerup.com/gpu-specs/radeon-r9-290x.c2460? Das ist jetzt nicht grad ein Quadrat oder? =)

[mboeller]

? Das ist jetzt nicht grad ein Quadrat oder? =)

aber fast ... und nur 438mm2 + ca. 24x18 mm Abmessungen

[w0mbat]

soso ...

https://www.techpowerup.com/gpu-specs/radeon-r9-290x.c2460

und ja, das waren noch andere Zeiten mit "nur" GDDR5
Wieso "soso"?

[mboeller]

Wieso "soso"?

deshalb:

GB202 ist genau so groß wie er sein muss, um ein 512-bit interface nach außen zu bringen


stimmt halt nicht. Siehe mein Link

[w0mbat]

Schau dir doch GB202 an. Die Chipkanten links, rechts und oben sind komplett mit den GDDR7-PHYs belegt. Unten liegen die PCIe 5.0 & Display PHYs. Man hätte vielleicht noch einen einzelnen G7-PHY nach unten quetschen können, das würde aber nicht mehr zu der Speicheranordnung passen. Und sowohl G7 als auch PCIe 5.0 haben ziemlich hohe Anforderungen an die Signalwege.

Wie hättest du GB202 kleiner gemacht?

[Tobalt]

Wie hättest du GB202 kleiner gemacht?

So wie man auch Bildschirme kleiner macht, bei gleichbleibender Diagonale: Aspect Ratio erhöhen :freak:

Ein länglicher Chip mit gleichem Umfang hätte weniger Fläche. Deshalb ist die Behauptung provokant dass es nicht kleiner ginge


Aber viel Sinn macht es eben auch nicht kleiner zu bauen, wenn man sich für so ein SI entscheidet

[Zossel]

Schau dir doch GB202 an. Die Chipkanten links, rechts und oben sind komplett mit den GDDR7-PHYs belegt. Unten liegen die PCIe 5.0 & Display PHYs. Man hätte vielleicht noch einen einzelnen G7-PHY nach unten quetschen können, das würde aber nicht mehr zu der Speicheranordnung passen. Und sowohl G7 als auch PCIe 5.0 haben ziemlich hohe Anforderungen an die Signalwege.

Eigentlich ist GDDRx für GPUs am Ende.

[w0mbat]

So wie man auch Bildschirme kleiner macht, bei gleichbleibender Diagonale: Aspect Ratio erhöhen :freak:

Ein länglicher Chip mit gleichem Umfang hätte weniger Fläche. Deshalb ist die Behauptung provokant dass es nicht kleiner ginge


Aber viel Sinn macht es eben auch nicht kleiner zu bauen, wenn man sich für so ein SI entscheidet
Naja, auch die Breite ist in etwa vorgegeben, wenn du dir die PHYs an der unteren Chipkante anschaust. Wie gesagt, einen PHY hätte man vielleicht nach unten legen können und der Chip wäre etwas schmaler. Aber dann braucht man unten auch einen Speicherchip.

Ich denke die Größe ist schon >90% vorgegeben durchs SI.

[Nightspider]

Ich muss jetzt nochmal ganz blöd nachfragen:

Könnte man jetzt nicht eigentlich auch HBM Cubes auf Silicon Bridges oder organische Fan Out Links bei Grafikkarten neben die GPUs schnallen oder was spricht da rein technisch dagegen?

[davidzo]

Ich muss jetzt nochmal ganz blöd nachfragen:

Könnte man jetzt nicht eigentlich auch HBM Cubes auf Silicon Bridges oder organische Fan Out Links bei Grafikkarten neben die GPUs schnallen oder was spricht da rein technisch dagegen?

Na klar, das wird ja auch schon gemacht. Intel verwendet EMIB bridges bei Ponte Veccio und afaik auch sapphire Rapids HBM.
AMD und NVidia haben beide mit Organig Fanouts und multi DIEs herumprobiert, aber die Yields und haltbarkeit /termal cycling) waren so schlecht dass ein interposer wohl weiterhin wirtschaftlicher war.

Technisch ist beides möglich, hauptsächlich spricht bei GPUs aber das aktuelle HBM pricing dagegen. Durch die AI Bubble sind die Preise pro gb da jenseits von gut und böse, so dass sich das ausschließlich für hochgepokertes Training lohnt und schon bei Inferencing eigentlich normaler DDR viel besser ist.

Btw, du meinst da HBM Stapel, nicht Cubes.
Hybrid memory Cube war mal ein vorgeschlagener Standard von Samsung und Altera. Wie alles was wie gold klingt aber dann von Intel angefasst wurde ist der Standard natürlich zu Scheiße geworden. Teuer, proprietär, verspätet und nicht konkurrenzfähig zu HBM der bis dahin schon Industriestandard war.

[mboeller]

Wie hättest du GB202 kleiner gemacht?

anhand des Die-Shots... gar nicht; weil die ALU etc so viel Platz brauchen.

Beim Speicherinterface könnte man AMD also Vorlage nehmen.
Wenn du dir die N31 MCD - Die Shots anschaust siehst du, dass die Speicherinterfaces gestaggert sind, also 2 Speicherinterfaces hintereinander.

[Nightspider]

Na klar, das wird ja auch schon gemacht. Intel verwendet EMIB bridges bei Ponte Veccio und afaik auch sapphire Rapids HBM.
AMD und NVidia haben beide mit Organig Fanouts und multi DIEs herumprobiert, aber die Yields und haltbarkeit /termal cycling) waren so schlecht dass ein interposer wohl weiterhin wirtschaftlicher war.

Technisch ist beides möglich, hauptsächlich spricht bei GPUs aber das aktuelle HBM pricing dagegen. Durch die AI Bubble sind die Preise pro gb da jenseits von gut und böse, so dass sich das ausschließlich für hochgepokertes Training lohnt und schon bei Inferencing eigentlich normaler DDR viel besser ist.

Hmm. Ist der HBM soo viel teurer als GDDR6/7 // LPDDR5X ?

Wobei 24 bzw. 32 GB jetzt auch nicht viel sind und man sich ja das viel größere GDDR PHY einsparen könnte.

Wäre für big APUs wie Strix Halo / Medusa Halo eigentlisch schon sehr geil wenn man da nur 1 oder 2 HBM "Würfel" dafür benötigen würde. ^^


Btw, du meinst da HBM Stapel, nicht Cubes.
Hybrid memory Cube war mal ein vorgeschlagener Standard von Samsung und Altera

Ich weiß schon aber irgendwie sind die HBM Stapel ja auch Cubes. ;)

Bei Hybrid Memory Cubes war mir eigentlich sogar nur Micron im Gedächtnis und nicht Samsung oder gar Altera aber gut, das ist ja auch schon wieder etliche Jahre her.

[AffenJack]

Hmm. Ist der HBM soo viel teurer als GDDR6/7 // LPDDR5X ?



HBM3E consumes three times the amount of silicon compared to D5 to produce the same number of bits. Looking ahead, we expect the trade ratio to increase with HBM4, and then again with HBM4E when we expect it to exceed 4 to 1. This sustained and significant increase in silicon intensity for the foreseeable future contributes to tightness for industry leading edge node supply and constrains capacity for non-HBM products.
Micron


https://www.computerbase.de/news/wirtschaft/gewinn-verdoppelt-micron-knackt-milliardenmarke-beim-quartalsumsatz-mit-hbm.91878/

Du brauchst 3x soviel Fläche, dazu dann noch stapeln etc. Du solltest mit einem Faktor 5-10X soviel Kosten pro GB bei HBM rechnen.

[Badesalz]

Du solltest mit einem Faktor 5-10X soviel Kosten pro GB bei HBM rechnen.Boah. Das ist aber knapp geschätzt...

[ryan]

Intel 18A vs Intel 3

An advanced Intel 18A technology featuring RibbonFET and Power Via provides over 30% density scaling and a full node of performance improvement compared to Intel 3. Intel 18A offers high-performance (HP) and high-density (HD) libraries with full-featured technology design capabilities and enhanced design ease of use.

intel 18A HP Library in 0.75V 18% Speed 38% Power , in 1.1V 25% Speed 36% Power
https://www.vlsisymposium.org/wp-content/uploads/EN09_Technical-Tip-Sheet-VLSI-2025_EN_fin.pdf
https://x.com/meng59739449/status/1913961723297730970

[basix]

Eigentlich ist GDDRx für GPUs am Ende.

Ich habe mal eine Extrapolation gemacht. Ich vermute, dass GDDR7 noch für zwei Generationen gut ist (mit max. 48Gbps). Danach erwarte ich, dass bei den kleineren GPUs die SI-Breite erhöht wird (z.B. 384/256bit anstatt 256/192bit). Nur das Top Die bekommt dann HBM, dort sind Kosten weniger sensitiv. Also wäre das nochmals eine Generation mit GDDR7. Das wäre so Ende ~2030. Was danach passiert sehen wir dann.

[Platos]

Wie viele/wer stellen HBM eig. her ? der Speicher an sich ist doch der gleiche oder wie war das nochmal?

Edit: Samsung und Sky Hynix ?

[HOT]

Wenn die KI-Blase platzt kann es auch passieren, dass die Speicherhersteller ihre HBM-Kapazitäten so stark erhöht haben, dass sie sich andere Märkte suchen müssen dafür...

[Platos]

Das wird aber nicht so schnell passieren. Im Gegenteil, es wird immer mehr geben, dass von KI erledigt wird. Bis da der Wachstum sinkt, wird mind. 10 Jahre vergehen.

Die grossen Mengen fliessen ja nicht zum Consumer, sondern zu Servern und Wissenschaft. Da wird nicht so schnell was einbrechen in der Nachfrage. Wir sind ja erst am Anfang von dem, was mit "KI" alles möglich ist. Es ist immer noch die Hardware, die hier enorm limitiert. Der "richtige" Durchbruch kommt erst noch, wenns dann keine Spielereien mehr sind.

Und dann explodiert die Nachfrage.

[HOT]

Die wird relativ schnell platzen mMn, nämlich dann, wenn klar wird, dass man die Investitionen drosseln muss, weil kein return on investment da ist. Das hat rein gar nichts damit zu tun, dass der KI-Markt weiter wachsen wird.