Chipfertigung: 10 FF, EUV, 7 nm, 5 nm, 3 nm, GAF, ...

[smalM]

TSMC Demonstrates A 7nm Arm-Based Chiplet Design for HPC (https://fuse.wikichip.org/news/2446/tsmc-demonstrates-a-7nm-arm-based-chiplet-design-for-hpc/)

[BoMbY]

David Schor (@david_schor) (https://twitter.com/david_schor/status/1145012516616957952):


Ohhh, I have some numbers/yield graphs for this one (albeit from TSMC, not AMD). TSMC reported the fastest D0 reduction ever for their N7. For large dies, TSMC says it's near their 16FF levels and better than their N10, reach near-parity by EoY. #VLSI2019

[robbitop]

Scheint ja ein top Prozess zu sein!

[Ravenhearth]

https://pc.watch.impress.co.jp/img/pcw/docs/1193/327/46_o.jpg

[Linmoum]

Kann man ja schon fast nicht glauben, wie sehr AMD hier mal zur richtigen Zeit am richtigen Ort war bzw. ist. Die 7nm scheinen zum riesigen Glücksfall zu werden.

[JVC]

Die zeit der Intel Dominanz (auf den Fertigungsprozess bezogen), ist vorbei.

M.f.G. JVC

[N0rG]

Welche Möglichkeiten hat man beim chipdesign eigentlich um beispielsweise eine hohe Energieeffizienz oder gute Taktbarkeit zu erreichen? Hat da jemand Ahnung von und könnte das mal ein bisschen beleuchten?

[mboeller]

ich habe keine Ahnung, aber vielleicht hilft dir das, zumindest in Bezug auf die Energieeffizienz weiter:

https://www.realworldtech.com/near-threshold-voltage/

[N0rG]

Bin ich grad drüber gestolpert... design rule complxity sinkt mit 7nm bei intel?
https://m.cnbeta.com/view/868757.htm

[y33H@]

Hatte Intel auf dem Investor Meeting öffentlich verkündet.

[N0rG]

Sonst sind die design rules doch immer, teils erheblich, mehr geworden je kleiner der Prozess wurde. Und jetzt plötzlich um den Faktor 4 weniger...
Hieß es nicht vor ~2 Jahren noch, dass aufgrund der immer weiter steigenden Anzahl an design rules die Kosten pro Transistor (oder war es mm²..?) auch immer höher werden?
Bedeutet das, dass der 7nm Intel Prozess sehr günstig wird?

[gmb]

Bei Intels 7nm kommt erstmals EUV zum Einsatz, die Notwendigkeit von Multi-Patterning wird reduziert.

14[nm] and 10[nm] were really about double-patterning and quad-patterning in the absence of EUV," Dr. Renduchintala said.

Intel's 7nm manufacturing technology uses extreme ultraviolet lithography (EUVL) with a much smaller, more precise laser wavelength of 13.5nm for some of the layers. This means less potentially problematic multi-patterning is needed.
https://www.hardwareinside.de/intel-7nm-euv-produktion-wieder-auf-kurs-zweifache-transistordichte-gegenueber-10nm-duv-37972/

[Sunrise]

Sonst sind die design rules doch immer, teils erheblich, mehr geworden je kleiner der Prozess wurde. Und jetzt plötzlich um den Faktor 4 weniger...
Hieß es nicht vor ~2 Jahren noch, dass aufgrund der immer weiter steigenden Anzahl an design rules die Kosten pro Transistor (oder war es mm²..?) auch immer höher werden?
Bedeutet das, dass der 7nm Intel Prozess sehr günstig wird?
Wenn du einen Wafer bis zu 4 Mal belichten musst, wird es eben teurer. Bei EUV steigt die Präzision ja immens, EUV war ja nicht umsonst eine gefühlte Ewigkeit in Entwicklung bis zur Marktreife bzw. gangbares Volumen. Das ist jetzt erreicht.

[N0rG]

Ach durch EUV kommt das zu Stande... alles klar, macht Sinn.

[Platos]

Wann nutzt eig. Intel EUV ?

[Zossel]

Wann nutzt eig. Intel EUV ?

Wenn 7nm@intel nicht EUV sein sollte können die den Laden eigentlich gleich dichtmachen.

Bzgl. der Designrules: IMHO lassen sich bestimmte geometrische Strukturen nicht erreichen wenn die die Masken quasi das Beugungsmuster des Ziels haben.

[N0rG]

Wann nutzt eig. Intel EUV ?

angeblich ab 2021.

https://www.forum-3dcenter.org/vbulletin/attachment.php?attachmentid=67168&d=1563388857

[Platos]

Es könnte somit schon durchaus sein, dass sie damit wieder aufschliessen. Denn mit EUV sollte es verm. nicht solche probleme geben, aber gesichert ist natürlich nichts. Dennoch müssen sie mal Fahrt aufnehmen. 2021 gibt es verm. schon 5nm oder mind. 6nm bei AMDs CPUs

[Akkarin]

Für TSMC gilt: 6nm=besserer 7nm process. 7nm+ ist anscheinend sogar besser als 6nm.

2021 wird AMD vermutlich immernoch auf 7nm+ sein. Allerdings schon im refresh, was evt. vorteile bei der Taktbarkeit bietet. Bisher scheinen neue processe von takt ja eher schlechter zu sein als alte, und dann erst nach einiger Zeit und viel feintuning besser.

[HOT]

Intel hat EUV einfach verschlafen und gemeint, das braucht man noch nicht so schnell und vor allem hat man gemeint, man wär mit 10nm schneller als das EUV serienreif wird. Dann fiel man mit 10nm eben auf die Nase, weil die Ziele viel zu aggressiv gesteckt waren. Da herrscht jetzt einfach Nachholbedarf. Die anderen Foundries sind so weit gegangen, wie sie kamen und hatten Erfolg. Außerdem hat man den wirklichen Nutzen von EUV eben deutlich früher erkannt.
Wenn Intel schreibt, der Prozess wäre 2021 "fertig", dann kommen 2022/3 CPUs damit. Die fangen dann aber eh wieder mit U/Y an und skalieren das dann über ein bis 1 1/2 Jahre bis zum SP hoch.

Akkarin
7nm+ ist nicht besser als 6nm, ich denke, das ist einfach ein Missverständnis. Da wird es keinen Leistungsunterschied geben, nur einen Kostenunterschied. AMD wird sicherlich sobald wie möglich auf 6nm refreshen, eben aus Kostengründen. Das verbindet man aber sicher mit einem Refresh von GPUs. Ob das auch für Vermeer gilt sieht man dann.

[BoMbY]

2021 wird AMD vermutlich immernoch auf 7nm+ sein.

TSMC hat schon mit der 5nm Risk-Production angefangen ... durchaus möglich dass AMD die Ryzen 4000/Zen3 nächstes Jahr bereits damit ausliefert.

[Sunrise]

Für TSMC gilt: 6nm=besserer 7nm process. 7nm+ ist anscheinend sogar besser als 6nm.
6nm ist eine kostenoptimierte Variante von 7nm, daher migrieren da auch viele Kunden direkt rüber. 7nm+ ist quasi der große Bruder, mit EUV und inkl. weiteren Verbesserungen wie 10% mehr Transistor-Performance bzw. 15% besserer Energie-Effizienz.

Bei AMD war ja 7nm+ angepeilt, 5nm scheint für 2020 in greifbarer Nähe, kommt aber wohl aufgrund des Design-Vorlaufs (Prototyping, Debugging usw.) für 5nm zu spät, daher kommt wohl erst Zen4 auf 5nm. Ich denke wenn 7nm+ gut anläuft wird das schon recht gut einschlagen, man kommt ja von einer exzellenten, effizienten Basis. Das wird für Intel dann jedenfalls ziemlich bitter, wenn sowohl Takt als auch Effizienz und Leistung besser sind.

Dass Apple nach N7 Pro (wohl speziell angepasste Version von 7nm+) fürs übernächste iPhone (2020) auf 5nm gehen wird ist aktuell praktisch sicher.

[w0mbat]

Ich stimme Sunrise zu, Zen3 kommt ziemlich sicher in 7nm+ mit EUV, für Zen4 wird 5nm dann vielleicht interessant, aber da sind wir wohl schon auf AM5 mit DDR5 und PCIe 5.0. Dazu noch 5GHz und AMD kommt mit 5-5-5-5 amd 5.5.55. Oder so ähnlich :D

[gmb]

TSMC hat schon mit der 5nm Risk-Production angefangen ... durchaus möglich dass AMD die Ryzen 4000/Zen3 nächstes Jahr bereits damit ausliefert.


Das hat nichts zu sagen, die risk Fertigung von 7nm ist im April 2017 gestartet. Da würde ich jetzt auch wieder von mindestens 2 Jahren ausgehen, also nicht vor mitte 2021. Und das wäre noch optimistisch, weil das tendenziell immer länger dauert von Generation zu Generation. AMD wird erstmal was mit 7nm+ bringen und das wird nicht vor H2 2020 passieren.

[Platos]

@Sunrise: Also ist 6nm noch immer komplett DUV und nicht auch schon EUV ? Ich dachte, das kommt nach 7+, habs aber nicht so genau verfolgt.

[Akkarin]

Nein, 6nm hat schon EUV, auch mit ein paar verbesserungen die 7nm+ nicht hat IIRC. Allerdings hat es immernoch die selben design rules wie 7nm um portierungen zu vereinfachen.

IIRC.

[Sunrise]

@Sunrise: Also ist 6nm noch immer komplett DUV und nicht auch schon EUV ? Ich dachte, das kommt nach 7+, habs aber nicht so genau verfolgt.
TSMC meint es wäre auch EUV, jedoch explizit vorgesehen für Kunden die bereits N7 Designs haben und kosteneffizienter shrinken wollen ohne dass sich irgendwelche Tools ändern müssen. Also quasi 100% kompatibel was die Designregeln angeht. Ja, kommt auch nach 7+, scheinbar weil das keine Priorität hatte, 7nm+ ist bei TSMC wohl definitiv schneller verfügbar.

Mehr Details (inkl. Tabelle) hier:
https://www.anandtech.com/show/14228/tsmc-reveals-6-nm-process-technology-7-nm-with-higher-transistor-density
https://www.eetimes.com/document.asp?doc_id=1334601 (]https://www.eetimes.com/document.asp?doc_id=1334601)

[Nightspider]

Ist eigentlich bekannt welche Summen Apple an TSMC für die risk Chips zahlt?

Apple ist ja meistens eine Generation vor der Konkurrenz im Fertigungsprozess bzw. mind. ein halbes Jahr dank risk Produktion.

Da müsste Apple doch garantiert 30-50% mehr zahlen wegen niedrigen Yields oder irre ich mich?

[Brillus]

Ist eigentlich bekannt welche Summen Apple an TSMC für die risk Chips zahlt?

Apple ist ja meistens eine Generation vor der Konkurrenz im Fertigungsprozess bzw. mind. ein halbes Jahr dank risk Produktion.

Da müsste Apple doch garantiert 30-50% mehr zahlen wegen niedrigen Yields oder irre ich mich?
Ne gezahlt wird pro Wafer, und genau das meint ja Risk Production. Da werden dir dann auch keine Yields mehr zugesagt.

[Nightspider]

Ist trotzdem bekannt wie viel mehr in etwa Apple pro Chip/Wafer zahlt?

[RavenTS]

Ist trotzdem bekannt wie viel mehr in etwa Apple pro Chip/Wafer zahlt?

Die werden nicht mehr zahlen, sondern einfach weniger brauchbaren Output geliefert bekommen ... also sind die Kosten nur indirekt höher und das hängt dann eben vom tatsächlichen Yield ab ... der sicherlich nicht genau rauszubekommen ist.

[mboeller]

Ist eigentlich bekannt welche Summen Apple an TSMC für die risk Chips zahlt?

Apple ist ja meistens eine Generation vor der Konkurrenz im Fertigungsprozess bzw. mind. ein halbes Jahr dank risk Produktion.

Da müsste Apple doch garantiert 30-50% mehr zahlen wegen niedrigen Yields oder irre ich mich?


Das läuft ganz sicher genau anders herum. Apple hilft TSMC bei der Serieneinführung des neuen Prozesses und bekommt deshalb Sonderkonditionen. Win-Win für beide.

[HOT]

Das hat nichts zu sagen, die risk Fertigung von 7nm ist im April 2017 gestartet. Da würde ich jetzt auch wieder von mindestens 2 Jahren ausgehen, also nicht vor mitte 2021. Und das wäre noch optimistisch, weil das tendenziell immer länger dauert von Generation zu Generation. AMD wird erstmal was mit 7nm+ bringen und das wird nicht vor H2 2020 passieren.
Ähm 5nm Risc läuft schon. Apple will den für 2020 bereit haben. Der Sprung scheint ja so schwierig auch nicht zu sein - der Sprung auf 7nm DUV war jedenfalls deutlich heftiger, das ist kaum vergleichbar.

AFAIK kommt noch dieses Jahr eben der A13 in 7 EUV und A14 wird dann schon in 5 EUV kommen, das ist ja schon durchgesickert. Die 7 EUV SoCs sind schon in Produktion. AMD braucht natürlich länger, aber ich denke, der Juli 2020 ist ein sehr passender Termin für den Zen3-Launch. Wäre das gleiche Zeitfenster wie dieses Jahr, nur dürfte der Produktionssprung leichter sein als von 14nm GloFo auf 7nm TSMC. In 5nm haben die dann wieder das gleiche Zeitfenster für 2021. Apple gibt hier halt den Takt vor gewissermaßen. Da braucht man sich jedenfalls keine Hoffnungen machen, dass Intel da schnell aufschließen kann. AMD wird, wenn alles so läuft wie Apple das plant, auf jeden Fall 5nm fertig haben bevor Intel mit irgendwas in 7nm auf den Markt kommt.

[reaperrr]

Wäre das gleiche Zeitfenster wie dieses Jahr, nur dürfte der Produktionssprung leichter sein als von 14nm GloFo auf 7nm TSMC.
Viel leichter, geht man nach den offiziellen Angaben von TSMC selbst, sogar etwas leichter als der von GloFo 14LPP auf 12LP.

Da braucht man sich jedenfalls keine Hoffnungen machen, dass Intel da schnell aufschließen kann. AMD wird, wenn alles so läuft wie Apple das plant, auf jeden Fall 5nm fertig haben bevor Intel mit irgendwas in 7nm auf den Markt kommt.
Intel peilt den 7nm-Start nach aktuellem Stand für ~Q3 2021 an, das dürfte auch für Zen4 gelten.
Kann also schon sein, dass die ungefähr gleichzeitig kommen, bei Intel aber wenn, dann erstmal nur kleine Mobile-Chips, Xe(2)-basierte HPC-GPUs und (kleinere) Server-CPUs, während Zen4 sicher auch direkt für Desktop kommen wird.

Außerdem wird AMD schon lange bei Zen5 in 3nm sein, bevor Intel irgendwann mal mit dem 7nm-Nachfolger um die Ecke kommt.

[Platos]

Ich denke nicht, dass sich Intels 7nm gross verspätet. Ende 2021 wird es verm. schon nur Mobile-CPUs geben, aber da 7nm in EUV ist, wird das sicher weniger Probleme machen wie 10nm. Das selbe gilt für 5nm EUV von TSMC vs 7nm DUV.

[Zossel]

Apple gibt hier halt den Takt vor gewissermaßen.

Eine Firma ohne Fabs gibt den Takt in der Chipproduktion vor? Baut Apple demnächst Wunderwaffen?

[Zossel]

Ich denke nicht, dass sich Intels 7nm gross verspätet. Ende 2021 wird es verm. schon nur Mobile-CPUs geben, aber da 7nm in EUV ist, wird das sicher weniger Probleme machen wie 10nm. Das selbe gilt für 5nm EUV von TSMC vs 7nm DUV.

Wieviel EUV-Belichter im Vergleich zu Samsung und TSMC wird Intel dann in Betrieb haben?

[HOT]

Eine Firma ohne Fabs gibt den Takt in der Chipproduktion vor? Baut Apple demnächst Wunderwaffen?
Ist nunmal Fakt z.Zt. Klar ist das die Kombination Apple + TSMC, die geben gemeinsam den Takt vor gewissermaßen. Aber Apple möchte halt gerne den Jahreszyklus haben und TSMC erfüllt denen eben den Wunsch. Solange nichts abweichendes passiert launcht Apple jeden Herbst ein neues Smartphone mit neuem Prozess.

2018 -> 7 DUV
2019 -> 7 EUV
2020 -> 5 EUV
2021 -> 4 EUV
2022 -> 3 GAAF

so dürfte die Planung sein.

AMDs mutmaßliche Planung als Trittbrettfahrer ca. 3/4 Jahr später gewissermaßen:

2019 -> Matisse (7 DUV) (Tick+)
2020 -> Vermeer (7 EUV) (Tock)
2021 -> Zen4 (5 EUV) (Tick+)
2022 -> Zen5 (4 EUV) (Tock)
2023 -> irgendwas neues (3 GAAF)

Bis 4 EUV ist alles geritzt wie es aussieht. Bis dahin gibts in erster Linie Kostenreduktionen und Energieeffizienz. Spannend wird eben 3 GAAF. Das ist der nächste große, echt schwierige Sprung. Das dürfte vergleichbar sein mit dem Sprung auf 7 DUV.

[Platos]

Wieviel EUV-Belichter im Vergleich zu Samsung und TSMC wird Intel dann in Betrieb haben?

Ist mir nichts bekannt. Die Firmen geben sowas doch nicht bekannt, egal ob Intel, TSMC oder Samsung. Ich kann dir nur sagen, dass ASML laut eigener Aussagen 2018 18 Belichtungsmaschinn verkauft hat und 2019 sollen es dann gesammt 30 sein (News vom Januar).

[gnahr]

auf dem entwicklertreffen von asml hieß es,dass sie h1 2019 weniger als die hälfte des jahresziels ausgeliefert haben, insgesamt aber bis ende h2 beim verkaufszielbleiben. also klapperts dort im herbst nochmal und ein paar kunden bekommen noch ihre bestellten anlagen.

[Complicated]

Hier ist ein aktueller Stand
https://www.computerbase.de/2019-07/euv-lithografie-asml-nxe-3400c-dram/

[Platos]

https://translate.google.com/translate?hl=&sl=zh-CN&tl=de&u=http%3A%2F%2Fwww.techweb.com.cn%2Fworld%2F2019-06-12%2F2739583.shtml&sandbox=1

https://wccftech.com/tsmc-2nm-research-taiwan/

Gab's dazu schon mal ne Diskussion hier ? In (einigen?) 3nm Fabs soll dann also angeblich auf 2nm umgestellt werden und in 2024 in Produktion gehen, zumindest laut Plan.

[BoMbY]

TSMC Talks 7nm, 5nm, Yield, And Next-Gen 5G And HPC Packaging (https://fuse.wikichip.org/news/2567/tsmc-talks-7nm-5nm-yield-and-next-gen-5g-and-hpc-packaging/)

https://i.imgur.com/y31IUtO.png

[HOT]

Hier nochmals tabellarisch zusammengefasst was TSMC vorhat:
https://www.planet3dnow.de/cms/49020-tsmc-uebersicht-ueber-die-fertigungsprozesse-bis-3-nm/

Die jetzigen 7nm-Produkte könnten von AMD in N7P nochmals aufgelegt werden (Castle Peak?)
NV wird sicherlich auch N7+ nutzen, wie AMD ab den nächsten Produkten.

[Akkarin]

N5 scheint sehr konservativ ausgelegt zu sein im vergleich mit N7+/N7P/N6, jedenfalls wenn man kein HPC braucht. Aber immerhin besser kleine, aber sehr regelmäßige Sprünge als das Drama bei 20 und 7nm.

[HOT]

Es gibt eine HPC-Variante von N5, die 25% mehr Leistung bringt und nicht 15%, wenn ich das richtig verstanden habe. Das wird sicherlich für Zen4 und für GPUs dann genutzt werden.

[Zossel]

N5 scheint sehr konservativ ausgelegt zu sein im vergleich mit N7+/N7P/N6, jedenfalls wenn man kein HPC braucht. Aber immerhin besser kleine, aber sehr regelmäßige Sprünge als das Drama bei 20 und 7nm.

Keine Sorge, ein kleiner Krieg in Taiwan oder Erdbeben dort und das Drama geht wieder los.

[Sunrise]

N5 scheint sehr konservativ ausgelegt zu sein im vergleich mit N7+/N7P/N6, jedenfalls wenn man kein HPC braucht. Aber immerhin besser kleine, aber sehr regelmäßige Sprünge als das Drama bei 20 und 7nm.
Nunja, da 5nm noch teurer wird, muss die Dichte steigen, damit das abgefangen werden kann, der Rest ist dann natürlich auch betroffen. N5+ kommt ja dann auch wieder nach, da wird dann etwas mehr gehen, allerdings wohl auch erst 2021.

N5 wird genau wie N7 auch wieder stark genutzt werden, und TSMC sagt jetzt schon, dass der Anstieg beim Umsatz hier stärker zu spüren sein wird als bei N7, da der Node natürlich auch teurer ist, aber die üblichen Verdächtigen hier natürlich sofort zuschlagen werden, man geht von einer ähnlich guten Yieldkurve aus.

[JVC]

... https://www.trendsderzukunft.de/vergesst-qubits-forscher-bauen-quantencomputer-mit-qudits/
("Vergesst Qubits: Forscher bauen Quantencomputer mit Qudits")
("Das fertig entwickelte Quantengate verfügt über die gleiche Rechenpower wie 20 Qubits,
obwohl nur vier Qudits verwendet werden.")

M.f.G. JVC

[Zossel]

... https://www.trendsderzukunft.de/vergesst-qubits-forscher-bauen-quantencomputer-mit-qudits/
("Vergesst Qubits: Forscher bauen Quantencomputer mit Qudits")
("Das fertig entwickelte Quantengate verfügt über die gleiche Rechenpower wie 20 Qubits,
obwohl nur vier Qudits verwendet werden.")

M.f.G. JVC

Coool, dann ist also die derzeitige Kryptografie noch schneller unbrauchbar?

[Rampage 2]

NV wird sicherlich auch N7+ nutzen, wie AMD ab den nächsten Produkten.

Ich dachte, NV will bei Samsung fertigen lassen (ebenfalls 7nm+) und nicht bei TSMC!? Q2 2020 oder Q3 2020 kann man wohl als wahrscheinlichsten Zeitpunkt für den Launch des Turing-Nachfolgers betrachten, oder? Früher als dieser Zeitpunkt kommt garantiert NICHT in Frage, korrekt?

R2

[Nightspider]

... https://www.trendsderzukunft.de/vergesst-qubits-forscher-bauen-quantencomputer-mit-qudits/
("Vergesst Qubits: Forscher bauen Quantencomputer mit Qudits")
("Das fertig entwickelte Quantengate verfügt über die gleiche Rechenpower wie 20 Qubits,
obwohl nur vier Qudits verwendet werden.")

M.f.G. JVC

Falscher Thread?

[JVC]

Falscher Thread?
Sollte das "..." nach den 3nm betreffen.

M.f.G. JVC

[Edgecrusher86]

https://abload.de/img/tsmc3cjyh.jpg

Im unteren Artikel geht es unter anderem um den TSMC N5P Node. Wäre dies der Fertigungsprozess beim Aufbau im Bild: In 600mm2 dürften dort schon 60+ Mio. Transistoren pro mm2 machbar sein -
sprich für so einen großen Chip Richtung 40 Mrd. Transistoren....und das x2 - so eine Karte hätte ich gerne im Rechner, dazu VRAM und Bandbreite bis zum Abwinken, sehr lecker. :freak: ;D

https://www.tsmc.com/english/newsEvents/blog_article_20190814.htm

Naja, es bleibt doch sehr fraglich, ob man in diesem Prozess etwas marktreifes vor 2022 sehen wird.

[smalM]

N5P wird nur als angekündigt erwähnt, sonst steht da nichts dazu.

Und mehr als "N5P folgt N5" und dem üblichen Marketing "7% schneller oder 15% weniger Verbrauch" ist meines Wissens nach nirgens verkündet worden. Jegliche technische Angaben – Fehlanzeige. Sieht bisher eher nach einem 5FFC aus...

[AffenJack]

N5P wird nur als angekündigt erwähnt, sonst steht da nichts dazu.

Und mehr als "N5P folgt N5" und dem üblichen Marketing "7% schneller oder 15% weniger Verbrauch" ist meines Wissens nach nirgens verkündet worden. Jegliche technische Angaben – Fehlanzeige. Sieht bisher eher nach einem 5FFC aus...

Nee, N5P ist ähnlich wie N7P dieses Jahr und kein FFC Prozess. Es ist ein minimal verbesserter Node nach 1 Jahr, weil Apple jedes Jahr nen neuen Node haben will. So wie eben auch Intels "+".

[Tobalt]

kann mir einer Mal sagen warum bei einem shrink idr perf/watt deutlich verbessert werden? ist das nicht eher von der Architektur abhängig?

wenn das reine shrinken bei perf/W keinen Fortschritt (mehr) brächte, könnten viele Hersteller ja ihre midrange Produkte etc. in den größeren Prozessen belassen

[Affinator]

Ganz vereinfacht: Da beim Shrink auch die elektrischen Kapazitäten im Chip kleiner werden, wird bei jedem Schaltvorgang ein klein bisschen weniger Energie beim Schalten "verbraucht".

Das heißt jeder Schaltvorgang eines Transistors ist ein bisschen energetisch effizienter. Es kann und gibt noch andere Gründe (und auch Phänomene), aber das ist der klassisch wichtigste Grund.

[basix]

Zusätzlich sinken die Distanzen zwischen den einzelnen Schsltungsblöcken (z.B. Cache ist näher an der FPU). Kürzere Transportwege für die Daten heisst höhere Energieeffizienz.

[Affinator]

Das ist exakt dasselbe was ich geschrieben habe. Genau genommen eine Untermenge. Zu den Kapazitäten gehören die Transistoren, die Leitungen dazwischen, parasitäre Kapazitäten durch parallele Anordnungen, etc.. Aber schlussendlich sind es Kapazitäten die umgeladen werden müssen.

(Der musste sein :biggrin:)

[Rampage 2]

Ich dachte, NV will bei Samsung fertigen lassen (ebenfalls 7nm+) und nicht bei TSMC!? Q2 2020 oder Q3 2020 kann man wohl als wahrscheinlichsten Zeitpunkt für den Launch des Turing-Nachfolgers betrachten, oder? Früher als dieser Zeitpunkt kommt garantiert NICHT in Frage, korrekt?

R2


*bump* ...

R2

[basix]

Das ist exakt dasselbe was ich geschrieben habe. Genau genommen eine Untermenge. Zu den Kapazitäten gehören die Transistoren, die Leitungen dazwischen, parasitäre Kapazitäten durch parallele Anordnungen, etc.. Aber schlussendlich sind es Kapazitäten die umgeladen werden müssen.

(Der musste sein :biggrin:)

Jein :D Die Kapazität ist natürlich die Gesamtmenge aller Kapazitäten.

Bei den heutigen Halbleiterprozessen ist der Leitungswiderstand aber ebenfalls ein sehr relevanter Faktor. Geringerer Widerstand bedeutet geringere Spannung bei selber Frequenz. Leider sind wir hier langsam am Limit (Stichwort Cobalt Interconnects). Das alles wird im Prinzip über "Dennard Scaling" beschrieben, welches seit 10 Jahren tot ist. Die Prinzipien gelten immer noch, allerdings erreicht man die heutigen Verbesseeungen nur noch über Handstände und Herstellmaterial-Magie.

[Zossel]

...... Geringerer Widerstand bedeutet geringere Spannung ......

Wahrscheinlich ist das andersherum gemeint. :-)

[basix]

Wahrscheinlich ist das andersherum gemeint. :-)

Nö ;) U=R*I und jetzt lass I konstant sein, damit die Stromstärke zum Ansteuern der MOSFETs gleich bleibt (und somit selbe Schaltgeschwindigkeit bei ansonsten selbem Prozess).

Du hast allerdings recht, wenn man die Spannung am Zielort meint und nicht die an der Quelle :D

[Zossel]

Du hast allerdings recht, wenn man die Spannung am Zielort meint und nicht die an der Quelle :D

Die Spannung an der Quelle unterliegt allerdings auch ohmschen Effekten :-)

[Leonidas]

*bump* ...
R2


Ich denke nicht, das es wesentlich früher wird - aber nur wenn es TSMC wäre, ist diese Auslegung wirklich sicher. Eventuell ist ja Samsung tatsächlich früher dran? Hier liegt noch eine gewisse Unsicherheit - die aber ausnahmsweise mal dazu führen könnte, das etwas früher als erwartet kommt.

[HOT]

Samsung ist definitiv nicht früher.
Aber es hängt auch gar nicht an der Fertigung. Demnach wäre es auch AMD sicherlich möglich gewesen erheblich früher zu sein. Die Entwicklung dauert eben lange, ist teuer und die Produktpolitik ist auch wichtig. Sowas muss sich ja auch rentieren. NV möchte Quartalszahlen eben wieder auf Pascal-Niveau erreichen, das geht eigentlich nur über niedrigere Kosten, deswegen ist man ja auch so stark hinter einer möglichst günstigen Fertgung her.

[mboeller]

wow, der deep Learning Chip ist ja winzig.

https://www.anandtech.com/show/14758/hot-chips-31-live-blogs-cerebras-wafer-scale-deep-learning


nur 46225mm² :eek::freak:

[Tobalt]

leitungswiderstand sollte doch eher nicht sinken: zwar kürzere laterale distanz aber aih feinere leiterbahnen. defacto ungefähr gleiche geometrie bei kleinerer Absolutgröße. da bei kleinerer Absolutgröße der spezifische widerstand zunimmt, erwarte ih sogar größere leitungswiderstände. deshalb geht man ja tw. zu Co über.

auch hätte ich erwartet dass die Kapazitäten eben auch stagnieren. wegen geringerer isolierdicke wird die Einsparung der Fläche tw. aufgehoben.

[Platos]

wow, der deep Learning Chip ist ja winzig.

https://www.anandtech.com/show/14758/hot-chips-31-live-blogs-cerebras-wafer-scale-deep-learning


nur 46225mm² :eek::freak:

Was hat man denn da für eine Yield-Rate ? Das müsste dann wie eine Lotterie sein, übertrieben gesagt

[y33H@]

N16+ ist wohl mittlerweile sehr robust.

[BoMbY]

Ich schätze auch mal das im Design vorgesehen ist evtl. defekte Bereiche auszuschalten.

[Leonidas]

AMD mit neuen Aussagen zur Kostensteigerung der kommenden Halbleiterverfahren:
https://www.3dcenter.org/news/die-flaechen-normierten-fertigungskosten-steigen-nach-dem-1416nm-prozess-um-30-pro-node

https://www.3dcenter.org/dateien/abbildungen/AMD-HotChips31-While-Costs-continue-to-increase.preview.jpg

[Platos]

Gibt es da keine Utnerscheidung zwischen Euv und Duv Nutzung von AMDs Seite? Das sollte doch auch noch einiges ausamchen?

[JVC]

Gibt es bestimmt, aber AMD scheint zu glauben bei 5nm gleich richtig einsteigen zu können :)

M.f.G. JVC

[Zossel]

AMD mit neuen Aussagen zur Kostensteigerung der kommenden Halbleiterverfahren:
https://www.3dcenter.org/news/die-flaechen-normierten-fertigungskosten-steigen-nach-dem-1416nm-prozess-um-30-pro-node

Taugt Intel-Mesh oder Intel-Ring überhaupt für mehrere kleine Chiplets?

[Setsul]

Zur Ehrenrettung des 7nm-Nodes muß allerdings gesagt werden, das jener natürlich eigentlich einem doppelten Fullnode-Sprung entspricht – eigentlich steht da noch der 10nm-Node dazwischen, auch wenn selbiger nicht für PC-Produkte benutzt wurde (Intels 10nm-Fertigung entspricht übertragen der 7nm-Fertigung von TSMC und Samsung). Der reale Kostenzuwachs pro Node liegt nach dem 14/16nm-Node somit bei ca. 30% pro Node – was immer noch deutlich mehr ist als die 10-20% vor dem 14/16nm-Node.

[...]

Aus jenen Zahlen ergibt sich im übrigen indirekt auch, das es nach wie vor einen erheblichen Kostenvorteil neuer Nodes pro Transistor gibt: Wenn ein neuer Node auf gleicher Chipfläche (also bei simplifiziert doppelter Transistorenanzahl) 30% mehr kostet, dann liegt pro Transistor eine Ersparnis von immerhin -35% vor.

Ist leider falsch weil 16/14 -> 10 -> 7 eben nicht wirklich 2 volle Full Node Sprünge sind.
Wenn man großzügig ist und Mobile nimmt sind es bei TSMC ungefähr 3-fache Dichte (also 15-20% Ersparnis pro Node), aber nicht 4-fache und wenn man so wie AMD den 7nm HP Prozess braucht, der nur doppelt so dicht wie 16nm ist bewegt man sich im einstelligen Prozentbereich.

[iuno]

Ist leider falsch weil 16/14 -> 10 -> 7 eben nicht wirklich 2 volle Full Node Sprünge sind.
Weniger als von 45 auf 28?
Das Verhaeltnis beider Spruenge ist uebrigens etwa gleich gross im Graphen. Ist nur auf den ersten Blick nicht so sichtbar. Bei 14nm hat man das aehnlich dargestellt, bei 7nm wieder. Sollte es wirklich mal Probleme geben, merken wir es schon.

[Setsul]

Wieso ausgerechnet 45 und 28? 45, 32, 22 sind die Full Nodes, 40, 28, 20 sind die Half Nodes.

45 -> 28 sind wirklich ungefähr 3x, das ist deutlich mehr als 16 -> 7 HP.
45 -> 32 -> 16/14 waren echte Full Node Sprünge mit 2x und ungefähr +50% Waferkosten.

22/20 werden übersprungen. Intel und IBM haben 22 gemacht, aber weniger dicht als ein Full Node sein müsste, vor allem IBM ist kaum besser als 32nm, aber sie haben FinFETs eingeführt. IBM 14HP ist weider nicht sehr stark geschrumpft und deshalb unterdurchschnittlich für 14nm bis auf die HP Optimierung.
Der Rest hat 22nm übersprungen, "20nm" ist dann ungefähr das was 22nm hätte sein sollen, nur zu spät und nicht HP tauglich ohne FinFETs, und "16/14nm" ist eigentlich der 20nm Half Node also 22nm FN + FinFETs.


Wenn man das Diagramm also ließt und nur nach den Namen (45->32->28->20->14/16->7->5) geht wären die Sprünge in Nodes
1 -> 0,5 -> 1 -> 0,25-0,5 -> 2 -> 1
In Wirklichkeit sind es eher
1 -> 0,5 -> 0,5 -> 0-0,25 -> 1 -> 0,5

[HOT]

Wieso macht ihr euch so über diesen Marketingscheiss her? Ist doch klar, dass da viel "wir sind toll und was die anderen machen ist bäh" drin ist. Das weitere Schrumpfen ist ja auch ok (7 HPC ist ja 2x Transistore pro mm² zu 14LPP, das beweist Matisse), nur dass die Leistungssteigerungen auf der Strecke bleiben wird hier eben nicht sehr deutlich. Das ist ja abnehmender Ertrag bei steigenden Kosten auf allen Fronten. Und dennoch wird es alles viel zu heiß gekocht - aus Marketinggründen. Auch 5nm-Chips werden sich noch gewinnbringend herstellen lassen. Und es werden daher ja auch alle auf Chiplets letztendlich umsteigen, auch Intel. Die Kosten für diese mega-Dies explodieren, also baut man halt kleinere und fertig -> zack Kosten wieder im Griff. AMD hat diesen Schritt sehr früh gemacht und das auch noch sehr erfolgreich. Aber das bleibt ja nicht so. Das machen eh alle früher oder später.

Diese Kurve:

AMD mit neuen Aussagen zur Kostensteigerung der kommenden Halbleiterverfahren:
https://www.3dcenter.org/news/die-flaechen-normierten-fertigungskosten-steigen-nach-dem-1416nm-prozess-um-30-pro-node

https://www.3dcenter.org/dateien/abbildungen/AMD-HotChips31-While-Costs-continue-to-increase.preview.jpg


flacht ja immer weiter ab, je kleiner die Dies werden. Umgekehrt verstärkt sie sich, je größer die Dies werden. Daher ist ja NV auch so versessen darauf, die Kosten stark zu minimieren und sich die billigsten Prozesse mit den besten Yields zu suchen. Das ist nunmal deren Primärgeschäft. AMD und Intel werden versuchen mit ihrer Chiplettechnik die Kurve zu minimieren.

[Setsul]

Naja ganz so einfach ist es nicht. "Das wird schon" tuts eben nicht.
Wenn ein neuer Node doppelte Dichte bringt zu ungefähr doppelten Kosten pro Wafer wird es extrem wichtig in welche Richtung das "ungefähr" geht.

Problem 1, die Kosten pro Transistor zu senken, muss gelöst werden damit man Problem 2, die höheren Designkosten (die Kosten pro Wafer kommen ja nicht von irgendwo sondern von mehr Masken/Verarbeitungsschritten) überhaupt kompensieren kann und selbst dann nur bei entsprechend hohen Stückzahlen. Bei beidem hilft Chipletdesign, beim zweiten sogar mehr. Ein bisschen bessere Yieldrate bringt die Kostenreduktion pro Transistor vielleicht von 10 auf 20%, das halbiert die Stückzahl die man braucht bevor der neue Prozess billiger ist. Aber wenn man 4 Dies (8, 16, 32, 64 oder wie bei Intel 8, 10, 18, 28) durch einen ersetzt spart man sich bestenfalls 75% des Aufwands und hat gleichzeitig ein Vielfaches der Stückzahlen bei dem einzelnen Die.

Das Hauptproblem, Problem 3, aber bleibt und scheint unlösbar. Das lässt sich herauszögern aber bis jetzt gibts dafür nicht einmal Lösungsansätze.
Es ist toll wenn alles funktioniert wie es soll (bis auf die Taktraten) und sich der Verbrauch und die Größe halbieren, aber das bringt auf lange Sicht nichts wenn sich die Kosten nicht auf halbieren. Man kann dann zwar doppelt soviele Kerne auf die gleiche Fläche und in die gleiche TDP packen, aber wenn der Transistor nur 10% billiger wird dann macht man das 2 mal und schon kostet der Spaß das Dreifache. Klar man hat das Vierfache an Kernen, aber entweder ist der Gewinn weg oder die Preise ziehen kräftig an.

[mboeller]

TSMC Hotchips Keynote:

https://www.anandtech.com/show/14770/hot-chips-31-keynote-day-2-dr-phillip-wong-vp-research-at-tsmc-145pm-pt

netter Ausblick. Es bleibt spannend.

[amdfanuwe]

oder die Preise ziehen kräftig an.
Von mehr Leistung zu gleichem Preis muß man sich wohl bald verabschieden.
Dafür gibt es dann Leistung (zu höherem Preis) die früher nicht möglich war und auch eine Platzersparnis.

[Tobalt]

steigende preise führe auch zu mehr Nachfrage nach günstigen produkten. das könnte langfristig auch dazu führen dass sich im Segment unter dem highend weitere Hersteller etablieren und die Konkurrenz wieder erhöhen.

siehe intel gpus, china cpus...

[gravitationsfeld]

Also AMD sagt "Moore's Law is slowing down" und TSMC sagt "it's well and alive". Was denn nun? :)

[Sunrise]

Also AMD sagt "Moore's Law is slowing down" und TSMC sagt "it's well and alive". Was denn nun? :)
Es wird immer schwieriger, aber eben noch kein Bruch zu erkennen ist, da TSMC ja angibt, dass es noch reichlich Spielraum in der Fertigung zu geben scheint.

[Setsul]

@Tobalt:
Ich glaube nicht, dass Intel als gute Samariter AMD und nVidia im Low-End unterbieten wollen.

China CPUs sind vom Staat so gewollt, haben die Russen auch versucht, auch MIPS, auch nicht wirklich was geworden. Die VIA-Abkömmlinge sind wohl auch nicht das Gelbe vom Ei, sonst gäbs das AMD Joint Venture nicht und was auch immer Intel jetzt mit Tsinghua bastelt.

@gravitationsfeld:
Naja, wenn man sich das Original + Nachbesserung anschaut bleibt alles beim Alten.
Ursprünglich hieß es Verdoppelung alle 12 Monate, mindestens für 10 Jahre (richtig), fürs nächste Jahrzehnt wurde das dann auf 18 Monate hochkorrigiert, danach scheinen 24 Monate ziemlich gut zu passen und jetzt sinds eben 30 Monate. Also eigentlich hat schon Moore selbst die Verlangsamung vorhergesagt. Das heißt Moore's Law gilt immernoch und es verlangsamt sich auch definitiv schon seit mindestens 40 Jahren. Aber exponentielles Wachstum ist immernoch exponentielles Wachstum, egal wie langsam. Ein Problem wäre es wenn es gar nicht mehr weiter geht. Dann wäre Moore's Law tot und darauf bezieht sich TSMC.

Aber Dennard Scaling ist mausetot und Kurzweil's Law oder wie auch immer man es nennen will (Verdoppelung der Leistung für 1000$ alle 2 Jahre) sind auch nicht gut aus. Moore hat erst später erwartet dass ~2025 aus technischen Gründen Schluss ist, ursprünglich hat er vermutet das ökonomische Gründe das Problem sein werden. Der Zeitpunkt war zwar falsch (2005) aber das könnte sich doch noch bewahrheiten.

[DavChrFen]

IBM ist nicht zu unterschätzen. Es gibt nicht nur x86, es gibt auch anderes. Wenn Intel und AMD es nicht schaffen, dann ist es z.B. IBM oder NVidia oder villeicht NEC mit einem Vektorrechner. Solang man in die Breite gehen kann bei bestimmten Andwendungen, sehe ich Moores Gesetz nicht in Gefahr. Vielleicht hällt x86 Single-Thread-Leistung sicht nicht mehr daran, aber für z.B. Mainframes sehe ich noch keinen Grund sich nicht an Moores Gesetz zu halten.

[Setsul]

Moore's Law bezieht sich auf die Dichte der Transistoren.

Das hat nichts mit x86 ST-Leistung zu tun. POWER und Mainframes gewinnen auch kaum noch an ST, sondern bekommen immer mehr Kerne, weil man eben mehr Transistoren verbauen kann.

IBM hat keine Fabs mehr, die haben mit Moore's Law nichts mehr zu tun. Da gibt es nichts zu unterschätzen.

[HOT]

Naja ganz so einfach ist es nicht. "Das wird schon" tuts eben nicht.
Wenn ein neuer Node doppelte Dichte bringt zu ungefähr doppelten Kosten pro Wafer wird es extrem wichtig in welche Richtung das "ungefähr" geht.

Problem 1, die Kosten pro Transistor zu senken, muss gelöst werden damit man Problem 2, die höheren Designkosten (die Kosten pro Wafer kommen ja nicht von irgendwo sondern von mehr Masken/Verarbeitungsschritten) überhaupt kompensieren kann und selbst dann nur bei entsprechend hohen Stückzahlen. Bei beidem hilft Chipletdesign, beim zweiten sogar mehr. Ein bisschen bessere Yieldrate bringt die Kostenreduktion pro Transistor vielleicht von 10 auf 20%, das halbiert die Stückzahl die man braucht bevor der neue Prozess billiger ist. Aber wenn man 4 Dies (8, 16, 32, 64 oder wie bei Intel 8, 10, 18, 28) durch einen ersetzt spart man sich bestenfalls 75% des Aufwands und hat gleichzeitig ein Vielfaches der Stückzahlen bei dem einzelnen Die.

Das Hauptproblem, Problem 3, aber bleibt und scheint unlösbar. Das lässt sich herauszögern aber bis jetzt gibts dafür nicht einmal Lösungsansätze.
Es ist toll wenn alles funktioniert wie es soll (bis auf die Taktraten) und sich der Verbrauch und die Größe halbieren, aber das bringt auf lange Sicht nichts wenn sich die Kosten nicht auf halbieren. Man kann dann zwar doppelt soviele Kerne auf die gleiche Fläche und in die gleiche TDP packen, aber wenn der Transistor nur 10% billiger wird dann macht man das 2 mal und schon kostet der Spaß das Dreifache. Klar man hat das Vierfache an Kernen, aber entweder ist der Gewinn weg oder die Preise ziehen kräftig an.

Ich versteh nicht, was mit "das wird schon" gemeint ist. Die Hersteller arbeiten eben an Strategien, um mit den höheren Kosten und en längeren Entwicklungszyklen zu leben, Show must go on, das wird jetzt nicht aufhören, nur weil die Kosten steigen. Ich halte es auch völlig sinnlos, das so schwarz zu sehen.
Die Durchschnittspreise der Chips werden natürlich ansteigen über diesen Entwicklungszeitraum, da die Chiphersteller die höheren Fertigungs und Entwicklungskosten wieder reinholen müssen. Nur um das abzuklären, falls das Missverständlich war. Wir sehen diese Entwicklung ja auch schon. Im GPU-Bereich ist es eben am deutlichsten, da hier die Chipgrößen eben am meisten durchschlagen. Die Mittelklasse ist hier von 250€ 2012/13 auf 350€ angestiegen. Es wird so oder so teurer. Die Strategien, um die Kosten zu senken, um möglichst effizient produzieren zu können, sind eben unterschiedlich, werden aber letztendlich in ähnliche Richtungen gehen. Chiplets sind hier ein sehr wichtiger Baustein. Matisse wird hier nicht so viel mehr kosten als die alten 200mm²+ Zen Dies, wenn man das normalisiert - auf jeden Fall aber erheblich billiger, als wenn wir jetzt einen monolithischen 160mm² Zen2 hätten.

Falls die GPUs monolithisch bleiben, wird NVs nächste Generation noch mals 50-100€ drauflegen mMn, auch AMD wird bei 5nm im Durchschnitt einiges mehr verlagen (müssen) und wir sehen jetzt schon, dass die Gewinne bei NV, den steigenden Kosten geschuldet, nicht mehr so astronomisch sind. Trotz neuer Generation gabs schlechte Zahlen, das gabs noch nie. Und das kann man nicht alles mit Mining erklären - das war halt NVs Sündenbock für die Aktionäre.

[Leonidas]

Also AMD sagt "Moore's Law is slowing down" und TSMC sagt "it's well and alive". Was denn nun? :)


AMD kauft Chips (und muß sie dann zum Endkunden vermarkten), TSMC verkauft Chips. Ergo ist das Marketing jeweils komplett anders.

[smalM]

TSMC verkauft die Dienstleistung der Chipproduktion. Jeder Wafer, der an den Start geht, gehört bereits dem Kunden.

[Setsul]

Marketinggründen. Auch 5nm-Chips werden sich noch gewinnbringend herstellen lassen. Und es werden daher ja auch alle auf Chiplets letztendlich umsteigen, auch Intel. Die Kosten für diese mega-Dies explodieren, also baut man halt kleinere und fertig -> zack Kosten wieder im Griff.
Das ist mir eben zu optimistisch. Die Kosten für große Dies explodieren, aber die für kleine steigen auch. Chiplets sind toll, vor allem weil es die höheren Designkosten für ein paar Jahre kompensiert, aber es ist eine einmalige Umstellung. Jetzt haben alle Chiplets und die Kosten verdoppeln sich wieder. Zack, Kosten nicht mehr im Griff. Das Argument "man wird Lösungen finden weil man muss" ist keines.
Man kann nicht mit einmaligen Aktionen gegen eine exponentielle Entwicklung kämpfen. Es ist im wesentlichen Verzögerungstaktik und hoffen dass 2025 oder so bei 1nm bestenfalls EUV oder noch umfassendere Umstellungen die Komplexität wieder reduzieren oder schlimmstenfalls neue Prozesse einfach nichts mehr bringen in Sachen Effizienz (für Taktraten ist es ja jetzt schon eher negativ) und kaum noch etwas bei den Kosten pro Transistor sodass man einfach auf alten Prozessen mit niedrigeren Fixkosten bleiben kann ohne Konkurrenzfähigkeit einzubüßen.

Bei GPUs ist es etwas verschleiert durch Mining und nVidia die schon für 12nm die 7nm Preise aufrufen wollen, aber ja, es wird teurer. Wenn Chiplets GPUs machbar sind bringt das nochmal was aber was dann?

Bei CPUs leben wir im wesentlichen vom Puffer den Intel unabsichtlich aufgebaut hat. Ein Jahrzehnt Quadcores sind gut für die Gewinnspanne, da kann man ein bisschen was absorbieren bevor es wirklich schmerzhaft wird. Aber man sieht es schon. Zen1, Chiplets, 329$ für 8 Kerne. Spektakulär. Zen2, immernoch Chiplets, aber kein zusätzlicher Vorteil mehr, 329$ für 8 Kerne. Der I/O-Die löst ein paar Probleme und hält die Kosten pro Kern bei mehr als einem Chiplet fast konstant im Vergleich zu Zen1, aber das wars. Was jetzt?

Das war jetzt alles von der Kundenseite. Für AMD ist das nur indirekt das Problem. Wenn der neue Prozess für den Kunden nur Effizienz bringt und sonst nichts wird es immer schwieriger mehr davon zu verkaufen. Gleichzeitig bedeuten höhere Kosten pro Wafer aber auch höhere Fixkosten beim Design, hängt ja beides von der Komplexität ab, also muss man deutlich mehr verkaufen um über die minimalen Ersparnisse bei den Kosten pro Transistor das wieder reinzuholen. Das ist für AMD der eigentliche Gewinn durch Chiplet-Design. Wenn jeder Chip bei 5nm über eine Milliarde kostet dann kann sich AMD einfach nicht 5 verschiedene leisten. Intel muss die Margen schützen, deshalb fangen sie jetzt auch damit an. Für AMD ist es aber ein existentielles Problem. Bei 6 Mrd Umsatz kann man nicht jedes Jahr 1 CPU-Die, 1 APU-Die und 2-3 GPU-Dies bringen, vor allem wenn die Kosten dann noch weiter steigen. Aber gegen Intel CPUs auf 5nm und nVidia GPUs auf 3nm sieht man kein Land mehr wenn man auf 7nm bleibt.

AMD jammert nicht rum um Mitleid zu ernten weil sie es so schwer haben. Es geht darum zu begründen, dass sie keine großen Dies mehr machen können, weil die zu teuer werden. Was sie nicht erwähnen ist dass sie sich große Dies mit niedrigen Stückzahlen aber zum Ausgleich exorbitanten Preise so oder so nicht leisten können weil sie im Gegensatz zu nVidia/Intel eben nicht die Ressourcen haben um alles gleichzeitig zu machen zu können.
Die Präsentation geht dann eigentlich noch weiter.
https://images.anandtech.com/doci/14762/IMG_20190819_135654.jpg
https://www.anandtech.com/show/14762/hot-chips-31-keynote-day-1-dr-lisa-su-ceo-of-amd-live-blog-145pm-pt
04:57PM EDT - The last 10 years of die size increases will slow down
04:59PM EDT - Ecosystem has to work together
04:59PM EDT - New approaches needed to solve these solutions
04:59PM EDT - AMD can bring the best of the ecosystem together in terms of silicon and software to maintain the trends around high perf computing

Also AMD Marketing will uns verkaufen, dass sie dem Trend voraus sind und eben schon jetzt an den Lösungen arbeiten die man braucht wenn man die Chips nicht mehr größer machen kann und dass das toll ist weil größere Chips eh teurer sind.

[HOT]

Klar wollen die das.
Aber sie haben ja auch teilweise recht, sonst hätten die Hersteller das wohl kaum auf der Roadmap. Und ich bin nicht zu optimistisch. 7 und 5nm gehen problemlos, schwieriger wirds bei 3nm und vor allem GAAF.

[Setsul]

Na dann sind wir uns einig. 7/5nm sind mit Chiplets und dem Puffer den man bei der Marge hat offensichtlich machbar. 3nm wird man sehen und danach ist eben fraglich was sich noch lohnt.

[deekey777]

Yeeha!

Chipfertigung: Globalfoundries verklagt TSMC wegen angeblicher Patentverletzung
(https://www.heise.de/newsticker/meldung/Chipfertigung-Globalfoundries-verklagt-TSMC-wegen-angeblicher-Patentverletzung-4505813.html)

TSMC soll Technik von Globalfoundries verwenden. Betroffen seien unter anderem 7-, 10- und 16-nm-Chips von Apple, Nvidia und Qualcomm.

[reaperrr]

Yeeha!

Chipfertigung: Globalfoundries verklagt TSMC wegen angeblicher Patentverletzung
(https://www.heise.de/newsticker/meldung/Chipfertigung-Globalfoundries-verklagt-TSMC-wegen-angeblicher-Patentverletzung-4505813.html)
AMD ist übrigens nicht unter den Angeklagten. Was natürlich Sinn macht, sind ja noch immer wichtiger Kunde, und werden es mit IO-Dies wohl auch noch ne ganze Weile bleiben.

[Tobalt]

vielleicht hat amd ja sogar die klage eingefädelt hinter verborgenen Türen um nv und intel was auszuwischen ? und gleichzeitig mehr tsmc Kapazität zu bekommen

[dildo4u]

AMD ist imo drauf angewiesen das Apple und Co weiterhin Milliarden in TSMC stecken,die sind sonst genau so am Arsch was zukünftige Produkte angeht.
Forschung für 3nm und co sollte nicht billiger sondern teurer werden.

[N0Thing]

vielleicht hat amd ja sogar die klage eingefädelt hinter verborgenen Türen um nv und intel was auszuwischen ? und gleichzeitig mehr tsmc Kapazität zu bekommen

Intel hat mit TSMC nichts zu tun und es sind in der Klage nicht nur Chips von Nvidia betroffen, sondern auch von Apple. Da die ein durchaus gern gesehener Kunde von AMD sind und viel Geld an TSMC für die neuesten Herstellungsprozesse zahlen, hat AMD sicherlich kein Interesse an Klagen gegen einen Partner.

Klingt für mich eher danach, als ob es um Globalfoundries noch schlimmer steht, als man schon befürchtet hat und Globalfoundries hofft, mit diesen Klagen noch einmal Geld in die Kassen zu bekommen.

[Unicous]

Da solche Klagen jahrelang verhandelt werden gehe ich nicht davon aus, dass sich GF davon kurzfristig einen Batzen Kohle erhofft, daher finde ich es ein wenig despektierlich sofort davon auszugehen, dass sie aus Geldnot handeln. Zumal solche Klagen nicht günstig sind und sie voraussichtlich mehrere Jahre Anwälte bezahlen müssen um sich vor Gericht vertreten zu lassen, da es mMn unwahrscheinlich ist, dass es zu einem Vergleich kommt.

[CrazyIvan]

Naja, erinnert doch ein wenig an Rambus. Das operative Geschäft ist seit Jahren im Niedergang, Bleeding edge kennt man nur noch vom Hörensagen - da will man wenigstens IP vergolden.

[Unicous]

Ney, tut es nicht. Rambus war(/ist) eindeutig ein Patenttroll, weil sie über Jahre nichts Eigenes produziert haben (weil sie aufs falsche Pferd gesetzt haben und dann auch noch horrende Preise verlangt haben), dafür Patente angehäuft und damit versucht haben ihre Finanzen aufzubessern. Keine Sau wollte teuren RDRAM und dann haben sie wie ein kleines Kind versucht die anderen dazu zu zwingen. ;)

GF hingegen produziert und forscht weiterhin, auch wenn sie nicht die Ressourcen für bleeding edge Prozesse haben.

Rambus hatte ja im Endeffekt behauptet sie würden so gut wie alles was DRAM anbelangt "besitzen" und bestimmen können wie viel die Lizenznehmer abzudrücken hätten.

Hier geht es um bestimmte Fertigungsverfahren die TSMC laut GF nutzt. Warum darf TSMC einen Ex-Mitarbeiter verklagen weil er seine Expertise an Samsung verkauft hat(ein wenig verharmlost, da ging ja deutlich mehr ab), aber wenn GF das tut sind sie ein Patenttroll?:confused:

edit:

Und warum AMD nicht genannt wird sollte doch klar sein: AMD hält sicherlich weiterhin Verfahrenspatente und sie haben mit GF ein cross-licensing agreement.

[CrazyIvan]

@Unicous
In weiten Teilen sind wir einer Meinung - deswegen schrieb ich ja auch "ein wenig". Auch Rambus war nicht immer ein Patenttroll. Bereits vor der Pentium 4 Ära hat man beispielsweise den Hauptspeicher für das Nintendo 64 geliefert. Und nicht wenige Marktbeobachter nahmen damals an, dass RDRAM der neue Standard im PC Sektor würde. Die Preise sind halt nicht wie erwartet gefallen - sicher auch dank der happigen Lizenzkosten - und Rambus hat sich klassisch verspekuliert.

[gravitationsfeld]

Rambus hat doch jetzt auch GDDR6 PHY IP usw?

[Unicous]

Korrekt. Worauf willst du hinaus?:confused:

Die 2000er Jahre waren bei Rambus davon bestimmt die gesamte Industrie zu verklagen. Das ging zuerst ganz gut. Die ersten Klagen haben sie gewonnen, dann in der nächsten Instanz verloren, dann wieder gewonnen und letztendlich haben sie vor ein paar Jahren entschieden das ist kein zukunftsfähiges Geschäftsmodell denn sie haben immer öfter verloren und ihnen wurden iirc sogar Patente aberkannt.

Seit ein paar Jahren sind sie wieder "lieb" und sind sogar 2014 wieder in die JEDEC eingetreten die sie 96 verlassen hatten um ihr Drückergeschäft herausragendes Produktportfolio nicht gefährdet zu sehen.

Man könnte jetzt völlig aus der Luft gegriffen behaupten, dass sie die JEDEC seinerzeit verlassen hatten, just nachdem in dem Gremium wichtige Entscheidungen getroffen wurden um ein lizenzrechtliches Standbein für die DRAM-Entwicklung zu sichern, um mit einem Konkurrenzprodukt und einem Aktenschrank voller Patente den Wettbewerb zu eliminieren, aber das wäre extrem weit hergeholt.:wink::wink:
Dass sie dann jahrelang die Industrie mit Verfahren überhäuft haben, nachdem sie sich nicht ihrem Willen hat beugen wollen ist dabei natürlich reiner Zufall.:freak:

[dildo4u]

Angeblich gibt es 7nm Fertigungs Engpässe bei TSMC.


https://www.tomshardware.com/news/tsma-7nm-lead-time-undersupply,40419.html

[Mortalvision]

gut für TMSC, solange das Verfahren niemand anders beherrscht ;)

[Unicous]

AMD also went on to say they have no supply problems despite the FUD and planted stories at certain outlets in the last few days. When questioned, AMD said the TSMC announcement was not tied to any recent events, something we don’t doubt given how long it takes to set up an event like today’s. In any case everything SemiAccurate hears backs up AMD’s story, they don’t have wafer allocation or supply issues. Demand issues are another story but they wouldn’t comment on that publicly.
https://semiaccurate.com/2019/09/18/amd-releases-280w-64-core-epyc-7h12-hpc-cpu/

[smalM]

Hat nicht TSMC ein 7nm-Problem, sondern zuviel Kundschaft, weil Samsung ein 7nm-Problem hat?

Is Samsung having problems with 7NM? Do long lines at TSMC prove that? (https://semiwiki.com/semiconductor-services/semiconductor-advisors/275457-is-samsung-having-problems-with-7nm-do-long-lines-at-tsmc-prove-that/)

[Linmoum]

Würde sich mit dem Bericht von Digitimes von vor ein paar Wochen decken. Die hatten dort im Zusammenhang mit Qualcomm davon gesprochen, dass Samsungs 7nm EUV scheinbar Yield Probleme hat.

[Zossel]

Hat nicht TSMC ein 7nm-Problem, sondern zuviel Kundschaft, weil Samsung ein 7nm-Problem hat?

Is Samsung having problems with 7NM? Do long lines at TSMC prove that? (https://semiwiki.com/semiconductor-services/semiconductor-advisors/275457-is-samsung-having-problems-with-7nm-do-long-lines-at-tsmc-prove-that/)

Who the fuck is "KLA"? Does it matter?

[Lehdro]

Who the fuck is "KLA"? Does it matter?
https://www.kla-tencor.com/

KLA macht Yield und Prozessmanagement um unter anderem Optimierungen vorzunehmen. Das sollte man bei der Bewertung auch mit einbeziehen - Probleme zu finden ist deren Aufgabe :)

[Zossel]

https://www.kla-tencor.com/

KLA macht Yield und Prozessmanagement um unter anderem Optimierungen vorzunehmen. Das sollte man bei der Bewertung auch mit einbeziehen - Probleme zu finden ist deren Aufgabe :)

Wahrscheinlich hängen die gerade alle bei Intel rum.

[Linmoum]

Derived from GF's existing 12nm Leading Performance (12LP) platform, GF's new 12LP+ provides either a 20% increase in performance or a 40% reduction in power requirements over the base 12LP platform, plus a 15% improvement in logic area scaling.
[...]
The 12LP+ PDK is available now and GF is already working with several clients. Tape outs are expected in the second half of 2020 and volume production is set for 2021 from GF's Fab 8 in Malta, New York.

https://www.techpowerup.com/259506/globalfoundries-introduces-12lp-finfet-solution-for-cloud-and-edge-ai-applications

[w0mbat]

Wird nicht das I/O die von Zen2/Ryzen3k bei GF in 12nm hergestellt? 40% reduction in power wäre schon nett.

[Kehaar]

Wäre ein zweites Halbjahr 2020 bzw. sogar 2021 nicht etwas spät (zumindest für AMD)? Ist zu diesem Zeitpunkt ein Wechsel auf 7nm bei solchen Sachen nicht vernünftiger?

[Mangel76]

Derived from GF's existing 12nm Leading Performance (12LP) platform, GF's new 12LP+ provides either a 20% increase in performance or a 40% reduction in power requirements over the base 12LP platform, plus a 15% improvement in logic area scaling.
[...]
The 12LP+ PDK is available now and GF is already working with several clients. Tape outs are expected in the second half of 2020 and volume production is set for 2021 from GF's Fab 8 in Malta, New York.

https://www.techpowerup.com/259506/globalfoundries-introduces-12lp-finfet-solution-for-cloud-and-edge-ai-applications


Da fehlt nicht mehr viel zu u7nm. Wie waren da die Werte, +25% Leistung oder -50% Verbrauch? Dazu noch deutlich günstiger in der Entwicklung und schneller in der Umsetzung.
For example, as an advanced 12nm technology, our 12LP+ solution already offers clients a majority of the performance and power advantages they would expect to gain from a 7nm process, but their NRE (non-recurring engineering) costs will average only about half as much, a significant savings. Additionally, because the 12nm node has been running longer and is much more mature, clients will be able to tape-out quickly and take advantage of the growing demand for AI technology.

[Mangel76]

Wäre ein zweites Halbjahr 2020 bzw. sogar 2021 nicht etwas spät (zumindest für AMD)? Ist zu diesem Zeitpunkt ein Wechsel auf 7nm bei solchen Sachen nicht vernünftiger?

Bei IO geht es mehr um Verbrauch, da platztechnisch nicht so viel zu holen ist. Daher lohnt sich der Umstieg nicht, solange 7nm nicht deutlich günstiger wird.

[Zossel]

Wird nicht das I/O die von Zen2/Ryzen3k bei GF in 12nm hergestellt? 40% reduction in power wäre schon nett.

Die PHYs werden trotzdem weiter Leistung treiben müssen. Die Leitungen nach draußen werden nicht signifikant besser durch einen neuen Prozess.
Die IF selbst könnte allerdings davon profitieren.

[basix]

Hört sich ziemlich gut an für AMD. I/O Die Effizienz fehlt noch was. Sobald 7 / 6nm Vorteile bringen und günstiger werden kann man evtl. wechseln (auch der I/O Die beinhaltet noch einiges an Logic)

[Zossel]

Warum schafft es eigentlich Flashspeicher ein vielfaches an Speicher auf einen Die unterzubringen als DRAM?

Eine DRAM Speicherzelle besteht aus ein Transistor und einem Kondensator: (Quelle Wikipedia)

https://upload.wikimedia.org/wikipedia/commons/thumb/9/93/DRAM-Zelle_%28trench%29.svg/301px-DRAM-Zelle_%28trench%29.svg.png

https://upload.wikimedia.org/wikipedia/commons/thumb/3/3a/DRAM-Zelle_%28stack%29.svg/301px-DRAM-Zelle_%28stack%29.svg.png

https://upload.wikimedia.org/wikipedia/commons/thumb/5/55/DRAM-Zelle_%28planar%29.svg/372px-DRAM-Zelle_%28planar%29.svg.png

Eine Flashzelle sieht für mich nicht wesentlich kleiner aus: (Quelle Wikipedia)

https://upload.wikimedia.org/wikipedia/commons/thumb/d/d3/FLASH_RAM-Cell.svg/320px-FLASH_RAM-Cell.svg.png

Was ist also der Trick bzgl. Speicherdichte und Kosten?

[Nightspider]

Flashzellen sind in größeren Gruppen angeordnet, die sequenziell angesprochen werden (teils >1000) was enorm viel Datenleitungen und Platz spart.
Zudem wird kein Kondensator benötigt.

Bei mordernem V-NAND können Zellen noch viel dichter vertikal angeordnet werden.

[gravitationsfeld]

Es sind auch mehere Bits pro Zelle (bis zu 16) und es wird gestapelt.

[dildo4u]

Intel äußert sich zum Digitimes Report zur Chipknappheit.


https://www.anandtech.com/show/14909/intel-supply-in-q4-output-capacity-up-supplydemand-still-high

[smalM]

Chips, hergestellt in TSMCs N7+, sollen jetzt in den Markt ausgeliefert werden.

Quelle (https://fuse.wikichip.org/news/2788/tsmc-n7-euv-process-starts-shipping/)

[Tobalt]

nicht direkt tech news aber glofo gelingt wohl aktuell die finanzielle Konsolidierung. und später soll durch einen Börsengang Geld erschaffen werden, womit mglw. wieder Entwicklung möglich wird. erfreulicherweise soll wohl auch in Deutschland kräftig investiert werden.

https://amp2.handelsblatt.com/technik/it-tk/halbleiterhersteller-us-chiphersteller-globalfoundries-will-in-dresden-kraeftig-investieren/25115546.html

im moore business würde ich glofo dennoch nicht sehen aber bestimmt bei einigen beyond moore Technologien.

[Complicated]

Lenovo hat gerade einen Lieferstopp der T470/T480/T490 bis Mitte November mitgeteilt. Nur für Intel basierende Laptops. AMD basierende T495 sind verfügbar.

[Blediator16]

Lenovo hat gerade einen Lieferstopp der T470/T480/T490 bis Mitte November mitgeteilt. Nur für Intel basierende Laptops. AMD basierende T495 sind verfügbar.

Quelle?

[Complicated]

Selber - Projektintern. Es sind schon 12.000 Clients im Einsatz die in den letzten 18 Monaten auf Win 10 migriert wurden.
Edit: Ich spreche hier nur von einem isolierten Projekt/Kunden. Das bedeutet nicht einen generellen Lieferstop. Evtl. werden andere bevorzugt. Auf jeden Fall kann die Nachfrage derzeit nicht voll bedient werden.

[Zossel]

ASML verkauft weiter EUV-Belichter: https://www.golem.de/news/chipmaschinenausruester-asml-hat-bestellungen-fuer-23-euv-scanner-1910-144467.html

Mittlerweile gehen die Dinger auch an Hersteller von DRAM, zu gerne würde ich wissen wie viel davon an Intel gehen, daraus könnte man einiges über die Planung bei Intel ableiten.

[Loeschzwerg]

Das Video zu EUV-Lithografie passt doch hier wunderbar:
f0gMdGrVteI
https://www.computerbase.de/2019-11/hintergrundwissen-asml-intel-euv-lithografie/

[Platos]

Das war auch gerade auch auf meiner Startseite. Muss ich mir mal ansehen.

[Zossel]

In China (SMIC) werden jetzt FinFets geätzt: https://www.anandtech.com/show/15105/smic-begins-volume-production-of-14-nm-finfet-chips-chinas-first-finfet-line

[Loeschzwerg]

Nicht Chipfertigung aber Packaging:
https://twitter.com/momomo_us/status/1201524028134965248
https://pbs.twimg.com/media/EKyruuxUwAAkvIn.png

Irgendein Intel MCM Prototyp:
https://www.ebay.com/itm/INTEL-XEON-SOMA-B3-LOT-OF-10-/254185546759

Nach der Batch Nummer ein älteres Objekt.

Falls es ein Topic zu MCM, Chiplet und Co. gibt... gerne den Beitrag verschieben.

[Complicated]

Während TSMC und AMD mit dem Start der 3nm in 2022 (https://www.computerbase.de/2019-12/foundry-tsmc-3-chip-produktion-2022/) rechnen, reaktiviert Intel die 22nm Fertigung für den Low-End (https://www.computerbase.de/2019-12/lieferprobleme-intel-haswell-prozessor/) und bietet vermehrt Haswell-CPUs an. Wenn das einer vor 1 Jahr so als Gerücht hier im Forum vorgesetzt hätte, hätte ihm wohl keiner geglaubt und man hätte ihn mit Fackeln und Heugabeln davon gejagt ... bildlich gesehen ;)
Von so etwas habe ich noch nie gehört. 2 Fertigungsstufen rückwärts um einen verkorksten 10nm Prozess zu kompensieren, weil es noch länger dauert den EUV-Prozess bei 7nm in Gang zu bringen um 10nm überspringen zu können.

[AffenJack]

Während TSMC und AMD mit dem Start der 3nm in 2022 (https://www.computerbase.de/2019-12/foundry-tsmc-3-chip-produktion-2022/) rechnen.

Ist mal wieder schönes Marketing von TSMC, man muss hier beachten, dass 3nm eigentlich mit GAA angedacht war. Anscheinend hat man GAA nun rausgeschmissen und tut so, als hätte man den Prozess 1 Jahr nach vorne geschoben. Der ursprünglich geplante GAA Prozess dürfte weiterhin für 2023 geplant sein.

Nach dem googlen hab ich doch nix von TSMC zu GAA gefunden, war ja eher Samsung. Dann performt TSMC weiterhin gut, wenn auch Samsung mal wieder behauptet mit GAA einen Vorteil zu haben. Bloß hieß es das bei EUV ja auch schon und davon ist nix zu sehen.

[Ravenhearth]

Nach dem googlen hab ich doch nix von TSMC zu GAA gefunden, war ja eher Samsung. Dann performt TSMC weiterhin gut, wenn auch Samsung mal wieder behauptet mit GAA einen Vorteil zu haben. Bloß hieß es das bei EUV ja auch schon und davon ist nix zu sehen.

Ja, der Snapdragon 865 wird auch bei TSMC in N7P ohne EUV hergestellt, von Samsung kommt nur der 765 in 7LPP mit EUV. Laut anandtech (https://www.anandtech.com/show/15178/qualcomm-announces-snapdragon-865-and-765-5g-for-all-in-2020-all-the-details) könnte der TSMC-Prozess einfach besser sein:

I’ve also heard murmurs from other sources that Samsung’s process simply doesn’t have as good performance and leakage characteristics as TSMC, and in flagship parts, those aspects have to be taken higher consideration than in say a premium- or mid-range SoC.

[AffenJack]

Ja, der Snapdragon 865 wird auch bei TSMC in N7P ohne EUV hergestellt, von Samsung kommt nur der 765 in 7LPP mit EUV. Laut anandtech (https://www.anandtech.com/show/15178/qualcomm-announces-snapdragon-865-and-765-5g-for-all-in-2020-all-the-details) könnte der TSMC-Prozess einfach besser sein:

Jupp, gut möglich. Samsungs Roadmap ist im Vergleich zu TSMC auch eher schwächer und ihre ausführung davon mäßig. Ziemlich traurig für den Markt und bestimmt nicht gut für uns Kunden, aber defakto festigt sich immer mehr TSMCs Monopol für den Leading Edge Prozess und TSMC kann die Preise diktieren, weil alle es keine Alternative gibt. Schade, denn zeitweise schien es wenigstens, dass Samsung noch ein wenig mithalten kann, aber mit 5nm sind die auch abgehängt.

[Nightspider]

Mich wundert es ein bisschen wie schnell TSMC jetzt noch 7, 5 und dann 3nm auf die Beine stellt.
Und wie geht es dann weiter? 2 Jahre später 2nm und dann ist Schicht im Schacht? Oder kommen noch 1,5 und 1nm?

Wenn das so schnell weiter geht sind wir ja schon in 5 Jahren nahe der physikalischen Grenze, von der früher immer gesprochen wurde.

Es kann zwar sein dass TSMC bei 3nm den Zeitplan nicht einhalten können wird aber im Moment sind die ja echt noch mehr als positiv und liefern einen neuen Prozess nach dem Nächsten.

[M4xw0lf]

Da diese ganzen 'xy'nm nahezu nichts mit reellen Maßen zu tun haben, kann man von den Prozessbezeichnungen auch nicht das erreichen physikalischer Limits ableiten.

[Lehdro]

Mich wundert es ein bisschen wie schnell TSMC jetzt noch 7, 5 und dann 3nm auf die Beine stellt.
Und wie geht es dann weiter? 2 Jahre später 2nm und dann ist Schicht im Schacht? Oder kommen noch 1,5 und 1nm?
Klar kommt da noch was.
The ITRS uses (2017) the terms "2.1 nm", "1.5 nm", and "1.0 nm" as generic terms for the nodes after 3 nm.
Du musst auch bedenken dass das zb die "5nm" die jetzt beworben werden keinesfalls 5nm sind, eher weit davon entfernt (https://en.wikipedia.org/wiki/5_nanometer). Selbst die Prognosen für "5nm" von vor ein paar Jahren sind heute eher ein paar Nodes weiter in der Zukunft zu erwarten, rein von den physikalischen Eigenschaften her. Die Sprünge werden ja auch immer kleiner, aber es geht vorwärts. Dazu kommen Sondertechniken die auch ausserhalb von den "reinen Nanometern" skalieren, wie FinFETs, GAAFETs und ähnliches.


Wenn das so schnell weiter geht sind wir ja schon in 5 Jahren nahe der physikalischen Grenze, von der früher immer gesprochen wurde.
Die viel zitierte physische Grenze war auch früher immer "5 Jahre" voraus. Ist so ähnlich wie mit Kernfusion und Thorium Reaktoren, die sind auch immer "in XY Jahren marktreif" - völlig egal wann diese Aussage getroffen wurde.

[Voodoo6000]

Bin mir nicht sicher ob es eine Neuigkeit ist aber Intel plant 5nm für das zweite Halbjahr 2024. (https://wccftech.com/intel-ceo-beyond-cpu-7nm-more/)
With Intel chasing a 2x scaling factor for 7nm and shifting to EUV as well, it seems like the company is all set to introduce its first 7nm products (equal to TSMC 5nm) in the fourth quarter of 2021. Bob also further stated that he expects to hit 5nm (equal to TSMC 3nm) by 2H 2024.

[Nightspider]

Da diese ganzen 'xy'nm nahezu nichts mit reellen Maßen zu tun haben, kann man von den Prozessbezeichnungen auch nicht das erreichen physikalischer Limits ableiten.

Da habt ihr natürlich Recht. Bin mal gespannt was dann noch kommt und ob wir sowas wie 0,5nm (500 Pikometer) sehen werden.

Das noch bessere Methoden zum Aufbau von Transistoren uns Speicher kommen wird weiß ich aber die größten Unterschiede machen im Moment immernoch die Shrinks.

Andere neue Methoden und Materialien kommen ja nur aller paar (~~~5Jahre) Jahre.

[Berniyh]

In der Größenordnung spricht man eher von 5 Å als 0.5 nm oder 500 pm. ;)

[Zossel]

Neue Transistorgeometrien könnten interessanter als reine Shrinks sein. (GAA mit Nanowires bzw. Nanosheets)

Schauen wir mal wer da das Rennen macht.

Nachtrag: Noch ein Bild von Samsung gefunden:

https://img.global.news.samsung.com/global/wp-content/uploads/2019/05/Evolution-of-Transistor-Archtecture_MBCFET.jpg

Quelle (https://news.samsung.com/global/samsung-electronics-leadership-in-advanced-foundry-technology-showcased-with-latest-silicon-innovations-and-ecosystem-platform)

[Platos]

https://en.wikichip.org/wiki/File:intel_14nm_gate.png

Die kleinsten Strukturen sind aber trotzdem im einstelligen nm-Bereich. Aber es geht ja vor allem um Leckströme, die immer schlimmer werden. Es wären also Materialien von nöten, die weniger Leckströme zulassen (war da nicht mal bei Intel was mit cobalt..? Oder sonst ein Material, ist mir entfallen) oder gleich ein grundlegend anderes Material. Kohlenstoffnanoröhrchen sollen ja viel niedrigere Ströme benötigen.

https://en.wikichip.org/wiki/7_nm_lithography_process

https://en.wikichip.org/wiki/16_nm_lithography_process

Und wenn man 0,074 & 0,027 mikrometer vergleicht (SRAM bit cell) Edit: Man sieht die Abnahme seher gut, von Prozess zu Prozess.

Bezogen auf die Prozessnamen denke ich nicht, dass man unter 1nm kommen wird. Wird dann wahrscheinlich die Kommastelle brauchen, um einen neuen Prozess abzugrenzen (z.B 1,8nm zu 2nm)

Edit: Ich denke auch, dass, auf Siliziumbasis, eher neue Transistorgeometrie erstmal gefragt ist. GAAFET ist ja zu teuer für Samsung bzw. einfach vermutlich zu schwierig. Schlussendlich kommt es nur darauf an, wie man (bei gleichem Preis) die Transistordichte steigern kann. Und da wäre GAAFET sicherlich momentan die grösste Evolution (oder neue Begleitmaterialien). Also Nanowire und nicht Nano"sheets".

Und dann als nächstes auf Kohlenstoffbasis vlt? Aber es scheint ja sehr sehr schwierig zu sein (meinte ich), mit Carbonröhrchen gezielt Strukturen zu machen. Ich meinte aber, es gab irgendwann letztens ne News dazu, dass ne "richtige" CPU aus Kohlenstoffnanoröhrchen gemacht wurde (also nicht nur ein paar Transistor sondern ein lauffähiger 16-Bit Prozessor glaube ich, oder so...)

Edit 2: Ja, 16 Bit. War im September diese Meldung. Bis das aber mit Silizium mithalten kann bzw. Leistungsstärkere Prozessoren möglich sind, denke ich, vergehen sicher noch 10 Jahre, wenn nicht 15-20 (vlt. täusche ich mich ja auch).

https://www.scinexx.de/news/technik/nanotube-computer-sagt-hello-world/
https://www.pcgameshardware.de/CPU-CPU-154106/News/Nanoroehrchen-koennten-Mooresches-Gesetz-wiederbeleben-1332112/
https://www.elektormagazine.de/news/mikroprozessoren-aus-kohlenstoff-nanorohrchen

[Skysnake]

Also stumpf mehr Transistoren oder welche mit mehr Drive sehe ich nicht wirklich als Llsung für die Zukunft.

Wir sind doch schon heute oft in der Situation das ich die Transistoren entweder gar nicht verkabelt bekomme oder mir die Leitungen wegbrutzeln weil da zu hohe Ströme durch rauschen. Mit GAAFET wird das nicht besser...

Und klar die Spannung kann noch weiter runter aber damit werden auch GAAFETs wohl nicht wirklich schneller. Zumal die ganzen parasitären Leizungskapazitäten immer schlimmer werden.

[Platos]

Was heisst, die Spannung kann noch runter ? Wenn die Strukturen kleiner werden, werden auch die Leckströme ein grösseres Problem (trotz niederer Spannung). Das ist ja gerade eins der Probleme.

Aber klar, Mit Silizium ist hald irgendwann schluss (ich denke in absehbarer Zeit).

[Skysnake]

Die Dimensionen werden nicht unbedingt kleiner bei den Transistoren. Die leiterbahnen etc werden aber kleiner.

Zudem hat GAAFET mehr gm/Id damit kann man die Schaltung an sich effizienter betreiben. Also für die gleiche Schaltfrequenz mit weniger Spannung betreiben.

Das ist schon ein großer Vorteil. Den gab es für FinFET auch. Aber die Stromdichten an sich kann man halt nicht mehr wirklich steigern. Das ist dann wie gesagt durchaus auch mal schnell der limitierende Faktor. Also zumindest bei analogen high Speed Schaltungen.

[Zossel]

Irgendwo hab ich neulich auch andere Durchkontaktierungen (Für Chips haben die andere Namen) gesehen. Da ging es auch um mehr Strom.

[Hammer des Thor]

Mich wundert es ein bisschen wie schnell TSMC jetzt noch 7, 5 und dann 3nm auf die Beine stellt.
Und wie geht es dann weiter? 2 Jahre später 2nm und dann ist Schicht im Schacht? Oder kommen noch 1,5 und 1nm?

Wenn das so schnell weiter geht sind wir ja schon in 5 Jahren nahe der physikalischen Grenze, von der früher immer gesprochen wurde.

Es kann zwar sein dass TSMC bei 3nm den Zeitplan nicht einhalten können wird aber im Moment sind die ja echt noch mehr als positiv und liefern einen neuen Prozess nach dem Nächsten.

TSMC erzählte doch was, dass Sie auf Carbon-Nanoröhrchen gehen wollen wo Sie sagten, dass Moorsche Gesetz wäre sehr lebendig. Es gab je dieses Jahr erst einen Durchbruch:

https://www.heise.de/tr/artikel/Kann-der-modernste-Nanoroehrchen-Chip-Moores-Gesetz-erhalten-4515773.html
Ich denke mal ab dann wirds mehrere Schichten geben statt noch mehr Verkleinerung!

[Platos]

Wann hat TSMC das gesagt bzw. gibts ein Artikel dazu ?

[Hammer des Thor]

Wann hat TSMC das gesagt bzw. gibts ein Artikel dazu ?

Hab jetzt keinen link, aber es war ein Bericht wo TSMC sagte dass Moorsche Gesetz wäre lebendig!


Sorry, finde jetzt diese genaue Aussage nicht auf die Schnelle, aber dass so ein Konzern genau darauf nen Auge hat ist logisch!

P.S, Ist etwas untergegangen, aber Intel hat angekündigt auf spintronic zu setzen, MESO statt CMOS:

https://www.elektronikpraxis.vogel.de/meso-statt-cmos-die-halbleiterwelt-ruestet-sich-fuer-ihren-untergang-a-783377/

[Nightspider]

Das ist schon ein großer Vorteil. Den gab es für FinFET auch.

Man erinnere sich aber auch mal an den Hype um FinFETs vor 2012. Da wurden FinFETs als der heilige Gral beschrieben.

Und am Ende war Ivy Bridge mit 22nm kaum stromsparender als Sandy Bridge und ließ sich schlechter übertakten. (Wobei der Heatspreader auch nicht mehr verlötet war)

Gibts irgendwo seriöse Quellen und Aussagen dazu, was FinFET wirklich gebracht hat?

Oder haben sich FinFETs erst etliche Jahre später richtig rentiert, bei kleineren Prozessen?

[Platos]

Alternative Verbindungen wie MoS2, WSe2 oder WS2 zeigen hingegen auch bei Dicken von einem Nanometer und darunter noch gute Resultate. Auch an den schon länger bekannten Kohlenstoffnanoröhrchen wird weiterhin viel geforscht.

Die 3 Stoffe kannte ich noch gar nicht, als Siliziumersatz. Müsste ich mal genauer nachlesen. Edit: Allerdings fragwürdig, ob die 3 Stoffe überhaupt in genügenden Mengen vorkommen, um als Basis für neue Technologie zu nutzen. Kohlenstoff ist da sicherlich besser.
Ach ja, hier war das: https://www.heise.de/newsticker/meldung/TSMC-Moore-s-Law-lebt-4501547.html

[mboeller]

https://www.anandtech.com/show/14770/hot-chips-31-keynote-day-2-dr-phillip-wong-vp-research-at-tsmc-145pm-pt

in der Keynote ging es um die zukünftigen Technologien bei TSMC

[Setsul]

@Nightspider:
Schau dir TSMC 16 und 20nm an. Praktisch identische Größen aber der Unterschied ist gewaltig. 20nm hat so schlecht getaktet dass AMD alle 20nm Projekte außer Fiji einfach ersatzlos gestrichen hat. Dass Ivy Bridge sich nicht mehr auf 5,0 GHz übertakten ließ sondern nur noch 4,8 GHz ist ein absolutes Luxusproblem im Vergleich zu dem Desaster dass 22nm ohne FinFETs wohl geworden wäre.

[Complicated]

War Fiji nicht 28nm? AMD hat die 20nm sehr früh links liegen gelassen, ebenso wie die 10nm. IIRC war kein 20nm Produkt geplant bei AMD.

[basix]

Fiji war 28nm, soll aber ursprünglich als 20nm Design geplant gewesen sein. Ob das stimmt, weiss ich nicht. Es gab aber etliche Gerüchte dazu und soll auch einer der Gründe gewesen sein, wieso Fiji so spät kam und mit 600mm2 sehr gross geworden ist.

[HOT]

AMD hat 20nm deshalb früh links liegen gelassen, weil GloFo erst einen 20 HPM angedeutet hatte und später verwarf und dann einen 20 LPM anbieten wollte (ähnlich wie TSMCs 20 SoC) und ebenfalls verwarf. Auch TSMCs 20 SoC war dafür nicht geeignet, die Yields waren anfangs echt schlecht, der Prozess hatte Zeit seines Lebens Probleme, da hat man sich sehr früh auf 28nm festgelegt. NV ja auch.

[Complicated]

Also was nicht auf Roadmaps auftaucht ist meiner Meinung nach auch nichts geplantes.
Das halte ich viel eher für feuchte Träume einiger Foristen, die dann eben nicht passieren aus Gründen die in Foren sowieso nie Transparent werden.
Na klar wird jeder Prozeß angeschaut und evaluiert ob er passt.

In Semi-Custom kam ein Refresh der Xbox von 28nm auf 20nm, doch das ist ja nicht AMDs Entscheidung, und dort hilft jedes Watt weniger verbrauch. Es gab zwar Diskussionen über einen 20nm Shrink für Fiji hier (was für mich bedeutet, dass 20nm noch überhaupt nicht realistisch gewesen wäre zum Fiji-Launch-Zeitpunkt):
https://www.forum-3dcenter.org/vbulletin/showthread.php?p=10601667#post10601667
Doch mehr ist mir da nicht bekannt.

[HOT]

20nm war ein sehr schwieriger Node. GloFo hats ja gar nicht hinbekommen.
AMD rechnete in 2012 sicherlich mit 20nm, in 2013 dann sicher nicht mehr. Wär ja auch dumm das anders zu machen.

[Complicated]

Auch TSMCs 20 SoC war dafür nicht geeignet, die Yields waren anfangs echt schlecht, der Prozess hatte Zeit seines Lebens Probleme, da hat man sich sehr früh auf 16/14nm festgelegt. NV ja auch.
Korrigiert - warum sollte man sich auf 28nm festlegen wenn 20nm nicht funktionieren und das erst im Anschluß zu 28nm der Folgeprozess ist?
Bei Nvidia sind die 20nm durchaus zuständig für das Verschiebe-Chaos bei Maxwell/Pascal/Volta/ - Maxwell war sogar in 20nm angekündigt:
https://www.heise.de/newsticker/meldung/Nvidia-Entwicklung-gebremst-Volta-wohl-noch-vor-2020-2160743.html
Am Ende kam Maxwell über 28nm nicht hinaus (Ich denke da waren Shrinks geplant), von der Roadmap wurde Volta vorerst gestrichen (20nm) und Pascal (16nm) folgte auf Maxwell.
Die Entwicklung von Maxwell gleicht dabei einer Leidensgeschichte: Ursprünglich wurde die GPU im Jahr 2010 für 2013 angekündigt. Im Januar 2011 versprach Nvidias General Manager Michael Rayfield, dass Maxwell-Grafikchips sogar integrierte ARM-Rechenkerne (https://www.heise.de/meldung/Nvidia-bestaetigt-Auf-Maxwell-GPUs-sitzen-auch-ARM-Prozessorkerne-1172923.html) mitbringen sollen. Dann kam 2013 der Umschwung: schließlich sollte erst Volta (https://www.heise.de/meldung/GTC-2013-ARM-Kerne-auf-Desktop-GPUs-erst-ab-Volta-1826893.html) integrierte ARM-Kerne bieten und Maxwell erst 2014 statt 2013 herauskommen, aber mit Unified Virtual Memory und aus der 20-nm-Fertigung. Nun bieten die ersten "Maxwell"-Abkömmlinge nichts von alledem, arbeiten aber immerhin effizienter.

20nm war ein sehr schwieriger Node. GloFo hats ja gar nicht hinbekommen.
Da Fijis 28nm schon von TSMC kamen, war das AMD wahrscheinlich herzlich egal. Da waren schon die 14nm FinFet klar anvisiert bei GF.

[Setsul]

Also soweit ich weiß hätte Tonga/Fiji eine 20nm Generation werden sollen. Dank GloFo Verzögerung musste erst Tonga auf 28nm und dann nach der kompletten Streichung auch Fiji, mit einigen Problemen wegen der Größe und Leistungsaufnahme.

Skybridge war auch von 20nm betroffen und ich glaube auch die Opteron A1100. Wobei da natürlich die ganze ARM/K12-Thematik mit dranhängt. Aber es hat sicherlich nicht geholfen dass die "Testplattform" für die Softwareinfrastruktur später und schlechter als versprochen gekommen wäre und dann letztendlich nur kam weils eben angekündigt war.

Ich hab TSMC 20nm als Beispiel genommen weil GloFo kein guter Maßstab ist. Die haben sich bei 32nm nicht mit Ruhm bekleckert, 14nm nicht hinbekommen, 10nm nicht hinbekommen und 7nm nicht hinbekommen. Also daraus dass GloFo 20nm nicht hinbekommen haben kann man nicht schließen der Prozess ungewöhnlich schwer ist.

[Complicated]

Ausser Foren-Spekulationen gibt es nichts, was auf AMD Produkte in 20nm hinweist.
Abgesehen von dem XBox-Shrink, was auch gut für die Gerüchte ursächlich sein kann.

Edit: Tonga hat 395 mm² in 28nm, fast wie Tahiti mit 365 mm² - und dennoch 15% mehr Transistoren verbaut. In 20nm wäre der Chip unnötig klein ausgelegt gewesen.
Ich sehe keine Indizien dafür, dass dieser Chip mal für eine kleinere Fertigung geplant war, sondern eher eine Punktlandung zu dem was in 28nm geht zu dem Zeitpunkt. Er wurde ja auch 1 Jahr exklusiv an Apple vergeben im Vollausbau.

[HOT]

Setsul hat aber recht. Das wird in 12/Anfang 13 genau so geplant gewesen sein. Natürlich gibts dazu nix konkretes, aber es wäre doch reichlich unplausibel gewesen nicht so zu planen, zumal auch alle Foundries mit 20nm planten zu der Zeit. Ab 2013 änderte sich die Sache, weil die Foundries alle FF-Prozesse ankündigten. Samsung 14 LPE/LPP, TSMC 16FF/+, GloFo 14XM. Natürlich planten die Hersteller von da ab mit diesen Prozessen, aber man verlegte bisherige Projekte ebenso auf 28nm bis dahin, weil da auch schon klar war, wie wenig Mehrleistung da rauskommt bei 20nm und wie stark die Kosten steigen würden.
Wieso diskutiert man über solche Offensichtlichkeiten? Das ist doch Banane.

Letztendlich waren Tonga+Fiji die einzigen Chips, die von Pirate Islands übriggeblieben sind. Bermuda verschwand ersatzlos. Die gesamte Serie dürfte eigentlich für 20nm vorgesehen gewesen sein in der Planungsphase 2012 und wurden von der Realität überrollt. Carribean Islands wurde dann zusätzlich zu den verbliebenen Pirate-Islands-Auskopplungen als reine Refreshgeneration nachgeschoben, samt und sonders alte Chip, um die Zeit bis Arctic Islands zu überbrücken, welche sicherlich in 14XM kommen sollten, dann letztendlich aber GloFo 14LPP lizenzierte. Dann änderte sich alles zu Sternen, aus Arctic Islands wurde Polaris. Kleine Geschichtsstunde, die gar nicht so Comlicated ist :D.

[Setsul]

https://www.heise.de/imgs/18/1/2/1/6/1/5/4/AMD-Skybridge-Roadmap-289bc5273391b1e0.png
https://scr3.golem.de/screenshots/1405/AMD-Skybridge/Image30.png
Ich finde Folien von AMD auf denen "20nm" steht weißen verdammt stark auf 20nm Produkte hin.

Tahiti war der Top-Chip. Tonga ist Midrange. Und größer. Und der Top-Chip der 200er Generation war Hawaii mit 438 mm². Das ist absolut keine sinnvolle Aufteilung und es gibt in keiner Generation etwas ähnliches.
Apple hat bekommen was sie bestellt haben, aber die 300W 384-bit 285X wurde nie released weil sie einfach keine wirklich Verbesserung war.
Tonga wurde nie mit den vollen 384 bit released. Wenn das so geplant war wieso wurde das dann verbaut?

Wird jetzt aber ziemlich off-topic.

[Complicated]

Na lustig...gestrichener APU shrink ist jetzt das selbe wie eine gestrichene GPU Generation.
Das ist nicht plausibel.
Gestrichen ist es wenn es vorher auf einer Roadmap war - wie die APUs. (Zumal das eher dem gestrichenen Skybridge-Projekt zu verdanken war, und dem ganzen zurückfahren der ARM-Strategie bei AMD. Jim Keller hat wohl zu der Zeit erste Zen Ergebnisse demonstriert und AMD hat sich vom Low-End-Servermarkt verabschiedeet und die entsprechenden Synergien für APUs nicht mehr gehabt. Dem ist auch HSA etwas zum Opfer gefallen.) Davon ist bei GPU nichts zu sehen. Nicht jede Entscheidung zu einen gewissen Zeitpunkt nach einer Evaluierung ist das streichen eines Produktes. DIe Wortwahl ist mir zu lapidar, verglichen mit tatsächlich angekündigten Produkten.

Tahiti und Tonga sind gleich groß. Was gibt es da mit Hawaii zu vergleichen?

[basix]

10sec googlen: Ist zwar WCCFTech, aber immerhin mit Quote von Lisa Bae persönlich:
https://wccftech.com/amd-20nm-gpus-horizon-tsmc-ramps-20nm-production/

“20nm is an important node for us. We will be shipping products in 20nm next year and as we move forward […],” said Lisa Su, senior vice president and chief operating officer of AMD. “If you look at our business, it is quite a bit more balanced between the semi-custom, embedded, […] professional graphics […] as well as the more traditional sort of client and graphics pieces of our business. [20nm] technology plays in all of those businesses.”

Habe jetzt aber nicht überprüft, ob da etwas aus dem Kontext gerissen wurde um diese Schlagzeilen-News zu generieren.

[Complicated]

Habe jetzt aber nicht überprüft, ob da etwas aus dem Kontext gerissen wurde um diese Schlagzeilen-News zu generieren.
Wie schon festgestellt Xbox und APus waren da Kandidaten.
Der Kontext unserer Diskussion war aber GPU. Ausgangsposting:

@Nightspider:
Schau dir TSMC 16 und 20nm an. Praktisch identische Größen aber der Unterschied ist gewaltig. 20nm hat so schlecht getaktet dass AMD alle 20nm Projekte außer Fiji einfach ersatzlos gestrichen hat.
War Fiji nicht 28nm? AMD hat die 20nm sehr früh links liegen gelassen, ebenso wie die 10nm. IIRC war kein 20nm Produkt geplant bei AMD.
Hier sind die 20nm Skybridge-APUs als einziges gestrichen worden. Nur wohl eher weil ARM gestrichen wurde.

WCCF hat da ja auch Fiji in 20nm gemeint - also auch lediglich ein falsches Gerücht. Aber das war für viele damals so gesichert, dass ich glaube das hat sich bei Foristen so eingebrannt. Es waren ja einige enttäuscht, dass es nur 28nm Fertigung war.
AMD 20nm GPUs On the Horizon - TSMC Ramping 20nm Volume

We've reported yesterday that AMD's next generation Fiji XT GPU may very well be ramping. This GPU which is supposedly going to power AMD Radeon R9 390X GPUs, has appeared in Zuaba's import database . Shipping from AMD's graphics business offices in Canada to Hyderabad India. The shipped item was the PCB assembly for the GPU, likely for testing and validation purposes.

[w0mbat]

https://twitter.com/IanCutress/status/1204109199531270144

Just saw an Intel slide showing back porting. It's happening. A chip built for 7nm can come back to 10++.

[Complicated]

10nm waren bisher der problematische Prozess (daher wohl schon das ++) und jetzt soll sogar 7nm (EUV) zurück darauf portiert werden?

[Nightspider]

@Nightspider:
Schau dir TSMC 16 und 20nm an. Praktisch identische Größen aber der Unterschied ist gewaltig. 20nm hat so schlecht getaktet dass AMD alle 20nm Projekte außer Fiji einfach ersatzlos gestrichen hat. Dass Ivy Bridge sich nicht mehr auf 5,0 GHz übertakten ließ sondern nur noch 4,8 GHz ist ein absolutes Luxusproblem im Vergleich zu dem Desaster dass 22nm ohne FinFETs wohl geworden wäre.

Die Frage ist ja auch: woran lags?

Am Ende war die FinFET Neuerung dafür verantwortlich das die neue 22nm+FF Fertigung damals so enttäuschend war.

Von Intel hieß es ja vorher das die Trigate Transistoren um 18-37% schneller schalten sollten, je nach Spannung und Leckströme massiv geringer wären usw usw.
Auch bei vielen Newsseiten las man sowas wie:
Ein planarer Transistor würde in der 22-nm-Fertigung die typischen Schaltzeit-Vorteile eines bislang üblichen Wechsels in der Herstellungsgröße mit sich bringen. Die Kurve der nötigen Spannung um eine bestimmte Schaltzeit zu erreichen würde schlicht ein wenig nach unten versetzt. Bei Intels in 22 nm gefertigtem Tri-Gate-Transistor liegt die Kurve jedoch nicht nur nochmals tiefer, sondern flacht bei abnehmender Spannung auch noch deutlich ab. Je geringer die Betriebsspannung, desto größer der Vorteil bei der Schaltzeit. Die Kurve verdeutlicht dies: Der Schaltzeit-Vorteil des in 22 nm gefertigten Tri-Gate-Transistors gegenüber einem in 32 nm gefertigten planaren Transistor beträgt bei 1 Volt Spannung 18 Prozent. Senkt man die Spannung auf 0,7 Volt, ist der Tri-Gate-Transistor auf einmal 37 Prozent schneller. Low-Voltage-Prozessoren werden durch den neuen Transistor im Vergleich zur Vorgängergeneration also stärker profitieren können.

Ein weiteres Beispiel: Um mit dem neuen Transistor die gleiche Schaltzeit zu erreichen wie mit einem aktuellen Transistor, kann die Spannung von 1,0 auf nur noch 0,8 Volt gesenkt werden. Beim Strombedarf bedeutet dies große Einsparungen. Intel selbst spricht bei gleicher Performance von einem mehr als 50 Prozent geringeren Energiebedarf. Aus diesen Gründen sollen vor allem auch die Atom-Prozessoren von der Fertigung massiv profitieren, mit denen Intel dann bei Tablets und Smartphones viel stärker Fuß fassen und „konkurrenzfähig“ zu Produkten von ARM sein will.

https://www.computerbase.de/2011-05/intel-kuendigt-revolutionaeren-3d-transistor-an/

Was Ivy Bridge davon dann rüberbrachte war doch sehr ernüchternd. Haswell hat auch eher durch die Architektur überzeugt aber die 22nm FF Fertigung hat niemals herausgestochen, obwohl man meinte man sei 2-3 Jahre der Konkurrenz vorraus.

Vielleicht hat das im mobilen langfristig mehr gebracht aber zu sehen waren eigentlich nur iterative Fortschritte, nix revolutionäres, auch nicht im mobilen Markt mit der FinFET Technik.

[Piefkee]

https://twitter.com/IanCutress/status/1204109199531270144

Interressant aber jetzt mal eine Frage an die Experten...Ohne Architekturänderung funktioniert doch ein Back-Port nicht? Der Hauptgrund beim Node-Shrink ist ja, dass mein ein größeres Transitor Budget hat. Wenn man also etwas für 7nm plant geht das nicht einfach den Chip mal 1,8x zu vergrößern und alles darzustellen?

https://www.3dcenter.org/news/geruechtekueche-intels-rocket-lake-desktop-prozessoren-mit-8-willow-cove-cpu-kernen-aus-der-tig


Aber Intel könnte es ja schon bei Rocket-Lake so machen? Andere uArch (Sonny?) bei 14nm ergibt nur noch 8-Core. Comet-Lake ist 10C. Wahrscheinlich hat deshalb Rocket-Lake nur 8 Kerne weil es auf einen anderen Core-Architektur gebaut wird.

[HOT]

Rocket Lake muss ja zwangsläufig ne andere Architektur als Willow Cove haben, weil ja die Prozessparameter völlig andere sind. Würde man das einfach nur hochskalieren hättest du vor allem hohe interne Latenzen, was das Teil ineffektiver machen würde als Skylake. Da muss schon Hirnschmalz reinfließen, sonst wird das nix.

[Piefkee]

Rocket Lake muss ja zwangsläufig ne andere Architektur als Willow Cove haben, weil ja die Prozessparameter völlig andere sind. Würde man das einfach nur hochskalieren hättest du vor allem hohe interne Latenzen, was das Teil ineffektiver machen würde als Skylake. Da muss schon Hirnschmalz reinfließen, sonst wird das nix.

Verstehe den ersten Satz nicht. Rocket Lake muss zwangsläufig was anders ala Willow Cove haben? Warum? Entweder es ist Skylake oder es ist was neues Sonny / Willow Backported auf 14nm+++++. Aber genau das verstehe ich nicht. Willow Cove wird sicherlich designed für 10nm oder 7nm sein, beziehungsweise die Transistor Budget der kleinern Nodes. Jetzt Willow Cove einfach auf 14nm zu packen wird nicht ohne irgendwelche Archetektur anpassungen funktionieren. Vielleicht gibts es ja jemand der das etwas erläutern kann :)

[Setsul]

@Nightspider:
Schau dir die Diagramme an und lies den Text. Es geht um Vorteile bei weniger als 1V. Wenn man 5 GHz will liegen aber sicher nicht 0,6V an, wo FinFETs 37% schneller sind sondern eher 1,4V. Wenn man extrapoliert dürfte dort der Vorteil praktisch 0 sein und eine komplexere Architektur die auf dem selben Prozess wohl auch niedriger takten würde als Sandy Bridge erledigt den Rest.
Höhere Effizienz ist viel wichtiger, vor allem für Server und Mobile, damit man die doppelte Anzahl an Transistoren überhaupt nutzen kann. Siehe die eine Folie ">50% power reduction at constant performance".

@HOT:
Latenzen sinken ja nicht mehr wirklich, also daran wirds nicht scheitern. Problematisch dürfte eher die Komplexität werden. Doppelt soviele Transistoren für 20% mehr Leistung sind ok wenn der Verbrauch jedes Transistors halbiert wird. Aber ohne neuen Prozess ist das ein Desaster.
Sunny/Willow Cove werden das wahrscheinlich nicht komplett ausnutzen und bei >20% mehr IPC kann man den Takt runternehmen und die Leistungsaufnahme wieder in den Griff bekommen aber dann bleibt nichts mehr übrig und man bekommt die gleiche Leistung mit einem größeren Kern.

Backport wäre möglich, aber wohl nicht sinnvoll. Es könnte sein dass Willow Cove ein bisschen zurückgestutzt wird. Also die größeren Caches bleiben aber statt >350 entry ROB eben weniger damit man ungefähr den Takt halten kann bei etwas mehr IPC und Leistungsaufnahme, dafür eben nur noch 8 statt 10 Kerne.

[Gipsel]

Interressant aber jetzt mal eine Frage an die Experten...Ohne Architekturänderung funktioniert doch ein Back-Port nicht? Der Hauptgrund beim Node-Shrink ist ja, dass mein ein größeres Transitor Budget hat. Wenn man also etwas für 7nm plant geht das nicht einfach den Chip mal 1,8x zu vergrößern und alles darzustellen?Einfach nur physisch vergrößern geht natürlich nicht, da die Design Rules der Prozesse deutlich unterschiedlich sind. Es ist also ein im Detail doch anders aussehendes sogenanntes physisches Design (also wie plaziert man welche Transistoren genau und wie verbindet man sie) erforderlich, wenn man zwischen verschiedenen Prozessen wechselt. Das ist aber erstmal keine Architekturänderung.
Die Architektur selber wird ja durch die Funktion der Schaltkreise definiert, also z.B. der RTL-Beschreibung in VHDL oder Verilog (das sind Hardware-Beschreibungssprachen, die definieren, was die Hardware tut [aber nicht, wie die Transistoren dafür aussehen und verschaltet sind]). Wenn man sich auf einen Prozeß festgelegt hat, wird diese Beschreibung in das physische Design "übersetzt". Hier finden die Prozeßparameter und Design Rules dann Beachtung (sonst geht es ja nicht) und hier kommen auch prozeßspezifische Optimierungen zum Tragen. Ist das physische Design fertig, schickt man es zur Fab (Tapeout), damit die passenden Masken produziert werden können und die Fertigung anfangen kann. Also prinzipiell kann man eine bestimmte Architektur sehr wohl in verschiedenen Prozessen fertigen (wurde früher sogar recht häufig gemacht, da war das aber auch noch einfacher). Allerdings kann es sein, daß sich eine Architektur (ohne jegliche Anpassungen an den Prozeß) nicht so gut für einen anderen Prozeß eignet, da entweder Stromverbrauch stark hochgeht oder aber der Takt nicht gehalten werden kann.

[Complicated]

Wenn ich das mal interpretiere, sollte dieser Backport 2-3 Jahre Zeit beanspruchen (von dem Moment der Entscheidung aus gerechnet), mit dem Ziel die hohe IPC der neuen Kerne auf die hohen Takten (soweit nicht Architektur-bedingt limitiert) der 14nm++++ zu bringen.
Wenn Intel sich hier ein schnelleres time-to-market verspricht (und einen anderen Grund gibt es ja kaum für den Backport), dann muss die 7nm EUV-Fertigung in mindestens den selben Schwierigkeiten stecken, wie 10nm. Sie scheinen auch überzeugt zu sein, dass Sie die 10nm++ früher zum laufen bringen als EUV..

Der Grund könnte durchaus sein, dass AMD so schnell auf die 5nm EUV geht, dass Intels 7nm EUV schon als nicht ausreichend angesehen wird, da zu spät für die Performance von Ryzen3/4. Man nimmt die EUV Kapazitäten direkt für 5nm, portiert den Low-End auf 22nm sowie das neue Design in 14nm++++ zurück.
Das ganze würde diese Roadmap bis 2021 erklären, wenn diese Entscheidung Anfang/Mitte 2019 getroffen wurde. Vermutlich als der neue CEO im Januar 2019 übernommen hat. Das Marketing spielt auf Zeit und intern wurde alles optimiert auf maximalen Output der benötigten SKUs.

[HOT]

Intel hat EUV auch ganz einfach verpennt.
Und klar, die Entscheidung für Rocket Lake dürfte in 2018 gefallen sein, als man merkte, wie schlecht es um 10nm wirklich steht. Sowas kommuniziert man natürlich nicht nach außen, aber es ist ja offensichtlich.

AMD ist wirklich sehr früh mit EUV, das stimmt. Der erste war HiSilicon mit dem Kirin 990 5G (nicht Kirin 990), welcher das erste große Mainstreamprodukt mit EUV ist. Gleich danach kommt ja schon AMD wie es aussieht. Das sich das alles mal derart umdrehen würde, wer hätte da vor 3 Jahren noch mit gerechnet...

[AffenJack]

AMD ist wirklich sehr früh mit EUV, das stimmt. Der erste war HiSilicon mit dem Kirin 990 5G (nicht Kirin 990), welcher das erste große Mainstreamprodukt mit EUV ist. Gleich danach kommt ja schon AMD wie es aussieht. Das sich das alles mal derart umdrehen würde, wer hätte da vor 3 Jahren noch mit gerechnet...

Wo ist AMD früh mit EUV? Man ist zusammen mit dem ganzen Rest, einzig Intel ist einfach spät dran. Apple und HiSilicon sind bei 5nm EUV nächstes Jahr, Samsung, AMD, Nvidia, QC zum Teil dürften alle bei 7nm EUV sein.

[HOT]

Noch mal für dich: AMD und HiSilicon (aber auch Samsung) setzen auf EUV-Prozesse. AMD und HiSilicon setzan auf N7+ und Samsung setzt bei seinem neuen SoC auf 7 LPP, das ist alles EUV.

Andere Hersteller wie Apple, Qualcomm, Mediatek, setzen auf N7 und/oder N7P, also kein EUV. Diese Hersteller werden erst bei N5 und/oder N6 mit EUV anfangen.

[Complicated]

Intel hat EUV auch ganz einfach verpennt.

Verpennt denke ich nicht. Da hat ja alles auf ASML gewartet und die Belichtungsmaschinen und der Startschuß war fast wie bei einem 100m Lauf für alle zeitgleich. Nur hatte Intel die 10nm-Probleme und sicherlich alle Ressourcen dort hin abgestellt, solange ASML nicht ausreichend Kapazität liefern kann, sicherlich in der Hoffnung, die Verzögerung biete Zeit die 10nm zu fixen und mit einem starken Produkt bis zum Start von EUV dazustehen.

Hätte ja geklappt, wenn ASML nicht schneller mit der Kapazität gewachsen wäre als Intel 10nm fixen konnte. Jetzt scheint 10nm++ vernünftig zu laufen, dafür aber ist man bei 7nm EUV im Rückstand. Auch bei Intel gibt es nicht unbegrenzt Ressourcen auf dem Level der Highendfertigung.

AMD hatte da vielleicht nicht unbedingt den richtigen Riecher, sondern war von vornherein gezwungen seine spärlicheren Ressourcen gezielter zu fokussieren und hat sich gegen 10nm entschieden um alles direkt in 7nm zu investieren, da dort eben die Startschußlinie für EUV gezogen war in Form der ASML-Belichtungsmaschienen.

Hier kann einfach aus Sicht der verschiedenen Unternehmen zu diesem Zeitpunkt die jeweils gegenteilige Entscheidung die richtige sein.

[Zossel]

Die Frage ist ja auch: woran lags?

Am Ende war die FinFET Neuerung dafür verantwortlich das die neue 22nm+FF Fertigung damals so enttäuschend war.

Von Intel hieß es ja vorher das die Trigate Transistoren um 18-37% schneller schalten sollten, je nach Spannung und Leckströme massiv geringer wären usw usw.
Auch bei vielen Newsseiten las man sowas wie:

Die Frage ist doch: Wie hätte ein planarer Prozess in 22nm performt?

Jetzt fange ich an zu spekulieren, hat das elektrische Feld bei so kleinen FETs hinreichend "Wirkfläche" auf den Channel (Source-Drain Strecke) um die gewünschten Parameter zu erzielen? Oder braucht es bei so kleinen FETs quasi zwingend eine andere Geometrie um hinreichend Wirkung auf den Channel zu erzielen?

[dildo4u]

Die neue Intel Roadmap bis 1.4nm.

https://www.computerbase.de/2019-12/intel-cpu-10-7-5-3-2-1.4-nm/

[y33H@]

Von Mai 2019 und ergo bereits veraltet.

[dildo4u]

Naja sie haben ja jetzt Backporting mit drin und noch haben sie nix verfehlt was dort drauf steht.
Im Notfall lassen sie sich die Tür für 10nm in 2021 offen,was natürlich gegen 5nm EUV antreten müsste.

[pipin]

Von Mai 2019 und ergo bereits veraltet.

Mai? Jemand meinte doch September.

[HOT]

Naja sie haben ja jetzt Backporting mit drin und noch haben sie nix verfehlt was dort drauf steht.
Im Notfall lassen sie sich die Tür für 10nm in 2021 offen,was natürlich gegen 5nm EUV antreten müsste.
Amber Lake wird doch eh 10nm.

[dildo4u]

Mai? Jemand meinte doch September.
Die Roadmap wurde im September noch mal ohne Änderungen von Intel gezeigt.

Intel has reached out to WikiChip for a clarification. ASML slide was supposedly taken from Mark Phillips Plenary Session at the International Conference on Extreme Ultraviolet Lithography (EUV) 2019.

https://fuse.wikichip.org/news/3127/intel-2020s-process-technology-roadmap-10nm-3nm-2nm-and-1-4nm-for-2029/

[fondness]

Wo ist AMD früh mit EUV? Man ist zusammen mit dem ganzen Rest, einzig Intel ist einfach spät dran. Apple und HiSilicon sind bei 5nm EUV nächstes Jahr, Samsung, AMD, Nvidia, QC zum Teil dürften alle bei 7nm EUV sein.

Das ist nicht vergleichbar, AMD braucht den HP-Prozess, der immer später kommt.

[Complicated]

Nicht bei 5nm. AMD startet mit Apples SoCs zeitgleich 5nm EUV. Wurde doch hier jetzt mehrfach geschrieben.
N5P startet 2H/2020 die "risc production" und Massenproduktion irgendwann in 2021 mit folgenden Verbesserungen: + 7% Performance oder -15% Power.

Ich denke, dass man da bei AMD verzichtet hat um 1 Jahr früher am Markt zu sein, was nicht bedeutet, dass keine Produkte damit kommen - könnte mit Threadripper ein Refresh geben und für GPUs/APUs interessant sein. Und je nach Stand bei 3nm als Backup dienen.

Ansonsten ist für Zen5 ja schon für 3nm in 2022 ein Kandidat. Da wäre Zen4 wohl zu spät dran wenn irgendwann 2021 erst die Massenproduktion beginnt.

[HOT]

AMD braucht auch von N5 die HPC-Variante. V20 bewies allerdings, dass das zeitlich keine Rolle gespielt hat ob HPC oder mobile. Könnte höchstens ne Kapazitätsfrage werden.

[Complicated]

TSMC: 5 nm von Anfang an auf HPC optimiert — Chance für AMDs Zen 3? (https://www.planet3dnow.de/cms/52132-tsmc-5-nm-von-anfang-an-auf-hpc-optimiert-chance-fuer-amds-zen-3/)
Von David Schor (WikiChip) kommt ein interessantes Update zu TSMCs 5‑nm-Fertigung (https://fuse.wikichip.org/news/2879/tsmc-5-nanometer-update/). Diese soll noch schneller hochgefahren werden als die aktuelle 7‑nm-Fertigung und von Anfang an auf HPC optimiert sein, also auch auf die Fertigung von High Performance Computerchips und nicht nur für mobile SoCs wie Apples Axx Bionic. Da die Massenfertigung bereits im ersten Quartal 2020 starten soll, kann deshalb spekuliert werden, ob AMD weiter wie ursprünglich geplant für alle Prozessoren der “Zen 3”- Architektur auf 7‑nm+ setzen wird oder eventuell sogar direkt zu 5‑nm wechselt.


Aus der Tabelle:

+ 15 % Performance zu N7 oder bis zu — 30 % Energiebedarf
HPC als Option bis zu + 25 % Performance
1,8‑fache Dichte von N7 (Logik)
1,3‑fache Dichte von N7 (SRAM)
SRAM-Bitzelle 0,021 µm²

[AffenJack]

Nicht bei 5nm. AMD startet mit Apples SoCs zeitgleich 5nm EUV. Wurde doch hier jetzt mehrfach geschrieben.
N5P startet 2H/2020 die "risc production" und Massenproduktion irgendwann in 2021 mit folgenden Verbesserungen: + 7% Performance oder -15% Power.


Apple und Hisilicon fangen beide in Q2 2020 mit 5nm an. AMD wird 5nm nicht vor 2021 sehen. 2020 wird es nur 7nm EUV Produkte geben von AMD. AMD wird mindestens 1 Jahr hinten dran sein.

[pipin]

Apple und Hisilicon fangen beide in Q2 2020 mit 5nm an. AMD wird 5nm nicht vor 2021 sehen. 2020 wird es nur 7nm EUV Produkte geben von AMD. AMD wird mindestens 1 Jahr hinten dran sein.

CPU ja, aber bei GPU ist die Chance wesentlich größer, dass AMD da vielleicht schon 2020 auf 5nm geht.

[amdfanuwe]

AMD wird jetzt schon mit TSMC an 5nm rumdocktern. Für TSMC geht es um den Einstieg in einen riesigen X86 Markt und AMD muss den Vorsprung halten. AMD könnte ein größerer Kunde als Apple werden und für AMD gehts um die Zukunft. Sind also beide daran interessiert so früh wie möglich Erfolge vorzuweisen.
ZEN 4 im Desktop auf AM5 würde ich allerdings auch nicht vor Herbst 2021 erwarten.
Also wahrscheinlich zuerst eine dicke Datacenter GPU. Vielleicht gibt es dann eine Radeon V.

[Zossel]

AMD wird jetzt schon mit TSMC an 5nm rumdocktern. Für TSMC geht es um den Einstieg in einen riesigen X86 Markt und AMD muss den Vorsprung halten. AMD könnte ein größerer Kunde als Apple werden und für AMD gehts um die Zukunft. Sind also beide daran interessiert so früh wie möglich Erfolge vorzuweisen.

Insgesamt wird sicherlich mehr Silizium für Handys belichtet als für X64, und Apple dümpelt eigentlich seit Jahren bei 10-20% Marktanteil rum, Qualcomm dürfte ein grösserer Kunde als Apple sein.

Trotzdem wäre ein erstarktes AMD für TSMC sicherlich ein attraktiver Kunde der Mühe lohnen könnte. Allerdings bleibt TSMC dessen Fabs sich nur auf dieser komischen kleinen Insel befinden ein Risiko, da sind Intel und Samsung wesentlich besser aufgestellt.

[HOT]

Apple verbaut in allen seinen Smartphones den 5nm SoC, Qualcomm wird viel weniger verkaufen können, da der Löwenanteil noch 11/12nm sein dürfte. Dennoch sind diese Margen weit mehr, als das, was andere Chiphersteller aquirieren können.

Aber die ganze Geschichte bringt einen ja doch auf die Idee, dass der "NV-Killer" N23 schon in N5 kommen könnte, als Pipecleaner sozusagen. Dann wäre auch klar, wie das überhaupt gehen soll.
Also:
N14,12,10 -> N7(P)
N21 -> N7+
N23 -> N5 (?)

lt. CB ist die Packdichte des Kirin990 5G (mit >10Mia Transistoren) mit N7+ übrigens weit dichter gepackt als die SoCs der Konkurrenz in N7(P)/7LPP. Das wäre ein Joker, den man ebenfalls ausspielen kann bei den größeren GPUs.

[AffenJack]

CPU ja, aber bei GPU ist die Chance wesentlich größer, dass AMD da vielleicht schon 2020 auf 5nm geht.

Nope, AMD hat doch klar in seinen Roadmaps kommuniziert, dass RDNA2 in 7nm EUV kommt. Ich versteh nicht, wieso Leute diese Infos hier dauernd in Zweifel ziehen. Kommt runter von euren Träumereien und bleibt bei dem, was AMD ankündigt.

[Complicated]

Vermutlich weil Zen+ auch nirgendao auf einer Roadmap mit 12nm stand.

Apple und Hisilicon fangen beide in Q2 2020 mit 5nm an. AMD wird 5nm nicht vor 2021 sehen. 2020 wird es nur 7nm EUV Produkte geben von AMD. AMD wird mindestens 1 Jahr hinten dran sein.
Ich denke da bist du nicht auf dem aktuellen Stand.

https://hothardware.com/news/amd-zen-4-cpus-on-track-for-2021-tsmc-5nm

And now a new report today coming from China Times (hat tip to WCCFTech), says that TSMC is already progressing nicely with its next-generation 5nm process node. The company has three companies lined up with first production run: Apple, HiSilicon, and AMD. According to the report, TSMC is already seeing promising yields from 5nm (currently sitting at over 50 percent), and it is already outpacing the yields that the company witnessed with 7nm at this stage in its development.


Datacenter GPU war natürlich in der Vergangenheit immer der erste Kandidat für einen Prozess der sich noch im rampup befindet und die Yield noch steigert. Klar aus wirtschaftlichen Gründen. Doch das hat sich geändert mit den Zen-Chiplet. Nun liegt die Wirtschaftlichkeit wo sie bei SoCs ebenfalls liegt. Mit dem Unterschied, dass AMD mit den Zen-Chiplets Server-SKUs fabrizieren können die mehr einbringen pro Wafer als die Datacenter GPUs oder Telefon-SoCs.

Dass Zen4 2021 in 5nm kommt, bedeutet nicht, dass AMD da nicht schon Zen3 in 2020 unterbringen kann. Der CEO von TSMC hat vermeldet, dass der 5 nm Start der Massenproduktion um 1 Quartal nach vorne verschoben wurde in das Q1/2020. Ich such noch das Zitat das ich gelesen hatte und liefere es nach sobald ich es gefunden habe.
Q1 ist Start für 5nm (März)
https://www.digitimes.com/news/a20190923VL200.html
TSMC is expected to move its more advanced 5nm process technology to volume production as early as March, according to industry sources.

[LasterCluster]

Vermutlich weil Zen+ auch nirgendao auf einer Roadmap mit 12nm stand.


12nm ist auch kein neuer Prozess. So wie ich das verstanden haben verhält sich 12nm zu 14nm wie N7 zu N7P (und nicht mal N7+). Ich finde AMDs Ankündigungen bzgl 7nm+ für 2020 auch eindeutig, sowohl für GPU als auch für CPUs. Das hindert aber AMD nicht 2021 recht zügig was in 5nm zu bringen, zB ne HPC GPU wie V20 oder die Zen3 APU.

[Complicated]

Selbiges kann aber für 5nm allerdings ebenfalls deklariert werden. Hier steigert man lediglich die Anzahl der EUV-Layer von 3 auf 14 (angeblich). Da wird auf den anderen Layern vielleicht überhaupt nichts geändert. Wenn man richtig drüber nachdenkt, sind die Unternehmen mit den Designs der EUV-Layer seit Sie Zugriff haben auf 7nm beschäftigt. Daher kann TSMC auch diesen schnellen Rhythmus 7nm->5nm->3nm anbieten. Die Designrules stehen wohl seit 7nm im groben fest und man kann mit Hochdruck einen Layer nach dem anderen fertig designen und ist bereit, sobald der Ausstoß der EUV-Maschinen für mehr Layer genügend Stückzahlen produziert. Die Dynamik ist durch EUV und der schrittweisen Erhöhung des EUV-Anteils schon etwas anders als zuvor beim Design der Chips.

Diese Grafik stellt das etwas dar.
https://images.anandtech.com/doci/14593/asml-euv-2.png

[amdfanuwe]

Die Designs müssen ja auch erst mal fertig sein. Da steht ZEN3 für Q3/20 und ZEN4 für Q4/21 in der geleakten Roadmap. Ich denke nicht, dass AMD 7nm+ für ZEN3 aussetzt und direkt auf 5nm geht.

[Complicated]

Das denke ich auch nicht. Doch ich könnte mir vorstellen, dass AMD Zen3 sowohl in 7nm+ als auch 5nm fertigen wird. Die 5nm könnten später der Refresh sein, der immer wieder durch die Gerüchteküche waberte. Vielleicht nur spezifisch für mobil oder für HPC oder vielleicht wird es doch eine GPU. Zen4 ist erst 1 Jahr nach Start der 5nm Fertigung auf dem Plan und die Gelegenheit könnte sich ergeben habe durch das vorverlegen der 5nm um ein Quartal und könnten einfach auch eine Reaktion auf den Nachfragedruck sein.

AMD könnte bei der Anfrage nach mehr 7nm+ Wafern von TSMC zur Antwort bekommen haben, dass nur in 5nm ausreichende Mengen zu vergeben sind.

Edit:
Ich hatte das schon einmal angemerkt. Nichts hindert AMD daran auch SKUs mit gemischten 7nm+ und 5nm Chiplets in 2020 raus zu bringen.
Das BigLittle Konzept ist ja jetzt nicht mehr abhängig vom Betriebssystem mit der Nutzung des IO-Dies. So wie AMD bei Ryzen 2 die Verwaltung der "best cores" an Windows angepasst hat, könnte das der nächste Schritt werden und Kapazitätsprobleme schnell lösen. Rein vom technischen Standpunkt würde ich so etwas gerne sehen in einem Chiplet-Design und was es bringt.

[Zossel]

Anandtech hat was zu 5nm@TSMC: https://www.anandtech.com/show/15219/early-tsmc-5nm-test-chip-yields-80-hvm-coming-in-h1-2020

[Zossel]

iphone-12-mit-a14-chip-apple-soll-zwei-drittel-von-tsmcs-5-nm-kapazitaet-nutzen (https://www.golem.de/news/iphone-12-mit-a14-chip-apple-soll-zwei-drittel-von-tsmcs-5-nm-kapazitaet-nutzen-1912-145777.html)

[AffenJack]

iphone-12-mit-a14-chip-apple-soll-zwei-drittel-von-tsmcs-5-nm-kapazitaet-nutzen (https://www.golem.de/news/iphone-12-mit-a14-chip-apple-soll-zwei-drittel-von-tsmcs-5-nm-kapazitaet-nutzen-1912-145777.html)

Joa, ist zum Start der Prozesse ja eigentlich immer so. Apples Bedarf ist einfach immens. Die restlichen 5nm Kapazitäten kriegt dann noch Huawei und das wars dann auch so ziemlich.

[Nightspider]

Apple lässt ja schon Monate im Voraus zig Millionen (bestimmt 20-40mio) Chips produzieren, damit die dann gegen August/September das neue iPhone launchen können.

6-9 Monate nach dem Launch des iPhones bietet TSMC dann schon wieder viel mehr 5nm Wafer an.

Und bei AMD gehts 2020 erstmal auf 7nm EUV. 5nm kommt bei AMD erst 2021 wenn der Prozess richtig ausgereift ist.

[basix]

Und bei AMD gehts 2020 erstmal auf 7nm EUV. 5nm kommt bei AMD erst 2021 wenn der Prozess richtig ausgereift ist.

Kommt drauf an, wie man es betrachtet. Ich bin schwer überzeugt, dass alles im Frontier Supercomputer in 5nm gefertigt wird. Der soll gerüchteweise Anfang 2021 fertig sein. Das wird vermutlich Zen 4 als auch Vega Next beinhalten.

[Nightspider]

Zen 3 soll doch erst im 3. Quartal 2020 kommen. Nochmal 15 Monate drauf wahrscheinlich frühestens 4. Quartal 2021 für Zen 4.
Glaub Zen 4 stand doch auch erst Ende 2020 oder Anfang 2022 auf der Roadmap, da die Kadenz etwas verringert wird auf 12-18 Monate. Also eventuell erst Anfang 2022 für Zen 4.

https://www.pcgameshardware.de/AMD-Zen-Architektur-261795/News/3-soll-im-zweiten-Halbjahr-2020-kommen-Zen-4-und-5-in-Arbeit-1335472/

Also 2022 für Zen 4.

[AffenJack]

Kommt drauf an, wie man es betrachtet. Ich bin schwer überzeugt, dass alles im Frontier Supercomputer in 5nm gefertigt wird. Der soll gerüchteweise Anfang 2021 fertig sein. Das wird vermutlich Zen 4 als auch Vega Next beinhalten.

Wo sollen die Gerüchte jetzt wieder herkommen? Frontier soll H2 2021 installiert werden und 2022 fertig sein für den operativen Betrieb (inkl. Testphase etc.).

[basix]

Wo sollen die Gerüchte jetzt wieder herkommen? Frontier soll H2 2021 installiert werden und 2022 fertig sein für den operativen Betrieb (inkl. Testphase etc.).

Soweit ich das irgendwo gelesen habe, war das der ursprüngliche Plan. Nun hat man das aber anscheinend vorverlegt und der mir letzte Wissensstand ist H1/2021. Evtl. spielt hier auch die frühe Verfügbarkeit von 5nm rein.

[AffenJack]

Soweit ich das irgendwo gelesen habe, war das der ursprüngliche Plan. Nun hat man das aber anscheinend vorverlegt und der mir letzte Wissensstand ist H1/2021. Evtl. spielt hier auch die frühe Verfügbarkeit von 5nm rein.

Quelle?
Kann mich an keine der HPC Seiten (HPC-Wire, Nextplattform etc.) erinnern die etwas in die Richtung geschrieben hätten, sondern in der Regel eher, dass Aurora immernoch als erstes kommen soll und da hab ich eher arge Zweifel ob Intel Aurora in H2 2021 hinkriegt.
Gerüchten von sonstwoher würde ich in dem Bereich erst recht nicht trauen.

[Complicated]

Ich habe da auch Zweifel ob das in 2021 statt findet bei Aurora. Anandtech hat mal eine grobe ToDo Liste erstellt, was Intel bis dahin noch abzuarbeiten hat:
https://www.anandtech.com/show/15188/analyzing-intels-discrete-xe-hpc-graphics-disclosure-ponte-vecchio/5


Manufacturing at 10++ in sufficient yield with respect to cores/frequencies
Manufacturing at 7nm for chiplets, both in yield and frequencies
Transition through DDR3 to DDR4 (and DDR5?) in that time frame
Transition through PCIe 3.0 to PCIe 4.0 and PCIe 5.0 in that time frame
Release and detail its 2nd generation Optane DC Persistent Memory
Provide an SDK to deal with all of the above
Teach researchers to use it


Ist nicht gerade das Tempo, das Sie bisher selbst in besten Zeiten hatten. Bei all den zusätzlichen Baustellen soll das plötzlich so schnell gehen?
Zumal das ein Chiplet-GPU-Design sein soll. Zwar nur für Compute, aber dennoch sind das sehr viele "First-Timer" in sehr kurzer Zeit.

[robbitop]

Intel wird aufgeweckt durch Zen schon bemüht sein an Fahrt aufzunehmen. Man sollte Intel niemals unterschätzen. Die haben eine große Menge an Ressourcen und Talent und seit 2017 auch wieder mehr Druck durch Wettbewerb. Da wird mittelfristig was kommen.

[Zossel]

Und wo bleibt Nvidia?

[Complicated]

Intel wird aufgeweckt durch Zen schon bemüht sein an Fahrt aufzunehmen. Man sollte Intel niemals unterschätzen. Die haben eine große Menge an Ressourcen und Talent und seit 2017 auch wieder mehr Druck durch Wettbewerb. Da wird mittelfristig was kommen.
Und doch sind sie schon 1 Jahr verspätet mit Aurora.
Das Argument mit Ressourcen ist doch auf jeder Ebene fehlgeschlagen. Intel benutzt derzeit den Großteil dieser Ressourcen um auf alte Prozesse zurück zu portieren und die derzeitigen Ansagen zu 10nm++ sprechen auch nicht dafür, dass da etwas beschleunigt wurde.

Nvidia hat das Problem, dass NVlink nur von IBM genutzt wird. Auf x86-Servern fehlt ihnen einfach ein Interconnect. Daher kommen Sie bei Exascale derzeit nicht zum Zug auf AMD oder Intel-Systemen. Zumal auch beide Nvidia aus dem Markt drängen wollen und dafür einfach Nvidias festhalten an den eigenen proprietären Techniken ausnutzen. Jetzt da Intel eigene GPU-Beschleuniger verbaut, wird es schwerer für Nvidia in Projekten unterzukommen, auch wenn sie mittlerweile auch im CXL-Konsortium vertreten sind.

[robbitop]

Aufwachen kostet bei einem so trägen Kollos wie Intel eben Zeit. Dazu kommt der vermurkste 10nm Prozess. Ich vermute, dass es erst mit 7nm richtig ausgeheilt ist. Auch kosten Produktentwicklungen eben Zeit.

Aber man hat das Führungsteam ausgetauscht und ich kann mir gut vorstellen, dass da jetzt ein anderer Wind weht. Es dauert aber eben bis sowas dann kaufbar am Markt ankommt. Ich tippe darauf, dass es noch 1...3 Jahre dauert (keine Ahnung bis wann 7nm bereit sein soll) und dann die Schlagzahl deutlich nach oben geht.

Gesunder Respekt vor Marktteilnehmern ist gut und es gibt dann keine Überraschungen. AMD scheint das auch so zu sehen. Da gibt es jetzt regelmäßige gute Execution. Immer dranbleiben immer nachlegen. Feste deadlines - alles was bis dahin fertig wird landet im Produkt X. Was nicht fertig wird: nicht schlimm - landet im Produkt X+1.

Nur so kann man langfristig dran bleiben. Ich kann mir nicht vorstellen, dass Intel mittelfristig so rumdallern wird. Ich bin mir sicher, die wollen und müssen. :)

[Platos]

Naja, die 10nm Probleme sind ja deshalb entstanden, weil man sich (anscheinend) zu grosse Ziele gesetzt hat und die anscheinend so nicht umsetzbar waren, weil man ja immernoch DUV verwendet bei 10nm.

Bei 7nm verwendet man allerdings EUV und von daher würde ich spekulieren, dass 7nm nicht solche Probleme verursacht und Intel 10nm jetzt einfach noch irgendwie durchquetscht, bis 7nm Fertig ist. Und ich denke nicht, dass sie dort solche Verzögerungen haben werden, wie bei 10nm. Weil wie gesagt, da wird nicht mehr DUV verwendet.

[BoMbY]

Scheinbar soll die 7nm Kapazität bei TSMC in H1/2020 auf 110.000 steigen, und in H2/2020 auf 140.000 Wafer pro Monat. AMD hat derzeit ca. 20% und soll ab H2 30k Wafer pro Monat gebucht haben. Wobei Apple ab H2 auf 5nm umstellt was AMD dann zum größten 7nm Kunden macht.

https://twitter.com/chiakokhua/status/1212656347201753088

Mit etwa 10k Wafern dürfte man wenigstens ca. 6.5 Millionen Zen2 CPU-Dies im Monat produzieren können.

[AffenJack]

Ich hab arge Probleme Artikel ernst zu nehmen, die in einem Bereich plausibel erscheinen, im anderen (Samsung) aber puren Blödsinn zusammen schreiben. Samsung soll 150k WPM in 7nm Kapazität haben, während TSMC das nichtmal in H2 erreicht? Ganz bestimmt nicht und schon gar nicht vervierfachen sie ihre 7nm Kapazität in 2020 von 150k WPM ausgehend. Höchstens wenn da ne 0 zuviel ist könnte das Sinn machen.

AMDs steigender Anteil macht natürlich Sinn, denn alleine für die Konsolen dürfte AMD 10k WPM brauchen, wenn nicht sogar mehr und Zen verkauft sich ja auch gut.
Nur kann man nicht sagen, ob die Zahlen überhaupt richtig sind. Huawei ist laut anderen Artikeln mittlerweile vor Apple der größte Kunde von TSMC. Hier im Artikel werden sie ja eher gleich mit AMD betitelt.

[Complicated]

Man muss vorsichtig sein mit den spezifischen Aussagen. Größter Kunde ist nicht das selbe wie die meisten 7nm oder 5nm Waferabnahmen. Apple verläßt "alte" Fertigungen schneller als andere, für den neuesten Prozess.

[LasterCluster]

AMDs steigender Anteil macht natürlich Sinn, denn alleine für die Konsolen dürfte AMD 10k WPM brauchen, wenn nicht sogar mehr und Zen verkauft sich ja auch gut.


Ist bei den Konsolen denn überhaupt AMD der Kunde? Gibt doch keinen Grund dafür.

[Linmoum]

Wer soll das sonst sein? Sony und MS lassen schließlich nicht selbst fertigen, sondern beziehen die Chips nur von AMD.

[LasterCluster]

Warum muss AMD als Technologielieferant da überhaupt beteiligt sein? Sie fertigen ja nicht und weitere Verarbeitungsschritte passieren doch auch woanders. Woraus besteht denn der Kundenstatus? Die Bedarfsplanung/Bezahlung kommt von Sony/MS. Warum sollte AMD da was anderes sein als reiner Dienstleister? Ist wirklich einfach ne Frage

[Blediator16]

Ich denke mal das läuft da wie mit den Grafikkartenherstellern. Die Kaufen die Chips bei AMD ein und der Zusammenbau findet ebenfalls woanders statt.

[amdfanuwe]

Lizenzabkommen mit Intel. AMD darf keine X86 Lizenzen vergeben und X86 nur in eigenen Chips verbauen. Also trickst man, indem offiziell AMD die Chips bauen läßt und diese an MS, Sony und andere als Custom Design verkauft.
Deshalb auch das komische Konstukt mit Thatic in China.
https://wccftech.com/no-amd-did-not-sell-keys-kingdom-how-thatic-jv-works/

[AffenJack]

Warum muss AMD als Technologielieferant da überhaupt beteiligt sein? Sie fertigen ja nicht und weitere Verarbeitungsschritte passieren doch auch woanders. Woraus besteht denn der Kundenstatus? Die Bedarfsplanung/Bezahlung kommt von Sony/MS. Warum sollte AMD da was anderes sein als reiner Dienstleister? Ist wirklich einfach ne Frage

AMD ist kein Technologielieferant, sondern Chiplieferant. ARM, Power VR sind Technologielieferanten bzw im Falle Samsung ist auch AMD Technologielieferant.
Wieso sollten MS und Sony haufenweise Ingenieure einstellen, die das Design von AMD implementieren, nach dem tapeout die chips untersuchen, neue steppings machen etc. Da bräuchten sie haufenweise Leute und Equipment für Tätigkeiten, die man nur einmal alle 3 Jahre braucht.

Achja, wie erwartet:


TSMC to start 5nm chip production for iPhone in 2Q20, says report

TSMC will remain the sole foundry partner of Apple for the chips for its 2020 iPhone series, and volume production using 5nm EUV process will kick off by the end of second-quarter 2020, according to a Chinese-language Commercial Times report.

As much as two thirds of TSMC's available 5nm process capacity will be utilized to make the next-generation iPhone chips, the report said, citing sources at fab toolmakers.

TSMC has already moved 5nm process technology to risk production. HiSilicon is reportedly the other initial customer of TSMC's 5nm process.

https://www.digitimes.com/news/a20200102VL200.html?mod=3&q=tsmc

Huawei ist 2ter 5nm Customer und nicht AMD. AMD wird irgendwann nächstes Jahr kommen, aber nicht mehr dieses Jahr.

[Complicated]

Es wurde die ganze Zeit neben Apple und Huawei zusätzlich AMD als Early Adopter genannt. Dass Huawei dabei ist, wurde ebenfalls immer gesagt. Daher ist es kein "entweder oder".

[LasterCluster]

@amdfanuwe Dank dir, ist ne gute Erklärung

@AffenJack Sowas könnte AMD auch als Dienstleister machen. Aber ich will nicht weiter Haare spalten

[davidzo]

Huawei ist 2ter 5nm Customer und nicht AMD. AMD wird irgendwann nächstes Jahr kommen, aber nicht mehr dieses Jahr.

Es könnte sich so auflösen lassen, das AMD durchaus bei der Risk Produktion von 5nm genau so früh dabei ist, und die Zeit bis zur Volume Produktion in '21 dann für ein gründliches neues Stepping nutzt. Es wurde ja nur gesagt dass AMD ebenfalls ein early adopter Customer bzw. jetzt schon Customer der Risk Produktion ist, sowie eine Zusage für eine Volumenproduktion vorhanden ist. Es ist durchaus üblich dass die Risk Produktion für Testchips genutzt wird und die Kunden zahlreicher sind als bei der Volume Production. Für Risk macht man selten mehr als einen Satz Masken bzw. überbeitet diese dann in Steppings bevor man in die breite geht. Es reicht also ein Belichter pro Risk-Produkt...

[LadyWhirlwind]

@amdfanuwe Dank dir, ist ne gute Erklärung

@AffenJack Sowas könnte AMD auch als Dienstleister machen. Aber ich will nicht weiter Haare spalten

Keine Haarspalterei:
Da AMD fremde Lizenzen einsetzt und diese nicht weiter Lizenzieren kann, fällt das weg. Sony und MS müssten sonst mit jedem Lizenzgeber verhandeln. In diesem Fall muss AMD aber die Chips herstellen und komplett an MS und Sony verkaufen, so haben die Lizenzgeber nichts zu sagen.

Hätte AMD Zen3 mit 5 nm fertigen wollen, hätten sie sich mit Apple und Huawei um die Kapazitäten kämpfen müssen. 2/3 für Apple, dann braucht Huawei auch noch so einige Chips und dann noch Zen3. Da hätten die Kapazitäten nicht gereicht. Das könnte such finanziell für AMD interessant sein, weil TSMC natürlich auch die 7nm(+) Produktionslinien auslasten will, während bei 5nm das Angebot kleiner als die Nachfrage gewesen wäre.

Eine Kleinserie in 5nm ist da natürlich nicht ausgeschlossen.

[basix]

Wenn es so läuft wie bei Zen 2 und 3, wird Zen 4 Tapeout in Q2/Q3 2020 passieren. Ähnliches erwarte ich für Arcturus. Also Vorserie und noch nicht HVM.

[HOT]

[...]

Achja, wie erwartet:


https://www.digitimes.com/news/a20200102VL200.html?mod=3&q=tsmc

Huawei ist 2ter 5nm Customer und nicht AMD. AMD wird irgendwann nächstes Jahr kommen, aber nicht mehr dieses Jahr.

War klar, dass HiSilicon der zweite Customer ist. Das schießt aber einen AMD-Chip nicht aus. Wenn ist das aber ne kleinere Serie und eh ne GPU (vermute ich ja schon lange). Zen4 oder sowas braucht einfach deutlich länger, da muss ja auch der Entwicklungszyklus beachtet werden. Da wird basix schon sehr richtig liegen.

davidzo
das ist keine Risk-Production. Die startete schon Anfang letzten Jahres. Ab Q2 ist reguläre Produktion in 5nm.

Edit: Danke für die Verbesserung. Ich seh ein, dass das ein echt kack Fehler ist.

[Unicous]

RISC (https://de.wikipedia.org/wiki/Reduced_Instruction_Set_Computer) ungleich Risk (https://www.dict.cc/englisch-deutsch/risk+production.html)

[basix]

RISC (https://de.wikipedia.org/wiki/Reduced_Instruction_Set_Computer) ungleich Risk (https://www.dict.cc/englisch-deutsch/risk+production.html)

Tüpfchenscheisser :freak:

[Unicous]

Ney, da er den Fehler andauernd macht bin ich eher genervter Grammar Nazi.

[Zossel]

Ney, da er den Fehler andauernd macht bin ich eher genervter Grammar Nazi.

Warum legt man sich überhaupt Neuronen und Verknüpfungen für so was zu?
Mir sind meine dafür komplett zu schade, das Zeug kann tausend mal bessere Sachen als blödes Faktenwissen.

[Linmoum]

Now I'll talk about the ramp-up of N7, N7+ and the status of N6. As N7 enters its third year of ramp, we continue to see very strong demand across a wide spectrum of products for mobile, HPC, IoT and automotive applications. Our N7+ is entering its second year of ramp. N7+ is the industry's first high-volume production with EUV photolithography technology while paving the way for N6. Our N6 provides a clear migration path for next wave N7 products as its design rules are fully compatible with N7 while providing 15% to 20% higher density, which improve power consumption when compared to N7. N6 is on track for risk production in first quarter this year and volume production before the end of this year. N6 will have 1 more EUV layer than N7+ and will further extend our N7 family well into the future. We expect our 7-nanometer family to continue to grow in its third year and contribute more than 30% of our wafer revenue in2020.

Now allow me to talk about our N5 volume production. Our N5 technology is a full node stride from our N7, with 80% logic density gain and about a 20% speed gain compared with 7-nanometer. N5 will adopt EUV extensively and is well on track for volume production in first half this year and with good yield. We expect a very fast and smooth ramp of N5 in the second half of this year, driven by both mobileand HPC applications. We expect 5-nanometer to contribute about 10% of our wafer revenue in 2020. N5 will be the foundry industry's most advanced solution with the best PPA. We will offer continuous enhancement to further improve the performance, power anddensity of our 5-nanometer technology solution into the future as well. Thus, we are confident that 5-nanometer will be another largeand long-lasting node for TSMC.

Finally, I'll talk about our N3 status. We are working with customers on N3's design, and the technology development progress is going well. We have many technology options in development and we carefully evaluate all the different approaches. Our decision is based ontechnology, maturity, performance and cost. Our N3 will offer another full node scaling benefit in terms of performance, power and density as compared with our N5 technology. We expect our 3-nanometer technology will be the most advanced foundry technology in both PPA and transistor technology when it is introduced. We will announce more details about our N3 technology at our TSMC North America Technology Symposium on April 29.
https://www.tsmc.com/uploadfile/ir/quarterly/2019/45E7p/E/TSMC%204Q19%20transcript.pdf

[Complicated]

:)

Edit2:
Transcript mit TSMC CEO aus Q3/2019: https://www.tsmc.com/uploadfile/ir/quarterly/2019/3d36C/E/TSMC%203Q19%20transcript.pdf
The initial ramp will be driven by both mobile and HPC applications. We are confident that 5-nanometer will have a strong ramp and be a large and long-lasting node for TSMC
Ausser AMD fällt mir hier kein Kandidat ein der HPC initial mit 5nm starten könnte derzeit.

[AffenJack]

:)

Gibt genug andere und ich wette es wird nicht AMD. Huawei mit seinen Serverchips, Xillinx, Google etc.

[Complicated]

Also die 3 Kunden sind ja bekannt. Einer der 3 sollte es dann schon sein. Apple ist es nicht. Welchen Server Chip von Huawei meinst du?

[Zossel]

Gibt genug andere und ich wette es wird nicht AMD. Huawei mit seinen Serverchips, Xillinx, Google etc.

FPGAs gelten als HPC?

[AffenJack]

Also die 3 Kunden sind ja bekannt. Einer der 3 sollte es dann schon sein. Apple ist es nicht. Welchen Server Chip von Huawei meinst du?

Nachfolger des Kunpeng 920. Vll auch nicht direkter Nachfolger, aber mehr als mobile SoC. China hat ja US Chips aus deren Regierungsinfrastruktur verbannt und bis 2023 sollen 30 Mio Rechner ausgetauscht werden. Irgendwer in China muss die bauen, einzige Alternative wäre da höchstens Via. Aber Huawei als Riesenkonzern ist da einfach mal ein Top Kandidat.

Dann haben wir auch noch Chinas Exascale Initiative. China tut eigentlich alles dafür die Marke als erster zu erreichen und hat eigentlich immernoch 2020 als Ziel formuliert. Da weiß man überhaupt nicht, was da noch so kommen kann dieses Jahr. Es gibt soviele Möglichkeiten im HPC Bereich.

FPGAs gelten als HPC?

Naja, Mobile sind sie auf jeden Fall nicht. Wie genau man die sonst einordnet bei TSMC, kein Plan.

[HOT]

Dafür reichen aber 14nm und das kann Festlandchina selbst. Auch wär ich nicht so sicher, dass die Serverchips sofort gestartet werden und ich wär mir nicht so sicher, ob die nicht doch mobil benutzen, sie haben ja auch mobil-Gene. Das müsste man anhand der bisherigen Chips mal eruieren. MMn ist AMD sofort mit einem Grafikchip dabei, aber wir werden ja sehen.

[Complicated]

Danke für den Hinweis. Den ARM-Server-Chip hatte ich tatsächlich nicht auf dem Schirm. (y)
Allerdings kann man den eigentlich ausschließen, da HiSilicon die ARM Standard Kerne verwendet. In dem von dir erwähnten Kunpeng 920 sind es ARMs Ares die in 7nm gefertigt werden. Es gibt dann den ARM Zeus für 7nm+ und den für 5nm vorgesehenen ARM "Poseidon". Nur ist dieses 5nm-Design erst ab 2021 angekündigt durch ARM und daher eher kein Kandidat. Dennoch danke für den Input. Vielleicht fallen ja noch anderen mögliche Kandidaten ein. Diesen können wir jedenfalls laut dieser Quelle ausschließen für 5nm in 2020, da noch nicht verfügbar als IP:
https://fuse.wikichip.org/news/1751/arm-targets-data-centers-with-new-roadmaps-architectures-and-standards/2/
The final platform revealed by Arm was Poseidon. It is expected to succeed Zeus in 2021 and targets the 5-nanometer process node.

Zumal ARM die Geschäftsbeziehungen mit Hisilicon einstellen musste im Mai 2019 per Trump-Erlass. Wenn der geplant war, dann wurde dies unterbrochen. Es wurden ja auch TSMC 7(+) Kapazitäten frei gemacht und Huawei musste Wafer abgeben. Seit Oktober 2019 darf zwar ARM weiter mit Huawei arbeiten, doch das macht es wenig wahrscheinlich, dass hier 5nm ARM Server schon in der Massenproduktion anstehen: https://www.zdnet.de/88371917/arm-setzt-geschaeftsbeziehung-mit-huawei-fort/

Ich sehe daher AMD weiterhin als den wahrscheinlichsten Kandidaten für den "HPC-Kunden"

Übrigens wird gerade aktuell berichtet, dass Huawei seine 14nm von TSMC zu SMIC transferiert. https://www.huaweicentral.com/huawei-reportedly-shifts-14nm-chip-orders-from-tsmc-to-chinas-smic/
Zurück in die Heimat, vermutlich dank der politischen Lage.

[Complicated]

Ich habe da tatsächlich einen weiteren möglichen Chip-Kandidaten von AMD gefunden, der als Überraschung in 5nm möglich wäre. Kürzlich gab es einen Eintrag einer "Van Gogh" Custom-APU, den Komachi gefunden hatte:
https://ownsnap.com/amd-prepares-van-gogh-custom-apu-with-navi-21-23-rdna2-architecture-igpu/
Bemerkenswert hier ist vor allem die neuere GFX-Version gegenüber Navi22. GFX1032, also mit RDNA2. Navi23 ist mit GFX103? eingetragen, könnte also die selbe Version oder noch neuer sein.

Hier könnte Apple dahinter stecken und vielleicht auch die frühen 5nm-Erfahrungen eingebracht haben um den Chip so früh zu ermöglichen. Geht man von etwas wie Renoir aus, das mit den neuesten IP-Blöcken von Zen3/RDNA2 von AMD auf 5nm designed wurde, dann könnte das ein perfektes Teil für Apples Notebooks werden. Kosten wäre hier ebenfalls auch bei anfangs schlechteren Yields weniger relevant. Dann würde Apple vielleicht Ende 2020/Anfang 2021 eine Zen3/RDNA2 APU für seine Geräte haben mit Effizienzvorteilen, die selbst der Nachfolger von Renoir wegen fehlenden 5nm noch nicht liefern kann für die anderen OEMs.

Das könnte genau die Art von Deal sein, die AMDs Custom-Unit neue Kunden bescheren würde und für Intel ein weiteres neues Problem darstellen könnte, wenn Semi-Custom plötzlich solch größere Vorteile bieten würde, dass die Standard-Lineups kein Highend mehr erreichen können. Wer absolutes Highend wollte, der würde sich gezwungen sehen im Notebook auf AMD zuzugehen und sich ebenfalls einen Semi-Custom Chip designen zu lassen um im den Märkten die Apple bedient mit halten zu können.

[CrazyIvan]

Sehr spannender Artikel zur Industrialisierung von EUV, den CB da fabriziert hat.
https://www.computerbase.de/2020-01/euv-lithografie-erklaert/