Chipfertigung: 10 FF, EUV, 7 nm, 5 nm, 3 nm, GAF, ... [Archiv] - Seite 8

Skysnake

2021-02-04, 06:17:55

Ne,ganz sicher nicht. Man feiert das erste Silizium das man in Händen hält und dann wieder an macht zwar auch, aber das Tapeout ist wie schon absolut richtig gesagt wurde, wenn das Design fertig ist und an den Maskenhersteller geht. Früher gingen die halt als Tape raus. Wobei der Begriff an sich wohl nich deutlich älter ist https://en.m.wikipedia.org/wiki/Tape-out

In dem Zusammenhang den wir hier haben ist es aber alles richtig gewesen.

Kleine Randbemerkung: das Dateiformat ist GDSIIhttps://www.google.com/url?sa=t&source=web&rct=j&url=https://de.m.wikipedia.org/wiki/GDSII&ved=2ahUKEwiy7c60vM_uAhVhDWMBHXyvD8kQFjAAegQIARAB&usg=AOvVaw3Ic7SYWVLDr22vtUq-yDY2

Ziemlich alt, wird aber noch immer verwendet.

Und mal noch ne kleiner Insider. Das Tapeout wird auch gefeiert, weil das Datum für den Tapeout schon vorher fest steht. Zum Beispiel weil man an einem multi Chip rund mit macht um die Kosten zu senken. Das hat halt zur Folge das in den Wochen vorher die Arbeitszeiten ziemlich ausufern...

mksn7

2021-02-04, 10:31:12

Ich stell mir vor dass sich das auch besser zum Feiern eignet, weil der eigene Teil der Arbeit erstmal getan ist, man muss dann erstmal andere Leute machen lassen. Wie immer wenn man für eine Deadline was fertig macht... Wenn man das erste Silizium zurückbekommt, geht die Arbeit gerade erst wieder los.

amdfanuwe

2021-02-04, 13:17:42

Tapeout

Danke für die Konstruktiven Antworten.

Nach dem Tapeout kommt also die ersten Stücke Silizium ins Haus und können auf Herz und Nieren getestet werden.
Erst da erfährt man die real erreichbaren Taktraten, bekommt man einen Eindruck, wie sich der Chip auf dem Prozess verhält, einen ersten Eindruck vom zu erwartendem Yield etc.

Werden dabei noch gravierende Logikfehler festgestellt, geht es zurück in die Designphase.
Ist der Yield zu schlecht wegen übersprechender Leitungen, Kapazitätsbildung, Kurzschlüssen etc. geht es zurück zum Place and Routing.
Das dürfte dann eine Sachen von Wochen und nicht von Jahren sein, bis zum nächsten Stück Silizium.

In den wenigsten Fällen dürfte das erste Silizium für den Markt geeignet sein und ein weiterer Durchlauf nötig werden.
Bei neuen Prozessen und neuen Tools dürfte die Fehlerrate entsprechend hoch oder die erziehlte Leistung zu gering sein. Da werden entsprechend mehr Durchläufe nötig bis man den Prozess im Griff hat.

Da ist es sicherlich von Vorteil, wenn man verschiedene Designs auf einem Prozess nach und nach fertigt.
Beim ersten Design geht man sicherlich noch mit konservativen Einstellungen an die Arbeit. Wichtig ist ja überhaupt etwas funktionierendes für den Verkauf zu bekommen.
Beim nächsten Design kann man an ein paar Einstellungen drehen um das Ergebnis zu verbessern, im Notfall kann man immer noch auf die bewährten Einstellungen zurückgreifen.

AMD lernte den N7 Prozess also immer besser zu beherrschen:
-zuerst shrink von Vega 10 auf 7nm Vega 20
-ZEN2 Chiplet
-N10
-Renoir
-N12
-N14
-PS5 APU
-XBox APU
-ZEN3
-RDNA2

Ist natürlich ein Vorteil für AMD die Optimierungsschritte über mehrere Designs verteilen zu können anstatt direkt mehrere Iterationen fahren zu müssen um ein für den Prozess halbwegs optimales Ergebnis zu erzielen.

Also, vom Tapeout an kann die Geschäftsführung weitere Meilensteine planen wie Produktionsbeginn, Verkaufsstart, Preisvorstellungen und entsprechend Kapazitäten buchen etc.
Wenns gut läuft dauert es vom Tapeout bis zum Verkauf etwas mehr als 1 Jahr inklusive zumindest einer Überarbeitung des Layouts.
Eine Portierung auf einen neuen Prozess dauert länger, da mehrere Iterationen gemacht werden müssen bis man die Tools und den Prozess gut genug kennt.
Ich denke mal, Samsung und TSMC benutzen unterschiedliche Tools. Erschwert nochmals die Portierung zu einer anderen Fab.

Wörns

2021-02-04, 14:02:12

Ich stelle es mir eher so vor, dass das erste funktionsfähige Silizium der Trigger dafür ist, dass man sagt, das letzte Magnetband (das uns mit der Pferdekutsche erreicht hat ;)) war gut genug, um dessen Versandzeitpunkt als Tapeout zu bezeichnen. Im Gegensatz dazu lässt man die vorherigen Dutzend Tapes mitsamt ihren Poststempeln unter den Tisch fallen.

Wobei funktionsfähig ein dehnbarer Begriff ist bei den vielen Redundanzen, die ein moderner Chip hat. Er muss nur genügend Möglichkeiten bieten, die vielen, immer noch vorhandenen Klippen zu umschiffen.
MfG

amdfanuwe

2021-02-04, 15:23:36

Ich stelle es mir eher so vor,
Genau deshalb hatte ich die Frage gestellt, damit nicht jeder mit Begriffen nach eigener Vorstellung Argumentiert. Da redet man nur aneinander vorbei.

Wäre also schön, wenn wir hier im Forum beim Begriff "Tapeout" an die ersten Datensatz denken, der für die ersten paar Chips an den Chiphersteller gehen.
Praktisch Revision A0.
Wir können dann den Datensatz der für die Massenproduktion verwendet wird als "finales Tapeout" bezeichnen.

Früher war es ja noch gang und gäbe die Revision A1, A2 .. B1.. C1... aufzuführen.
Der Phenom II X6 kam laut Wiki sogar erst in Revision E0 auf den Markt.
Da sieht man, dass der einige Iterationen hinter sich hatte, bevor er Reif für die Serie war.
Zu Ryzen finde ich die Revisions Angaben nicht.

amdfanuwe

2021-02-04, 15:31:34

Wenn jemand gerne einen eigenen Chip hätte:
Hab hier eine Beschreibung für den Entwicklungsprozess eines Analogchips gefunden.

https://miscircuitos.com/design-process-of-chips-asics-flow-from-design-to-tapeout/

https://miscircuitos.com/wp-content/uploads/2019/09/analog-Integrated-circuit-design-flow-.png.webp

Sieht für Digital etwas anders aus und für eine Firma mit guten Kontakten dürfte die Chipherstellung auch schneller gehen.

unl34shed

2021-02-04, 16:00:41

Zu Ryzen finde ich die Revisions Angaben nicht.

Zen war B1 im Desktop (Ryzen und TR) und B2 bei der Server CPUs.
Zen+ würde ich dann B2 vermuten, ist aber geraten.

Leonidas

2021-02-06, 12:02:40

Ne,ganz sicher nicht. Man feiert das erste Silizium das man in Händen hält und dann wieder an macht zwar auch, aber das Tapeout ist wie schon absolut richtig gesagt wurde, wenn das Design fertig ist und an den Maskenhersteller geht.

Soweit ich das verstanden habe, sagt man heute zu diesem Zeitpunkt "Tape-In" - der Zeitpunkt, wo das Ding an den Chipfertiger geht. Tape-Out ist dann, wenn es als fertiger Chip zurückkommt. "Erfolgreicher Tape-Out" ist, wenn der Chip dann sogar läuft.

Dies könnte aber auch eine Begriffswandlung im Laufe der Zeit sein.

AffenJack

2021-02-06, 12:58:18

Soweit ich das verstanden habe, sagt man heute zu diesem Zeitpunkt "Tape-In" - der Zeitpunkt, wo das Ding an den Chipfertiger geht. Tape-Out ist dann, wenn es als fertiger Chip zurückkommt. "Erfolgreicher Tape-Out" ist, wenn der Chip dann sogar läuft.

Dies könnte aber auch eine Begriffswandlung im Laufe der Zeit sein.

Dann hast du da was falsch verstanden, es war immer Tapeout als Zeitpunkt an dem Design fertig ist und zum Fertiger gesendet wird. Siehe auch schlicht Wikipedia:
https://en.wikipedia.org/wiki/Tape-out

Es wird nur dauernd überall falsch verwendet und ist ein Kampf gegen Windmühlen, den ich hier im Forum auch schon lange genug führe.

reaperrr

2021-02-06, 16:52:27

Zen+ würde ich dann B2 vermuten, ist aber geraten.
Laut CPU-Z ja.

Deutet alles darauf hin, dass Zen+ einfach B2-Stepping rekompiliert in 12LP ist.

smalM

2021-02-07, 10:09:06

Deutet alles darauf hin, dass Zen+ einfach B2-Stepping rekompiliert in 12LP ist.
Ich dachte, das wäre seit Jahren klar, daß Zen+ nur ein Re-Tapeout von Zen ist?

Complicated

2021-02-07, 12:52:53

Ich würde das nicht unbedingt sagen - interessant ist dass z.B. SAM bei Zen+ aktiviert werden kann im Gegensatz zum Vorgänger:
http://www.3dcenter.org/news/hardware-und-nachrichten-links-des-18-dezember-2020

Edit: Ich meine mit meßbarem Zugewinn.

amdfanuwe

2021-02-07, 14:09:51

Wer sagt denn, dass es auf ZEN ohne Plus nicht geht?
Zum Zeitpunkt der Meldung war ZEN ohne Plus gar nicht mehr aktuell und somit werden diese bei BIOS Aktualisierungen gar nicht mehr berücksichtigt.

Meines Wissens nach wurde ZEN+ lediglich mit den B2 Masken von Naples auf 12nm belichtet.
Wären dann
B1 für ZEN 14nm
B2 Naples 14nm
B2 ZEN+ 12nm

dabei fand kein shrink statt. AMD nutzte nur die bessere Belichtung des 12nm Prozesses für bessere Strukturen wodurch sich etwas mehr Taktpotenzial und geringerer Verbrauch ergeben.
Das bessere B2 Stepping beseitigte dann noch ein paar Makken.
Das reichte AMD um die Zeit bis 7nm billig mit einem etwas besserem Produkt zu überbrücken.
Zu der Zeit lief AMD noch auf dem Zahnfleisch und mußte an allen Ecken sparen.

y33H@

2021-02-07, 14:35:42

Zen+ ist ein alternatives B2 Stepping in 12LP mit "Dark Silicon", so zumindest hatte AMD es damals beschrieben.

amdfanuwe

2021-02-07, 15:12:05

Werden wir wohl nie erfahren, was da genau gelaufen ist.
Vielleicht plaudert Lisa oder Mark mal in einer Autobiographie darüber.

Complicated

2021-02-07, 16:10:15

Wer sagt denn, dass es auf ZEN ohne Plus nicht geht?
Niemand - daher mein Edit, dass auch Performance-Vorteile dabei heraus kommen bei Zen+
Edit: Ich meine mit meßbarem Zugewinn.
https://wccftech.com/asus-enables-amd-smart-access-memory-support-1st-gen-ryzen-cpus-on-b450-motherboards/

SAM enabled auf Zen 1st gen:
Final Results:

Average FPS: +0.839%;
Min. FPS: -6.20%;
Max. FPS: +0.596%;
1% Low: +0.119%;
0.1% Low: -2.365%

Wörns

2021-02-10, 14:29:56

Qualcomm spricht bei seinem neuen Snapdragon X65 (https://www.qualcomm.com/products/snapdragon-x65-5g-modem-rf-system) von einem "4nm baseband chip".
Also vermutlich bei TSMC gefertigt in 4nm.
MfG

KarlKastor

2021-02-10, 18:42:24

Was spricht für TSMC und gegen Samsung?

Edit:
Bei Computerbase steht was von Ende 2021 für das Modem.
N4 soll afaik H2 2022 in Massenproduktion gehen.

AffenJack

2021-02-10, 19:31:24

Samsung ist deutlich wahrscheinlicher. QC hat zuletzt hauptsächlich Samsung benutzt. Wahrscheinlich wegen Preis und Kapazitäten. Dürfte beim X65 auch so sein. Passt auch perfekt zur Meldung von Samsung, dass 4nm fertig sind.

CrazyIvan

2021-02-10, 19:45:10

Bei Anandtech hat man sich übrigens den Snapdragon 888 und Exynos 2100 in zwei Galaxy S21 Ultra mal näher angeschaut. Neben dem direkten Vergleich beider SoCs hat man vor allem ein Auge auf den Vergleich von TSMC 7nm und Samsung 5nm geworfen.
Quintessenz: Samsung schafft mit 5nm bzgl. Effizienz gerade mal den Anschluss an TSMC 7nm.
Schon bitter. Mal sehen, ob sich daran mit 3nm und GAA was ändert.

https://www.anandtech.com/show/16463/snapdragon-888-vs-exynos-2100-galaxy-s21-ultra

davidzo

2021-02-22, 23:24:08

Sehr interessantes Interview mit Jim Keller.
G4hL5Om4IJ4

An einigen Stellen spricht er direkt über Intel und deren Herangehensweise, an anderen ist ziemlich klar dass er Intel meint.

Anscheinend ist das Hauptproblem von Intel aktuell dass sie überwiegend eigene Cadtools benutzen und weniger synthetisieren bzw. mehr custom design machen als andere. Dadurch sind die langsamer, bzw. haben ein paar Trends bei den Designtools und Libraries verschlafen die sich in der Industrie außerhalb Intels schneller entwickelt haben als bei denen.

https://youtu.be/G4hL5Om4IJ4?t=1035

Kein Wunder dass sie Raja geholt haben. Nicht wegen seiner Grafikexpertise, seine Erfolge bei AMD dahingehend waren ja auch eher zweifelhaft. Auf die XE/Gen12 Architektur wird er eh keinen Einfluss mehr gehabt haben. Sondern wegen der Execution!
Raja ist der Chipdesign Synthesis Guy. Einer der sich Industrieweit mit den Tools und Libraries auskennt und Prozesse so automatisiert, dass man super early auf neue Trends aufspringen kann. Also genau derjenige den Intel brauchte um ein bisschen tabularasa bei den eingefahrenen Designprozessen zu machen und nebenbei ein sehr guter Teambuilder der sicher einige neue super junge hochbegabte Ingenieure eingestellt hat.

x-force

2021-02-23, 02:17:04

Quintessenz: Samsung schafft mit 5nm bzgl. Effizienz gerade mal den Anschluss an TSMC 7nm.

:eek:

ich predige mindestens seit pascal, daß samsungs fertigung minderwertig ist.:biggrin:

dafür können sie immerhin besseren speicher als der rest

Nightspider

2021-02-23, 10:43:14

Ist eigentlich bekannt ob Samsung auch (mit aller Kraft?) versucht die Fertigung, zB. für Nvidia auszubauen weil die Nachfrage so hoch ist?

Hab bisher immer nur über TSMC gelesen.

Wäre interessant ob die Stückzahlen bei Ampere hochgehen werden in der kommenden Zeit, abgesehen von den kleineren Chips natürlich.

Leonidas

2021-02-23, 10:47:49

SemiWiki: Intel vs. TSMC Nodes & Timing
https://semiwiki.com/semiconductor-services/295767-intel-nodes/

https://www.3dcenter.org/dateien/abbildungen/Intel-vs-TSMC-Nodes-Timing-by-IC-Knowledge.png

Nightspider

2021-02-23, 10:54:11

Im Prinzip die Richtwerte, die hier auch einige schon oft genannt haben.

Intel 10nm = TSMC 7nm

Interessanter ist die Projektion: Intel 7nm= TSMC 4nm

smalM

2021-02-23, 11:39:49

Interessanter ist die Projektion: Intel 7nm= TSMC 4nm
Ich schätze Jones für seine theoretischen Überlegungen.
Nur zeigen sich in der Praxis oft ganz andere Ergebnisse.

Noch habe ich nichts von Intel gesehen, das der theoretischen Dichte von 10nm auf dem Die auch nur ansatzweise nahe käme; ganz offensichtlich ist Intel auch bei ausgesprochenen ULP-Designs entweder nicht Willens oder nicht in der Lage dazu.
Ersteres wäre bei der knappen Resource 10nm-Kapazität einfach nur dumm, zweiteres inkompetent, man suche es sich aus...

robbitop

2021-02-23, 12:21:27

Transistordichte im Logikbereich ist schwer zu vergleichen. Je nach dem wie man die Librarys for das Layouting optimiert, bekommt man entweder mehr Density oder mehr Performance.
AMD scheint ihre HD Libs stärker auf Dichte getrimmt zu haben. Da diese Zusammenhänge stark nicht linear sind, scheint die Entscheidung von AMD sich auszuzahlen. Man hängt mittlerweile mit dem maximalen Takt kaum noch hinterher.

Um die Transistordichte sinnvoll vergleichen zu können, bräuchte man den gleichen Logikblock. Das kommt fast nie vor. Insofern kann man nur die Parameter im Specsheet vergleichen (die doch sicherlich korrekt sein sollten). Ggf. macht es bei SRAM beim L3 noch Sinn. Aber auch da hatdie Topologie und der Optimierungspunkt in Bezug auf Performance noch viel Einfluss. An der Stelle könnten bei de aber ggf. am engsten zusammenliegen.

Zossel

2021-02-23, 12:48:27

Wie wäre es mit einem Autovergleich: Ein Trecker mit 500PS hat ziemlich viele unterschiedliche Eigenschaften zu einen Sportwagen mit 500PS.

Warum also für Chips etwas fordern was für Autos nicht gilt? Und nur Chips zu bauen dessen unterschiedliche Eigenschaften jeder versteht wäre auch keine kluge Lösung.

davidzo

2021-02-23, 13:29:51

Noch habe ich nichts von Intel gesehen, das der theoretischen Dichte von 10nm auf dem Die auch nur ansatzweise nahe käme; ganz offensichtlich ist Intel auch bei ausgesprochenen ULP-Designs entweder nicht Willens oder nicht in der Lage dazu.
Wo hast du in den vergangenen 4 Jahren jemals Transistorzahlen zu den Intel Chips gesehen? :cool:
Das letzte mal dass ich welche gesehen habe war zu Broadwell-Zeiten und da auch nur in Bezug auf die Xeons, nicht die consumerchips.
Zudem scheint intel schon immer eine etwas andere Zählweise gehabt zu haben. Es zählen nur Transistoren per schematic/design. Dummytransistoren und zusätzliche bei der synthetisierung generierte Schaltkreise hat Intel auch in der Vergangenheit nicht mitgezählt.

Ggf. macht es bei SRAM beim L3 noch Sinn. Aber auch da hatdie Topologie und der Optimierungspunkt in Bezug auf Performance noch viel Einfluss. An der Stelle könnten bei de aber ggf. am engsten zusammenliegen.

SRAM skaliert aber immer weniger gut wie Logikgatter. Teilweise skaliert sram sogar gar nicht, weil man einfach die libraries vom letzten Node übernimmt.
Gerade bei SRAM hat TSMC 7nm gegenüber Intel 10SF einen klaren Vorteil, da sie nicht nur agressiver skalieren, sondern auch explizit für 6T sram Zellen optimiert haben die AMD dann auch so gerne verwendet. https://fuse.wikichip.org/news/2408/tsmc-7nm-hd-and-hp-cells-2nd-gen-7nm-and-the-snapdragon-855-dtco/
https://fuse.wikichip.org/wp-content/uploads/2019/06/vlsi-2018-tsmc-7nm-hd.png

Seine ach so tolle theoretische Dichte von über 100 MTx/mm2 erreicht intels 10nm Prozess unter anderem über Tricks wie contact over active gate und Gewichtung von 60% NAND und 40% Flipflop Gatter. Dabei ist die Frage ob COAG bei 10SF überhaupt noch mit drin ist wo das doch einer der Faktoren für die hohe Defektraten von 10, 10+ gewesen sein soll. Nand spielt natürlich in CPUs eher keine Rolle, diese Densityangaben sind also kaum aussagekräftig.
Aussagen zur Density von 10SF sind bisher nicht auffindbar, was das in meinen Augen irgendwie verdächtig nach Regression klingt. Das war ja bei 14nm auch so. Im Vergleich zu Broadwell hat die Dichte mit Skylake und Coffeelake erstmal abgenommen, aber die performance ist gestiegen.

smalM

2021-02-23, 13:52:16

Wo hast du in den vergangenen 4 Jahren jemals Transistorzahlen zu den Intel Chips gesehen?
i5-L16G7 Compute Die: 82mm² und 4,05 Mrd. Transistoren.
Meines Wissens nach die einzigen Zahlen von Intel zu einem 10nm-Design.

COAG soll beim 10nm zum Versagen der GPU geführt haben, in 10nm+ weggelassen worden und in 10nmSF wiedergekommen sein.
Das ist aber alles nur vom Hörensagen!

Eines der Probleme Informationen zu Intels Prozessen zu verifizieren ist die wieder und wieder Verwendung von Marketingmaterial von VOR der Einführung eines neuen Nodes, das danach nie der Wirklichkeit angepaßt wird. Intel mußte von 14nm zu 14nm+ die Dichte zurücknehmen? Nicht in ihrem Informationsmaterial...

robbitop

2021-02-23, 14:36:18

Hatten sie das nicht ganz spezifische präsentiert für 14+ (oder war es ++?), dass sie die Transistoren größer machen für mehr Takt? IIRC gab es da eine Präsentation von Intel zu dem Thema in 2017(?).

Skysnake

2021-02-23, 21:48:46

Das sie mit COAG auf die Fresse geflogen sind geschieht ihnen auch recht. Die haben so viel Neues auf einmal gebracht und dann auch noch mehrere Dinge wie COAG auf einmal wo sich seit Urzeit keiner dran getraut hat...

Hochmut kommt vor dem Fall fällt mir dazu immer ein.

Piefkee

2021-02-23, 22:02:27

Von Scott James

Yes, full production may be an over statement.

I recently saw SEM shots of M0 and M1 on the 10SF process and it is shocking how bad the patterns look. At IEDM Intel discussed how they had originally expected to use EUV for 10nm and when they realized it wouldn’t be ready they had to backtrack and implement really restrictive designs rules and split one metal layer into two. It is shocking to me that after so many years they haven’t fixed it. There was a rumor they were going to use EUV for 10SF to fix the yield issues but the M0 and M1 are still the same very complex multi-patterning process they used on 10nm from the beginning.

Hier siehe ich eines der Hauptproblem für 10nm.
Intel hat für 10nm EUV eingeplant was aber zu spät dran war. Was noch schlimmer ist Intel sehr stark auf einen früheren Termin für High NA EUV gesetzt und leider kann ASLM das Ding noch länger nicht liefern. Das ist auch einer der Gründe warum Intel so spartanisch bei EUV ausgestattet ist gegenüber SA und TSMC...

Intel 7nm wird ein guter Node weil EUV aber das große Fragezeichen ist Volume

HOT

2021-02-23, 22:08:03

Piefkee

2021-02-23, 22:13:05

Hatte ich also recht, Intel hat EUV einfach nicht ernst genommen. Die haben sehr früh angefangen damit zu experimentieren, das muss aber komplett eingeschlafen sein, bis es zu spät war. TSMC und Samsung waren zwar nicht so früh dran wie Intel mit EUV, jedoch entwickelte man die Prozesse dennoch zeitig, sodass man jetzt die Praxis beherrscht.

Und ob sie 7nm beherrschen ist dann wieder ne andere Frage. Ich mein, irgendwann muss man das ja auch mal hinbekommen. Aber das dauert alles noch ewig, wie es aussieht.

Nein, das Problem liegt nicht das Intel EUV verschlafen hat. Problem ist Intel wollte keine EUV Tools kaufen die lächerliche Volumen haben (3300B/3400B etc) man hat gehofft das ziemlich früh Hi-NA EUV zur Verfügung steht. ( wurde damals von ASLM auch so angekündigt).

Ist ein schwieriges Thema was genau alles schief gelaufen ist
10nm musste man dann mit DUV bringen, was aber im Gegensatz zu keinen außer TSMC gelungen ist ( GF und SA haben es auch nicht gepackt). Und 7nm mit EUV naja

HOT

2021-02-23, 22:22:51

Nein, das Problem liegt nicht das Intel EUV verschlafen hat. Problem ist Intel wollte keine EUV Tools kaufen die lächerliche Volumen haben (3300B/3400B etc) man hat gehofft das ziemlich früh Hi-NA EUV zur Verfügung steht. ( wurde damals von ASLM auch so angekündigt).

Ist ein schwieriges Thema was genau alles schief gelaufen ist
10nm musste man dann mit DUV bringen, was aber im Gegensatz zu keinen außer TSMC gelungen ist ( GF und SA haben es auch nicht gepackt). Und 7nm mit EUV naja
Verschlafen... ok. Man war also einfach zu ehrgeizig.

reaperrr

2021-02-23, 22:37:37

Quintessenz: Samsung schafft mit 5nm bzgl. Effizienz gerade mal den Anschluss an TSMC 7nm.
Das liegt aber eher daran, dass 5LPE eine reine Marketing-Bezeichnung ist und im Grunde nur Samsungs Gegenstück zu TSMCs N7+ (der gecancelte EUV-Prozess, der leicht schneller und bis zu 17% dichter als N7[P] sein sollte) ist.
Bei Density leicht vorn, bei Perf/Effizienz ca. gleichauf mit N7P war im Grunde zu erwarten.

Das Problem ist nicht der Prozess an sich, sondern dass Samsung mangels "echtem" 5nm-Prozess und Verspätungen eben Marketing-Bezeichnungen für seine 7nm-Ausbaustufen verwendet, die mal so gar nichts mehr mit der Realität zu tun haben (4LPE wäre auch nur ein weiterer lauer Density-Aufguss geworden und wurde wohl auch deshalb schon gecancelt).

Schon bitter. Mal sehen, ob sich daran mit 3nm und GAA was ändert.

Mit "3nm" wird Samsung mMn bestenfalls bei Density ca. mittig zwischen N5 und N3 landen. Perf/Effizienz befürchte ich höchstens auf N5P-Niveau, ist aber eher Baugefühl als Fakten.
Samsung hat auch hier (meiner Meinung nach) eigentlich nur den Prozess umbenannt, den sie vor Jahren (https://allaboutsamsung.de/2017/05/samsung-sdi-chips-mit-4nm-fertigung-auf-der-roadmap/) noch passender 4LPP genannt haben.

Fakt ist, Samsung veranschlagt für '3nm' eine Flächenreduzierung von ca. 45% ggü. 7nm.

Im best-case (fast nur Logik, wenig SRAM) ist TSMCs N5 nicht viel schlechter (-46% bei Logik, -23% für SRAM), und N3 wahrscheinlich weit vorn (-68% für Logik und -36% für SRAM, alles ggü. 7nm).

Wobei ich aber der Meinung bin, dass Density in vielen Bereichen immer unwichtiger wird, weil sich gerade TSMC den Density-Vorteil wahrscheinlich auch mindestens linear über den Waferpreis bezahlen lässt (für Kunden also kein echter Kostenvorteil mehr) und die elektrischen Fortschritte sowie die beim SRAM auch immer kleiner werden.

Samsungs 3nm muss N3 nicht bei der Dichte einholen, wichtiger wäre elektrische Konkurrenzfähigkeit bei gleichzeitigem Kostenvorteil (niedrigere Waferpreise und gute Ausbeute).

Zossel

2021-02-23, 23:01:14

Hier siehe ich eines der Hauptproblem für 10nm.
Intel hat für 10nm EUV eingeplant was aber zu spät dran war. Was noch schlimmer ist Intel sehr stark auf einen früheren Termin für High NA EUV gesetzt und leider kann ASLM das Ding noch länger nicht liefern. Das ist auch einer der Gründe warum Intel so spartanisch bei EUV ausgestattet ist gegenüber SA und TSMC...

Schlechtes Risikomanagement, scheint wohl gerade bei US-Firmen in Mode zu sein, siehe auch Boeing. Bei einer ideologisch geprägten Generation von Managern die da bei einigen Firmen am Ruder sind ist das folgerichtig.

Lehdro

2021-02-23, 23:07:56

TSMCs N7+ (der gecancelte EUV-Prozess, der leicht schneller und bis zu 17% dichter als N7[P] sein sollte) ist.
Bei Density leicht vorn, bei Perf/Effizienz ca. gleichauf mit N7P war im Grunde zu erwarten.
Ist das echt gecancelt? (https://www.computerbase.de/2019-10/n7-tsmc-7-nm-euv-chips-auslieferung/) Dachte nur der wird zwecks kaum vorhandenen Vorteilen und hohen Kosten nicht wirklich genutzt.

vinacis_vivids

2021-02-23, 23:44:12

Wobei ich aber der Meinung bin, dass Density in vielen Bereichen immer unwichtiger wird, weil sich gerade TSMC den Density-Vorteil wahrscheinlich auch mindestens linear über den Waferpreis bezahlen lässt (für Kunden also kein echter Kostenvorteil mehr) und die elektrischen Fortschritte sowie die beim SRAM auch immer kleiner werden.

Density wird in welchen Bereichen unwichtiger?

Im HPC, Productivity und Gaming schon mal nicht, da wird massivst nach Density geschrien:

7nm & 7nm+ TSMC
AMD Vega20 - 13,3 Mrd. / 331mm² ~ 40,18 Mio./mm² 02/19
AMD Navi10 - 10,3 Mrd. / 251mm² ~ 41,04 Mio./mm² 07/19 399$
AMD Navi20 - 26,8 Mrd. / 520mm² ~ 51,54 Mio./mm² 10/20 579$-999$
AMD Acturius - 50 Mrd. / 750mm² ~ 66,67 Mio./mm² 11/20

Und ich muss dich auch noch korrigieren, dass TSMC linear nach Density-Vorteil sich bezahlen lässt, weil bei den Waferpreisen eher langjährige Optionsverträge bestehen und eine gewisse uArch-Migration möglich ist.

Wir bewegen uns schon seit Längerem im physischen Belichtungslimit mit ~ 750-815 mm² singel-Die Größe. Das ist density einfach King (neben der uArch Optimierung).

Und ich muss dich nochmals korrigieren, weil eine größere Density den Energieverbrauch bei der Produktion pro Wafer schön senkt und dies als umweltschonend gilt, weil weniger Bauteile gebraucht werden und gleichzeitig eine höhere Stückzahl abwirft bei gleicher Leistung pro Einheit.

Dass eine schlechtere Node wie Samsung 8nm einen besseren Preis verursacht, ist ebenfalls ein Märchen, siehe Nvidia`s Preise.

8nm Samsung
Nvidia GA104 - 17,4 Mrd. /392mm² ~ 44,39 Mio./mm² 10/20 699$
Nvidia GA102 - 28,3 Mrd. /628mm² ~ 45,06 Mio./mm² 09/20 1500$

reaperrr

2021-02-24, 01:56:26

Density wird in welchen Bereichen unwichtiger?
Dort, wo die höhere Dichte fast nur zur Kostensenkung und Perf/Effizienz-Steigerung von Belang war. Das mit der Kostensenkung ist durch die explodierenden R&D- und Maschinenkosten bei implodierender Konkurrenzfähigkeit der Nicht-TSMC-Foundries ad acta gelegt, und die Perf/Effizienz-Steigerung von N3 wird die niedrigste eines Fast-Fullnode-Shrinks seit 20nm.

Wir bewegen uns schon seit Längerem im physischen Belichtungslimit mit ~ 750-815 mm² singel-Die Größe. Das ist density einfach King (neben der uArch Optimierung).
Genau da wird N3 aber keine Vorteile ggü. N5 bringen, im Gegenteil. Durch High-NA halbiert sich das Reticle Limit, da N3 aber nicht annähernd die Packdichte verdoppelt, reduziert sich sogar die maximal mögliche Menge Transistoren je Chip recht deutlich (bei SRAM sogar sehr deutlich).
Klar gibt es Chiplets, CoWoS usw., aber kostenlos und ohne Zusatzaufwand ist auch das alles nicht.

Und ich muss dich auch noch korrigieren, dass TSMC linear nach Density-Vorteil sich bezahlen lässt, weil bei den Waferpreisen eher langjährige Optionsverträge bestehen und eine gewisse uArch-Migration möglich ist.

Fakt ist, dass z.B. AMD von deutlich steigenden Kosten für neuere Prozesse spricht.
Irgendwann werden die Kapazitäten ja gebucht worden sein, und TSMC wird schon damals entsprechend hohe Aufschläge verlangt haben (müssen sie auch, bei den ganzen R&D-Kosten und Belichtungsmaschinen für EUV).

Und ich muss dich nochmals korrigieren, weil eine größere Density den Energieverbrauch bei der Produktion pro Wafer schön senkt und dies als umweltschonend gilt, weil weniger Bauteile gebraucht werden und gleichzeitig eine höhere Stückzahl abwirft bei gleicher Leistung pro Einheit.

Welche von meinen Aussagen willst du damit korrigieren? Ich sehe ehrlich gesagt keinen wirklichen Bezug.

Dass eine schlechtere Node wie Samsung 8nm einen besseren Preis verursacht, ist ebenfalls ein Märchen, siehe Nvidia`s Preise.

8nm Samsung
Nvidia GA104 - 17,4 Mrd. /392mm² ~ 44,39 Mio./mm² 10/20 699$
Nvidia GA102 - 28,3 Mrd. /628mm² ~ 45,06 Mio./mm² 09/20 1500$
Ich sagte Kosten, nicht Preise. Also was ein Chip Nvidia in der Produktion kostet, nicht was Nvidia's Gewinnstreben, der massive Nachfrageüberhang, Boardpartner, Großhandel, Miner, Scalper etc. am Ende an Straßenpreisen draus machen.
Im aktuellen Marktumfeld hat das eine mit dem anderen (leider) absolut nichts mehr zu tun.

mboeller

2021-02-24, 09:32:58

...Samsungs Gegenstück zu TSMCs N7+ (der gecancelte EUV-Prozess, der leicht schneller und bis zu 17% dichter als N7[P] sein sollte) ist.

nicht gecancelt... nur umbenannt: N6

layman + AFAIR:
Die "Tools" hat man aber anscheinend komplett gestrichen. N7+ sollte neue Design-Richtlinien einführen/erfordern die jetzt anscheinend erst mit N5 kommen. N6 funktioniert mit (leicht adaptierten?) N7 Design-Rules.

ZeXes

2021-02-24, 11:28:43

https://www.techradar.com/news/nano-origami-chips-could-usher-in-a-new-generation-of-portable-devices

The process involves creating kinks in the structure of the nanomaterial graphene, which makes it behave like a transistor. Often referred to as the material of the future for its myriad applications, the researchers have shown that when a strip of graphene is wrinkled in a particular fashion, it can behave like a microchip, which is around 100 times smaller than conventional microchips.

Für die Forschung ist ja Graphen der Heilige Gral und auch TSMC und Samsung werden sich so langsam auch bewusst, dass Silizium grenzen hat.

Ich hoffe dieses Jahrzehnt wird das Jahrzehnt von Graphen. Es könnte die ganze Welt verändern und vllt. auch gar retten. (Klimaschutz/Ressourceneffizienz).

rentex

2021-02-24, 11:29:28

https://www.computerbase.de/2021-02/tsmc-fabrik-wasserkrise/

Oh je...

ZeXes

2021-02-24, 11:31:52

https://www.computerbase.de/2021-02/tsmc-fabrik-wasserkrise/

Oh je...

https://weather.com/de-DE/wetter/10tage/l/1896f9af276b335cc22858d6b7bcb760414b50fb8434cff04cd473a0e649c5e5

Kein Grund zur Sorge. Regen kommt.

Das sind nur Vorsichtsmaßnahmen von TSMC. Besser vorbereitet sein, wenn es wirklich mal schwierig wird.

davidzo

2021-02-24, 12:18:49

Mit "3nm" wird Samsung mMn bestenfalls bei Density ca. mittig zwischen N5 und N3 landen. Perf/Effizienz befürchte ich höchstens auf N5P-Niveau, ist aber eher Baugefühl als Fakten.

Mehr Bauchgefühl! Samsungs 3nm Prozess ist extrem ambitioniert. Wenn sie das umgesetzt bekommen was sie sich vorgenommen haben ist es der fortschrittlichste Prozess zu der Zeit. Der basiert nicht auf 8nm oder 7nm EUV, insofern ist es auch falsch sich auf alte Prozesse und gewohnte Abstände zu TSMC zu beziehen. Das ist so als wenn man AMDs Zen2 performance anhand des Abstands zwischen Excavator und Skylake interpoliert. Vom Bauchgefühl her wäre es richtig gewesen, das hat aber nichts mit der Realität zutun.

Samsung hat einfach viel R&D Investment in GAA investiert und war daher weniger bereit dazu nochmal viel Geld in in ihren Augen reine "transition nodes" zu stecken. 5LP EUV und 8nm multi patterning sind einfach nur mit minimalen Mitteln gestreckte 7EUV und 10nm Prozesse. Die haben nichts mit 3GAA zutun.

Fakt ist, dass z.B. AMD von deutlich steigenden Kosten für neuere Prozesse spricht.
Da muss man schon ein bisschen differenzieren was mit steigenden Kosten gemeint war:
- Tools / Software
- Masken
- Scanner (Miete+Betriebskosten pro Monat)

Ich mein mich erinnern zu können dass soch diese Aussage von AMD auf die erhöhten Anfangsinvestitionen beim Wechsel von 14/12nm zu 7nm DUV bezog, weil hier viel mehr multi patterning Masken benötigt wurden.

Schnellschüsse bei den Masken sind da nicht mehr rentabel, außerdem lohnt es sich weniger extra Masken für die Differenzierung nach Marktsegmente n aufzulegen. Einfach Chipteile deaktivieren ist wahrscheinlich billiger als etwa eine Extramaske für Ryzen 6-core Prozessoren aufzulegen.
Der eigentliche Betrieb der Scanner sollte dann aber nicht mehr kosten bzw. nur so viel mehr, wie ein wafer länger/häufiger belichtet werden muss bei Multipatterning.

Bei EUV wird die Maskenanzahl demgegenüber deutlich reduziert, die Investitionskosten für einen Tapeout sind also viel günstiger. Allerdings sind die Scanner erheblich teurer im Betrieb und haben auch weniger Durchsatz.
Das macht allerdings frühe Testchips in EUV, extramasken für marktdifferenzierung etc. viel wahrscheinlicher als bei N7P.

Ist das echt gecancelt? (https://www.computerbase.de/2019-10/n7-tsmc-7-nm-euv-chips-auslieferung/) Dachte nur der wird zwecks kaum vorhandenen Vorteilen und hohen Kosten nicht wirklich genutzt.
Wohl kaum, es gibt ja Produkte die damit vom band laufen, zum Beispiel der Kirin990.
Für Hersteller die große Volumen brauchen wie Apple oder auch AMD war der Prozess nur einfach nicht attraktiv, da der Waferoutput um biszu Faktor 6 unter dem von N7P DUV steckt.
Solange TSMC also nicht mehr Scanner anschafft und die alten NXE3300 und 3350 auf neue laser sources aufrüstet, reicht der Throughput eben nur für Chips mit kleinem Flächenbedarf und mittleren Stückzahlen. Mittlerweile hat TSMC aber wohl massiv aufgerüstet und die 3400B Scanner erreichen schon das vierfache des Durchsatzes vorheriger Geräte. 50% der installierten EUV Scanner der Welt stehen bei TSMC.

nicht gecancelt... nur umbenannt: N6

layman + AFAIR:
Die "Tools" hat man aber anscheinend komplett gestrichen. N7+ sollte neue Design-Richtlinien einführen/erfordern die jetzt anscheinend erst mit N5 kommen. N6 funktioniert mit (leicht adaptierten?) N7 Design-Rules.
Nix umbenannt. N6 hat nichts mit N7+ gemein, es ist eher ein density optimierter N7 Prozess, bzw. dessen Nachfolger.
Performance und power sollen sogar gleich bleiben. Von daher glaube ich wird das primär ein GPU prozess für Intel und ggf. AMD, wo Density vor performance geht und Power nicht das primäre Ziel ist (mobile geht eher direkt auf N5).

amdfanuwe

2021-02-24, 12:29:17

(mobile geht eher direkt auf N5).
AMDs Rembrandt APU soll erstmal in 6nm kommen, also N6.

smalM

2021-02-24, 13:49:16

Der Kirin 990 5G von HiSilicon wurde in N7+ produziert (der ohne 5G in N7). Der Prozeß wurde also ganz sicher nicht gecancelt, er ist nur mit der Verfügbarkeit von N6 obsolet geworden.
Die ersten N6-Chips in Massenverfügbarkeit dürften die Dimensity 1100/1200 von MediaTek werden.

davidzo

2021-02-24, 15:36:42

AMDs Rembrandt APU soll erstmal in 6nm kommen, also N6.

Mit mobile meine ich Apple, Qualcomm, Huawei, etc.
Von denen geht keiner mit seinem Top-Chip auf 6nm, höchstens in der Mittelklasse Snapdragon 700 oder so.

Bei Rembrandt wissen wir noch immer nicht ob das nun eine premium ultramobile APU wird oder doch nur Dali-Ersatz. Ein aktuelles featureset bei der GPU bzw. moderne videocodecs und AI-inferenz acceleration ist auch im Embedded Markt sehr gefragt. Da embedded SOCs nicht häufig refreshed werden ist ein aktuelles featureset da wohl ganz hilfreich.
4C/8CU klingt jedenfalls nicht nach Highend.

Bin mal gespannt, vielleicht kommt ja sogar ne Automotive-Version. Tesla ist ja zunehmen unzufrieden mit ihren langsamen Atom Socs, wollen aber andererseits auch nicht ohne Not das ganze softwareökosystem wechseln und auch nicht selber generische ARM-chips ohne Differenzierung produzieren.

amdfanuwe

2021-02-24, 16:00:33

Wie kommst du auf 4C/8CU?
Rembrandt ist der Cezanne Nachfolger 8C ZEN3 Navi GPU 6nm DDR5
https://blog.notebooksbilliger.de/wp-content/uploads/2020/09/AMD-Ryzen-CPU-Roadmap_Rembrandt-APUs.jpg

davidzo

2021-02-24, 16:18:24

Wie kommst du auf 4C/8CU?
Rembrandt ist der Cezanne Nachfolger 8C ZEN3 Navi GPU 6nm DDR5
https://blog.notebooksbilliger.de/wp-content/uploads/2020/09/AMD-Ryzen-CPU-Roadmap_Rembrandt-APUs.jpg

Schon wieder mit Van Gogh verwechselt. ;D

Also das ist die "normale APU". Das ist imo noch deutlicher PC und nicht "mobile" im Sinne wie es in der Industrie verwendet wird (Mobile/Smartphone, Automotive, PC/HPC, IOT, etc.).

Complicated

2021-02-25, 17:07:17

Bei EUV wird die Maskenanzahl demgegenüber deutlich reduziert, die Investitionskosten für einen Tapeout sind also viel günstiger.
Durch EUV werden zwar weniger Belichtungsdurchläufe nötig verglichen mit DUV weil von vierfach auf einfach-(teilweise aber auch schon bei EUV doppelt)-Belichtung reduziert wird, jedoch werden die eingesparten Masken durch neue ersetzte um kleinere Strukturen zu ermöglichen. Es werden also nicht weniger Masken benötigt bei EUV-Nutzung.

smalM

2021-02-26, 10:58:07

Es werden vor allem viel anspruchsvollere und teurere Masken benötigt.

amdfanuwe

2021-02-26, 11:02:02

Zossel

2021-02-26, 13:10:18

Glaubst du etwa bei viefach Belichtung wird 4 mal mit der selben Maske belichtet?

Hier ein Beispiel was für Löcher auf den Masken drauf sind: https://youtu.be/oIG9ztQw2Gc?t=1262

Skysnake

2021-02-26, 14:48:46

Naja, die Maske ist ja auch die Fourietransformierte, wenn ich mich gerade nicht vertue, des Abbildes. Man nutzt ja das Interferenzbild der Maske zur Abbildung und stellt die Zuelstruktur nicht auf der Maske da.

Zossel

2021-02-26, 15:09:34

davidzo

2021-02-26, 16:21:57

Durch EUV werden zwar weniger Belichtungsdurchläufe nötig verglichen mit DUV weil von vierfach auf einfach-(teilweise aber auch schon bei EUV doppelt)-Belichtung reduziert wird, jedoch werden die eingesparten Masken durch neue ersetzte um kleinere Strukturen zu ermöglichen. Es werden also nicht weniger Masken benötigt bei EUV-Nutzung.

Entweder du brauchst drei oder vier Masken oder du brauchst eine. Auch darfst du nicht vergessen dass du eine bessere Density mit EUV erreichen kannst, was den preis relaitiviert. Durch den Ersatz eines Immersions-Layer mit triple pder quad patterning durch einen EUV Layer sparst du schon deutlich ein. Nicht nur an Masken, auch die repetitive litho/dep/etch Schritte etc. fallen weg, wobei die Verweilzeit bei Belichtung noch deutlich länger ist.
Derzeit wird bei EUV aber noch kaum multi patterning eingesetzt. Aber nach dem N5 Node wird wohl wieder multi patterning SADP mit zwei Masken angefangen.

EUV Masken sind zwar zwischen 2x und 3x teurer als ArFi Masken, sparen aber auch 3x oder 4x Arfi Masken ein.
Intel nutzt bei in 14nm schon extensiv LeLeLe mit triple patterning und SADP mit dual patterning. Das ist mit 3,5x und 2x Kosten schon gleichauf mit EUV SE Masken, ganz unabhängig davon dass damit aggressiveres scaling möglich ist als mit wet ArFi.

Bis auf vier oder fünf Layer ist der Rest vom Chip sowieso gleich, aber bei EUV hast du eben auch deutlich besseres Scaling, weshalb die Masken pro belichtetem Transistor deutlich billiger sind.

https://www.forum-3dcenter.org/vbulletin/attachment.php?attachmentid=74349&stc=1&d=1614352061

Und das sind noch alte Zahlen von 2017

https://www.euvlitho.com/2017/P33.pdf

Complicated

2021-02-26, 17:21:37

Glaubst du etwa bei viefach Belichtung wird 4 mal mit der selben Maske belichtet?
Wie interpretierst du das aus meinem Beitrag?
Ich verlinke einfach mal die Quelle, die beschreibt wie die Kosten nicht zwangsläufig sinken, trotz EUV. Und wodurch die Ersparnisse kannibalisiert werden können für das Chipdesign auf den EUV-nodes.
https://semiengineering.com/single-vs-multi-patterning-euv/

Still, double-patterning EUV is a better alternative than 193nm/multi-patterning at 5nm. “It would probably be 6, 7 or 8 immersion exposures, which is not at all workable,” Lercel said.
Double-patterning EUV involves splitting a chip pattern into two simpler masks. Each one is then printed as a separate layer, according to ASML. In the fab, it has the same basic process steps as immersion/double patterning. In double-patterning EUV, the idea is to relax the pitches of the features and use a higher dose. This involves more costly steps, but it may mitigate the defects.

For the metal layers at 5nm, the starting point for double patterning EUV is a 26nm pitch, according to IC Knowledge and TEL (https://semiengineering.com/entities/tel/). The contacts and vias, which are larger, will use single patterning EUV at 5nm.

“The direction of EUV in manufacturing is going to be the relaxed pitch. The only way to get defect-free printing is to print at larger sizes than what you want to,” Fractilia’s Mack said. “It’s on the order of 40nm pitch. If you go a little bit less than 40nm pitch like 38nm, you are at the limit what you can do with SADP with 193nm immersion. If you can do it with single-patterning EUV, compared to triple patterning with 193nm, you start to get into an economic realm where it makes sense.”

Die andere Quelle ist nur noch im Google Cache vorhanden:
At IEDM, TSMC showed a graph reporting that, for the first time, N5 will result in fewer masks than the prior process. Measuring out the height of the bars in the graph, compared to the baseline 1x N16, N10 uses 1.31x more masks, N7 uses 1.45x more masks, and N5 uses 1.35x more masks. If N5 was a multi-patterning DUV-based process, the mask count would have ballooned up to 1.91x. In other words, with 14/16nm using around 60 masks, 10 nm is roughly 78 masks, 7 nm is roughly 87 masks, and 5 nm is back down to 81 masks. Without EUV, 5 nm would have been at 115 masks. No comparison to N7+ (https://en.wikichip.org/wiki/7_nm_lithography_process#N7.2B) was given but we estimate it to be comparable to the 10 nm mask count.
Der Rückgang von 87 auf 81 Masken ist nicht so groß, wie manche erwarten durch den Nodesprung und mehr EUV-Layer.
Es sind mehr Masken als bei 10nm. (78)

amdfanuwe

2021-02-26, 18:12:42

Es werden also nicht weniger Masken benötigt bei EUV-Nutzung.
Das interpretiere ich so, wie du es geschrieben hast. Bei gleichem Node werden mit EUV weniger Masken benötigt.

Der Rückgang von 87 auf 81 Masken ist nicht so groß, wie manche erwarten durch den Nodesprung und mehr EUV-Layer.
Es sind mehr Masken als bei 10nm. (78)
Ja, aber vergleiche mal den Bedarf bei gleichem Node, den du auch selbst im Zitat aufführst:
7 nm is roughly 87 masks, and 5 nm is back down to 81 masks. Without EUV, 5 nm would have been at 115 masks.
115 zu 81 mit EUV ist schon eine Hausnummer.

---
Kosten sind wiederum ein anderes Thema.

Ich denke, dass folgende Aufstellung von Cina IT News (https://www.firstxw.com/view/269927.html) plausibel ist
https://www.firstxw.com/Images/2020/0927/9f5464d9d1bf4bd.png
https://www.firstxw.com/Images/2020/0927/51ea5eb2abbe303.png
An folgendem Diagramm sieht man auch, dass die Software und Verifikation das ganze mit zunehmender Komplexität teuer machen und die eigentlichen Produktionskosten nur ein geringerer Teil sind.
https://www.firstxw.com/Images/2020/0927/a27428843193666.png

Distroia

2021-02-26, 19:06:36

Sunrise

2021-02-26, 19:25:54

Was komisch ist, Qualcomm hatte doch Samsung für 5nm beauftragt, zumindest was die SoCs angeht. Woher kommen dann die 24% bei TSMC?

KarlKastor

2021-02-26, 19:26:48

Apple to account for 53% of TSMC 5nm chips production in 2021

https://www.gizmochina.com/2021/02/08/apple-tsmc-5nm-chips-2021/

https://www.gizmochina.com/wp-content/uploads/2021/02/TSMC-Apple-Chart.jpg

Vor kurzen hieß es doch noch, dass Apple fast die komplette Kapazität für 5nm belegt, jetzt sollen es nur 53% sein? Und was macht AMD da mit 5%? Die Zahlen könnten eher für 2022 hinkommen. :|

Hab die Quelle nicht überprüft. Vielleicht weiß ja jemand hier mehr dazu.
Die Quelle sagt, dass ist Gesamt 5nm. Macht ja auch anders keinen Sinn. Qualcomm fertigt alles bei Samsung. Da kommt Ende 2021 nur noch ein neues Modem. Und das in 4LPE.

Und Samsung lässt auch nicht bei TSMC fertigen.
Bei AMD ist's vielleicht ne HPC GPU.

Gesamt 5nm zu betrachten macht natürlich wenig Sinn. 5LPE ist näher an N7P als an N5.

smalM

2021-02-26, 19:36:39

Da liegt eine Fehlbezeichnung von Counterpoint vor – es geht um den gesamten 5nm-Markt, aber sie haben im Artikel ein bißchen Kuddelmuddel mit den Bezeichnung betrieben, woraus dann wiederum gefolgert wurde, es handele sich nur um TSMCs 5nm. Dabei war der Fehler bei 7nm...
Hier ist das Original (https://www.counterpointresearch.com/foundry-industry-revenue-growth-continue-2021/).

@Du hast zwar bzgl. 5LPE recht, aber so ist es nun mal von Counterpoint zusammengerechnet worden.

memory_stick

2021-02-26, 19:53:53

Tobalt

2021-02-26, 19:55:04

Die Maske ist nicht die Fourier transformierte, sondern prinzipiell schon ein real space Abbild. Aber durch die endliche apertur der Optik wird nicht die gesamte Fourier transformierte der Maske wieder zurück transformiert und abgebildet. Um den Verlust auszugleichen, werden zusätzliche Features auf die Maske gebracht, um am Ende - abzüglich des "Fourierverlustes" wieder irgendetwas in der Nähe der gewollten Struktur abzubilden.

Zossel

2021-02-26, 21:32:27

real space Abbild.

Kann man das rauchen und macht das auch ordentlich dicht?

Distroia

2021-02-26, 21:47:47

Ok, wenn das den gesamten "5nm Class" Markt 2021 repräsentieren soll und davon Apple 53% ist (bekanntlich TSMC) und man die Berichte als Fakt nimmt wonach Apple fast die gesammte Kapazität von TSMC benötigt, was sind dann die 5% AMD?
a) AMD geht doch noch zu samsung für 5nm (äusserst unwahrscheinlich)
b) AMD ist bei TSMC, dann sind die 5% overall allerdings eher 8.6% von TSMC 5nm in 2021. Was wiederum nach ziemlich viel klingt für 21.
(Annahme:Nur Apple und AMD haben 5nm Kapazität bei TSMC in 21)

Das waren auch ungefähr meine Gedanken. 5% der gesamten Kapazität für AMD wäre verdammt viel für einen Chip, von dem wir nicht einmal gehört haben, dass er noch dieses Jahr herauskommen soll. Und wann soll der denn dann kommen? Bestimmt nicht gegen Ende des Jahres, sonst kommt man auf keinen Fall auf 5%.

Was spricht denn gegen die These, dass die Zahlen für TSMC und für das Jahr 2022 sind?

Andere Möglichkeit: Die Folie ist komplett ausgedacht.

Skysnake

2021-02-26, 21:48:04

Entweder du brauchst drei oder vier Masken oder du brauchst eine. Auch darfst du nicht vergessen dass du eine bessere Density mit EUV erreichen kannst, was den preis relaitiviert. Durch den Ersatz eines Immersions-Layer mit triple pder quad patterning durch einen EUV Layer sparst du schon deutlich ein. Nicht nur an Masken, auch die repetitive litho/dep/etch Schritte etc. fallen weg, wobei die Verweilzeit bei Belichtung noch deutlich länger ist.
Derzeit wird bei EUV aber noch kaum multi patterning eingesetzt. Aber nach dem N5 Node wird wohl wieder multi patterning SADP mit zwei Masken angefangen.

EUV Masken sind zwar zwischen 2x und 3x teurer als ArFi Masken, sparen aber auch 3x oder 4x Arfi Masken ein.
Intel nutzt bei in 14nm schon extensiv LeLeLe mit triple patterning und SADP mit dual patterning. Das ist mit 3,5x und 2x Kosten schon gleichauf mit EUV SE Masken, ganz unabhängig davon dass damit aggressiveres scaling möglich ist als mit wet ArFi.

Bis auf vier oder fünf Layer ist der Rest vom Chip sowieso gleich, aber bei EUV hast du eben auch deutlich besseres Scaling, weshalb die Masken pro belichtetem Transistor deutlich billiger sind.

https://www.forum-3dcenter.org/vbulletin/attachment.php?attachmentid=74349&stc=1&d=1614352061

Und das sind noch alte Zahlen von 2017

https://www.euvlitho.com/2017/P33.pdf
Man muss aber auch Bedenken, das EUV Masken kaputt gehen. Also wirklich kaputt nicht nur dreckig. Du kannst die Masken also nicht so lange einsetzen wie früher

Complicated

2021-02-26, 22:23:17

Das interpretiere ich so, wie du es geschrieben hast. Bei gleichem Node werden mit EUV weniger Masken benötigt.

Da sage ja auch nichts Gegenteiliges.
Lediglich dass andere Faktoren die Kosten für die folgenden nodes nicht billiger machen.

davidzo

2021-02-26, 22:51:03

Man muss aber auch Bedenken, das EUV Masken kaputt gehen. Also wirklich kaputt nicht nur dreckig. Du kannst die Masken also nicht so lange einsetzen wie früher

Das ist schon richtig, aber afaik in den 3x schon mit eingerechnet.
Aber hier ging es ja um den Punkt Bring-up Kosten und nicht um die laufenden Kosten. Also lohnt es sich bei N6 eher mehrere verschieden große chips aufzulegen oder sind die Capex pro Design auch so groß wie N7P. Sicherlich ist der Generelle Wechsel auf EUV Prozesse sehr teuer, aber nehmen wir mal an das hat man im Unternehmen sowieso schon gemacht, inkl. aller tools, IP und Libraries. Lohnt es sich weiterhin nur einen Chip auzulegen und deaktivierte Versionen zu verkaufen, oder wird es etwas billiger mit EUV auch wieder ein lineup an Chips zu bauen?

Wie interpretierst du das aus meinem Beitrag?
Ich verlinke einfach mal die Quelle, die beschreibt wie die Kosten nicht zwangsläufig sinken, trotz EUV. Und wodurch die Ersparnisse kannibalisiert werden können für das Chipdesign auf den EUV-nodes.
https://semiengineering.com/single-vs-multi-patterning-euv/

Wir reden über etwas unterschiedliches. Du sprichst über die Prozesskosten allgemein, ich meine die Kosten um einen Chip mit definierter Transistorzahl hoch zu bringen. Und die sollten bei EUV Prozessen wie N6 etwas geringer sein als bei N7P, da weniger Masken benötigt werden und durch die verbesserte Density auch weniger Maskenfläche designt werden muss.
Unabhängig davon waren natürlich die Einstiegskosten in EUV extrem hoch, höher als alle anderen prozesse zuvor, wie alle anderen prozesse zuvor auch schon. Aber wenn man die erstmal hat skaliert es eben besser mit der Anzahl Designs als DUV/Immersion, sonst würde man das ja nicht machen.

Die andere Quelle ist nur noch im Google Cache vorhanden:

Btw, alte Quellen sind bei sowas gefährlich. Seit Jahrzehnten reden die Engineers bei jedem neuen Prozess von diminishing returns und steigenden Kosten für scanner, Tools, Masken, chemikalien, wafer, etc. Wenn der Prozess erst einmal für 12-18 Monate läuft haben sich die kosten aber plötzlich halbiert. Das ist ein ganz normaler Prozess und daher sind solche quotes schwer vergleichbar bzw. immer nur im Kontext des Zeitpunkts der Aussage zu sehen.

Der Rückgang von 87 auf 81 Masken ist nicht so groß, wie manche erwarten durch den Nodesprung und mehr EUV-Layer.
Es sind mehr Masken als bei 10nm. (78)

Das klingt so als wär jede Maske gleich teuer. Die Hälfte des metal Stacks trägt aber kaum zu den Kosten bei. 10% der 87 Masken sind verantwortlich für 50% der Kosten. Wenn du diese 50% kleiner kriegst ist schon viel gewonnen.

Complicated

2021-02-27, 00:38:09

Wir reden aber hier nicht vom Faktor 3x oder 4x. Das ist es worauf ich hingewiesen habe.

Tobalt

2021-02-27, 05:27:28

Kann man das rauchen und macht das auch ordentlich dicht?

Mir ist leider keine Übersetzung von real space geläufig. Das Gegenteil des Fourierraumes eben..

amdfanuwe

2021-02-27, 10:15:34

Lohnt es sich weiterhin nur einen Chip auzulegen und deaktivierte Versionen zu verkaufen, oder wird es etwas billiger mit EUV auch wieder ein lineup an Chips zu bauen?
Das ist doch reine Kalkulationssache und abhängig von den zu erwartenden Verkaufszahlen und erwartetem Gewinn pro Chip.
Da sich der Yield nicht auf 100% drücken läßt, wird es sich auch immer lohnen teildeaktivierte Chips zu bringen.
Wird nur ein Chip benötigt, wie bei den Konsolen, wird direkt Redundanz eingebaut und mit niedrigerem Takt gearbeitet um die Ausbeute möglichst groß zu haben.

LasterCluster

2021-02-27, 11:40:56

Mir ist leider keine Übersetzung von real space geläufig. Das Gegenteil des Fourierraumes eben..

Realraum geht im Deutschen. Seltener auch direkter Raum. In der Physik auch gerne Ortsraum. Und statt Fourierraum eher reziproker Raum.

LasterCluster

2021-02-27, 12:07:53

An folgendem Diagramm sieht man auch, dass die Software und Verifikation das ganze mit zunehmender Komplexität teuer machen und die eigentlichen Produktionskosten nur ein geringerer Teil sind.
https://www.firstxw.com/Images/2020/0927/a27428843193666.png

Das sind auch die Designkosten, nicht die Produktionskosten. Denke aber, dass es bei der Produktion auch einen immensen Fixkostenanteil gibt. Vielleicht werden deswegen auch Produkte wie Lucienne sinnvoll.

LasterCluster

2021-02-27, 12:32:44

Schon wieder mit Van Gogh verwechselt. ;D
.

Und auch VG wird kein Dali Nachfolger, da

-auf der geleakten Roadmap einfach nichts vor VG ist, es also kein Vorgänger gibt.
-die 8 RDNA2 CUs die vom Treiber bekannt sind einfach viel zu viel für lowend sind
-Der FF3 Sockel/Plattform für VG nicht zu Dalis FP5 passt.
-es bei Waferknappheit sicher besser ist einfach auf Picasso als lowend 4c APU zu setzen

davidzo

2021-02-27, 13:13:21

Wir reden aber hier nicht vom Faktor 3x oder 4x. Das ist es worauf ich hingewiesen habe.

Ja, so gesehen ist das ein marginaler Unterschied.
Ist aber auch immer die Frage wie man vergleicht. Vergleich man N7P mit N5 oder nicht eher Prozesse bei gleicher Density? Schon N7+ hat eine höhere Dichte als N7 und N7P, eher wie N6.
Wenn man mit DUV eine Dichte wie bei N5 anstrebt und darüber reden wir ja gerade, dann brauchst du weit über 100 Masken. Für die Logic Layer reicht dann Lelele mit triple patterning einfach nicht mehr. Und da steigen die Komplexität+Kosten schnell mal um Faktor 3x-4x. Kostenentscheidung ist sowieso nur das obere Drittel des metal Stacks, der Rest sind Peanuts. Deswegen schaffen ja alle extrem teure EUV Tools an. Die hätten natürlich viel lieber mit den vorhandenen und hochoptimierten Immersions-Scannern weiter gemacht, probiert hat man es garantiert.

reaperrr

2021-02-27, 13:58:48

-es bei Waferknappheit sicher besser ist einfach auf Picasso als lowend 4c APU zu setzen
Picasso ist gerade ebenfalls schlecht verfügbar. Entweder die Situation ist bei GloFo's 12LP nicht wirklich besser, oder das Problem liegt für AMD wirklich vorrangig beim Substrat (https://www.extremetech.com/computing/318937-report-packaging-issues-ps5-demand-may-be-hurting-tsmc-production), dann hilft die Verwendung von Picasso auch nicht.
Außerdem: VG dürfte flächen- und damit auch Package-mäßig ein Stück kleiner als Pica sein, und zudem viel sparsamer. Wird schon Kunden geben, die lieber VG nehmen würden.

LasterCluster

2021-02-27, 18:21:33

Picasso ist gerade ebenfalls schlecht verfügbar. Entweder die Situation ist bei GloFo's 12LP nicht wirklich besser, oder das Problem liegt für AMD wirklich vorrangig beim Substrat (https://www.extremetech.com/computing/318937-report-packaging-issues-ps5-demand-may-be-hurting-tsmc-production), dann hilft die Verwendung von Picasso auch nicht.
Außerdem: VG dürfte flächen- und damit auch Package-mäßig ein Stück kleiner als Pica sein, und zudem viel sparsamer. Wird schon Kunden geben, die lieber VG nehmen würden.

Klar nehmen die Kunden lieber Zen2 mit RDNA2. Aber zu welchen Kosten? Glofo kann für 12nm sicherlich nicht mehr viel verlangen. N7 ist aber nachwievor schwer gefordert (Konsolen!).

Wenn es nicht am Substrat liegt, wäre die Knappheit bei Picasso ein Hinweis für eine andauernd hohe Nachfrage. Also, warum dann ersetzen?

Complicated

2021-02-28, 11:08:55

Wenn man mit DUV eine Dichte wie bei N5 anstrebt und darüber reden wir ja gerade, dann brauchst du weit über 100 Masken. Das ist doch genau was ich schreibe. Wenn man den 5nm EUV node wählt als Chipdesigner, geht es derzeit nicht darum die Layer einzusparen, sondern mehr Transistoren auf die selbe Fläche zu bringen. Die durch EUV eingesparten Kosten in der relativen Betrachtung zeigen eigentlich nur, dass man EUV zwingend braucht um überhaupt diese Chips marktfähig zu machen. Aus der relativen Betrachtung, die vollkommen richtig ist, ergibt sich aber nicht zwingend eine reale Kostenersparnis für die Chiphersteller in realen Produkten. Es wird sozusagen reinvestiert in Machbarkeit und Fortschritt. Diesen Schritt zu mehr Komplexität muss man in der Diskussion mit betrachten wenn man über Kosten der Designs/Produktion spricht.

Skysnake

2021-02-28, 11:34:46

EUV bringt vor allem aber auch schnellere Durchlaufzeiten. Das ist mit lelele und so Späßen schon wirklich extrem geworden.

Time to Market ist halt auch ein Argument

Tobalt

2021-02-28, 12:52:29

Auf Dlf war die Tage mal von 3-6 Monaten Durchlaufzeit die Rede.. Damit ist aber nicht der Fab Process vom Wafer zum fertigen Die gemeint , oder doch ?

Trotz der vielen 100 Prozesse hätte ich da eher mit einigen Tagen bis wenigen Wochen gerechnet...

Skysnake

2021-02-28, 13:26:51

Ne, Die Zeit von Wochen ist schon lange Rum. Je nach Priorität kommen 3-6 Monate gut hin für aktuelle Prozesse, wobei die ganzen multipatterning Prozesse sich eher bei 6 Monaten wohl bewegen.

Da kommt dann das ganze packaging etc noch drauf.

amdfanuwe

2021-02-28, 13:36:07

Hängt wohl auch davon ab, ob man als große Firma entsprechende Kapazitäten gebucht hat oder ob man als kleine Firma sein Tape Out zu TSMC schickt und darauf warten muß, dass diese die benötigten Kapazitäten einschieben.
Anders gesagt: kleinere Kunden werden geringere Prioritäten haben und etwas länger warten müssen.

Skysnake

2021-02-28, 14:11:19

Ka das hängt auch davon ab, aber auch mit allem Geld der Welt dauert ein Durchlauf mit lelele deutlich länger als mit EUV. Also sowas in die Richtung 3+ Monate.

Daher war es ja so erstaunlich wie schnell Intel den sata gate Bug fixen konnte. Das wäre in ner FAB eines Auftragsfertigers unmöglich gewesen

smalM

2021-03-02, 09:39:31

Digitimes über TSMCs Kapazitäten (https://www.digitimes.com.tw/tech/dt/n/shwnws.asp?cnlid=1&id=0000605003_373L866R1PH9WN24ELEGS):

As for the 7-nanometer family, including 6-nanometer [...] the monthly production capacity in the fourth quarter of 2020 has surpassed 140,000 pieces, and the monthly shipments in 2021 will remain at the level of more than 140,000 pieces, and the monthly production capacity will increase to 150,000 pieces from 2022 to 2023. Films, reaching 160,000 in 2024.

5nm production capacity has reached 90,000 units per month in the fourth quarter of 2020. The bulk of production capacity is covered by Apple.
[...] and 5nm will be shipped in a single month in the first half of the year. 105,000 pieces.
TSMC’s 5-nanometer process production capacity will further expand to more than 120,000 pieces in the second half of the year, and it will increase to 140,000 pieces per month by 2024. sheet.

According to the semiconductor industry, 3nm, which has a higher technical threshold and a huge increase in yield, will be mass-produced in the second half of 2022. It was previously expected to have a monthly production capacity of 30,000 in the second half of 2021. Under Apple’s large order commitment in 2022, Shipments in a single month can reach 55,000 pieces, and in 2023, it will surpass 105,000 pieces in a single month.

prinz_valium_2

2021-03-02, 09:53:03

Auch so ein problem, wenn immer neue bessere Technologien verlangt werden. Es sind einfach keine Produktionssteigerungen bei den alten Prozessen zu erwarten.

7nm (inkl. 6nm Derivate etc.)könnte gut 200k anstatt nur 150k gebrauchen. Lohnt sich aber nicht für TSMC und geht auch nicht, wenn man 5nm und 3nm ausbauen und voran bringen will.

Also muss man durch das Tal einfach durch und mit zu viel Nachfrage und zu wenig Angebot.
Aber auch Sony und MS oder AMD als deren Partner will es nicht anders. Die Konsolen in 7nm werden auch 2024 und 2025 weiterhin so wie jetzt vom Band laufen, wenn die anderen schon lange weg sind.

Wer aber Konsolen die shrinks wie diese Generation erwartet, wird schwer enttäuscht

HOT

2021-03-02, 10:05:21

Die Konsolen werden irgendwann auf 6nm gesetzt. Shrinks sind illusorisch, sehe ich auch so.

smalM

2021-03-02, 13:24:09

@prinz_valium_2
Es hat doch schon eine Strategieänderung bei TSMC stattgefunden:
Für N5, N3 und N2 werden jeweils neue Produktionsstätten errichtet und N7 wird nicht etwa heruntergefahren um einem neuen Prozeß Platz zu machen, sondern stattdessen noch weiter ausgebaut.

ZeXes

2021-03-04, 11:01:14

"Moore's Law is dead.." (.. Graphene at the brink of birth..")

https://singularityhub.com/2021/03/01/graphene-nano-origami-could-take-us-past-the-end-of-moores-law/?utm_campaign=SU%20Hub%20Daily%20Newsletter&utm_medium=email&_hsmi=113582795&_hsenc=p2ANqtz--z6pNT6fPudYj_C-PxLZYsHM2BO9f-MdqHlWsqdGP6_WZpVBAGyTnciCVTyLdnJqAGyilMSTzE01bc6PTWkbtk7_f3rQ&utm_content=113582795&utm_source=hs_email

They say that the approach allows them to build processors around 100 times smaller than conventional microchips, which could be thousands of times faster than today’s devices and would require far less energy and resources to make.

Der Stoff aus dem die Zukunft bestehen wird.

Skysnake

2021-03-04, 22:12:37

Da will ich aber mal sehen, wie die die Dinger bei gleicher Logik 100 mal kleiner machen und gleichzeitig 1000 mal schneller. Die Lichtgeschwindigkeit ist auch für Graphen endlich....

basix

2021-03-04, 23:01:44

Da will ich aber mal sehen, wie die die Dinger bei gleicher Logik 100 mal kleiner machen und gleichzeitig 1000 mal schneller. Die Lichtgeschwindigkeit ist auch für Graphen endlich....

Quantenverschränkung ;) :D

Ne, Spass beiseite: Eine Möglichkeit wäre 3D-Chips, was die durchschnittliche Distanz zwischen den Funktionsblöcken verringert. Graphen kann ein sehr guter Wärmeleiter sein (in einer Achse), womit man die Wärme aus dem Chip bringt. Und die andere Möglichkeit ist, dass Signal-Delays in Graphen geringer sind (R-C Verhalten)

Skysnake

2021-03-05, 06:22:25

Du musst aber die Sachen auch miteinander verbinden und man ist da heute auch ziemlich limitiert. Sprich mehr Transistoren bringen teils gar nichts, weil man sie gar nicht geschaltet bekommt. Und das würde mit Transistoren auf 3D nur bedingt besser werden. Das ist komplett unabhängig von der Art des Transistors.

Und wenn ich von a nach b muss dauert das einfach ne gewisse Zeit.

Zudem muss man bei sowas auch aufpassen ob die Leute komplette Schaltungen oder nur die Transistoren what ever vergleichen. Es gab da such so geile Quantenpunktkontakt Vergleiche wieviel kleiner das ist. Da wurde die Struktur drum rum halt mal einfach unterschlagen und die war millionenfach größer als das mit dem man es verglichen hat....

Graphen hat Potenzial, aber 100 mal kleiner bei gleichem Integrationslevel und gleichem yield! Will ich erstmal sehen. Auch heute könnte man schon mit Transistoren wahrscheinlich nen Faktor 2+ raus holen, wenn man auf yield und Kosten kacken würde...

UND was man bei 3D Chips auch IMMER Bedenken muss ist, dass die Daten auch erstmal IN den Chip rein müssen und sehr vielen realen Problemen ist man schon seit sehr langer Zeit davon limitiert und da bringt dir dein 3D Chip aus Graphen rein gar nichts. Das ist in erster Ordnung eine Funktion der Chipfläche....

Edith

Ich habe jetzt mir doch angetan zu lesen und OH wow sie sind nicht in der Lage einen funktionierenden Chip zu bauen. In 5 Jahren planen sie das... das ist genau so gut wie Fusionsenergie gibt es in 30 Jahren...

Vor allem sie haben ja wohl noch nicht alle Probleme prinzipiell gelöst wie ich das sehe.

Und bzgl strained electronics. Das ist ein "alte" Hut bei CMOS schon seit spätestens 28nm weiß man dass das Effekte hat die man berücksichtigen muss. Und heutzutage wird die Leistung von pmos und nmos sogar gezielt gepushed weil man die Hitterstrucktur gezielt staucht bzw streckt ....

Und Sie reden natürlich nur von dem Chip. Ein signifikanter Anteil der Energie eines Chips geht aber für IO drauf und daran ändern die rein gar nichts. Wenn 10% der Energie rein dafür verwendet wird die IO Last außen zu treiben dann kann mein Chip nicht effizienter als Faktor 10 werden....

Sorry, aber sowas regt mich echt schon seit meiner Diplomarbeit einfach nur noch auf.

basix

2021-03-05, 08:36:48

Ja, solche Vergleiche sind halt typischerweise auf ein begrenztes Gebiet bezogen, auch wenn die News von "Processors" und "Microchips" im gesamten sprechen.

Dass es in 5 Jahren einen Chip geben soll, hat mich auch schmunzeln lassen. Das ist noch relativ weit weg und ich dachte das selbe wie du. Und bis dahin ist die herkömmliche Technologie dann auch schon weiter.

Aber nichtsdestotrotz sollte man an solchen Sachen forschen. Wer weiss, irgendwann steht Silizium am Limit oder es gibt einen Durchbruch bei einer anderen Technologie.

Und bezüglich deinem I/O Problem hätte ich schon die Lösung: Photonics mit Quantenverschränkung zwischen den Interfaces meherer Chips oder Compute-Modulen. Danach musst du die Daten nur noch On-Chip ändern um sie zu transferieren :D

Loeschzwerg

2021-03-05, 09:56:41

https://www.heise.de/news/Milliardendeal-GlobalWafers-uebernimmt-deutschen-Wafer-Hersteller-Siltronic-5072644.html

Wir Deutschen verkaufen irgendwann echt noch unser letztes Hemd... "Lasst uns eine Fab aufziehen! Aber zuvor verkaufen wir unseren Wafer-Hersteller nach Taiwan."

Skysnake

2021-03-05, 10:09:47

Piefkee

2021-03-05, 10:37:23

Was hat das eine mit dem anderen zu tun? Brauchen die Fabriken etwa diese Wafer? Da kann man doch sicherlich auch wo anders her holen oder selbst machen wenn das ein Problem sein sollte...

Wer Sarkasmus findet darf ihn behalten...

Er hat schon recht. Deutschland muss aufpassen, man ist sicherlich nicht lange "technologie" führer wenn man nichts mehr in DE hat... gilt für alle bereiche

BlacKi

2021-03-05, 12:17:21

dildo4u

2021-03-05, 12:33:01

Die Masse braucht halt eine Schreibmaschine das ist nicht sonderlich verwunderlich das IGP explodiert, ich versuche grad ein Mini PC für meine Eltern zu kaufen und es gibt fast gar nix mit Tiger Lake.
Da wird offensichtlich rationiert damit mehr Notebooks verkauft werden.

BlacKi

2021-03-05, 12:54:50

du meinst das in anspielung auf das andere bild. bei VCz. auf mein bild bezogen passt die aussage nicht wirklich^^

dildo4u

2021-03-05, 12:57:28

Welche Rolle spielt Intel bei DGPU? Was ich bisher gelesen hab ist laut Igor der erste Versuche eine Katastrophe wegen der Treiber.

Wörns

2021-03-05, 13:39:28

Er hat schon recht. Deutschland muss aufpassen, man ist sicherlich nicht lange "technologie" führer wenn man nichts mehr in DE hat... gilt für alle bereiche

Irgendwie klingt das so, als ob Globalwafers die Fabrik abbauen und nach Fernost verschiffen will.
Ich sehe das nicht so dramatisch, wenn die Fabrik hier stehen bleibt.

Aktiengesellschaften haben meistens internationale Besitzer. Siltronic gehörte zu 30% Wacker Chemie, der Rest war im Streubesitz, das können die verschiedensten Besitzer sein, gute wie böse, z.B. Blackrock ;).
Und oh weh, Globalwafers ist wieder eine Aktiengesellschaft, die wahrscheinlich auch wieder gute und böse Aktionäre hat.

Prinzipiell finde ich, dass energieintensive Produkte wie z.B. Silizium Rohlinge dort produziert werden sollten, wo der Strom günstig ist und umweltverträglich entsteht. Norwegen wäre da so eine Stelle auf der Welt. Besser als den Strom über Trassen nach Deutschland zu schicken. Aber es gibt noch viele andere Standorte auf der Welt, die eigentlich besser geeignet sind als Deutschland.
MfG

Geächteter

2021-03-05, 20:15:28

Aber es gibt noch viele andere Standorte auf der Welt, die eigentlich besser geeignet sind als Deutschland.
MfG
Bleibt die Frage, für was ist Deutschland eigentlich noch geeignet - blühende Landschaften?

Wörns

2021-03-05, 23:44:16

Geeignet ist z.B. die Wafer zu bearbeiten, z.B. Chips daraus herzustellen wie bei Globalfoundries. Die Chips zu verwenden, geht auch. Wie z.B. bei VW, demnächst Tesla und vielen anderen. Die Produkte zu verwenden, die vorherige produzieren, z.B. Privatiers oder auch Firmen.
Also eigentlich die ganz normale Volkswirtschaft.
MfG

Zossel

2021-03-06, 07:59:03

Prinzipiell finde ich, dass energieintensive Produkte wie z.B. Silizium Rohlinge dort produziert werden sollten, wo der Strom günstig ist und umweltverträglich entsteht.

Die Industriepreise für Strom sind in Deutschland durchaus konkurrenzfähig. Das Preisdesign ist da auch ein anderes als bei Lieschen Müller.
SLAs und Spitzenabnahme spielen da eine wesentlich grössere Rolle als die einfache Summe der abgenommenen Energiemengen.

gnahr

2021-03-06, 08:43:15

Prototyping wird genauso gemacht. Man will nicht für jeden Spin erst zum Volumen-Backend nach Asien. Wafersägen, Ballingsysteme und genauso Underfilldispenser gibts (je nach Anforderung) mindestens an 3 Standorten, wo man den Service einkaufen kann. Glofo, Siemens, ... die kennen alle ihre Pappenheimer wenns schnell gehen muss.

Wörns

2021-03-07, 21:18:58

Mir ging es weniger um die Strompreise als vielmehr darum, energieintensive Rohstoffveredelung mit Elektrolyse dort stattfinden zu lassen, wo Wasserkraft verwendet werden kann.
Das macht man mit Aluminium auch so, das wird z.B. gerne in Island in großen Blöcken in einem der weltgrößten Wasserkraftwerke hergestellt. Und ich halte es nicht für so schlimm, wenn in der einen oder anderen Volkswirtschaft dieser kleine, aber energieintensive Schritt outgesourced wird.
MfG

Nightspider

2021-03-08, 03:27:50

Die Verluste in Nordlink von Norwegen nach Deutschland betragen 5%.

Das ist ökologisch wahrscheinlich sinnvoller als das Silizium durch die Gegend zu schiffen. ^^
Abgesehen davon das Norwegen eine Batterie für Deutschland ist aber das ist ein ganz anderes Thema.

HOT

2021-03-08, 09:00:40

und trotzallem mit tsmc wäre das nicht möglich gewesen:
https://cdn.videocardz.com/1/2021/03/MW-PR-q420-002-videocardz.jpg
Schade nur, dass davon nix bei den Gamern angekommen ist ;). Aber ja, NV ist jetzt in einer komfortablen Situation.

Wörns

2021-03-08, 15:55:03

Die Verluste in Nordlink von Norwegen nach Deutschland betragen 5%.

Ja, aber...
Ich kenne die Verluste jetzt nicht wirklich. Klar ist aber, dass da erstmal eine Leitung gebaut werden muss(te). Und die Kapazität der Leitung ist auch irgendwann erschöpft. Also muss man die nächste bauen - wir haben ja sehr viel vor, Norwegen als Akku zu verwenden...

M.E. ist die stromintensive Rohstoffveredelung mit Elektrolyse eine Möglichkeit, die Standorte, an denen direkt Strom erzeugt wird (und zwar nicht aus kalorischen Kraftwerken), ideal zu nutzen und dann das veredelte Material (Reinst-Halbleiter, Alluminium, etc.) in der Welt zu verteilen bis hin zu den Standorten, wo die elektrische Energie mittels Wärme (aus Kohle, Öl, Gas, Uran) ineffizienter erzeugt wird.
MfG

Zossel

2021-03-08, 16:38:53

Ja, aber...
Ich kenne die Verluste jetzt nicht wirklich. Klar ist aber, dass da erstmal eine Leitung gebaut werden muss(te).

Gibt es schon und läuft seit 3 Monaten: https://de.wikipedia.org/wiki/NordLink

Wörns

2021-03-08, 16:45:15

Ja klar, das sagte Nightspider ja zwei Postings zuvor, und darauf bezog ich mich.
MfG

smalM

2021-03-11, 12:26:14

Abgesehen davon, daß Norwegen keine Batterie Akku ist, da sie keine Speicherkapazität haben, was hat das ganze mit Chipfertigung zu tun?

vinacis_vivids

2021-03-14, 14:33:11

Erleuchtung im Computerchip
https://www.faz.net/aktuell/wissen/physik-mehr/fortschritte-in-der-optoelektronik-erleuchtung-im-computerchip-17227059.html

Statt Strom wird Licht transportiert ☀️

Tobalt

2021-03-14, 19:26:37

Für Off Chip und Telekom sehe ich ja nutzen bei optischen links. Aber im Chip?!

Die Leiterbahnen dafür müssten ja enorm fett sein. Wenn dann wäre das nur was für die höheren interconnects. Das wird bestimmt erst dann sinnvoll wenn man auch die Logik direkt Photonisch integriert. Dann kann man die enorm reduzierte Dichte mit hoher Datenrate kompensieren.

Das gleiche Problem sehe ich auch bei der spintronik. Solange die Logik selbst noch rein elektronisch funktioniert, ist der Overhead einer hin- und Rückkonvertierung in Photonen bzw spins es wohl noch lange nicht wert.

Leonidas

2021-03-18, 04:43:39

https://pbs.twimg.com/media/EwrjW9JXEAATVzm.jpg

Skysnake

2021-03-18, 07:30:07

Ja schon bei Golem gesehen.

AMD ist jetzt Nummer 2. Das wird ihnen sicherlich helfen auch noch mehr Kapazitäten zu bekommen.

y33H@

2021-03-18, 07:57:42

Bei Computerbase ;-)

Skysnake

2021-03-18, 09:24:15

Kann auch sein.

Man sieht auch den klaren Effekt vom Switch zu Samsung bei nVidia

smalM

2021-03-18, 11:18:24

1. Die Zahlen sind zu hoch.
Wieso Analysefirmen ihre Elaborate nicht mit der Wirklichkeit abgleichen, ist mir wirklich ein Räsel.
TSMCs Zahlen für 2019:
Kunde 1 23,1%
Kunde 2 14,3%
Kunde 3–10 33,0%
Nennt sich in der Bilanz "Risks Associated with Sales Concentration". Die Zahlen sind für 2020 leider noch nicht raus.

2. Im Forum von Computerbase war lustig zu sehen, daß so manchem der Gedanke "100% 2019 ≠100% 2020 ≠ 100% 2021" schlicht nicht gekommen ist.

@Skysnake
Ich finde Qualcomm interessanter. Die waren mal der 20%-Kunde und dann kam Apple...

Sunrise

2021-03-18, 11:35:24

Die Samsung-Prozesse scheinen ja in erster Linie gut für Qualcomm zu passen, wenn man bereits auf 5nm LPE fertigt. Sofern Samsung sich mit GAA kein Ei ins Nest legt, hätten wir dann auch endlich mal richtige Konkurrenz, aber bei Samsung sind starke Zweifel leider angebracht.

Dass da jetzt Qualcomm und vor allem Nvidia (wenn ARM durchgewunken wird) immer größere Kunden werden ist denke ich ja kein Geheimnis.

Was aber wohl auch kommen wird:

Gerade die Konsolen verkaufen sich zu gut, und ich könnte mir vorstellen, dass man hier bald den Switch (Wortspiel inkl.) machen wird... TSMC verbaut zuvielen die Marktchancen bzw. -anteile, das hat Jensen relativ früh bemerkt.

AMD müsste bei den Laptop-Chips eigentlich auch mitziehen, wenn sie Intel mit Stückzahlen wirklich Konkurrenz machen wollen. Ist halt die Frage, wie eng verwoben man mit TSMC ist, laut Lisas Aussagen scheint ja die Abhängigkeit sehr stark zu sein.

Complicated

2021-03-18, 12:31:15

Hier hat ja AMD mit der GPU-IP Lizensierung an Samsung die Weichen gestellt, um Einnahmen unabhängig von eigenen Chips bei TSMC zu generieren. Die ARM-APUs sollen ja 2022 spätestens im Markt sein und wir werden da wohl bald etwas zu den neuen Modellen hören von Samsung. Im Chromebook-Markt sollten die zuerst auftauchen. Die Erfahrungswerte mit RDNA könnten bei der Evaluierung der Samsungprozesse sehr hilfreich sein.

smalM

2021-03-18, 12:50:28

Ist halt die Frage, wie eng verwoben man mit TSMC ist, laut Lisas Aussagen scheint ja die Abhängigkeit sehr stark zu sein.
AMD ist TSMCs Entwicklungspartner für die HP-Varianten neuer Nodes. Diesen Status (und damit den frühen Zugriff auf die Technik) würden sie verlieren, wenn sie auch nur einen Teil der Produktion zu Samsung verlagern würden.

Complicated

2021-03-18, 12:57:50

Interessante Info (aber auch naheliegend). Umso wichtiger wirkt die IP-Lizensierung.

Zossel

2021-03-18, 17:19:51

Im Chromebook-Markt sollten die zuerst auftauchen. Die Erfahrungswerte mit RDNA könnten bei der Evaluierung der Samsungprozesse sehr hilfreich sein.

NV wird da mit seinen Blobs keinen Stich machen.

HOT

2021-03-18, 19:24:14

AMD ist TSMCs Entwicklungspartner für die HP-Varianten neuer Nodes. Diesen Status (und damit den frühen Zugriff auf die Technik) würden sie verlieren, wenn sie auch nur einen Teil der Produktion zu Samsung verlagern würden.
Das ist Blödsinn würde ich sagen. Ob AMD Aktivitäten bei Samsung hat spielt dafür keine Rolle.
AMD hat i.Ü. Aktivitäten bei Samsung mit Polaris.

basix

2021-03-18, 21:27:36

Soweit ich weiss, gilt der Preferred Deal (oder Gentlemen's Agreement, weiss nicht) bei TSMC für alles <12nm. Bei GloFo und Samsung läuft das meiste auf 12/14nm. Deswegen ist diese "Aktivität" nicht von dieser Abmachung betroffen.

Umgekehrt hat AMD mit GloFo einen Deal, dass sie <12nm beliebig wählen können. Ohne diesen Deal müsste AMD Strafzahlungen leisten.

Wörns

2021-03-19, 15:25:44

Und wie kann dann Nvidia bei Samsung und TSMC fertigen?
MfG

HOT

2021-03-19, 15:55:05

Ich sag ja, das ist sicherlich Blödsinn. Ich glaub auch nicht, dass es da einen gesonderten Deal für Exklusivproduktion gibt.

smalM

2021-03-19, 21:07:51

Wer hat irgendwas von Exklusivproduktion gesagt?
Sowas gibt es nur für Apple. Und deshalb hat TSMC letztes Jahr auch nur mit Apples Zustimmung die N5-Produktion für HiSilcon nach vorne ziehen können, sodaß es für ca. 20000 Wafer Kirin 9000 vor der Deadline der Sanktionen gereicht hat.

basix

2021-03-20, 14:22:12

Es ist keine Exklusivproduktion, eher ein Vorzugsrecht. D.h. man wird früh in die Prozessentwicklung miteingebunden, kann allenfalls technische Parameter mitbeeinflussen (z.B. N5P) und erhält den frühesten Zugang zum Prozess. Damit kann man den Prozess eher auf seine Produkte abstimmen und ist früher damit am Markt. Ausserdem hat man in Verhandlungen um Waferkontingente einen Bonus. Das lässt TSMC aber nur mit sich machen, wenn AMD 100% der Produkte in 7nm und darunter bei ihnen fertigen lässt. Das ist das, was ich unter dem Deal zwischen AMD und TSMC verstehe.

Nvidia hat diesen Vorteil nicht. Kann dafür aber auf andere Fertiger ausweichen.

Complicated

2021-03-20, 16:34:49

AMD hat i.Ü. Aktivitäten bei Samsung mit Polaris.Kein EUV und kein 7nm bei Samsung, kein Polaris bei TSMC.
Und wie kann dann Nvidia bei Samsung und TSMC fertigen?Kein EUV+7nm bei TSMC (nur 16nm) kein EUV+7nm bei Samsung (nur 10/8nm)

Die Argumentation/Einschränkung ist doch eindeutig auf fortschrittliche Prozesse anwendbar. 5nm EUV und kleiner derzeit. Wer mit entwickelt sollte nicht unbedingt den selben node auch in einer anderen fab mit entwickeln. Da ist Wissensabfluß ja überhaupt nicht sinnvoll einzugrenzen.
Was in einem etablierten/lizenzierbarem Standard-Prozess genutzt wird ist da nebensächlich.

Polaris war in einem 14nm Samsungprozess, den GF lizenziert hatte, nachdem 14XM gecanceled wurde. Warum sollte Samsung da Probleme haben? Oder GF? TSMC hat kein Polaris produziert.

Voodoo6000

2021-03-20, 16:39:24

Kein EUV+7nm bei TSMC (nur 16nm)
Nicht nur 16nm, Nvidia fertigt auch 7nm GPUs bei TSMC

Complicated

2021-03-20, 16:54:32

Nicht nur 16nm, Nvidia fertigt auch 7nm GPUs bei TSMC
Stimmt, die Server Ampere hatte ich vergessen. Kein Samsung in 7nm macht das möglich. EUV hat Nvidia wohl noch nicht entschieden.

robbitop

2021-03-20, 16:56:06

Richtig: A100. Allerdings wohl DUV.

Complicated

2021-03-20, 17:09:07

Möglicherweise auch genau die Einschränkung, warum Nvidia bei Samsung keinen fortschrittlicheren Prozess genutzt hat (Um TSMC EUV nutzen zu können später). der 10nm-Aufguss hatte ja doch überrascht.

ZeXes

2021-03-22, 13:50:48

Ganz interessantes Interview über die Zukunft der Fertigungstechnologien und worauf es aktuell und in Zukunft ankommen wird beim designen von Architekturen.

https://semiengineering.com/the-future-of-transistors-and-ic-architectures/

Obviously, the primary industry focus in the near term is getting gate-all-around technologies like nanosheets/nanowires integrated and working. It’s still relatively early in terms of characterizing those devices and we’re figuring out the most efficient way to measure them. Our analyses show that forksheet FETs or complementary FETs seem to be emerging with many papers showing feasibility, but they won’t be showing up in device integration in the near term. Once evolutionary improvements on nanosheets run out of steam, the industry will need to switch to something else like complementary FETs, which could double the transistor density. If we allocate enough engineering focus and resources for the tooling and the processes, those technologies may be adopted.

Auf GAA scheint wirklich der Fokus aktuell zu sein. Samsung ist ja jeder Federführend und will da in den nächsten 1-2 Jahren mit 3nm GAA loslegen. Bei TSMC wirds wohl mind. noch bis 2024-2025 dauern.

Wörns

2021-03-22, 15:06:48

AMD ist TSMCs Entwicklungspartner für die HP-Varianten neuer Nodes. Diesen Status (und damit den frühen Zugriff auf die Technik) würden sie verlieren, wenn sie auch nur einen Teil der Produktion zu Samsung verlagern würden.

Um mal darauf zurück zu kommen.
AMD und Nvidia produzieren bei TSMC im selben 7nm Prozess. Nvidia bei Samsung in 8nm. Angeblich kann AMD nicht bei Samsung produzieren, weil AMD dann seine Sonderstellung bei TSMC verlieren würde.

Ich glaube, AMD könnte wie Nvidia bei Samsung in 8nm produzieren. Ideal wären lowend APUs in großer Stückzahl, die allemal besser werden könnten als in 12nm bei Globalfoundries.

Hoffentlich hat AMD da bereits vor ein paar Jahren drüber nachgedacht...
MfG

amdfanuwe

2021-03-22, 15:24:33

Hoffentlich hat AMD da bereits vor ein paar Jahren drüber nachgedacht...
MfG
Sicherlich nicht, da vor ein paar Jahren nicht mit dem Bedarf gerechnet werden konnte. Und es wird keiner Planen über geschätzten Bedarf zu produzieren.

Wörns

2021-03-22, 15:37:36

Ich meine ja nicht im letzten Jahrtausend. Es reicht der zeitliche Vorlauf bis damals, als Trump dazu gedrängt wurde, chinesische Firmen aus der Kundschaft von TSMC hinauszudrängen. Da wussten amerikanische Firmen ja bereits, dass es für sie bei TSMC eng werden würde. Das war lange vor Corona. Und es sollte reichen, damit im Jahresverlauf was bei Samsung vom Band fallen könnte.
MfG

HOT

2021-03-22, 15:39:25

Ich hab immer noch keinen Beleg über die angebliche Exklusivproduktion von AMD bei TSMC gesehen. Ich denke immer noch, dass AMD 3 GAAF bei Samsung einfach nutzen kann wie die das wollen.

Lehdro

2021-03-22, 16:32:42

Da wussten amerikanische Firmen ja bereits, dass es für sie bei TSMC eng werden würde. Das war lange vor Corona.
MfG
Das ergibt doch gar keinen Sinn. Wenn man damals davon ausging das Huawei & andere Chinesen bei TSMC rausfliegen, wäre die logische Schlussfolgerung doch gewesen, dass man jetzt eben MEHR Kapazität bekommt. Was ja so faktisch auch passiert ist, als der Huaweikuchen verteilt wurde. Nur reicht das halt immer noch nicht, da der Bedarf immer noch größer ist, als alles was prognostiziert wurde.

Wörns

2021-03-22, 17:07:12

Die Kapazitäten wurden bereits VOR Corona als zu knapp für alle angesehen. Deswegen ja Trumps Einsatz. Erst als man davon ausging, dass Huawei & Co bei TSMC rausfliegen würden, gab es eine SEHR kurze Zeitspanne, in der man hätte meinen können, dass die Kapazitäten reichen könnten. Die Zeitspanne ging mit Corona dann aber schnell zu Ende.
MfG

CrazyIvan

2021-03-22, 18:36:31

Ich hab immer noch keinen Beleg über die angebliche Exklusivproduktion von AMD bei TSMC gesehen. Ich denke immer noch, dass AMD 3 GAAF bei Samsung einfach nutzen kann wie die das wollen.
Dafür wirst Du und mit hoher Wahrscheinlichkeit auch der Rest des Forums nie einen Beleg bekommen. Solche Abmachungen fallen unter "streng vertraulich". Von so etwas bekommt man per se immer nur durch Gerüchte Wind.
Ich persönlich halte es für extrem wahrscheinlich, dass solche Klauseln existieren - beweisen kann ich es nicht.
Im übrigen herrscht Vertragsfreiheit - TSMC darf sich aussuchen, mit wem es Geschäfte macht. Und wenn nvidia verkündet, bei Samsung fertigen zu lassen, dann kann TSMC ohne Angabe von Gründen sagen, dass es heute leider kein Foto äh 5nm Wafer für nvidia hat :wink:

Wörns

2021-03-22, 20:16:16

Piefkee

2021-03-22, 21:50:11

Auf GAA scheint wirklich der Fokus aktuell zu sein. Samsung ist ja jeder Federführend und will da in den nächsten 1-2 Jahren mit 3nm GAA loslegen. Bei TSMC wirds wohl mind. noch bis 2024-2025 dauern.

Was ich aus Semiwiki Forum aus internen PMs so mitbekomme aus sieht es bei Samsung und GAA ziemlich düster aus. Sie haben EUV FinFet immer noch nicht im Griff ( Yield ist angeblich unter 50%). Deshalb ist auch Quallcom zurück zu TSMC gegangen ( bekommen aber nicht genug volume 😅)

Es wurde viel diskutiert das Samsung unbedingt GAA vor TSMC in Serie haben will, aber nicht ohne Grund hat TSMC 3nm nicht auf GAA gesetzt. Apple hat klar nein gesagt das die bei 3nm kein Risiko eingehen wollten und dass ist der Grund warum TSMC GAA auf 2nm (2024) verschoben hat.

Samsung ist gut mit PowerPoint aber leider muss man liefern in Form von Yield und deathlines. Also nicht alles glauben was Samsung so tolles vorstellt...

Piefkee

2021-03-22, 21:54:20

Das sehe ich ganz genauso. Ebenso herrscht Freiheit in der Preisgestaltung. Da hat TSMC zuletzt seine Kapazitäten einfach versteigert. Das legt zwar nahe, dass TSMC alle seine Kunden über einen Kamm schert, also unabhängig von irgendeiner Exklusivstellung. Aber das muss nichts heißen. Vielleicht hat TSMC seine Lieblinge zuerst gefragt, ob sie für irgendeinen astronomischen Preis Kapazitäten haben wollen. Vielleicht aber auch nicht.
Letztlich geht's denen um's Geldverdienen.
MfG

Sorry aber das ist bullshit...
Was versteigt wurde ist lediglich extra Kapazität die nicht Bestandteil des waferagreement ist.

Beispiel AMD hat für 2021 pro Quartal 30k wafer/quartal fix unterzeichnet. Wollen sie unter dem Jahr zusätzlich mehr (5k) dann müssen sie natürlich dafür bieten.

Übrigens Gewinner dieser Zusatz Kapazität für 2021 H2 ist AMD und Broadom. Verlier ist Qualcom

smalM

2021-03-23, 15:13:25

Scotten Jones – SemiWiki:
SPIE 2021 – ASML DUV and EUV Updates (https://semiwiki.com/events/297142-spie-2021-asml-duv-and-euv-updates/)

CrazyIvan

2021-03-23, 16:49:49

Sorry aber das ist bullshit...
Was versteigt wurde ist lediglich extra Kapazität die nicht Bestandteil des waferagreement ist.

Beispiel AMD hat für 2021 pro Quartal 30k wafer/quartal fix unterzeichnet. Wollen sie unter dem Jahr zusätzlich mehr (5k) dann müssen sie natürlich dafür bieten.

Übrigens Gewinner dieser Zusatz Kapazität für 2021 H2 ist AMD und Broadom. Verlier ist Qualcom
Nunja, laut Digitimes gedenkt TSMC wohl, sein Preismodell zu "dynamisieren". Leider ist der Artikel hinter der Paywall.
Für mich klingt das ganz so, als wolle man Verträge weniger langfristig gestalten und sich die Knappheit vergolden lassen.

https://www.digitimes.com/news/a20210322PD200.html

Piefkee

2021-03-23, 17:40:32

Nunja, laut Digitimes gedenkt TSMC wohl, sein Preismodell zu "dynamisieren". Leider ist der Artikel hinter der Paywall.
Für mich klingt das ganz so, als wolle man Verträge weniger langfristig gestalten und sich die Knappheit vergolden lassen.

https://www.digitimes.com/news/a20210322PD200.html

Hinter der paywal steht das selbe wie ich oben geschrieben habe. Zusätzliche Kapazität wird versteigert die nicht Bestandteil des wafer agreements sind

AffenJack

2021-03-23, 18:10:46

Scotten Jones – SemiWiki:
SPIE 2021 – ASML DUV and EUV Updates (https://semiwiki.com/events/297142-spie-2021-asml-duv-and-euv-updates/)

Der Zeitplan für High-NA ist schlecht. 2025/2026 ist verdammt spät, vorher war wenigstens von 2024 die Rede. Die nächsten TSMC Nodes werden abgrundtief teuer. TSMC 3nm wird EUV Double Patterning anwenden müssen. Kein Wunder, dass Samsung lieber GAA mit EUV Single Patterning versucht und dafür auf Density verzichtet. TSMC 2nm halte ich ohne High-NA für kaum kosteneffizient machbar, denn da müsste man sonst wahrscheinlich auf EUV Tripple Patterning gehen. Soll ja deshalb auch noch 2,5nm dazwischen geben.

CrazyIvan

2021-03-23, 18:24:58

Hinter der paywal steht das selbe wie ich oben geschrieben habe. Zusätzliche Kapazität wird versteigert die nicht Bestandteil des wafer agreements sind
Du kannst wohl hinter die Paywall schauen?
Der Artikel ist von gestern. Die Versteigerungsgeschichte hatte Digitimes bereits vor Ewigkeiten. Daher war ich jetzt erst einmal nicht davon ausgegangen, dass es nochmal um das Thema geht. Naja, in der Regel dauert es 1-2 Tage, bis das auch anderswo nachlesbar ist.

smalM

2021-03-23, 20:46:21

Ich glaube, AMD könnte wie Nvidia bei Samsung in 8nm produzieren.
Meines Wissens nach geht es nur um Nodes, bei denen AMD Entwicklungspartner ist.

w0mbat

2021-03-23, 22:27:12

https://newsroom.intel.com/news-releases/idm-manufacturing-innovation-product-leadership/

Announcing manufacturing expansion plans; beginning with ~$20 billion investment to build two new fabs in Arizona
Intel 7 nanometer process development progressing well with tape in of 7nm compute tile for “Meteor Lake” expected in the second quarter of 2021
Announcing Intel Foundry Services with plans to become a major provider of foundry capacity in the U.S. and Europe to serve customers globally
Announcing plans for new research collaboration with IBM
Bringing the spirit of Intel Developer Forum event back this year with Intel Innovation event planned for October in San Francisco

Tobalt

2021-03-24, 06:21:20

Das ist natürlich doppelt positiv sofern wahr. Einmal dass sie weiterhin an tsmc und Samsung dran bleiben wollen und dass sie Auftragsfertigung anbieten wollen

Unicous

2021-03-24, 06:30:41

Was ist daran "positiv"?

Meteor Lake kommt trotzdem erst 2023? TSMC plant mit HVM von 3nm mit 2022, Samsung hat 2022 auch in der roadmap zu stehen.

Die IBM collab, geschenkt. (edit: Eine Foundry aufzubauen dauert auch Jahre, in den nächsten Jahren erwarte ich da nichts)

Positiv zu sehen ist eher, dass hier:

Intel-Offensive: 20 Mrd. USD für neue Fabriken und Foundry-Geschäft (https://www.computerbase.de/2021-03/intel-offensive-20-milliarden-fabriken-foundry-geschaeft/)

Wobei ich hier nicht sicher ob den Zahlen zu trauen ist. Soweit ich weiß flunkert da Intel gerne mal und zieht da noch nicht getätigte aber schon versprochene Investitionen zusammen und addiert noch ein paar Millarden hinzu damit die Summe besser aussieht.

Tarkin

2021-03-24, 08:09:16

Ist schon lustig... Intel kündigt 7nm in 2023 an und alle schreien bravo?

hab ich was verpasst? Kommt mir eher so vor, als gäbs mal wieder eine Verschiebung nach hinten und keiner hats bemerkt.

Beim Q2 2020 Quartalsbericht hat es noch geheißen 7nm verschiebt sich auf Ende 2022, Anfang 2023.

???????

dildo4u

2021-03-24, 08:33:13

Es wird die nästen Jahre massive Ausschreibungen für Fabriken geben damit wir nicht immer auf Asien angewiesen sind.
Je länger TSMC und Samsung nicht liefern können um so größer wird der Druck auf die Politik.(Es gibt ja schon Probleme beim Autobauen was natürlich Deutschland massiv betrifft)

HOT

2021-03-24, 08:52:13

Ist das evtl. Teil des 28 Millarden-Pakets, dass die USA auf den Weg gebracht haben für Halbleiterfertigung im eigenen Land?
Aber ich seh das auch so. Die wichtigen Infos waren wieder zwischen den Zeilen versteckt, denn die eigene Fertigung ist offenbar eher für den Standardkram gedacht, denn Intel hat dieses Mal explizit darauf hingewiesen, dass Prozessoren bis zu den Server-CPUs auch von anderen Foundries kommen werden ;). Also ist die N3-Geschichte keines Wegs vom Tisch. Intel fertigt halt nicht in Lizenz N3, ich nehme an, dass das schlichtweg nicht geklappt hat.
Ich würde da mal mit folgenden Releasezeiträumen rechnen:
Herbst 2021 -> ADL Mobil
Anfang 2022 -> ADL Desktop
Sommer 2022 -> SR
Herbst 2022 -> RTL Mobil
Anfang 2023 -> RTL Desktop
Sommer 2023 so ne Art SR-Refresh
Herbst 2023 -> MTL Mobil
Anfang 2024 -> MTL Desktop
Sommer 2024 -> GR
Herbst 2024 -> LNR Mobil
usw.

Ob die dieses Jahr noch mit Ach und Krach 2 k-Modelle paperlaunchen wie bei CFL oder ob SR für ausgewählte Kunden schon früher verfügbar ist interessiert mich hierbei erst mal nicht.

davidzo

2021-03-24, 09:21:05

... the formation of the new Intel Foundry Services (IFS) business!

:freak: Hatten sie das nicht schonmal angekündigt?

Ist schon lustig... Intel kündigt 7nm in 2023 an und alle schreien bravo?

hab ich was verpasst? Kommt mir eher so vor, als gäbs mal wieder eine Verschiebung nach hinten und keiner hats bemerkt.

Beim Q2 2020 Quartalsbericht hat es noch geheißen 7nm verschiebt sich auf Ende 2022, Anfang 2023.

???????

Schon Q2 2019 ht Intel gesagt dass erste 7nm Produkt wird eine Datacenter GPU. Wahrscheinlich ist das sogar schon Ponte vecchio (computer die) was sie momentan überall herum zeigen.
Meteor Lake in 2023 ist imo keine Verschiebung, sondern passt genau in den 1 Jahres Zyklus ADL, RTL, MTL. Ich würde auch erwarten dass der nicht Anfang des Jahres sondern wie immer in Q3 kommt. Scheint so als wenn Intel die neuen Nodes nun nicht mehr wie früher zuerst im Clientmarkt und im mobile, sondern zuerst im Server bringt. Dank Chiplets kommt man dort wohl mit dem unsteten volumen und yield besser zurecht.

HOT

2021-03-24, 09:31:30

davidzo

2021-03-24, 10:12:06

Dafür gibts es keine Anzeichen und ich bezweifel das mal stark. Nichts spricht derzeit für GR in 2023, den würd ich auf 24 verorten. Das wird ganz klassisch ablaufen, erst Mobile, dann Desktop, dass Server. Zudem kann Ponte Veccio genausogut in TSMCs 7nm hergestellt werden, das müssen wir mal abwarten.

Interessanter wird, ob Intel dann zwei Masken für eine CPU auflegt und k-Prozessoren in N3 fertigen lässt oder solche Schwerze.

Keine Anzeichen außer einer offiziellen Bestätigung und sogar Dieshots vom fertigen Produkt? Raja hat SR bereits gezeigt und bestätigt dass es sich bei den compute DIEs auf dem Foto um inhouse 7nm handelt.
TSMC ist dafür Dual sourcing, das heißt aber dass auf jeden Fall ein Anteil aus der eigenen Fertigung kommt, sonst hätte man gesagt Intel "oder" extern, es heißt aber Intel "und" extern. Wahrscheinlich hat Intel aber einfach noch zu wenig EUV Belichter, bzw. eher Testgeräte und nicht die neuesten NXE 3400B und C Geräte mit anständigem Serienoutput.

PV wird zusammen mit SR ausgeliefert und nicht mit GR und das ist in 2022.
Ich habe nichts im Zusammenhang mit Granite Rapids gesagt.

HOT

2021-03-24, 12:43:54

Dann taugt PV ja als Pipecleaner für 7nm, ist doch gut ;).

stinki

2021-03-24, 13:01:12

Meteor-Lake wird ja ein CPU Chiplet/Tile, vielleicht kann man das auch direkt für Granite-Rapids benutzen. AMD macht das mit den Zen Chiplets ja genau so.
Ich glaube zwar eher, dass Granite-Rapids ein eigenes Tile bekommen wird, aber 100% ausschließen zum jetzigen Zeitpunkt würde ich es noch nicht.
Ein gemeinsames Chiplet/Tile könnte für Time-to-Market hilfreich sein.

Blediator16

2021-03-24, 14:33:16

Wenn sie durch die US Regierung gefördert werden, dann ist die Öffnung der Produktion auch schlüssig.

Zossel

2021-03-24, 14:50:15

Wenn sie durch die US Regierung gefördert werden, dann ist die Öffnung der Produktion auch schlüssig.

Dann kann man ja gleich eine Klage bei der WTO einreichen.
Ansonsten wollte Intel schon mal einen auf Auftragsfertiger machen, das ist aber gescheitert.

Wörns

2021-03-24, 18:20:48

Das interessanteste an Pat Gelsingers Offensive finde ich, dass Intel seinen (Foundry-) Kunden IP für X86, ARM und RISC-V anbieten will. Damit könnte es in Zukunft also auch weitere X86-Hersteller geben. Wenn denn jemand gegen die Platzhirsche in den Ring steigen will.
MfG

Sunrise

2021-03-24, 21:59:49

Das was Gelsinger da andeutet, bzw. wohl eher Wunschvorstellungen äußert, müsste sich bei Intel ggü. Apple aber in sehr starke Zugeständnisse beim Preis äußern. Zweigleisig fahren aus Sicht von Apple hat bei Samsung/TSMC nicht gut funktioniert, und TSMC braucht Apple ebenso stark, wie Apple TSMC.

Intel müsste erstmal wieder zeigen, dass ihr Foundry-Business vergleichbare (oder billigere) nutzbare, und schnell mit IP verwendbare Prozesse vorgibt, die dem aktuellen technisch machbaren Stand entsprechen, ansonsten ist das zwar eine Sache, die in der aktuellen Zeit sicher keine schlechte Idee ist (es gibt nicht nur Apple...), aber bei mehr Konkurrenz (gehen wir mal von einem Prozess-Pari aus) wäre automatisch auch der Preisdruck höher.

Ich glaube es ist noch deutlich zu früh, das bewerten zu können. Große Zahlen wie “20 Milliarden” beeindrucken mich jetzt persönlich nicht, da fahren die Aktionäre natürlich voll drauf ab. Die Historie zeigt aber, dass der Erfolg bzw. die Zielsetzung beim Foundry-Business bei High-End-Prozesse sowieso solche Investitionen notwendig macht. Es wird eben nicht billiger werden.

Der wirkliche Gewinn für alle wäre wohl rein die Auswahl an potentiellen Fertigern. Dass hier global nicht fair gespielt wird, wissen wir ja.

PS: Was eher tragisch ist, dass Intel Fertigungskapazität extern belegt und das wohl in Zukunft weiter so geplant ist. War wohl also doch keine so unüberlegte Spekulation von uns vor einiger Zeit.

Piefkee

2021-03-24, 22:08:22

Das was Gelsinger da andeutet, bzw. wohl eher Wunschvorstellungen äußert, müsste sich bei Intel ggü. Apple aber in sehr starke Zugeständnisse beim Preis äußern. Zweigleisig fahren hat bei Samsung/TSMC nicht gut funktioniert, und TSMC braucht Apple ebenso stark, wie Apple TSMC.

Intel müsste erstmal wieder zeigen, dass ihr Foundry-Business vergleichbare (oder billigere) nutzbare, und schnell mit IP verwendbare Prozesse vorgibt, die dem aktuellen technisch machbaren Stand entsprechen, ansonsten ist das zwar eine Sache, die in der aktuellen Zeit sicher keine schlechte Idee ist (es gibt nicht nur Apple...), aber bei mehr Konkurrenz (gehen wir mal von einem Prozess-Pari aus) wäre automatisch auch der Preisdruck höher.

Ich glaube es ist noch deutlich zu früh, das bewerten zu können. Große Zahlen wie “20 Milliarden” beeindrucken mich jetzt persönlich nicht, da fahren die Aktionäre natürlich voll drauf ab. Die Historie zeigt aber, dass der Erfolg bzw. die Zielsetzung beim Foundry-Business bei High-End-Prozesse sowieso solche Investitionen notwendig macht. Es wird eben nicht billiger werden.

Der wirkliche Gewinn für alle wäre wohl rein die Auswahl an potentiellen Fertigern. Dass hier global nicht fair gespielt wird, wissen wir ja.

PS: Was eher tragisch ist, dass Intel Fertigungskapazität extern belegt und das wohl in Zukunft weiter so geplant ist. War wohl also doch keine so unüberlegte Spekulation von uns vor einiger Zeit.

Apple und Intel ist tot und wird’s nicht mehr geben außer die Hölle friert zu... man denke nur an die ersten SOCs und vorallem das Modem Debakel ... der Zug ist abgefahren

Apple wird nächstes Jahr auf 4nm und 2023 auf 3nm. Und Intel ? Bei 10nm

=Floi=

2021-03-24, 23:01:26

Gibt ja genug andere sachen wie controller und spezial chips bei apple. Die fabs kann man ganz leicht mit anderen sachen auslasten.

Mit TSMC hat man sich die tür offen gelassen und kann dort auch kleine aber teure stückzahlen für server fertigen lassen. Angeblich lässt intel die atoms bei tsmc fertigen. Ich finde es nicht schlecht, wenn es hier keine scheuklappen gibt.

smalM

2021-03-25, 00:24:34

EUV Pellicles Finally Ready (https://semiengineering.com/euv-pellicles-finally-ready/)

Platos

2021-04-03, 13:38:31

Intel will in Zukunft als Auftragsfertiger in den Markt und ab MeteorLake "Chiplets". Gabs dazu hier noch nichts oder ist nur mir das entgangen?

dildo4u

2021-04-03, 14:08:32

Intel will in Zukunft als Auftragsfertiger in den Markt und ab MeteorLake "Chiplets". Gabs dazu hier noch nichts oder ist nur mir das entgangen?
https://www.forum-3dcenter.org/vbulletin/showpost.php?p=12632923&postcount=1905

CrazyIvan

2021-04-03, 14:40:31

Da wir gerade beim Thema sind: Intel denkt über eine Umbenennung seiner Nodes nach, um sich stärker am "Industriestandard" zu orientieren. Das wird geil, wenn sie mit 7nm dann "ahead of time" am Markt sind.
https://www.guru3d.com/news-story/intel-might-rename-nodes-like-10nm-to-better-align-with-chip-industry.html

Platos

2021-04-03, 15:01:46

https://www.forum-3dcenter.org/vbulletin/showpost.php?p=12632923&postcount=1905

Ach so, na dann :)

Da wir gerade beim Thema sind: Intel denkt über eine Umbenennung seiner Nodes nach, um sich stärker am "Industriestandard" zu orientieren. Das wird geil, wenn sie mit 7nm dann "ahead of time" am Markt sind.
https://www.guru3d.com/news-story/intel-might-rename-nodes-like-10nm-to-better-align-with-chip-industry.html

Jo, was soll damit schon sein? Beide Bezeichnungen sind sowieso nur irgend eine Zahl, die nichts mit der Realität zu tun hat.

Zossel

2021-04-04, 14:33:19

https://www.anandtech.com/show/16595/sk-hynix-to-build-106-billion-fab-cluster-800000-wafer-starts-a-month

arcanum

2021-04-04, 16:56:49

Ach so, na dann :)

Jo, was soll damit schon sein? Beide Bezeichnungen sind sowieso nur irgend eine Zahl, die nichts mit der Realität zu tun hat.

du brauchst nur einen blick in beliebige finanz- oder hardwareforen zu werfen. 7nm ist zu einem kampfbegriff geworden. war schon ziemlich schlau von AMDs marketing-team den fokus darauf und die anzahl der kerne zu richten. beides metriken in denen intel schlechter abschneidet, auch wenn die cpus bis zen 3 immer schneller waren und selbst jetzt mit RL im gaming nicht abgeschlagen sind.

tm0975

2021-04-04, 17:29:13

du brauchst nur einen blick in beliebige finanz- oder hardwareforen zu werfen. 7nm ist zu einem kampfbegriff geworden. war schon ziemlich schlau von AMDs marketing-team den fokus darauf und die anzahl der kerne zu richten. beides metriken in denen intel schlechter abschneidet, auch wenn die cpus bis zen 3 immer schneller waren und selbst jetzt mit RL im gaming nicht abgeschlagen sind.

wo war denn intel schneller als amd außer beim stromzählen? Und die unterschiede werden immer größer... Ein 2000 € PC auf ZEN 3 basis mit guten ssd's läßt im datenbank-Umfeld (TPC-H) die ganze versammelte server-technick im 20000 € bereich sowas von alt aussehen...

Platos

2021-04-04, 17:42:34

Intel war bis und mit Zen2 schneller im Gaming. Das dürfte wohl gemeint gewesen sein.

Aber es ging mir nicht mal um irgend ein tatsächliches produkt oder ein bestimmten Prozess. Es geht allgemein nur darum, dass die Bezeichnungen sowieso nur... eben Bezeichnungen sind, mehr nicht. Ob Intel 10nm nun 10 oder 7nm benennt, spielt keine Rolle. Es spielt nur eine Rolle, was hinten raus kommt.

Viele Leute werden das aber zum fressen gern haben. Die werden dann von Marektinglüge sprechen:freak: Obwohl die Namen überal schon lange keine Bedeutung mehr haben. Noch nicht mal mehr beim selben Auftragsfertiger immer (siehe 12nm TSMC).

Ein wenig sinnvoller ist es, auf die Perfomanceangaben zu achten. Wobei das auch nur theoretisch ist.

Zossel

2021-04-04, 18:28:45

Intel war bis und mit Zen2 schneller im Gaming. Das dürfte wohl gemeint gewesen sein.

Gaming ist nur ein Bruchteil vom Markt.

Zossel

2021-04-04, 18:32:01

du brauchst nur einen blick in beliebige finanz- oder hardwareforen zu werfen. 7nm ist zu einem kampfbegriff geworden.

Das war mit Intels 3D-Transistoren (Finfets) nicht anders. Die Eigenschaften von Chips hängen im wesentlichen am Fertigungsprozess.

smalM

2021-04-05, 11:43:11

https://www.anandtech.com/show/16595/sk-hynix-to-build-106-billion-fab-cluster-800000-wafer-starts-a-month

800K WPM – um das mal richtig einzuordnen, was SK Hynix da vorhat:
Ende 2020 hatte SK Hynix eine Kapazität von 835K WPM.

Das war die 4. größte der Welt nach Samsung (1360K), TSMC (1208K) und Micron (858K) und vor Kioxia/WD (710K) {IC Insights - 300mm Wafer}.

Platos

2021-04-05, 15:04:47

Gaming ist nur ein Bruchteil vom Markt.

Ändert alles nichts an meiner Aussage, dass die Prozessnamen nur Schall und Rauch sind.

davidzo

2021-04-06, 00:21:54

800K WPM – um das mal richtig einzuordnen, was SK Hynix da vorhat:
Ende 2020 hatte SK Hynix eine Kapazität von 835K WPM.

Das war die 4. größte der Welt nach Samsung (1360K), TSMC (1208K) und Micron (858K) und vor Kioxia/WD (710K) {IC Insights - 300mm Wafer}.

Krass wo die auf einmal die Kohle her haben? Wohl Government funding, immer nützlich wenn man die Landesinitialien schon im Firmennamen hat :wink:
Die aggressive Espansion wundert mich umso mehr wo doch doch die SK group sich gerade eine blutige Nase geholt hat beim Batterietechnologie von Panasonic stehlen und noch erst die Milliardenstrafe verdauen musste.

Gegen die 100Mrd die SK investiert wirken Intels 20Mrd Investitionen in neue Fabs und EUV Tools echt kleinlich.

Unicous

2021-04-06, 00:45:49

Gegen die 100Mrd die SK investiert wirken Intels 20Mrd Investitionen in neue Fabs und EUV Tools echt kleinlich.

Ich wundere mich warum folgende News hier nicht gepostet wurde:

Fabrik-Neubauten: TSMC investiert 100 Mrd. USD und warnt vor Überkapazität (https://www.computerbase.de/2021-04/fabrik-neubauten-tsmc-investiert-100-mrd.-usd-und-warnt-vor-ueberkapazitaet/)

Genau das Gleiche wollte ich nämlich auch vor ein paar Tagen schon schreiben, nur hynix durch TSMC getauscht.:wink:

Intel scheint es immer noch nicht zu verstehen. Wenn selbst SK Hynix bereit ist ihr Sparschwein zu plündern zeigt das mal wieder auf, dass Intel ihren Nimbus verloren haben und sorglos und naiv in die Zukunft schauen.
Ich befürchte, dass sie ihre Fabs in ein paar Jahren an TSMC verhökern und fabless werden, denn sie zeigen nur wenig Ambitionen den Anschluss nicht zu verlieren.

davidzo

2021-04-06, 00:48:35

Ändert alles nichts an meiner Aussage, dass die Prozessnamen nur Schall und Rauch sind.

Ja, Schall und Rauch und viel Marketing. Auch Intel täuscht mit tollen Laborwerten aber auch Prozesseigenschaften vor die das Serienprodukt dann gar nicht mehr hat.
Z.B. beschönigt Intel seit Jahrzehnten bei der Density. 14nm++++ ist auch nicht mehr dass was es mal war (sparsam und kompakt), sondern säuft jetzt auch wie ein Loch auf Hochleistung getrimmt und braucht Fläche locker wie ein 14nm Samsung/GF Prozess.

Immerhin hat Gelsinger endlich mal die Eier offen Transistorzahlen zu kommunizieren. Ich denke das hilft damit sich die Ingenieure auch intern nicht mehr selbst belügen sondern wieder mehr Ambitionen entwickeln.

Rocketlake hat 6Mrd Transistoren auf 276mm2, also 22Mio pro mm2
AMDs Zen3 Chiplet hat 4,15Mrd auf 80,7mm2, also 51,4Mio pro mm2

Damit ist Rocketlake bei der Density sogar schlechter als SummitRidge bzw. den Zeppelin 8 Core DIEs von Zen1 in 14nm GF:
4,8Mrd Transistoren in 192mm2 sind 25Mio pro mm2

Der Prozess ist total überzüchtet und produziert zwar möglichst billig Hochleistung, allerdings zu völlig inakzeptablen elektrischen charakteristika.

In 10nm dasselbe Spielchen: Man brüstet sich mit der im Labor höchsten Transistordichte von über 100Mrd. Transistoren pro mm2, mehr als TSMCs rund 90Mrd in 7nm.
Das was wir kaufen können ist Tigerlake mit ca. 5-6Mrd bei 146.1mm2, also lediglich 32-40Mrd pro mm2, weit abgeschlagen hinter Cezannes 59 und Renoirs 62Mrd pro mm2.

smalM

2021-04-07, 22:05:28

In 10nm dasselbe Spielchen: Man brüstet sich mit der im Labor höchsten Transistordichte von über 100Mrd. Transistoren pro mm2, mehr als TSMCs rund 90Mrd in 7nm.
Das was wir kaufen können ist Tigerlake mit ca. 5-6Mrd bei 146.1mm2, also lediglich 32-40Mrd pro mm2, weit abgeschlagen hinter Cezannes 59 und Renoirs 62Mrd pro mm2.
Bisher gibt es meines Wissens nach nur eine Angabe von Intel zu 10nm, der Compute-Die des i5-16G7 in 10nm+, der auf 49,4 MT/mm² kommt. CPUs und GPU schleppen sich dabei aber auch nur mit sehr niedrigen Taktraten dahin.
Es sieht so aus, als wäre der 10nm-Prozeß nicht in derr Lage, die ULP-typischen, sehr hohen Tranistordichten der Foundries darzustellen; eventuell klappt die übliche Fin-Reduktion nicht. Die Frage ist auch, ob SDB tatsächlich realisiert wurde, während COAG tatsächlich erst mit 10nm SF Realität geworden sein soll.
Daß Intel die 100 MT/mm² trotzdem immer nennt, ist ihr typisches Verhalten, die Reduktion der Transistordichte von 14nm zu 14nm+ haben sie auch immer geflissentlich unter den Tisch fallen lassen.

PS: Die "Mrd. Transistoren pro mm2" solltest Du noch einmal überdenken... :biggrin:

vinacis_vivids

2021-04-12, 18:56:03

Globafoundries wird ausgebaut:
https://app.handelsblatt.com/technik/it-tk/it-industrie-gegen-den-chipmangel-kunden-finanzieren-fabrikausbau-von-globalfoundries/27086322.html

fondness

2021-04-12, 20:17:03

Intel will in Zukunft als Auftragsfertiger in den Markt und ab MeteorLake "Chiplets". Gabs dazu hier noch nichts oder ist nur mir das entgangen?

So spät? Also hatten sie wirklich absolut nichts in der Pipeline und erst zu kopieren angefangen als AMD damit auf den Markt gekommen ist.

Zossel

2021-04-12, 20:36:26

So spät? Also hatten sie wirklich absolut nichts in der Pipeline und erst zu kopieren angefangen als AMD damit auf den Markt gekommen ist.

Mesh und Ring als Interconnect taugt nicht für Chiplets.

basix

2021-04-12, 21:54:54

PS: Die "Mrd. Transistoren pro mm2" solltest Du noch einmal überdenken... :biggrin:

So um 2030 rum könnte das schon passen ;)

amdfanuwe

2021-04-13, 00:20:08

Mesh und Ring als Interconnect taugt nicht für Chiplets.
Da hat AMD diesmal ziemlich dicht gehalten.
Damals haben sie frühzeitig dual und quadcore angekündigt wodurch Intel genügend Zeit hatte früher bzw. zeitnah "zusammengeklebte" Lösungen zu bringen.
AMD APU 2010 angekündigt, ab 2011 geliefert.
Intel bringt ab 2012 igp.
Viele gescheiterte Projekte bei Intel, wenig wirkliche Innovation.

KarlKastor

2021-04-13, 12:48:15

So spät? Also hatten sie wirklich absolut nichts in der Pipeline und erst zu kopieren angefangen als AMD damit auf den Markt gekommen ist.
Geht das auch sachlich?
Sapphire Rapid ist sicher schon ein wenig länger in der Entwicklung.
Für den Desktop ist das ganze auch eher semi-interessant.

Zossel

2021-04-13, 19:37:17

SiFive Tapes Out Their First 5nm RISC-V Processor Core (https://www.phoronix.com/scan.php?page=news_item&px=SiFive-RISC-V-5nm)

Zossel

2021-04-15, 07:49:35

Weltweite Halbleiter-Umsätze steigen 2020 um 10,4 Prozent (https://www.derstandard.at/story/2000125761846/weltweite-halbleiter-umsaetze-steigen-2020-um-10-4-prozent)

Mortalvision

2021-04-15, 08:30:04

Schon krass, wie gering die Skalierbarkeit in der postmodernen Chipproduktion ist :freak:

basix

2021-04-15, 08:31:02

Vor allem sind Umsätze etwas anderes als Stückzahlen. Halbleiter wurden ja eher teurer, auch für die Industrie.

Platos

2021-04-15, 14:11:14

Was heisst das? Umsätze von wem? Den Auftragsfertiger?

smalM

2021-04-15, 15:03:09

von der TSMC Bilanzkonferenz:

Als "Advanced Technology" gilt nun nur noch N7 und jünger.
Nach der 10nm- existiert nun auch keine 20nm-Produktion mehr.
Die Wasserknappheit soll die Produktion nicht beeinträchtigen.
N5 soll 2021 20% des Waferumsatzes ausmachen.
N4 geht im 2. HJ. 2021 in Riskproduction und in HVM 2022.
N3 ("on track and in good progress") geht dieses Jahr in Riskproduction und in HVM im 2. HJ. 2022, TSMC erwartet für 2022 Umsätze ähnlich wie mit N5 {wollte aber explizit nicht weiter gehen mit der Aussage}.
Zu Intels Foundry-Plänen: TSMC wisse, wie man im Wettbewerb besteht...
Arizona-Fab mit einem eingezahlten Kapital von 3,5 Mrd.$ bestätigt.
Nanjing (Fab 16): Es gibt Pläne zum Ausbau, ist aber abhängig von der Nachfrage.
Die 100 Mrd.$-Investitionen für 3 Jahre (2021-2023), die letztens kolportiert wurden, sind rein als CapEx zu verstehen.
TSMC erwartet anhaltende Nachfrage die nächste Zeit, bis nach 2022 hinein, teilweise getrieben durch Inventar-Aufbau durch die Kunden.
TSMC erwartet 10-15% Wachstum per Jahr für die nächsten 5 Jahre [also denkt TSMC, daß sie 2025 ca. 70-90 Mrd.$ Umsatz haben werden].
{Bei den alten Nodes hat man um den heißen Brei geredet, offensichtlich will TSMC dafür nicht wirklich Geld in die Hand nehmen.}

UPDATE: Transkript verfügbar (https://investor.tsmc.com/english/encrypt/files/encrypt_file/reports/2021-04/8b5438593d7b5d2181406a1b92d7304d6944c098/TSMC%201Q21%20transcript.pdf)

UPDATE2: TSMC hat die Jahresbilanz (https://investor.tsmc.com/english/annual-reports) 2020 verfügbar gemacht.

PS:
TSMC Q1 2021 Process Node Revenue: More 7nm, No More 20nm (https://www.anandtech.com/show/16621/tsmc-q1-2021-process-node-revenue-more-7nm-no-more-20nm)

Sunrise

2021-04-15, 16:13:03

...Bei den alten Nodes hat man um den heißen Brei geredet, offensichtlich will TSMC dafür nicht wirklich Geld in die Hand nehmen.
Was auch verständlich ist, TSMC hat dort unnötige Konkurrenz von den “Mitbewerbern” und TSMC will klar die Führung behalten. Das sichert bzw. steigert die Margen und man kann Mehrwerte bieten (geht ja Hand in Hand). Im Prinzip könnten sie auch Apple, AMD und NV (HPC, AI) heiraten, denn die werden angeben, was TSMC bereitstellen muss (u.a. maximale Packaging flexibility, process leadership und stetige execution ohne Verzögerungen).

PS: Danke für die Zusammenfassung!

Zossel

2021-04-15, 21:28:17

Bei den alten Nodes hat man um den heißen Brei geredet, offensichtlich will TSMC dafür nicht wirklich Geld in die Hand nehmen.

Geschäft für GloFo :-)

reaperrr

2021-04-16, 10:54:11

Geschäft für GloFo :-)
14LPP/12LP haben bei GloFo viel zu wenig Kapazität und sind wahrscheinlich schon allein durch AMD mit den X570, IO-Dies und bestehenden OEM-Verträgen für Picasso & Co. noch ne ganze Weile gut ausgelastet, der Rest geht haupsächlich an kleinere Aufträge für die Produktion von FPGAs usw.

Und die SOI-Prozesse zielen auf andere Anwendungsgebiete als TSMCs ältere bulk-Prozesse.

Die einzige Fertigung, wo GloFo vielleicht ein bisschen was davon haben wird, wenn TSMC sich zurückhält, ist 28nm, und das große Geld würde ich da auch nicht erwarten.

smalM

2021-04-16, 10:57:22

Sales of Fab Tools Surge to Over 71 Billion in 2020 (https://www.anandtech.com/show/16620/sales-of-fab-tools-surge-to-over-71-billion-in-2020)

Nightspider

2021-04-16, 12:39:19

Woran liegts eigentlich genau das Cache schlechter skaliert mit neuen Nodes?

Gibts da einen Artikel/Link dazu?

Und wie sind die Unterschiede da zwischen L1, L2 und L3?

L1 besteht aus 6T-SRAM-Zellen? Woraus bestehen L2 und L3?

https://fuse.wikichip.org/wp-content/uploads/2020/03/sram-density-tsmc-5.png

Laut TSMC ist SRAM in 5nm 22,2% kleiner als in 7nm.
Und wenn L1 auch nur aus Transistoren besteht, müssten die dann besser skalieren?

Platos

2021-04-16, 13:17:07

Wenn ich mir die verschiedenen TSMC Nodes so ansehe auf Wikichip, skaliert aber gerade SRAM noch am besten, der Rest skaliert noch schlechter von den.

Also warum "schlechter"? schlechter als was?

Eigentlich zählt doch sowieso nur die Leistung, die jährlich hinten raus kommt. Wie gross die Strukturen sind, wie viele Transistoren da drinn sind, was für ne Prozessbezeichnung... Das alles spielt eig. keine Rolle. Interessant ist doch eig. nur, was der Prozess dann am Ende bringt.

Aber ich kann dir nicht sagen, warum SRAM Zellen oder sonst was so skaliert, wie es sie eben tun.

Zossel

2021-04-16, 14:14:57

Woran liegts eigentlich genau das Cache schlechter skaliert mit neuen Nodes?

Gibts da einen Artikel/Link dazu?

Verschiedene Schaltungen lassen sich unterschiedlich gut routen/layouten. Da kommt es nicht nur auf die Größen der Transistoren an.

Und wie sind die Unterschiede da zwischen L1, L2 und L3?

L1 besteht aus 6T-SRAM-Zellen? Woraus bestehen L2 und L3?

https://de.wikipedia.org/wiki/Static_random-access_memory#Eigenschaften_und_Aufbau

Zossel

2021-04-16, 14:20:52

Die einzige Fertigung, wo GloFo vielleicht ein bisschen was davon haben wird, wenn TSMC sich zurückhält, ist 28nm, und das große Geld würde ich da auch nicht erwarten.

Brot und Butter Fertigungen wird es trotzdem brauchen. Das ist den auch ein anderes Geschäftsmodell als Leading-Edge. Normalerweise würden sich das wohl die Chinesen schnappen was wohl vom Wertewesten im Moment nicht so ganz gewollt ist.

Benutzername

2021-04-16, 16:31:19

Brot und Butter Fertigungen wird es trotzdem brauchen. Das ist den auch ein anderes Geschäftsmodell als Leading-Edge. Normalerweise würden sich das wohl die Chinesen schnappen was wohl vom Wertewesten im Moment nicht so ganz gewollt ist.

gibt noch haufenweise Chipfabriken, die in älteren Prozessen fertigen. Auch inEuropa zB von SGS Thompson (jetzt thales glaube ich). Gibt da ja einen riesigen Markt für Microcontrollerchips aller Art. Einfach mal die (vermutlich unvollständige) Liste auf Wikipedia durchgehen: https://en.wikipedia.org/wiki/List_of_semiconductor_fabrication_plants#Open_plants

Glofo hat das Rennen nach den kleinsten neuesten Prozessen aufgegeben, weil die Investition für Glofo einfach zu teuer gewesen wäre. Zwar gerade so noch finanzierbar gewesen, aber falls das ala intel (10 nm) doch nciht läuft hätten sie ihr gesamtes Geld verballert gehabt, falls der 7nm Prozess nicht läuft. Ist halt nur eine kleine Firma im Vergleich zu Samsung oder intel. Die können Fehlschläge durch andere Geschäftsbereiche auffangen. Für glofo ist das Risiko einfach zu groß gewesen.

Nightspider

2021-04-16, 17:01:12

Verschiedene Schaltungen lassen sich unterschiedlich gut routen/layouten. Da kommt es nicht nur auf die Größen der Transistoren an.
https://de.wikipedia.org/wiki/Static_random-access_memory#Eigenschaften_und_Aufbau

Der Link beantwortet doch keine der gestellten Fragen, zumal ich den gestern auch schon durchgelesen habe.

Das mit dem Routen verstehe ich nicht. Die Layer darüber werden doch auch immer kleiner vom Prozess und bei dichter gepackter Logik gibts doch auch keine Probleme beim Routung die ein dichteres Packen verhindern. :confused:

Also warum "schlechter"? schlechter als was?

Interessant ist doch eig. nur, was der Prozess dann am Ende bringt.

Na schlechter als die Logik. Wenn L1 und Logik aus Transistoren bestehen, müssten die ähnlich skalieren, hätte ich erwartet.

Wenn Logik bei N5 Faktor 1,88 bei der Density erreicht und SRAM nur 22% schrumpft ist das eine riesige Differenz.

Ich will verstehen warum das so ist.

Platos

2021-04-16, 17:45:22

Das weiss ich auch nicht. Würde mich auch interessieren.

Zossel

2021-04-16, 17:52:40

Das mit dem Routen verstehe ich nicht. Die Layer darüber werden doch auch immer kleiner vom Prozess und bei dichter gepackter Logik gibts doch auch keine Probleme beim Routung die ein dichteres Packen verhindern.

Verbindungen auf andere Layer brauchen auch Platz und das zusätzlich in mehreren Layern. Die Transistorfläche ist nur ein Parameter unter vielen.

Platos

2021-04-16, 17:59:08

reaperrr

2021-04-16, 18:29:47

Glofo hat das Rennen nach den kleinsten neuesten Prozessen aufgegeben, weil die Investition für Glofo einfach zu teuer gewesen wäre. Zwar gerade so noch finanzierbar gewesen, aber falls das ala intel (10 nm) doch nciht läuft hätten sie ihr gesamtes Geld verballert gehabt, falls der 7nm Prozess nicht läuft. Ist halt nur eine kleine Firma im Vergleich zu Samsung oder intel. Die können Fehlschläge durch andere Geschäftsbereiche auffangen. Für glofo ist das Risiko einfach zu groß gewesen.
Das Problem war mehr, dass 7nm ohne neue Fab nur mit sehr begrenzter Kapazität hätte produziert werden können, ich meine es war von höchstens 30K Wafer-Starts/Monat die Rede. Da AMD sich für TSMC als Nr. 1 und GloFo nur noch als BackUp entschieden hatte, hat die GloFo-Führung wohl Angst bekommen, die Entwicklungskosten mit dem WSA mit AMD allein nicht wieder reinzukriegen und hinterher mit nem teuren Prozess dazustehen, der noch nicht mal abgezahlt ist und keine Kunden mehr an Land zieht.
Man wollte sich lieber auf die FDSOI-Nische spezialisieren.

Stand jetzt würde ich übrigens sagen: Fehlentscheidung, AMD hätte die zusätzlichen GloFo-Kapazitäten noch lange gut gebrauchen können, während 12FDX aktuell keinen interessiert (ist wohl praktisch fertig entwickelt, findet bloß keine Kunden).
Und strategisch kurzsichtig von den USA, die Einstellung der 7nm-R&D bei GloFo nicht zu verhindern, war es aus mittlerweile wohl bekannten Gründen auch.

Zossel

2021-04-16, 21:56:03

Das müsste ja im Umkehrschluss bedeuten, wenn die Transistoren nicht so stark schrumpfen, die Dichte aber enorm steigt, dann die Verbindungen enorm viel weniger Platz beanspruchen (oder eben etwas anderes). Irgendwas muss ja die Dichte stärker erhöhen, als es die Transistorengrösse zulassen würde.

Zusätzlich lassen sich ab einer gewissen Anzahl von Belichtungen bestimmte geometrische Formen nicht mehr sicher belichten. Es gab da Papers von Samsung.
EUV verschiebt da die Limits, weil nicht so viele Belichtungen gebraucht werden (noch).

Und dann wäre da noch: https://www.heise.de/news/Teufelskreis-Keine-Chipfertigungsmaschinen-wegen-Chipmangel-6018515.html

Skysnake

2021-04-16, 22:29:55

Der Link beantwortet doch keine der gestellten Fragen, zumal ich den gestern auch schon durchgelesen habe.

Das mit dem Routen verstehe ich nicht. Die Layer darüber werden doch auch immer kleiner vom Prozess und bei dichter gepackter Logik gibts doch auch keine Probleme beim Routung die ein dichteres Packen verhindern. :confused:

Das Problem ist, dass die unteren Player besser skalieren als die weiter oben. Insbesondere skalieren die Transistoren besser als M1. Daher gibt es ja auch bei den neuen nodes auch ein lokal route oder M0, das aber hohe Widerstände hat und wirklich nur bis zum nächsten Transistor genutzt werden kann.

Ein weiteres Problem sind die Kontakte. Die skalieren ziemlich schlecht von der Größe her.

Und ganz abgesehen davon sind Single via Kontakte Anfällig. Wenn man etwas wirklich braucht und mit speed dann muss man dual via machen, was aber wieder Platz braucht. L1 zieht sich einiges an Saft. Man braucht also auch ne entsprechende Spannungsversorgung die die Dichte schnell reduziert. Und dann ist L1 noch multiport und auf speed getrimmt. Alles Dinge die nicht auf maximale Packdichte abzielen.

Na schlechter als die Logik. Wenn L1 und Logik aus Transistoren bestehen, müssten die ähnlich skalieren, hätte ich erwartet.

Wenn Logik bei N5 Faktor 1,88 bei der Density erreicht und SRAM nur 22% schrumpft ist das eine riesige Differenz.

Ich will verstehen warum das so ist.
Wie gesagt multiport und dann noch die hohen Taktraten und Spannungsversorgung. Wobei die Packdichte von SRAM noch immer höher ist als von Logik, man ist halt näher an der Grenze des machbaren.

basix

2021-04-17, 13:30:20

Bei N7 zu Glofo LP14 ist SRAM sehr stark geschrumpft, etwas mehr als 2x. Und SRAM ist immer noch die mit Abstand dichteste IP auf einem Chip. Der Grund sind die regelmässigen Strukturen, was ein dichtes packen begünstigt. Ich finde es immer wieder fraglich, wie man z.B. N21 und somit N7 von TSMC eine höhere Packdichte als GA102 mit Samsung 8nm zuspricht. Für den gesamten Chip stimmt das schon, der Grund ist aber der riesige Infinity Cache, welcher einfach sehr dicht ist verglichen zu Logik.

Wieso nun Logik besser skaliert als SRAM ab N7 abwärts liegt eher nicht an den Transistoren, sondern wie schon gesagt an den Interconnects und am Zellenaufbau. Wenn man sich das Scaling der letzten Jahre anschaut, sieht man auch dass die Transistoren selber schon lange nicht mehr so stark schrumpfen, sondern dass man mit anderen Anordnungen (Interconnects, Single Diffuse Gate, 6T anstatt 7.5T oder 9T Zellen, usw. --> T = Tracks bei Standardzellen) eine höhere Density erreicht. Schau dir die Unterschiede zwischen HD und UHD Libraries (https://en.wikichip.org/wiki/5_nm_lithography_process#5LPE) an: Nur marginale Unterschiede bei den Dimensionen, aber 7.5T anstatt 6T, somit performanter aber weniger dicht.
Bei SRAM liegt das untere Limit bei praktischen Anwendungen bei 6T (hier 6 Transistoren), welche man schon länger so nutzt --> Kein Scaling auf diese Weise möglich --> Geringeres Scaling. Ich bin kein Experte auf dem Gebiet aber das ist neben den Interconnects die einzig schlüssige Erklärung die ich kenne. Da auch bei FinFET 6T und 7.5T so langsam das Limit erreichen, wird zusätzliches Scaling immer schwerer: GAAFET to the Rescue.

Das gute: SRAM als L3$ oder Infinity Cache bietet sich zum 3D stapeln an (moderater Energieverbrauch). N7 non-EUV oder N6 würde sich hier für SRAM anbieten.

Nightspider

2021-04-17, 15:09:55

Danke für eure Erklärungen.

Könnt ihr mir eventuell noch sagen wie sich der Aufbau zwischen L1, L2 und L3 strukturell unterscheidet?

Skysnake

2021-04-17, 15:45:32

Je höher der Cache Level desto weniger Ports und desto weniger Banks hat das Ding. Also geringere Assoziativität. Zudem werden die Leitungen länger, was auch die Latenzen mit erhöht.

Es ist halt ein tradeoff zwischen Performance, Verbrauch und Flächenbedarf

mboeller

2021-04-19, 09:16:53

trotz L3-Cache hat es AMD aber geschafft, dass die Latenzen bei der 6800XT niedriger sind als bei einer RTX 3090:

https://i0.wp.com/chipsandcheese.com/wp-content/uploads/2021/04/ampere_rdna2_mem.png?ssl=1

https://chipsandcheese.com/2021/04/16/measuring-gpu-memory-latency/

Infinity Cache only adds about 20 ns over a L2 hit and has lower latency than Ampere’s L2

Wuge

2021-04-19, 10:11:27

Fraglich, ob die Latenzen da überhaupt eine Rolle spielen. Das Zeug ist doch so parallel und streaming optimiert...

HOT

2021-04-19, 11:37:54

Geringere interne Latenzen sind doch ger Grund, warum RDNA mit weniger FLOPs+IOPs auskommt als Turing/Ampere oder?

mksn7

2021-04-19, 11:39:58

Fraglich, ob die Latenzen da überhaupt eine Rolle spielen. Das Zeug ist doch so parallel und streaming optimiert...

Manchmal schon, wenn die Occupancy nicht so gut ist. Das kann passieren entweder wenn nicht so viel Parallelität gerade da ist, oder bei sehr komplexen Shadern, wo jeder thread viele Ressourcen (Register, shared memory) belegt.

Hat der Code noch wenig memory ILP und rechnet auch tatsächlich noch was, hängt die effektiv genutzte Speicherbandbreite schon öfter mal an den Speicherlatenzen.

smalM

2021-04-20, 16:42:24

@mboeller
Danke.
Aus irgend einem Grund hatte ich die Illusion, GDDR6 hätte in etwas die Latenz von LPDDR4.
Wieder was gelernt...

smalM

2021-04-24, 22:59:19

Relic

2021-04-24, 23:35:08

Platos

2021-04-25, 02:23:11

reaperrr

2021-04-25, 05:36:50

Man kann nur hoffen, daß 7nm ein Schreibfehler ist und 5nm gemeint war.
Samsungs "5nm" (5LPE) ist auch nur Marketing und kaum mehr als deren deren N7+/N6-Gegenstück, selbst ein Schreibfehler würde hier also keinen großen Unterschied machen, da sie sich wohl kaum auf TSMCs 5nm beziehen würden.

Ich schätze, 3nm in der ursprünglichen Form ging nicht richtig voran und sie haben deshalb nen Zwischenschritt zusammengezimmert, um wenigstens halbwegs mit TSMC's N5 mithalten zu können und nicht komplett aus dem Rennen zu fliegen.

AffenJack

2021-04-25, 08:41:33

Did Samsung gut 3nm/3GAE? (https://twitter.com/andreif7/status/1386045001231179781)

Samsung: "Compared to a 7nm FinFET transistor, we reduce the area of the chip’s logic area by 25%, consume approximately 20% less energy and see about a 10% increase in performance."

Man kann nur hoffen, daß 7nm ein Schreibfehler ist und 5nm gemeint war.

Copy/Paste Fehler. Das sind exakt die Werte, die 5nm gegenüber 7nm bei Samsung liefert. 3 nm GAA wird da schon aus purer Logik nicht genau die gleiche Leistung liefern.

Samsungs "5nm" (5LPE) ist auch nur Marketing und kaum mehr als deren deren N7+/N6-Gegenstück, selbst ein Schreibfehler würde hier also keinen großen Unterschied machen, da sie sich wohl kaum auf TSMCs 5nm beziehen würden.

Ich schätze, 3nm in der ursprünglichen Form ging nicht richtig voran und sie haben deshalb nen Zwischenschritt zusammengezimmert, um wenigstens halbwegs mit TSMC's N5 mithalten zu können und nicht komplett aus dem Rennen zu fliegen.

5nm bei Samsung ist einfach Half-Node Sprung, liegt ganz ok zwischen TSMC 7nm und 5nm. 3nm GAA ist dann erst der Fullnodesprung von 7nm bei Samsung. Die Werte machen einfach keinen Sinn, auch wenn Samsung immer viel labert und deren Aussagen mit Vorsicht zu genießen sind. Aber sollte Ihnen GAA gelingen, könnten sie TSMC richtig Druck machen.

TSMC 5nm ist ja nun auch nicht der große Bringer und das SRAM Scaling ist auch nicht besser als bei Samsung 5nm. Bei 3nm wird das Scaling dann nochmal schlechter und SRAM wird kaum mehr kleiner. TSMC 3nm hat verdammt viel "Potential" so ein Node wie 20nm zu werden, den eh keiner haben will außer Apple.

davidzo

2021-04-25, 11:59:09

5nm bei Samsung ist einfach Half-Node Sprung, liegt ganz ok zwischen TSMC 7nm und 5nm.

Die wenigen Tests die es dazu gibt suggerieren eher dass es auf dem Niveau von N7P liegt, nicht besser: https://www.anandtech.com/show/16463/snapdragon-888-vs-exynos-2100-galaxy-s21-ultra/2

Platos

2021-04-25, 12:31:15

5n von Samsung ist eigentlich ein weiterentwickelter 5nm Prozess von Samsung. Also quasi "7nm++". So wie 8nm eine 10nm Weiterentwicklung ist.

Aber sind ja eh nur Bezeichnungen. Was bringt das schon. Man sollte eher auf die Werte achten und selbst dann kommt sehr schwer drauf an, wer dann Auftragsnehmer ist. nvidias 8nm (10nm) von Samsung ist schliesslich auch etwa so energieeffizient wie AMDs 7nm von TSMC. Zumindest bezogen auf die Endprodukte.

Complicated

2021-04-25, 12:39:30

nvidias 8nm (10nm) von Samsung ist schliesslich auch etwa so energieeffizient wie AMDs 7nm von TSMC. Zumindest bezogen auf die Endprodukte.Eine ziemlich pauschale Aussage ohne Wert - wichtig ist in welchem Frequenzspektrum der Sweespot liegt. Wenn die selbe Effizienz mit 20% Mehr Performance erreicht wird, ist die reine Effizienz-Betrachtung des Nodes nicht zielführend für Endprodukte. Zumal auch die Architektur, sprich Implementierung, das ganze schlecht vergleichbar macht, wenn es nicht die selbe ist.

Platos

2021-04-25, 13:14:51

Ja und was steht denn da?

Zumindest bezogen auf die Endprodukte.

Complicated

2021-04-25, 14:54:05

Das was ich mit Pauschal meine. Das kann auch Mobile vs. Highend vergleichen bei Effizienz. Es fehlt die Eingrenzung welche Produktkategorie gemeint ist. Die Highend Produkte von Nvidias 8nm sind nicht vergleichbar gut in der Effizienz, mit AMDs 7nm GPUs verglichen. Und auch hier ändert sich wieder das Bild ob man Raytracing mit rein nimmt oder nicht - also vom Testparcours abhängig und nicht nur vom Endprodukt allein. Man kann einfach diese pauschale Aussage nicht treffen, bezogen auf das Endprodukt. Schon gar nicht den Bezug mit der Fertigung direkt herstellen, bei so vielen Zwischenfaktoren.

Piefkee

2021-04-25, 15:35:52

TSMC 5nm ist ja nun auch nicht der große Bringer und das SRAM Scaling ist auch nicht besser als bei Samsung 5nm. Bei 3nm wird das Scaling dann nochmal schlechter und SRAM wird kaum mehr kleiner. TSMC 3nm hat verdammt viel "Potential" so ein Node wie 20nm zu werden, den eh keiner haben will außer Apple.

Haha genau so wird’s sein... Quelle ?

Samsung hat mehrere Probleme.. ich empfehle jeden dem es interessiert mal bei semiwiki im Forum abzumelden. Hier wird aus erster Hand von Samsung berichtet..

Samsung 5 & 4nm sind alles Derivate die von 7LP abgeleitet sind weil 7LP so dermaßen schlecht ist. (Yield <10%). Gibt Samsung übrigens auch selber zu das es alles 7nm Derivate sind. Man hat alles auf 3LP gelegt ( erster GAA Process). Würde es Samsung gelingen vor TSMC 2nm ( TSMC N3 ist noch FInFrt) hätten sie einen gewaltigen fortteil. Leider sieht es bei 3LP noch düsterer als bei 7LP aus

https://semiwiki.com/wp-content/uploads/2020/04/TSMC-Process-Lead-Slides-20200427_Page_6-1024x576.jpg

Platos

2021-04-25, 15:42:37

Jap, so ist es, steht übrigens auch hier: https://www.anandtech.com/show/14333/samsung-announces-3nm-gaa-mbcfet-pdk-version-01

bzw. hier das Bild: https://images.anandtech.com/doci/14333/SFF2019-1%20%289%29.jpg

Wobei wie gesagt: Was sagt schon ein Name aus? Ich sage ja... Lieber auf die "Specs" schauen, wie auf irgendwelche Namen. Das ist sicherlich besser, wie auf frei erfundene Nummern zu schauen.

AffenJack

2021-04-25, 19:41:46

Haha genau so wird’s sein... Quelle ?

TSMC gibt selbst für 5nm gerade mal 1,35X Sram Scaling an, 1,8 Logik. Besser als Samsung 5nm definitiv. Als Node insgesamt bei der Density ziemlich schwach. Bei 3nm sinds dann gerade einmal noch 1,2x Sram Scaling und 1,7x Logik. Das entfernt sich immer mehr von echten Fullnodesprüngen.

Wieso ich schreibe, dass vll niemand 3nm wird haben wollen? TSMC 3nm ist ein Double Patterning EUV Prozess, weil High-NA bis 2025 braucht. Double Patterning EUV wird die Waferpreise in Regionen bringen, da ist 7nm ein Spottpreis gegen.

Zossel

2021-04-25, 19:59:19

amdfanuwe

2021-04-25, 22:19:59

NT$ != US$
Die TSMC will in Taiwan ein neues Halbleiterwerk für die 5-nm- und 3-nm-Fertigung bauen. Die ersten Chips sollen frühestens 2022 vom Band laufen.

Diese lässt sich die Taiwan Semiconductor Manufacturing Company rund 500 Milliarden New Taiwan Dollar (umgerechnet 15,7 Milliarden US-Dollar) kosten. Das ist eine teure, aber wichtige Investition in die Zukunft.
https://www.golem.de/news/auftragsfertiger-tsmc-investiert-16-milliarden-us-dollar-in-neue-fab-1612-124970.html

Bei 100 000 Wafer/Monat mit 200 Chips/Wafer * 12 Monate über 5 Jahre = 1,2 Milliarden.
15,7 Mrd / 1,2 Mrd = 12,5$ pro Chip.
Noch etwas Gewinnmarge drauf, Restwert der Fab nach 5 Jahren berücksichtigen...
Dürfte sich noch rechnen für TSMC.
Für low Price Produkte wird sich der neueste Node nicht lohnen. Für 1000€ iPhone, CPUs, GPUs > 300€ seh ich noch keine Gefahr.
Mach ich mir eher Gedanken darum, dass es in absehbarer Zeit nicht mehr zu den Performance/Watt Steigerungen kommen wird wie bisher.
Also fraglich, ob wir in ein paar Jahren die Leistung einer 3090 in einer 9050 bei 100W sehen werden.

Piefkee

2021-04-25, 22:29:26

TSMC gibt selbst für 5nm gerade mal 1,35X Sram Scaling an, 1,8 Logik. Besser als Samsung 5nm definitiv. Als Node insgesamt bei der Density ziemlich schwach. Bei 3nm sinds dann gerade einmal noch 1,2x Sram Scaling und 1,7x Logik. Das entfernt sich immer mehr von echten Fullnodesprüngen.

Wieso ich schreibe, dass vll niemand 3nm wird haben wollen? TSMC 3nm ist ein Double Patterning EUV Prozess, weil High-NA bis 2025 braucht. Double Patterning EUV wird die Waferpreise in Regionen bringen, da ist 7nm ein Spottpreis gegen.

Das die Sprünge eher half nodes sind bestreitet keiner. Aber TSMC ist halt trotzdem Meilen vor Intel bzw. Samsung (Samsungs Yield kannst halt vergessen)

Das N3 teuer wird bestreitet auch niemand...aber deine Argumentation hätte man genauso bei N7 mit Quad pattern bringen können trotzdem ist jeder auf 7nm aufgesprungen... hätten ja auch bei den tollen 14nm bleiben können...

TSMC N3 ist halt das beste was es aktuell gibt und der node wird auch einen Yield haben von dem die Konkurrenz nur träumen kann. Leider ist diese Situation mit nur einen Leading Edge für alle ziemlich scheise aber das ist eine andere Diskussion

Platos

2021-04-26, 00:40:50

Mach ich mir eher Gedanken darum, dass es in absehbarer Zeit nicht mehr zu den Performance/Watt Steigerungen kommen wird wie bisher.
Also fraglich, ob wir in ein paar Jahren die Leistung einer 3090 in einer 9050 bei 100W sehen werden.

Also von der GTX 680 z.B ging es 3 Generationen bzw. 4 Jahre, bis die GTX 1050Ti mit 58W ziemlich exakt die Leistung der GTX 680 erreichte.

Also dürfte das wohl selbst bei sinkendem Fortschritt in 6 Generationen locker erreichbar sein. Zumal 6 Generationen seit Pascal je 2 Jahre dauern. Also 12 Jahre vs 4 Jahre bei der 1050Ti bzw. 3 vs 6 Generationen. Ich denke, das dürfte locker erreichbar sein.

Aber selbst wenn du 6 Jahre gemeint hast, dürfte das sehr gut machbar sein.

Badesalz

2021-04-26, 07:35:21

Aber selbst wenn du 6 Jahre gemeint hast, dürfte das sehr gut machbar sein.Was für in Shrink soll das dann sein?

HOT

2021-04-26, 08:27:17

So schlecht kann 5LPE aber nicht sein, Qualcomm produziert doch große Massen an SoCs in dem Prozess. Ich glaub das stimmt einfach nicht.

amdfanuwe

2021-04-26, 15:16:34

Also von der GTX 680 z.B ging es 3 Generationen bzw. 4 Jahre, bis die GTX 1050Ti mit 58W ziemlich exakt die Leistung der GTX 680 erreichte.

Also dürfte das wohl selbst bei sinkendem Fortschritt in 6 Generationen locker erreichbar sein. Zumal 6 Generationen seit Pascal je 2 Jahre dauern. Also 12 Jahre vs 4 Jahre bei der 1050Ti bzw. 3 vs 6 Generationen. Ich denke, das dürfte locker erreichbar sein.

Aber selbst wenn du 6 Jahre gemeint hast, dürfte das sehr gut machbar sein.
Das bezweifle ich halt. Die Entwicklung stößt an ihre Grenzen.
Beispiel: Willst du Äpfel pflücken, rüttelst du kräftig am Baum. Bei entsprechendem Reifegrad fallen die meisten Äpfel herab.
Für die anderen mußt du zu anderen Techniken greifen, hineinklettern, mit langen Stangen hantieren. Ein paar Äpfel bleiben halt hängen, da unereichbar.
Ich denke halt, die Schüttelphase haben wir bei den Halbleitern schon hinter uns gelassen.
Oder: Ich kann mich noch gut daran erinnern, als Autos noch mit 50 bis 100 PS unterwegs waren. 100km/h waren da schon schnell.
Heute gilt 100 PS schon fast als minimum und 200km/h sind auch für den Durchschnitt gut erreichbar.
Ich sehe aber nicht, dass in den nächsten Jahren 200 PS Standard werden und wir wie selbstverständlich mit 400 km/h über die Autobahn sausen( abgesehen davon das dazu >800 PS nötig wären).
Oder Ladekurven von Akkus und Kondensatoren. 80% Ladung erreicht man schnell, die letzten 20% brauchen mehr Zeit und irgendwann ist voll.
Die aktuelle Halbleitertechnik hat die 80% Grenze überschritten. Nur noch ein paar Spezialisten versuchen die letzten Äpfel zu pflücken.
Mit "nächstes Jahr bekomme ich die gleiche Leistung zum halben Preis" bzw. "nächstes Jahr gibt es doppelte Leistung für das Geld" ist es ja jetzt schon vorbei.
Und selbst wenn noch ordentliche Fortschritte gemacht werden: mit abnehmender Konkurrenz ist es fraglich, ob wir uns das noch Leisten können. Das Top Produkt läßt sich jeder vergolden.

P.S.: Vielleicht gibt es ja doch noch etwas anderes. Bei der Röhrentechnik war man auch mal an dem Punkt und dann kam der Transistor.

Mangel76

2021-04-26, 16:41:17

Das bezweifle ich halt. Die Entwicklung stößt an ihre Grenzen.
Beispiel: Willst du Äpfel pflücken, rüttelst du kräftig am Baum. Bei entsprechendem Reifegrad fallen die meisten Äpfel herab.
Für die anderen mußt du zu anderen Techniken greifen, hineinklettern, mit langen Stangen hantieren. Ein paar Äpfel bleiben halt hängen, da unereichbar.
Ich denke halt, die Schüttelphase haben wir bei den Halbleitern schon hinter uns gelassen.
Oder: Ich kann mich noch gut daran erinnern, als Autos noch mit 50 bis 100 PS unterwegs waren. 100km/h waren da schon schnell.
Heute gilt 100 PS schon fast als minimum und 200km/h sind auch für den Durchschnitt gut erreichbar.
Ich sehe aber nicht, dass in den nächsten Jahren 200 PS Standard werden und wir wie selbstverständlich mit 400 km/h über die Autobahn sausen( abgesehen davon das dazu >800 PS nötig wären).
Oder Ladekurven von Akkus und Kondensatoren. 80% Ladung erreicht man schnell, die letzten 20% brauchen mehr Zeit und irgendwann ist voll.
Die aktuelle Halbleitertechnik hat die 80% Grenze überschritten. Nur noch ein paar Spezialisten versuchen die letzten Äpfel zu pflücken.
Mit "nächstes Jahr bekomme ich die gleiche Leistung zum halben Preis" bzw. "nächstes Jahr gibt es doppelte Leistung für das Geld" ist es ja jetzt schon vorbei.
Und selbst wenn noch ordentliche Fortschritte gemacht werden: mit abnehmender Konkurrenz ist es fraglich, ob wir uns das noch Leisten können. Das Top Produkt läßt sich jeder vergolden.

P.S.: Vielleicht gibt es ja doch noch etwas anderes. Bei der Röhrentechnik war man auch mal an dem Punkt und dann kam der Transistor.

Ja, irgendwann wird etwas ganz neues gebraucht, wie eben den Transistor. Und dann geht das Ganze wieder von vorne los. Was wird wohl das Next Big Thing sein? Quantencomputer? Nanorörchen aus Kohlenstoff?

Zossel

2021-04-26, 16:59:36

Ja, irgendwann wird etwas ganz neues gebraucht, wie eben den Transistor. Und dann geht das Ganze wieder von vorne los. Was wird wohl das Next Big Thing sein? Quantencomputer? Nanorörchen aus Kohlenstoff?

Quantencomputer sind für komplett andere Algorithmen tauglich als normale Computer und vice versa.

Und bisher zeichnet sich nichts ernsthaftes als (bessere) Alternative zu Halbleitern aus Silizium ab.

Piefkee

2021-04-26, 17:08:38

So schlecht kann 5LPE aber nicht sein, Qualcomm produziert doch große Massen an SoCs in dem Prozess. Ich glaub das stimmt einfach nicht.

Snapdragon 888 wird in Samsung 5LPE gefertigt. Wenn es interessiert was damit nicht passt hier der Anandtech Artikel:
https://www.anandtech.com/show/16463/snapdragon-888-vs-exynos-2100-galaxy-s21-ultra/7

Was viel interesanter ist das Qualcom bei den neueren 870 Chips zurück bei TSMC N7P gegangen ist anstatt 5nm LPE zu verwenden.

HOT

2021-04-26, 17:24:48

Die schreiben aber nichts von schlechten Yields sondern von vergleichbarer Leistung bei low-power-Scenarien wie N7P, aber weniger Hochleistung, dafür aber bessere Packdichte. Sobald die Takte hoch werden, läufts halt nicht mehr mit 5LPE. Aber die SoCs verhalten sich halt unterschiedlich, was für mich eher darauf hindeutet, dass es auf dem Prozess schwer fällt ein Design wirklich leistungsfähg zu bekommen.
Alles in Allem kann man eigentlich sagen, dass 5LPE eher N6 entspricht, N5 ist nicht erreichbar damit. Da es ja ein Spinoff von 7LPP ist, liegt dieser Verdacht auch nahe. Da wird Samsung 3LPE brauchen um mit kleineren TSMC-Prozessen konkurrenzfähig zu sein. 4nm ist von Samsung ja gecancelt worden, man sieht warum, denn der hätte N5 sehr sicher ebenfalls nicht erreichen können. Ich bin sehr gespannt, wie sich 3LPx gegen N5P, N4 und N3 schlagen wird in der Praxis und welche Packdichten in der Praxis erreicht werden.

Samsung wollte mit der 7LPx-Generation mMn viele Fliegen mit einer Klappe schlagen und hat das nur bedingt geschafft und geht jetzt weiterhin andere Wege als TSMC, die mehr Schritte wagen, aber eben auch mehr daran verdienen können.
TSMC macht ja insgesamt 3 EUV-Prozesse mit FinFETs, also N6, N5x/4 und N3. Samsung belässt es bei einer FinFET-EUV-Iteration. MMn wird Samsung aber deren 5nm noch lange erfolgreich einsetzen, genau wie 8 LPP ja auch.

amdfanuwe

2021-04-26, 17:29:36

Was wird wohl das Next Big Thing sein? Quantencomputer? Nanorörchen aus Kohlenstoff?
Die Frage stell ich mir auch dauernd als Aktien Investor.
Mir fallen noch Neuronen, also Biocomputer, ein. Das Gehirn soll ja recht effizient arbeiten.
Unter kontrollierten Bedingungen sollten sich gleichverhaltende Systeme entwickeln lassen. Mit der richtigen Programmierung sind auch erstaunliche Leistungen möglich, wie vereinzelte Autisten und Genies unserer Spezies zeigen.
Man darf diese Biocomputer ab einer gewissen Komplexität nur nicht sich selbst überlassen. Dann kommt nur noch Selbstreproduktion und Party dabei raus.:eek:

P.S.: Lol, stelle mir grad Alexa mit Kopfschmerzen nach einer durchzechten Nacht vor.

Platos

2021-04-26, 17:46:12

@amdfanuwe: Das ist jetzt aber reine Spekulation.

Wenn du mit einer 9050 6 Jahre gemeint hast (3 Chip-Generationen), würde ich direkt in Frage stellen (vorher waren es 3 Grafikkarten-Generationen bei 4 Jahren), ob das "schon" erreicht wird.

Bei aber 6 Generationen (3090 bis 950), die heute je 2 Jahre gehen, wird das eher leicht möglich. Denn die Generationen dauern ja wie gesagt heute 2 Jahre. Ausgehend von der GTX 1650 (es gibt noch keine 3050) rechne ich mal 7 Generationen anstatt deine 6 Generationen, da ich ja wie gesagt von Turing aus rechne.

Die hat einen FHD Index von 450%, die 3090 einen von 2030. In 7 Generationen (nach 14! Jahren) müsste die x050 also gerade mal um 24% zulegen pro Generation (pro 2 Jahre). Wohlgemerkt hast du von "bei 100 Watt" gesprochen. Die 1650 verbraucht aber 66W. Die 1650S ist also eigentlich der Kandidat, von dem man bei deinen 100W ausgehen muss. Die braucht nämlich genau 100W. Da müsste der Forschritt pro Generation (pro 2 Jahre) nur noch +19% sein.

Schauen wir aber mal den Fortschritt der 50-er im 2 Jahresdurchschnitt an: Von der 650 (2012) bis zur 1650 (2019) waren es also 7 Jahre, das macht pro Jahr einen Fortschritt um 22% und für einen 2 Jahresdurchschnitt macht das ein Fortschritt von 43% (der wiederspiegelt sich übrigens auch sehr gut von der 1050 auf die 1650 mit +45%).

Der Fortschritt müsste sich also über 12 Jahre hinweg von bisher +43% pro 2 Jahre auf weniger als + 24% pro Jahr reduzieren, also fast halbieren. Das halte ich dann doch für etwas zu schwarz gemahlt.

Und wie gesagt, das bei deutlich weniger wie 100W.

Edit: Aufgrund der durchschnittlichen +43% müsste übrigens die 3050 bei 644% im FHD Index rauskommen. Mal sehen, wie gut oder nicht gut das zutreffen wird. Ich denke, das könnte sehr gut hinkommen, wenn man die bisherigen Karten ansieht. Eher sogar noch leicht höher.