Chipfertigung: 10 FF, EUV, 7 nm, 5 nm, 3 nm, GAF, ...

[Zossel]

Nach DRAM (*Hammer*) werden jetzt auch andere Chips immer schrottreifer: https://www.heise.de/news/Riesen-Rechenzentren-registrieren-tueckische-Prozessorfehler-6065794.html

[smalM]

AnandTech: Interview mit TSMC SVP Kevin Zhang (https://www.anandtech.com/show/16742/an-anandtech-interview-with-dr-kevin-zhang-and-dr-maria-marced).

[CrazyIvan]

AnandTech: Interview mit TSMC SVP Kevin Zhang (https://www.anandtech.com/show/16742/an-anandtech-interview-with-dr-kevin-zhang-and-dr-maria-marced).
Leider konnte Ian den beiden wenig interessantes entlocken. Viel Marketingsprech darüber, wie großartig TSMC sich für seine Kunden einsetzt.

[davidzo]

Leider konnte Ian den beiden wenig interessantes entlocken. Viel Marketingsprech darüber, wie großartig TSMC sich für seine Kunden einsetzt.

+1 Ja, vor allem die Maria Marced hat gestört. Bis auf den Hinweis auf die Zusammenarbeit mit ASML hat sie das ganze Interview immer nur gecrasht. Scheint so als hätte sie eine Checkliste an PR-Punkten die sie unbedingt unterbringen musste. "Wir hören auf unsere Kunden", "wir gehen die extrameile", "wir haben eine einheitliche strategie", etc. nur Schwafelformulierungen. Besonders dreist fand ich dass sie damit überhaupt nicht auf die jeweilige Frage eingeht, sondern diese schwammigen Sätze einfach random irgendwo einbaut anstatt das Fragethema aufzugreifen.

[CrazyIvan]

Interessant fand ich auch den Disclaimer: TSMC hat darum gebeten, keine blöden Fragen zu geopolitischen Themen zu stellen :biggrin:

[2phil4u]

Laut einem Statement wird 2nm durch den Einsatz von Nanosheet viel l weniger Spannung benötigen.
Die Rede ist von 15 %
Da die Spannung quadratisch wirkt, braucht ein Chip 30 % weniger Energie.

According to the executive, the nanosheet transistors have managed to "demonstrate nanosheet transistors with more than 15% lower Vt variations as shown in blue compared to that of a very good FinFET transistor as shown in red."

[Platos]

Samsung hat doch mal was ähnliches gesagt bei GAA vs normale Transistoren?

[Zossel]

Laut einem Statement wird 2nm durch den Einsatz von Nanosheet viel l weniger Spannung benötigen.
Die Rede ist von 15 %
Da die Spannung quadratisch wirkt, braucht ein Chip 30 % weniger Energie.

Und können diese Transen genauso viel treiben wie die Vorgänger?

[Gratzner]

Laut einem Statement wird 2nm durch den Einsatz von Nanosheet viel l weniger Spannung benötigen.
Die Rede ist von 15 %
Da die Spannung quadratisch wirkt, braucht ein Chip 30 % weniger Energie.

According to the executive, the nanosheet transistors have managed to "demonstrate nanosheet transistors with more than 15% lower Vt variations as shown in blue compared to that of a very good FinFET transistor as shown in red."

Lesen ist schon schwierig, ich meine ist ja auch ein großer Satz.

Jetzt mal ernsthaft, da steht dass die Schwankung der Schwellspannung um mehr als 15% geringer ist und nicht dass die Transistoren mit 15% weniger Spannung arbeiten

[Skysnake]

Und vor allem nicht die Versorgungsspannung Vvdd sondern die threshhold Spannung Vt....

Die Transistoren sind also uniformer, was einen die Standardzellen weiter optimieren lässt. Aber das hat erstmal nichts mit dem Verbrauch zu tun.

[smalM]

Falls sich jemand dafür interessiert, TSMCs Backend-Fab AP6 entsteht hier (https://geohack.toolforge.org/geohack.php?pagename=TSMC&language=de&params=24.706944444444_N_120.90722222222_E_dim:250_region:TW-HSZ_type:building&title=TSMC+Advanced+Backend+Fab%C2%A06).

[HOT]

Damit Ist Samsung dann nicht schneller als TSMC:
https://www.techpowerup.com/283983/samsung-3-nm-gaafet-node-delayed-to-2024

[AffenJack]

Verdammt, damit hat sich die einzige Hoffnung für eine Konkurrenz für TSMC erledigt. Damit bleibt weiterhin nur TSMC als Topfertiger, denn ohne GAA ist Samsung 1-2 Jahre hinten.

[fondness]

Verdammt, damit hat sich die einzige Hoffnung für eine Konkurrenz für TSMC erledigt. Damit bleibt weiterhin nur TSMC als Topfertiger, denn ohne GAA ist Samsung 1-2 Jahre hinten.

Hast du wirklich was anderes erwartet? Samsung verspricht seit Jahren das blaue vom Himmel und rudert dann scheibchenweise zurück. Aber ja, der Zug fährt unweigerlich Richtung TSMC ab, die investieren mittlerweile auch solche enormen Summen, dass ich nicht sehe, wie da noch jemand dran kommen soll.

[Skysnake]

Das kann man nicht gänzlich von der Hand weisen.

Na kommt NVIDIA dann zurück zu TSMC?

[AffenJack]

Hast du wirklich was anderes erwartet? Samsung verspricht seit Jahren das blaue vom Himmel und rudert dann scheibchenweise zurück. Aber ja, der Zug fährt unweigerlich Richtung TSMC ab, die investieren mittlerweile auch solche enormen Summen, dass ich nicht sehe, wie da noch jemand dran kommen soll.

Eine gewisse Hoffnung war da, so laut wie sie über GAA getönt haben. Es ist ne neue Technik. Manchmal kann das auch klappen, dass man dabei einen Konkurrenten überholen kann mit der richtigen Idee und frühzeitiger Forschung. Schade, dass es wie immer gelaufen ist.

[smalM]

Nicht sonderlich überraschend, wenn man die jüngste Umstellung der Roadmap in Betracht zieht, als 4LP zu einem eigenen Node befördert und zwischen 7LP und 3GA eingeschoben wurde.

@AffenJack
Das gab's bei Samsung schon früher, bspw. bei der Einführung von EUV mit dem 7LPE. Der wurde sang- und klanglos als "nur intern" begraben, nachdem monatelang getönt wurde, wie gut alles laufe und wieviele Tausende Wafer schon damit prozessiert worden seien.

Es spielt aber nicht wirklich eine Rolle, daß Samsung TSMC etwas hinterherhinkt, da TSMCs neue Nodes eh erst einmal Apple-exklusiv sind. Samsung muß erst zum Zeitpunkt der allgemeinen Verfügbarkeit ebenfalls liefern können, um im Nicht-Apple-Markt bestehen zu können.
Die Lücke wird erst kritisch, wenn dieser Zeitpunkt verpaßt wird, weil die Konkurrenzsituation der SoC-Anbieter dann deren Konzentration auf TSMC erzwingt.

@fondness
Was einem etwas 'Sorge' bereiten könnte, ist die Planung TSMCs für die Fab20 mit gleich 4 Phasen. Anscheinend glaubt TSMC, daß sie einen sehr großen Anteil am GAAFET-Markt haben werden. :wink:

[smalM]

Die allseits beliebte Gerüchteschleuder Nikkei Asia hat mal wieder eine Story (https://asia.nikkei.com/Business/Tech/Semiconductors/Apple-and-Intel-become-first-to-adopt-TSMC-s-latest-chip-tech).
In nuce: iPhone mit N4-SoC, iPad mit N3-SoC und Intel bekommt mehr N3-Kapazität als Apple.

[Wörns]

Intel bekommt nur mehr N3 Kapazität als Apples iPad.
MfG

[ChaosTM]

Bin gespannt, ob sie AMD damit kontern können. Werden aber wohl zuerst für Laptops verwendet werden oder liege ich da falsch?

[smalM]

Nun ja, Apple soll ja laut Artikel nur das iPad mit einem N3-SoC ausstatten.

Ach iss ja auch eigentlich egal – da ich eh davon ausgehe, daß erst einmal jeder einzelne N3-Wafer aus der Produktion an Apple geht. Ich wäre ziemlich überrascht, wenn ein anderer vor 2023 mehr als Samples bekäme und Apple tatsächlich einen N4-SoC im iPhone verbaute.

[AffenJack]

Ich wäre ziemlich überrascht, wenn ein anderer vor 2023 mehr als Samples bekäme und Apple tatsächlich einen N4-SoC im iPhone verbaute.

Apple kann nix anderes als einen N4-Soc im Iphone 2022 verbauen. Was anderes gibt TSMCs 3nm Timeline schlicht nicht her. Erst 2023 wird Apple beim Iphone auf N3 gehen können. N3 Timeline ist nunmal H2 2022 und für das Iphone fängt TSMC immer schon Ende Q2 mit der Produktion an, um genug vorzuproduzieren.

[HOT]

https://www.techpowerup.com/284081/intel-books-two-3-nm-processor-orders-at-tsmc-manufacturing-facilities

N3 soll für eine Mobil-CPU und eine Server-CPU zum Einsatz kommen.

[smalM]

Apple kann nix anderes als einen N4-Soc im Iphone 2022 verbauen. Was anderes gibt TSMCs 3nm Timeline schlicht nicht her.
Welche Timeline soll N4 denn haben?
TSMC nennt für HVM "2022", der Start der Risk-Production wurde mit "2. Hj. 2021" avisiert. Diese Aussagen stammen direkt von C.C. Wei; ein Start noch vor N3 ist bisher nichts weiter als ein Gerücht.

[Sunrise]

Damit Ist Samsung dann nicht schneller als TSMC:
https://www.techpowerup.com/283983/samsung-3-nm-gaafet-node-delayed-to-2024
Samsung… ohne Worte.

Dass Intel jetzt wie schon prophezeit auch mit Geld um sich schmeißt und nach den besten Nodes greift, damit auch noch massiv in die verfügbare Kapazität eingreift… das ist zwar nüchtern gesehen gut für Konkurrenz, aber im Endeffekt ist das dann ein Kräftemessen mit Geld bei den Großen, und das ist gelinde gesagt ziemlich beschissen.

@AffenJack
Wei persönlich hat bestätigt, dass N3 im 2. Halbjahr 2022 in Massenproduktion geht. Und wir wissen ja, wie gut das auf Apple getimed ist.
https://www.anandtech.com/show/16639/tsmc-update-2nm-in-development-3nm-4nm-on-track-for-2022

[AffenJack]

bitte löschen, double post

[AffenJack]

Welche Timeline soll N4 denn haben?
TSMC nennt für HVM "2022", der Start der Risk-Production wurde mit "2. Hj. 2021" avisiert. Diese Aussagen stammen direkt von C.C. Wei; ein Start noch vor N3 ist bisher nichts weiter als ein Gerücht.

N4 kommt Anfang 2022, N3 H2 2022.

https://www.golem.de/news/tsmc-n4-apple-schnappt-sich-4-nm-kapazitaet-fuer-macs-2103-155358.html


@AffenJack
Wei persönlich hat bestätigt, dass N3 im 2. Halbjahr 2022 in Massenproduktion geht. Und wir wissen ja, wie gut das auf Apple getimed ist.
https://www.anandtech.com/show/16639/tsmc-update-2nm-in-development-3nm-4nm-on-track-for-2022

Es ist nicht auf Apple getimt, sondern zu spät. Apple benutzt immer die in Q2 verfügbaren Prozesse, das ist bei N3 nicht der Fall. Mit N3 müsste Apple das Iphone auf Weihnachten 2022/Anfang 2023 verschieben, das werden sie ganz bestimmt nicht tun. Alleine die Produktionsdauer der Chips ist heutzutage bei 10 Wochen. Du kannst nicht im Juli mit der Produktion anfangen, dann die Chips in Handys verbauen und weltweit in den Handel bringen mit so wenig Vorlaufzeit- Die Zeit von Start Chipproduktion bis Handy im Verkaufs dürfte so bei ~4 Monaten liegen und Apple braucht viel zu viele Chips dafür, da muss man wohl noch einen Monat drauf rechnen, damit man halbwegs genug liefern kann. Also hat Apple nur die Wahl zwischen N5P oder N4 und wählt da natürlich N4. Es ist wohl vielmehr so, dass es 4nm ohne Apple nie gegeben hätte. Aber da 3nm nicht schnell genug kommt, hat Apple nen neuen Node verlangt und N4 war geboren.

[Wörns]

Wann setzt Apple eigentlich N3 im Mac ein?
MfG

[smalM]

N4 kommt Anfang 2022, N3 H2 2022.

https://www.golem.de/news/tsmc-n4-apple-schnappt-sich-4-nm-kapazitaet-fuer-macs-2103-155358.html

Du verlinkst die News, die "für Ende 2021 ist die N4-Halbleiterfertigung für Mac-Apple-Silicon geplant" von sich gibt, dem C.C. Wei direkt widersprochen hat.
Ja, das ist echt überzeugend...

Es ist nicht so, daß Deine Argumentation gegen N3 nicht gut wäre, es gibt nur keine konkreten Hinweise, daß es um N4 besser steht.
Und es wäre nicht das erste Mal, daß es bei einer neuen iPhone-Generation zu massiven Lieferverzögerungen bis in den November hinein käme.

PS:
Es bleibt übrigens noch die Frage, was denn das N4-SoC und was das N3-SoC sein soll?
Beides ein A16?
N4 ist nur eine Fertigungsoptimierung von N5, ein A16-Die in N4 dürfte also in etwa dieselbe Größe erreichen wie das M1-Die.

[Sunrise]

Es ist nicht auf Apple getimt, sondern zu spät. Apple benutzt immer die in Q2 verfügbaren Prozesse, das ist bei N3 nicht der Fall. Mit N3 müsste Apple das Iphone auf Weihnachten 2022/Anfang 2023 verschieben, das werden sie ganz bestimmt nicht tun. Alleine die Produktionsdauer der Chips ist heutzutage bei 10 Wochen. Du kannst nicht im Juli mit der Produktion anfangen, dann die Chips in Handys verbauen und weltweit in den Handel bringen mit so wenig Vorlaufzeit- Die Zeit von Start Chipproduktion bis Handy im Verkaufs dürfte so bei ~4 Monaten liegen und Apple braucht viel zu viele Chips dafür, da muss man wohl noch einen Monat drauf rechnen, damit man halbwegs genug liefern kann. Also hat Apple nur die Wahl zwischen N5P oder N4 und wählt da natürlich N4. Es ist wohl vielmehr so, dass es 4nm ohne Apple nie gegeben hätte. Aber da 3nm nicht schnell genug kommt, hat Apple nen neuen Node verlangt und N4 war geboren.
Mir ging es nicht nur ums iPhone, mal komplett offen gesprochen (ohne die Medien zu zitieren) benötigt Apple scheinbar zusätzlich viel Kapazität auf N3 (iPad, M-SoCs), denn beim A15 wurde auch erst Ende Mai mit der Massenfertigung begonnen, also quasi Anfang Juni. Der eine Monat bis Juli macht hier evtl. den Unterschied, weil Apple zuviel gleichzeitig produzieren möchte. Dennoch steht N3 im 2. Halbjahr für die “Masse” zur Verfügung, evtl. gibts hier an anderer Stelle (EUV-Belichter oder wo auch immer) Engpässe, die man eben mit N4 abgefedert hat, da das iPhone in viel größerer Stückzahl verkauft wird.

Massenfertigung heißt ja nicht automatisch, dass hier genug Kapazität da ist, sondern dass der Prozess reif dafür ist (Yield erreicht Threshold X). Wenn Intel jetzt auch noch mit N3 kommt, wäre es zumindest ein Indiz, dass N3 zu stark nachgefragt wird und demnach die Kapazitäten ungeschichtet werden mussten.

[fondness]

https://www.techpowerup.com/284081/intel-books-two-3-nm-processor-orders-at-tsmc-manufacturing-facilities

N3 soll für eine Mobil-CPU und eine Server-CPU zum Einsatz kommen.

Für AMD sind das wohl keine besonders guten Nachrichten. Intel schlägt damit natürlich zwei Fliegen mit einer Klappe, einerseits bekommen sie damit den besten Fertigungsprozess dank Intel-Milliarden sogar noch vor AMD und andererseits buchen sie AMD natürlich die Kapazitäten weg, sodass diese trotz besserer Produkte keine/kaum Marktanteile gewinnen können. Was sie mit ihrer eigenen Fertigung machen bleibt halt dann noch die Frage.

[Complicated]

Ich glaube nicht, dass das AMDs Bestellungen beeinflußt:
https://www.hardwaretimes.com/amd-reportedly-books-5nm-and-3nm-capacity-with-tsmc-for-2022-2023/

According to a report from Fast Technology, AMD has booked its share of 5nm and 3nm capacity with TSMC for the next two years to ensure it gets enough wafers to satisfy growing consumer demand.
[...]
The source indicates that AMD has booked its share of 5nm and 3nm capacity in addition to the existing 7nm and 6nm capacity for 2022 and 2023.

[CrazyIvan]

Auf solche Aussagen gebe ich nicht viel. Wenn Intel mit dem großen Geld winkt, bleibt auch bei TSMC wenig Altruismus über.
Ja, für AMD ist das eine sehr bittere Pille - und die ist bereits seit einigen Monaten absehbar. Darüber hinaus gibt es auch TSMC Prozesse nach 3nm... Just saying.

[Tarkin]

Wer diese Schwachsinns News (bzw FUD) über Intel mit Chips in 3nm TSMC in H2 2022 glaubt, der glaubt auch an den Weihnachtsmann.

Das ist nichts mit der Realität zu tun, das ist eine 1A Fake News.

Kann sich gerne jeder der das nicht glaubt, einen Reminder auf Dez 2022 stellen.

Intel Chips in 3nm in 18 Monaten WIRD NICHT PASSIEREN - eher friert die Hölle zu.

Das entbehrt jeglicher Logik und geht gegen alles, was Intel selbst in den letzten Monaten gesagt hat.

[Platos]

Was hat Intel denn gesagt, dass dem widerspricht ? (Quelle)

[Sunrise]

Das entbehrt jeglicher Logik und geht gegen alles, was Intel selbst in den letzten Monaten gesagt hat.
Dann sprichst du von einem anderen Intel als alle anderen. Es gab jetzt mehrfach Verzögerungen auch bei 7nm. Und sie werden sicher nicht direkt ab Start alles auf 7nm fertigen können, Intel ist deshalb auch sehr konservativ mit der Bestellung von EUV-Belichtern gewesen, sie wissen genau wie schlecht es bei ihnen intern steht.

Intel hat aber mehr als genug Bares zur Verfügung um sich einen Backup bzw. bestimmte Produktlinien auf TSMC zu sichern.

Ihre eigenen Fabs sollten ja auch nicht ohne Grund für Fremdfertiger zugänglich gemacht werden. Wenn du Fabs auf 7nm umrüsten willst, können diese auch nicht zur gleichen Zeit weiter produzieren, ich glaube du stellst dir das alles etwas zu einfach vor.

[CrazyIvan]

@Tarkin
Ich weiß nicht, ob ich mich von Deinem IMHO ziemlich unsachlichen Beitrag angesprochen fühlen soll, aber für den Fall, dass:
Ich rede nicht von 3nm in Q2/22. SPR ist doch 10nm, dachte ich. Und auch da wird der Termin sehr sportlich - frühestens Ende des Quartals und mglw. Paper Launch.
Und bei TSMC wird Apple sicher weiter die erste Geige bleiben. Ich befürchte nur, dass sich Intel dahinter und vor AMD reinschiebt.

/edit: Und überhaupt scheint es mit Deiner Lesekompetenz nicht so weit her zu sein. Der Artikel spricht von Produktionsstart frühestens Ende 2022 und Release eher 2023.

[fondness]

Es wird jedenfalls auch berichtet, dass Intel eine höhere Kapazität als Apple gebucht hat, und Apple hält 25% von TSMCs gesamten Kapazitäten. Wenn das zutrifft ist das nicht nur eine Verlegenheitsaktion, sondern Intel stellt dann wohl den Großteil der Fertigung auf TSMC um. Das sind einerseits für AMD ganz sicher keine guten Nachrichten. Für Intel auch nur partiell, sie werden dadurch sicher Margen verlieren, denn die TSMC Wafer sind teuer, plus es sieht auch nicht so aus als würde Intel damit rechnen den Fertigungsrückstand wieder aufzuholen - das bedeutet ein potentielles Milliardengrab mit ihren eigenen Foundries. Andererseits werden sie dadurch natürlich wieder deutlich konkurrenzfähiger sein und damit auch wieder höhere Preise im Verkauf erzielen können.

[y33H@]

Die Aussage ist, dass Intel mehr 3 nm gebucht hat als Apple für iPad-Chips ... weil das übernächste iPhone-SoC auf 4 nm basieren soll.

[Th3o]

5nm sind noch gar nicht am Markt bei den Server CPUs und 3nm noch ganz weit weg. Ich sehe diese Meldung als FUD, ansonsten würde die Börse längst darauf reagieren.

[smalM]

Es wird jedenfalls auch berichtet, dass Intel eine höhere Kapazität als Apple gebucht hat, und Apple hält 25% von TSMCs gesamten Kapazitäten.
Nein, Apple macht 25% von TSMCs Umsatz aus.

[Complicated]

Auf solche Aussagen gebe ich nicht viel. Wenn Intel mit dem großen Geld winkt, bleibt auch bei TSMC wenig Altruismus über.
Ja, für AMD ist das eine sehr bittere Pille - und die ist bereits seit einigen Monaten absehbar. Darüber hinaus gibt es auch TSMC Prozesse nach 3nm... Just saying.Die Pille für AMD ist ebenso bitter wie Bestellungen von Apple, Qualcomm und allen anderen TSMC Kunden auch. AMD und TSMC hatten bei 5nm eine Custom Lösung entwickelt und AMD ist hier sicherlich auch bei 3nm involviert und engagiert.

Wenn AMD seine Wafer-Buchungen im trockenen hat, dann wird TCMS diese auch liefern, solange AMD nicht auf einer Blacklist der US-Regierung landet wie Huawei \Ironie off.

Daran ändert kein Budget von Intel etwas. Auch ist die Kapazitätsfrage bei 5nm/3nm und kleiner in erster Linie eine Frage der EUV-Belichtungsdurchgänge, da alle EUV-Prozesse die selben EUV-Belichter teilen müssen - hier ist das Nadelöhr gelagert, das diesmal leider Prozeß-Übergreifenden Einfluß hat.

[smalM]

da alle EUV-Prozesse die selben EUV-Belichter teilen müssen
Das ist ausgemachter Unsinn.

[Zossel]

Das ist ausgemachter Unsinn.

War nicht bei den neuen Nodes die Rede von Mehrfachbelichtungen?

[Th3o]

Ich bin mir sicher, dass AMD auch bei Samsung ein Stein im Brett hat. Sie kooperieren ja auch bei Graphik für Handy SoCs. Lisa ist nicht so blöd, dass sie sich nicht nach Alternativen umschaut.

[HOT]

Das ist ausgemachter Unsinn.
Wieso ist das Unsinn? Das ist schlichtweg logisch. N6 braucht EUV, N5 braucht für mehr Lagen EUV und N3 für noch mehr Lagen. Die Gesamtkapazität ist selbstverständlich sehr stark davon abhängig, wieviele EUV-Belichter man aquirieren kann, was denn sonst.

Zossel
Mehrfach-EUV-Belichtungen erfolgen bei kleineren Nodes AFAIK.

Trotzdem wird das mMn nicht die Kapazität von AMD beeinflussen. AMD wird in 2H22 erst auf N5 gehen, N3 wird bei AMD wohl kaum vor 24 zum Einsatz kommen. Spannend wird, wie gut die MobilCPU von Intel in N3 wird.

[Sunrise]

Ich bin mir sicher, dass AMD auch bei Samsung ein Stein im Brett hat. Sie kooperieren ja auch bei Graphik für Handy SoCs. Lisa ist nicht so blöd, dass sie sich nicht nach Alternativen umschaut.
Da ging es aber um Lizenzierung von IP (RDNA), und nicht um die Fertigung seitens AMD.

AMD hat einen relativ klaren Kurs, bisher sehe ich kein Indiz, davon auszugehen, dass AMD sich hier mit gleich zwei Fertigern belasten will. Die Zusammenarbeit von AMD mit TSMC ist auch aufgrund des speziell angepassten 5nm sehr sehr eng.

Der theoretische Menschenverstand mag das glauben, aber die Fakten sprechen aktuell noch dagegen.

[Tarkin]

@Tarkin
Ich weiß nicht, ob ich mich von Deinem IMHO ziemlich unsachlichen Beitrag angesprochen fühlen soll, aber für den Fall, dass:
Ich rede nicht von 3nm in Q2/22. SPR ist doch 10nm, dachte ich. Und auch da wird der Termin sehr sportlich - frühestens Ende des Quartals und mglw. Paper Launch.
Und bei TSMC wird Apple sicher weiter die erste Geige bleiben. Ich befürchte nur, dass sich Intel dahinter und vor AMD reinschiebt.

/edit: Und überhaupt scheint es mit Deiner Lesekompetenz nicht so weit her zu sein. Der Artikel spricht von Produktionsstart frühestens Ende 2022 und Release eher 2023.

Ich habe nicht speziell dich angesprochen. Außerdem... habe ich irgendwo in meinem Beitrag SPR erwähnt? Ich würde mal vor der eigene Tür kehren, bevor man andere blöde anmacht.

Ob Ende 2022 od Anfang 2023 spielt auch keine Rolle. Intel auf 3nm TSMC in diesem Zeitraum wird nicht stattfinden. Genau so wenig wie Intel auf 5nm TSMC dieses Jahr:

https://www.trendforce.com/presscenter/news/20210113-10651.html

Merkst du was? Da steht der selbe Blödsinn über 3nm in 2022 wie bei asia.nikkei.com. Nur weil die den BS jetzt nochmal bringen (nach 6 Monaten) macht diesen "Bericht" nicht richtiger.

"Intel, America's biggest chipmaker, is working with TSMC on at least two 3-nm projects to design central processing units for notebooks and data center servers in an attempt to regain market share it has lost to Advanced Micro Devices and Nvidia over the past few years. Mass production of these chips is expected to begin by the end of 2022 at the earliest."

Ich weiß ja nicht wie es um dein Wissen bzgl. Intel Roadmaps steht, aber ich habe für Ende 2022 SPR in 10nm und hinterher Emerald Rapids ebenfalls in 10nm (2023) im Gedächtnis.

Bei Notebooks lautet der Nachfolger von ADL Raptor Lake - ebenfalls 10nm in 2022/23. Danach kommt 2023/24 METEOR LAKE in 7nm Desktop und Notebook und Granit Rapids für Server in 7nm 2024.

Aktuelle Intel Roadmap Infos siehe: https://www.reddit.com/r/AMD_Stock/comments/ob7o39/charlie_demerjian_on_twitter_call_with/

Siehst du da was von 3nm od 5nm TSMC? Also ich nicht.

Ergo ist der Bericht höchstwahrscheinlich BS/Fake News/ein Hit-Job... such dir was aus.

[Th3o]

Da ging es aber um Lizenzierung von IP (RDNA), und nicht um die Fertigung seitens AMD.

AMD hat einen relativ klaren Kurs, bisher sehe ich kein Indiz, davon auszugehen, dass AMD sich hier mit gleich zwei Fertigern belasten will. Die Zusammenarbeit von AMD mit TSMC ist auch aufgrund des speziell angepassten 5nm sehr sehr eng.

Der theoretische Menschenverstand mag das glauben, aber die Fakten sprechen aktuell noch dagegen.
Als ein Unternehmen ohne eigene Fertigung wäre es imho töricht sich nicht in irgendeiner Form abzusichern. Klar ist es erstmal eine IP Kooperation, aber dadurch entsteht ein geschäftlicher Kontakt, der durchaus ausbaufähig ist.

[davidzo]

Als ein Unternehmen ohne eigene Fertigung wäre es imho töricht sich nicht in irgendeiner Form abzusichern. Klar ist es erstmal eine IP Kooperation, aber dadurch entsteht ein geschäftlicher Kontakt, der durchaus ausbaufähig ist.

Der größere Deal war meiner Meinung nach dass GF auf Vermittlung AMDs den 14nm Node von Samsung lizensiert bekommen hat und AMD dann bei den GPUs dual sourcing betrieben hat. Würde mich auch nicht wundern wenn die ersten Ryzen Protoypen bei Samsung vom Band liefen bevor man in der Serie dann zu GF geschwenkt ist (woran Samsung immer noch gut dran verdient hat).

[Nightspider]

Die Frage ist: Was macht am meisten Sinn für Intel in 3nm zu produzieren?

Premium-Laptops kommen mir da in den Sinn um gegen Apple konkurrieren zu können.

Mainstream und Lowend Laptops können mit Chips aus der eigenen Fertigung abgedeckt werden.

Wenn Intel aber Xeons von TSMC fertigen lässt frage ich mich wie man die eigenen Fabriken noch ausgelastet bekommen will.
Oder könnte Intel viel Kapazitäten zu NAND umschichten, falls es die Situation zulässt und der Bedarf hoch genug ist? Bei QLC scheint Intel ja sogar führend zu sein und auch TLC von Intel läuft gut.
Eventuell könnte man so Fabriken davor bewahren Verluste zu schreiben, wegen fehlender Auslastung.

[davidzo]

Die Frage ist: Was macht am meisten Sinn für Intel in 3nm zu produzieren?

Premium-Laptops kommen mir da in den Sinn um gegen Apple konkurrieren zu können.

Mainstream und Lowend Laptops können mit Chips aus der eigenen Fertigung abgedeckt werden.

Wenn Intel aber Xeons von TSMC fertigen lässt frage ich mich wie man die eigenen Fabriken noch ausgelastet bekommen will.
Oder könnte Intel viel Kapazitäten zu NAND umschichten, falls es die Situation zulässt und der Bedarf hoch genug ist? Bei QLC scheint Intel ja sogar führend zu sein und auch TLC von Intel läuft gut.
Eventuell könnte man so Fabriken davor bewahren Verluste zu schreiben, wegen fehlender Auslastung.

Dir ist schon bewusst dass Intel gerade seine NAND Fabriken verkauft hat an SK Hynix. Die werden in Zukunft keinen NAND mehr produzieren.

Und die NAND Fabrik in Dalian war auch schon immer abgetrennt, ist wohl technisch auch ganz anders aufgebaut als die Chip-Fabs.

[DozerDave]

Foundry-Gerüchte: Samsungs Vorzeige-Fabrik bei 5 nm unter 50 % https://www.computerbase.de/2021-07/foundry-geruechte-samsungs-vorzeige-fabrik-bei-5-nm-unter-50-prozent-yield/

[smalM]

Wieso ist das Unsinn? Das ist schlichtweg logisch. N6 braucht EUV, N5 braucht für mehr Lagen EUV und N3 für noch mehr Lagen.
Anscheinend glaubst Du, es werden teilbelichtete Wafer durch die Gegend kutschiert, um an zentraler Stelle eine EUV-Belichtung zu erhalten und dann werden sie wieder zurückkutschiert. Das ist einfach hanebüchen.
Selbstverständlich hat TSMC EUV-Belichter überall dort stehen, wo sie gebraucht werden, in den einzelnen Fertigungsstraßen. Sie dürften inzwischen mehr als 50 Stück davon haben.
Ganz nebenbei, N7+/N6 wird in der Fab15 in Taichung produziert, N5/N5P (und N4) in der Fab18 in Phase 1-3 in Tainan. N3 wird in der Fab18 in Phase 4-6 produziert werden und für N2 ist schließlich die Fab20 gedacht, die in Hsinchu errichtet werden soll.

War nicht bei den neuen Nodes die Rede von Mehrfachbelichtungen?
Ich kenne unterschiedliche Angaben, ab welchem Pitch single-patterning EUV seine Grenze findet, 30nm und 26nm. Beide Angaben sind schon 3-4 Jahre alt.

[Wörns]

Die Frage ist: Was macht am meisten Sinn für Intel in 3nm zu produzieren?

Premium-Laptops kommen mir da in den Sinn um gegen Apple konkurrieren zu können.

Mainstream und Lowend Laptops können mit Chips aus der eigenen Fertigung abgedeckt werden.

Wenn Intel aber Xeons von TSMC fertigen lässt frage ich mich wie man die eigenen Fabriken noch ausgelastet bekommen will.
Oder könnte Intel viel Kapazitäten zu NAND umschichten, falls es die Situation zulässt und der Bedarf hoch genug ist? Bei QLC scheint Intel ja sogar führend zu sein und auch TLC von Intel läuft gut.
Eventuell könnte man so Fabriken davor bewahren Verluste zu schreiben, wegen fehlender Auslastung.

Bei der Frage sollte man daran denken, dass das Zeitalter der monolithischen SoCs zu Ende geht. Intel wird mehr und mehr seine Foveros Plattform einsetzen, so dass Teile von Laptop- und Xeon-Ships in 3nm produziert werden. Andere Teile, vielleicht flächenmäßig die größeren innerhalb des jeweiligen SoC, wird Intel vermutlich weiterhin in seinen eigenen FABs fertigen.
MfG

[Complicated]

Anscheinend glaubst Du, es werden teilbelichtete Wafer durch die Gegend kutschiert, um an zentraler Stelle eine EUV-Belichtung zu erhalten und dann werden sie wieder zurückkutschiert. Das ist einfach hanebüchen.
Ich glaube eher Du hast meinen Beitrag falsch interpretiert. Die Kapazitäten müssen geteilt werden. Was 3nm zugeordnet wird, wird keine 5nm Belichtungen mehr durchführen. Hanebüchen ist diese "per Wafer"-Interpretation in der Tat für weltweit verteilte fabs.
alle EUV-ProzesseDu hast es selber zitiert.

[HOT]

Anscheinend glaubst Du, es werden teilbelichtete Wafer durch die Gegend kutschiert, um an zentraler Stelle eine EUV-Belichtung zu erhalten und dann werden sie wieder zurückkutschiert. Das ist einfach hanebüchen.
Selbstverständlich hat TSMC EUV-Belichter überall dort stehen, wo sie gebraucht werden, in den einzelnen Fertigungsstraßen. Sie dürften inzwischen mehr als 50 Stück davon haben.
Ganz nebenbei, N7+/N6 wird in der Fab15 in Taichung produziert, N5/N5P (und N4) in der Fab18 in Phase 1-3 in Tainan. N3 wird in der Fab18 in Phase 4-6 produziert werden und für N2 ist schließlich die Fab20 gedacht, die in Hsinchu errichtet werden soll.

Nein das glaube ich nicht :freak:. Die Dinger sind schwer wie ein Haus. Wie kommt man auf sowas? Es ist selbstredend global gemeint, die Anzahl EUV-Belichter bestimmen die Kapazität, punkt. Und du schreibst, das wär quatsch, das ist es nicht.


[...]

[smalM]

Sorry, da hatte ich Deine Aussage mißverstanden.

Der Engpaß liegt nicht in der Fertigung. Die Nachfrage übersteigt die Kapazität, die sich aus den Fabs rausquetschen läßt; die laufen schlicht am Anschlag der Auslegung. Mehr geht nur mit Neubau von weiteren Phasen.
Nicht von Ungefähr baut TSMC in der Fab 18 bereits an Phase 7 und Phase 8 ist schon fest eingeplant, da ist z.Z. nur noch eine Fab von Lite-On Optoelectronics im Wege...

PS:
Schön übrigens der Hinweis darauf, daß neuere Nodes mehr EUV-Belichtungen benötigen.
Sollte man unbedingt TSMC mitteilen, das hatten die in ihren Planungen wohl glatt übersehen...

[Distroia]

PS:
Schön übrigens der Hinweis darauf, daß neuere Nodes mehr EUV-Belichtungen benötigen.
Sollte man unbedingt TSMC mitteilen, das hatten die in ihren Planungen wohl glatt übersehen...

Was soll denn das schon wieder? Niemand hat irgendwas in die Richtung impliziert. Du solltest schon auf das Antworten, was die Anderen geschrieben haben.

[smalM]

Wer impliziert, die EUV-Belichtung sei dadurch ein Engpaß, daß neure Nodes mehr davon brauchen, der impliziert auch, daß das in der Planung nicht berücksichtigt wurde. Das kreide ich an.

Wenn die Aussage lautete, TSMC hat nicht genug Phasen geplant um die jetzt vorhandene Nachfrage abzudecken, dann hätte ich nicht hinzuzufügen.

[HOT]

? Schon wieder: Wie kommst du auf sowas? Der Engpass entstand ja dadurch, dass die Nachfrage das Angebot bei Weitem übersteigt. Du überinterpretierst da einfach zu viel. Nichtsdestotrotz kann TSMC eben nur sehr beschränkt mit gesteigerten Kapazitäten reagieren, unter anderem auch wegen der doch sehr teuren EUV-Probelmatik, da es ja auch riskant wäre, die Kapazitäten irgendwann in extremen Maße zu übersteigern.

TSMC investiert ja auch in sehr großem Maßstab.

[Distroia]

Der aktuelle Engpass hat alle überrascht, nicht nur TSMC. EUVL-Belichter gibt es nur von einem Hersteller mit begrenzten Kapazitäten und müssen über Jahre vorbestellt werden (länger als es dauert, eine neue Fabrik hochzuziehen). Von daher macht es schon sehr viel Sinn, dass die Kapazitäten von TSMC durch einen Mangel an EUVL-Belichtern begrenzt sind und dass die Anzahl an Schritten in den jeweiligen Prozesse die EUVL benötigen, sich auf die mögliche Kapazität in diesen Prozessen auswirkt.

[Skysnake]

ASML kann einfach nicht mehr Belichter liefern. Ist aber auch verständlich. Jetzt riesen Kapazitäten aufbauen auf denen man in ein paar Jahren rum sitzt bringt keinem was.

[Zossel]

ASML kann einfach nicht mehr Belichter liefern. Ist aber auch verständlich. Jetzt riesen Kapazitäten aufbauen auf denen man in ein paar Jahren rum sitzt bringt keinem was.

Bleibt die Frage offen womit Intel sein Zeug in nächster Zukunft belichten möchte.

[Skysnake]

Mit den Maschinen die sie bestellt haben was nicht viel ist. Ich meine mich zu erinnern, das TSMC allein in 2021 oder 2022 so viele Belichter bekommt, oder sogar mehr als Intel überhaupt bis zu gleichen Zeitpunkt bekommen hat

[Distroia]

Bleibt die Frage offen womit Intel sein Zeug in nächster Zukunft belichten möchte.

Das ist eine berechtigte Frage:

https://semiwiki.com/forum/index.php?attachments/asml-euv-shipments-jpg.457/

https://semiwiki.com/forum/index.php?threads/will-intel-have-enough-euv-for-7nm.14191/

Viele 7nm-Chips dürfte man bis einschließlich 2023 nicht erwarten. Vielleicht wieder eine Miniserie, wie damals Cannon Lake.

Man sieht auch, dass die Anzahl über die Jahre, (2018-2023) nicht wirklich hochgeht. Die bisherigen Belichter sind wohl nur für R&D verwendet worden und da die Anzahl etwa gleich bleibt, kann man wohl davon ausgehen, dass sich daran bis einschließlich 2023 nicht viel ändern wird (die Alten kann man nicht wirtschaftlich verwenden, da technisch veraltet).

[Skysnake]

Die Alten kann man aber in der Regel aufrüsten. Macht TSMC auch.

Ist aber doch schlimmer. Ich wollte nur nicht schwarz malen ohne das zu checken. Aber man stelle sich das mal vor.

Intel bekommt 2018-2023 nur knapp 2/3 der Belichter die TSMC 2021 bekommt...

Intel bekommt nur rund 10% der Belichter weltweit. TSMC mehr als 50%!

[Zossel]

Das ist eine berechtigte Frage:


Danke, das war die Tabelle die ich im Hinterkopf hatte.
Die sagt mehr aus als jedes Propagandabildchen von Intel.

[smalM]

Nette Tabelle, sie hat nur ein Problem mit der Akkuratesse.
Mitte Dezember 2020 hat ASML den 100. EUV-Belichter ausgeliefert, die Tabelle kommt bis Ende 2020 nur auf 75 Stück.

[Sunrise]

Nette Tabelle, sie hat nur ein Problem mit der Akkuratesse.
Mitte Dezember 2020 hat ASML den 100. EUV-Belichter ausgeliefert, die Tabelle kommt bis Ende 2020 nur auf 75 Stück.
Ich habe keine Ahnung, was ASML da alles hinzuzählt, aber ASML hat bereits deutlich vorher EUV-TwinScans ausgeliefert (z.B. 2016 waren es 4 Stück). Wahrscheinlich zählen da auch noch Pre-NA 0.33-Systeme vor HVM, die da mitgerechnet werden.

Laut Semiwiki-Forum decken sich jedenfalls die Zahlen exakt mit der hier im Thread verlinkten Tabelle:
https://semiwiki.com/forum/index.php?threads/asml-reports-2021-euv-shipments-sliding-into-2022.13631/ ( https://semiwiki.com/forum/index.php?threads/asml-reports-2021-euv-shipments-sliding-into-2022.13631/)

Wenn wir mal zurückdenken, dann hatte Intel da auch welche erhalten, bzw. auch aufgerüstet. Ursprünglich war EUV ja mal viel früher geplant. Eine ziemliche Ironie, dass sie jetzt so weit hinten bei ihren Systemen sind.

Ich bin mir nicht sicher, ob man gemeinhin schon verstanden hat, was das für Intels 7nm bedeutet…sie werden ihre Gründe haben, auf TSMC aggressiver zuzugehen als in der Vergangenheit.

[smalM]

25 Stück im Prototypen-Stand für eine Technik, für die es nur eine Handvoll Abnehmer gibt?

Aber vielleicht ist es das Wort "Shipped".
GloFo besaß bspw. 2 Belichter, aber der zweite war noch bei ASML 'auf Halde', als sie das nm-Rennen aufgegeben haben.

PS:
Ich habe noch die Zahl 10 für 2017 und 2 für 2015 gefunden.
Da hätten sich doch wenigstens 16 der vermißten 25 gefunden...

Die Alten kann man aber in der Regel aufrüsten. Macht TSMC auch.
Geht die Aufrüstung generationsübergreifend oder nur innerhalb einer Generation?
Ich kann mich nur vage daran erinnern, daß innerhalb der NXE:3400-Familie aufgerüstet werden kann.

[Skysnake]

Es gab mein ich selbst für die frühen Belichter Upgrade Pfade, aber beschwören kann ich das nicht. Ist ja im Allgemeinen ziemlich egal.

[davidzo]

Eine ziemliche Ironie, dass sie jetzt so weit hinten bei ihren Systemen sind.


Die Ironie wird noch bitterer wenn man bedenkt dass sie 2016 ihren 15% Anteil an ASML verkauft haben. TSMC hatte das zwar schon früher getan und die Anteile für einen guten Kurs abgestoßen, aber Intel hatte ursprünglich auch dreimal soviel reingesteckt wie TSMC und damit den Löwenanteil der Investitionen in EUV gestemmt.
Schon heftig dass sie dann jetzt so weit hinten an stehen.
Intel hatte damit gerechnet dass ASML bis 2020 nur rund 20-25 EUV Belichter ausliefert, ASML dagegen sah die chance auf 45-50, was letzendlich sogar leucht übertroffen wurde. Ganzschön verkalkuliert, Intel.




Intel bekommt nur rund 10% der Belichter weltweit. TSMC mehr als 50%!

Mit 10% des weltweiten Ausstoßs kann man aber schon eine Menge machen. Zu wenig für eine Produktion ist das bei weitem nicht, denn selbst SK Hynix und Micron planen ja mit ihren Einzelmaschinen sehr bald schon eine Serienproduktion von EUV NAND.
Es kommt auf die Anzahl der EUV Belichtungsschritte an. Bei NAND sind das wohl sehr wenige und der Durchsatz entsprechend hoch. TSMC geht da in die vollen, aber man sieht auch an N6 dass es durchaus Nodes gibt wo sich wirtschaftlich wenige EUV Layer mit vielen DUV Layern verbinden lassen.
Dazu den Umstand dass durch advanced Packaging wie Foveros große Teile von Chips nicht mehr im cutting edge Node gefertigt werden müssen, sondern in alten Immersions Litographie Prozessen.

Intel hat wohl mit einer wesentliche längeren Adoptionsphase von EUV gerechnet, daher auch der desinvest von ASML von 2016.
Wenn man GF, smic, UMC und Co sieht, sind sie mit der Meinung wohl nicht alleine gewesen. Nur TSMC und als nachzügler auch Samsung sind da wohl anderer Meinung, der Rest der Industrie sind Pessimisten.

[smalM]

@davidzo
Ersetzte NAND durch DRAM.

GloFo, UMC & Co. haben keine Prozesse, die dringend auf EUV warten. GloFo hatte EUV im Plan für Prozesse nach 7LP (mit einem max. Produktionsvolumen, das TSMC in einer halben Phase erledigt).
SMIC bekommt kein EUV, es ist also egal, was die wollen.
Die DRAM-Hersteller können genau das machen, was die Foudries nicht machen können. Wenn es bspw. für sie lohnend ist, auch nur die Connects in EUV zu machen, dann hindert sie nichts daran, das zu tun. Sie verkaufen Chips, kein Herstellungsverfahren. Das gilt auch für Intel.

Samsung und TSMC müssen hingegen bei einem Node ein Komplettpaket abliefern, das dem potentiellen Kunden einen Anreiz zum Wechseln schafft.
Es gibt im Foundry-Geschäft nicht allzu viele Kunden, deren Produktionsvolumina das Mitnehmen selbst kleinster Produktivitätsfortschritte rechtfertigen.
In seinem Foundry-Geschäft wird Intel zukünftig denselben Marktanforderungen unterworfen sein.

[smalM]

AnandTech hat eine Meldung (https://www.anandtech.com/show/16815/samsung-deployment-of-3nm-gae-on-track-for-2022), daß Samsung 3GAE doch 2022 rausbringen wird, obwohl der Node von der Roadmap verschwunden ist.
Der Autor spekuliert dabei, daß 3GAE vielleicht nur intern für System LSI zur Verfügung stehen könnte.

[smalM]

TSMC’s Second-Quarter Revenue Jumps 20% on Chip Demand (https://www.bloomberg.com/news/articles/2021-07-09/tsmc-s-second-quarter-revenue-jumps-20-on-chip-demand?cmpid=socialflow-twitter-business&utm_medium=social&utm_campaign=socialflow-organic&utm_content=business&utm_source=twitter)

Sales for the quarter ended in June came in at NT$372.1 billion ($13.3 billion), in line with the average analyst estimate of NT$371.3 billion.

TSMCs eigene Vorhersage war 12,9-13,2 Mrd.$.
Es ist das vierte Rekordquartal in Folge.
Ich nehme mal an, dieses Jahr gibt es noch ein fünftes und sechstes... :smile:

[Nightspider]

Wenn Intel sich jetzt auch in die highend Prozesse neben Apple einkauft wird das auch noch ordentlich Geld einbringen für TSMC.

Angeblich hat Intel ja sogar mehr Kapazitäten beim 3nm prozess gebucht als Apple, obwohl Apple sogar schon mehr gebucht haben müsste, wenn sie ihre eigenen Chips auch in die Macbook Pros und Macs bringen wollen. Dafür braucht ja Apple auch schon mehr Kapazität.

Dazu kommen immer mehr Chips in den Automotive Sektor und viele andere Industrien.

Würde mich auch nicht wundern wenn AMD für 3nm auch doppelt so viel Kapazitäten buchen wird, wie seinerzeit für 7nm.

Sieht gut aus für TSMC.

[smalM]

Wenn Intel sich jetzt auch in die highend Prozesse neben Apple einkauft wird das auch noch ordentlich Geld einbringen für TSMC.
TSMC verkauft so oder so jeden Wafer, den sie prozessieren können.

Angeblich hat Intel ja sogar mehr Kapazitäten beim 3nm prozess gebucht als Apple, obwohl Apple sogar schon mehr gebucht haben müsste, wenn sie ihre eigenen Chips auch in die Macbook Pros und Macs bringen wollen. Dafür braucht ja Apple auch schon mehr Kapazität.

Würde mich auch nicht wundern wenn AMD für 3nm auch doppelt so viel Kapazitäten buchen wird, wie seinerzeit für 7nm.

Dazu gab es vor ein paar Wochen einen Artikel: (https://t.co/T076bbP4ac?amp=1)
Due to the shortage of foundry capacity may continue until 2023, Apple has placed an order with TSMC to ensure the smooth mass production of iPhone application processors and Apple Silicon computer processors. Intel, Qualcomm, Huida, MediaTek, etc. are also actively striving for 7nm and 5nm production capacity. After AMD confirmed its future product technology blueprint, it was reported that the industry had already booked 5nm and 3nm capacity from TSMC for the next two years, and AMD will therefore become TSMC’s largest customer in the HPC field.

Das würde bedeuten, beim Erscheinen des Artikels Ende Mai war N5(P) und N3 schon fertig ausgebucht.

Dazu kommen immer mehr Chips in den Automotive Sektor und viele andere Industrien.
Automotive war zwar letztens prominent in den Schlagzeilen, aber die komplette Automotive-Industrie macht bei TSMC nur 4% vom Umsatz aus. Zum Vergleich, Apple alleine sind schon 25%, die nächst-größten Kunden von Nr. 2 bis Nr. 10 zusammen noch einmal 49%. Das war letztes Jahr. Dieses Jahr dürfte sich das allein schon wegen der Erholung des Smartphonemarktes noch deutlicher ausprägen.

[Nightspider]

Ist halt die Frage ob TSMC auch einen gewissen Puffer eingeplant hatte, ob es diesen noch gibt oder ob der auch schon ausgebucht wurde und vor allem ob TSMC innerhalb von 2 Jahren die Kapazitäten für 2023 noch erweitern kann.

Wie viel TSMC plant zu produzieren hängt ja auch von den Größen der Bestellungen ab. So fix ist das bestimmt alles nicht, das beispielsweise TSMC nur sagen kann "Es gibt 3mio Wafer und ich teile die Anzahl nach dem gebotenen Geld auf".
Wenn Apple und Intel sagen wir brauchen in Zukunft deutlich mehr dann wird TSMC sich danach richten. Deswegen baut TSMC ja auch massiv neue Fabriken aus.

Automotive ist noch klein aber auch am Wachsen. Die Chips die dort verbaut werden müssen ja immer leistungsfähiger (und größer) werden. Auch die ganzen 5G Modem Chips usw die ja fast in jedem neuen Auto stecken werden, belegen schon so einige Wafer.
Könnte mir zumindest vorstellen, das fürs autonome Fahren in 5-10 Jahren viel mehr Wafer benötigt werden.

Nvidia Xavier und Atlan dürften beispielsweise auch nicht gerade klein und verlangen einen modernen Prozess.

[smalM]

Ist halt die Frage ob TSMC auch einen gewissen Puffer eingeplant hatte, ob es diesen noch gibt oder ob der auch schon ausgebucht wurde und vor allem ob TSMC innerhalb von 2 Jahren die Kapazitäten für 2023 noch erweitern kann.

Ja, in den neueren Phasen laufen üblicherweise nach dem Hochfahren ca. 35K WPM vom Band, und dann wird per Optimierung der Ausstoß auf ca. 40K vergrößert, wenn entsprechende Nachfrage besteht. Bei der Fab 18 machen sie das noch im ersten Jahr.
Fab 18 Phase 7 befindet sich bereits in Bau. Die könnte eventuell noch 2023 in Produktion gehen. Ich nehme an, sie ist für N5/N4 vorgesehen.

Wie viel TSMC plant zu produzieren hängt ja auch von den Größen der Bestellungen ab. So fix ist das bestimmt alles nicht, das beispielsweise TSMC nur sagen kann "Es gibt 3mio Wafer und ich teile die Anzahl nach dem gebotenen Geld auf".
Wenn Apple und Intel sagen wir brauchen in Zukunft deutlich mehr dann wird TSMC sich danach richten. Deswegen baut TSMC ja auch massiv neue Fabriken aus.

Bisher hatte TSMC sich beim Ausbau meist eher zurückgehalten. Man hat erst gebaut, wenn die Auslastung zuvor über Kundenzusagen weitgehend gesichert war.
Es scheint mir mit dem 100-Mrd.$-Plan ein Umdenken stattgefunden zu haben.
Exemplarisch: Man baut in Arizona nicht mehr "eine Fab" sondern "Phase 1" – und hat gleich den Bauantrag für 3 Phasen gestellt.

Könnte mir zumindest vorstellen, das fürs autonome Fahren in 5-10 Jahren viel mehr Wafer benötigt werden.
5 - 10 Jahre ist ein ziemlicher Zeithorizont. Wer weiß, ob es dann noch Individualverkehr abseits vom Fahrrad gibt. :freak:

[Zossel]

TSMC ist jedenfalls gut beraten auch in den USA und Europa neue Fabs zu bauen.

Wer sind eigentlich die Aktionäre von TSMC?

[Akkarin]

Wer sind eigentlich die Aktionäre von TSMC?

Etwas über 6% Taiwan, sonst fast ausschließlich Streubesitzt.

[smalM]

@Skysnake
Das nennt sich nicht Klimawandel, das ist La Niña.
Die Taiwaner hatten anscheinend auf die Wissenschaftler der Sorte 'the sciece is settled' gehört und entsprechend mit einem El Niño gerechnet.
Vielleicht sind sie jetzt klüger...

[Skysnake]

Ne ich meine schon auch explizit den Klimawandel mit steigendem Meerespiegel, mehr und stärkeren Taifunen usw.

[smalM]

‘Insolvent’ Tsinghua Unigroup Aims to Restructure (https://www.eetimes.com/insolvent-tsinghua-unigroup-aims-to-restructure/)

via @chiakokhua

[smalM]

Fortschrittlicher DRAM: SK Hynix startet 1α mit EUV in Serie (https://www.computerbase.de/2021-07/fortschrittlicher-dram-sk-hynix-startet-1-mit-euv-in-serie/)

Irgendwie scheint mir SK Hynix eine interessante Mischung aus Kühnheit und Vorsicht zu haben. :smile:

PS: Die Produktion startet in der neuen Fab M16, die gerade erst im Februar dieses Jahres fertig wurde.

[Nightspider]

‘Insolvent’ Tsinghua Unigroup Aims to Restructure (https://www.eetimes.com/insolvent-tsinghua-unigroup-aims-to-restructure/)

via @chiakokhua

Ist das jetzt nur ein Unternehmen aus China oder hängt die gesamte Lithographiebranche in China noch TSMC hinterher?

Hieß es nicht mal vor 1-2 Jahren das China viele Talente von TSMC abgeworben hätte für gutes Geld?
Das deutete ja darauf hin das China ""schnell"" aufholen könnte mit genug Geldspritzen seitens der Regierung.

Hast du da Überblick über China? Das würde mich gerade interessieren.


Fortschrittlicher DRAM: SK Hynix startet 1α mit EUV in Serie (https://www.computerbase.de/2021-07/fortschrittlicher-dram-sk-hynix-startet-1-mit-euv-in-serie/)

Irgendwie scheint mir SK Hynix eine interessante Mischung aus Kühnheit und Vorsicht zu haben. :smile:

PS: Die Produktion startet in der neuen Fab M16, die gerade erst im Februar dieses Jahres fertig wurde.

Bin vor allem gespannt ob die Module dadurch schneller werden können oder obs wirklich nur die Dichte erhöht.
Für bessere Timings sind hier ja viele zu haben. =)

[smalM]

SMIC war die Firma, die 'engineers' aus der TSMC-Produktion mit dem 3-fachen Gehalt abgeworben hat. Ein 'engineer' ist alles mögliche von Techniker bis Ingenieur.
Es ging vermutlich um die Einführung von SMICs 'N+1'-Node oder um die Vorbereitung des 'N+2'-Nodes. Man brauchte wohl Leute, die schon wissen, wie es geht...
China hat Techniker und Ingenieure wie Sand am Meer, aber die haben alle keine Erfahrung. Die wenigen älteren und erfahrenen, die es gibt, kassieren deshalb inzwischen auch Spitzengehälter, wohlgemerkt Spitzengehälter aus westlicher Sicht.

Bei SK Hynix geht es beim Einsatz von EUV ziemlich sicher eher um die Einsparung von Mask-Layern und der damit einhergehenden Durchsatzerhöhung. Man darf bei DRAM ja nicht vergessen, daß sich die Nodebezeichnung auf den Halfpitch bezieht, die 1⍺-Bezeichnung also auf irgendwas um die 10–14nm. SK Hynix müßte dafür EUV noch nicht einsetzen, sie üben es einzusetzen.
Die neue 200K WPM DRAM-Fab in Yongin, deren Bau noch dieses Jahr starten und die 2025 fertig werden soll, wird mit EUV-Belichtern vollgestopft sein und hat ein entsprechendes Preisschild dran hängen... :wink:
Bis dahin wird der Einsatz von EUV für DRAM neuester Generation ein Muß geworden sein.

[Tarkin]

Die allseits beliebte Gerüchteschleuder Nikkei Asia hat mal wieder eine Story (https://asia.nikkei.com/Business/Tech/Semiconductors/Apple-and-Intel-become-first-to-adopt-TSMC-s-latest-chip-tech).
In nuce: iPhone mit N4-SoC, iPad mit N3-SoC und Intel bekommt mehr N3-Kapazität als Apple.

Soviel zu dem BS Artikel von vor ein paar Tagen, dass Intel TSMC 3nm als erster kriegt.

"CC also said smartphone will be 1st adopter N3"

https://twitter.com/cyw60/status/1415576045055447041

[Nightspider]

Chipauftragsfertiger TSMC: Weiterer Umsatzrekord dank 5-Nanometer-Fertigung

https://www.heise.de/news/Chipauftragsfertiger-TSMC-Weiterer-Umsatzrekord-dank-5-Nanometer-Fertigung-6139859.html

Der weltweit größte Chipauftragsfertiger TSMC hat im zweiten Quartal 2021 rund 372 Milliarden Neue Taiwan-Dollar beziehungsweise 13,3 Milliarden US-Dollar umgesetzt. Damit überbot die Firma den eigenen Umsatzrekord zum Jahresanfang erneut – im ersten Quartal nahm TSMC gut 12,9 Milliarden US-Dollar ein.

[CrazyIvan]

What, Intel will GlobalFoundries kaufen??? Haben die nicht bereits genug veraltete Produktionsstätten?
Aber Polemik beiseite: Bei der aktuellen Marktlage macht es schon Sinn, einen weiteren Player aus dem Spiel zu nehmen.
https://www.tomshardware.com/news/intel-in-talks-to-buy-globalfoundries-for-dollar30-billion-report

[basix]

What, Intel will GlobalFoundries kaufen??? Haben die nicht bereits genug veraltete Produktionsstätten?
Aber Polemik beiseite: Bei der aktuellen Marktlage macht es schon Sinn, einen weiteren Player aus dem Spiel zu nehmen.
https://www.tomshardware.com/news/intel-in-talks-to-buy-globalfoundries-for-dollar30-billion-report

Vielleicht hat GloFo noch ein paar EUV-Belichter rumstehen, bei welchen Intel ansonsten zu wenige beschaffen kann :D

Ne, Spass beiseite. Was Intel aber machen könnte: Einen ihrer Prozesse an GloFo lizensieren. z.B. 14nm+++. Zum Beispiel könnten sie dann einen Teil ihrer CPUs bei GloFo herstellen lassen, was ihnen Luft und Fertigungskapazität für 7/10nm gibt, ohne neue Fabs aufzubauen. Neu Fabs würde mehr kosten und dauert deutlich länger. Und sie kommen so, wie im Bericht schon angemerkt, neben entsprechender und schon bestehender Manpower auch an Kundenbeziehungen.

[HOT]

GloFo hat a.) ein paar moderne Fabs, die man verwerten kann und b.) viele Altprozesse am Start, c.) Zugriff auf IBM-Technologie und d.) das FDSOI von STM.
Das ist Intels Einstieg in eine ernsthafte Auftragsfertigung - mit ein paar Boni.

[Wörns]

@Intel kauft GF
Da werden hoffentlich so einige Behörden kartellrechtliche Bedenken haben.
Es wäre schade, wenn die ohnehin klamme Konkurrenzsituation bei den Foundries sich weiter verschlechtern würde.
MfG

[Complicated]

Das ist Intels Einstieg in eine ernsthafte Auftragsfertigung - mit ein paar Boni.Und möglicherweise AMDs Ausstieg aus dem laufenden WSA, wenn Intel übernimmt. Ansonsten könnte ich mir einige Auflagen vorstellen, da AMD direkter Konkurrent ist. Würde mich interessieren was sich AMD hier wünscht. Lieber die Kapazitäten behalten oder die Kosten einsparen?

[smalM]

Vielleicht hat GloFo noch ein paar EUV-Belichter rumstehen, bei welchen Intel ansonsten zu wenige beschaffen kann :D

Ne, Spass beiseite. Was Intel aber machen könnte: Einen ihrer Prozesse an GloFo lizensieren. z.B. 14nm+++. Zum Beispiel könnten sie dann einen Teil ihrer CPUs bei GloFo herstellen lassen, was ihnen Luft und Fertigungskapazität für 7/10nm gibt, ohne neue Fabs aufzubauen.
GloFo besaß 2 EUV-Belichter, bevor sie das nm-Rennen mangels Geldnachschub aus der VAE aufgeben mußten. Wir wissen nicht, was aus denen geworden ist.

Wenn Intel GloFo kauft, brauchen sie ja nichts mehr an GloFo zu lizensieren.
Aber GloFo ist in der New York Fab völlig ausgebucht. Da ist keine Kapazität für Intel frei.

Und sie kommen so, wie im Bericht schon angemerkt, neben entsprechender und schon bestehender Manpower auch an Kundenbeziehungen.
Das hielte ich für den eigentlichen Grund eines Kaufs.
Was Intel nicht im Geringsten hat: Irgend jemanden, der weiß, wie das Foundry-Geschäft funktioniert. Die gesamte Firmenkultur bei Intel steht dem Foundry-Geschäft diametral entgegen.
Mit GloFo würde Intel auf einen Schlag wirklich ins Foundry-Geschäft einsteigen und Intel hat das, was GloFo nie ausreichend hatte: Geld. Statt ein eigenes Geschäft aus dem Nichts heraus aufbauen zu müssen, bekäme man mit GloFo eine ausbaufähige Platform. Und vielleicht finden sich ja in GloFos Archiv noch ein paar Nettigkeiten aus den Tagen der 7nm- und 5nm-Entwicklung... :wink:


Da werden hoffentlich so einige Behörden kartellrechtliche Bedenken haben.
Es wäre schade, wenn die ohnehin klamme Konkurrenzsituation bei den Foundries sich weiter verschlechtern würde.

Ganz im Gegeteil würde sich die Konkurrenzsituation deutlich verbessern.

[Skysnake]

Dem kann ich nur zustimmen. Sie dürfen es dann nur nicht wie so oft schon völlig verkacken und die Kunden vergraulen...

[smalM]

@Skysnake
Sollte Intel GloFo kaufen, wird viel davon abhängen, wie die Organisation des Konzerns dann zukünftig aussieht.
Je unabhängiger 'IntelFoudries' betrieben werden wird, desto höher in meinen Augen die Erfolgsaussichten. Intels 'IDM 2.0' habe ich jedenfalls aus den von Dir angegeben Gründen als wenig chancenreich gesehen.
Ich hätte es vielleicht nur etwas weniger direkt ausgedrückt :biggrin:

Schauen wir mal am Montag, was GloFos große Ankündigung (https://twitter.com/GLOBALFOUNDRIES) sein wird.

[Wörns]

Ganz im Gegeteil würde sich die Konkurrenzsituation deutlich verbessern.

Für mich ist es eine Firma weniger, die als Foundry auftritt.
Bitte erklär mir das.
MfG

[y33H@]

Intel Accelerated ist erst ne Woche nach GloFo, damn ^^

[smalM]

@Wörns
Die Zahl der Foundries ändert sich nicht, wenn Intel jetzt GloFo kauft. Es gibt dann halt 'IntelFoundries' statt GlobalFoundries.
GloFo hat kein Geld, um gegen Samsung Foundry und TSMC zu konkurrieren. Sie mußten deshalb auch schon 7LP und die weitere Entwicklung aufgeben, da die Araber kein weiteres Geld in GloFo versenken wollten. Deshalb baut man jetzt auch in Singapur eine 4 Mrd.$ Fab für Prozesse > 14nm, denn das ist das, was man sich leisten kann. Intel will 20 Mrd.$ in 2 dedizierte Foundry-Fabs stecken, von sowas kann man bei GloFo nicht einmal träumen.
State-of-the-Art-Fabs lohnen sich nur, wenn man große Kunden bedienen kann. Für 7LP plante GloFo mit 20K WPM. Völlig an der Wirklichkeit vorbei und kein Wunder, daß AMD und Mubadala die Bremse gezogen haben.

Und ja, die von @Skysnake formulierten Möglichkeiten bestehen dann natürlich. Aber das ist kein Untersuchungsgegenstand von Kartellbehörden.

[Sunrise]

Ich habe gerade folgendes Konstrukt im Kopf:

Intel lässt sich von Deutschlands- bzw. EU-Steuergeldern (staatl. Fördergelder) eine Fab mitfinanzieren, weil wir ja ganz plötzlich (wo es auch der letzte Politiker gemerkt hat) unbedingt oben mitspielen wollen und investiert das (anstatt eine eigene, neue Fab bauen zu müssen) in den Kauf von GloFo, und geht dann Verträge mit der EU ein, bzw. mit den jeweiligen Auftraggebern für die Herstellung.

Irgendwie passt gerade das Timing ja perfekt.

Das wäre so pervers dass es irgendwie wieder in unsere Realität passt.

[Wörns]

Theoretisch will Intel ja jetzt schon anteilig eine Foundry sein. Auch wenn da nicht viel ist, fällt das wenige dann weg. So hatte ich gerechnet. Insbesondere fällt eine konkurrierende Firma weg, die den Kunden auch mal aus eigenen strategischen Überlegungen ein Angebot machen kann.

Die FAB von Globalfoundries in Singapur soll afaik hauptsächlich mit SOI Prozessen ausgelastet werden, davon der Löwenanteil RF-SOI (RF steht für Radio Frequency, also Technologie rund um (Handy-) Antennen) in älteren Nodes. Der Bedarf dafür ist riesig, weil 5G und später 6G ein vielfaches an SOI-Chipfläche benötigen als 3G und 4G. Das wird Intel m.E. kaum abändern wollen. Die Investition kommt vom finanziellen Volumen her auch nicht der einer MegaFAB nahe, die mit den vordersten Nodes herstellt.

Ich glaube, dass wenn Intel GF kauft, andere Pläne verwirklicht werden, als Singapur für Highend Chips zu verwenden.
MfG

[smalM]

Theoretisch will Intel ja jetzt schon anteilig eine Foundry sein. Auch wenn da nicht viel ist, fällt das wenige dann weg.
Intel als Foundry ist z.Z. so gut wie nicht existent.
Den einzigen nennenswerten Kunden, den sie je hatten, Altera, haben sie 2015 gekauft. Das Foundry-Geschäft diente dazu, nicht selbstbenutzte Kapazitäten auszulasten.

Die FAB von Globalfoundries in Singapur soll afaik hauptsächlich mit SOI Prozessen ausgelastet werden, davon der Löwenanteil RF-SOI (RF steht für Radio Frequency, also Technologie rund um (Handy-) Antennen) in älteren Nodes.
Anandtech:
"Keeping in line with GlobalFoundries’ pivot towards more specialized processes for specific classes of chips, the new fab is going to be focused on larger process nodes. GloFo is principally investing in capacity for their automotive, 5G mobility and secure device customers, which means adding capacity for their 55nm BiCMOS process for RF, as well as their 40nm processes for embedded memory and RF. A small part of the fab’s capacity is also being set aside for 90nm."

[Blediator16]

Ich habe gerade folgendes Konstrukt im Kopf:

Intel lässt sich von Deutschlands- bzw. EU-Steuergeldern (staatl. Fördergelder) eine Fab mitfinanzieren, weil wir ja ganz plötzlich (wo es auch der letzte Politiker gemerkt hat) unbedingt oben mitspielen wollen und investiert das (anstatt eine eigene, neue Fab bauen zu müssen) in den Kauf von GloFo, und geht dann Verträge mit der EU ein, bzw. mit den jeweiligen Auftraggebern für die Herstellung.

Irgendwie passt gerade das Timing ja perfekt.

Das wäre so pervers dass es irgendwie wieder in unsere Realität passt.

Wenn die Fabs dann geöffnet und von Intel getrennt werden gerne. Ansonsten, trotz "nAtIoNaL sEcuRiTy", absolut Wettbewerbsschädigend.

[Sunrise]

…Anandtech:
"Keeping in line with GlobalFoundries’ pivot towards more specialized processes for specific classes of chips, the new fab is going to be focused on larger process nodes. GloFo is principally investing in capacity for their automotive, 5G mobility and secure device customers, which means adding capacity for their 55nm BiCMOS process for RF, as well as their 40nm processes for embedded memory and RF. A small part of the fab’s capacity is also being set aside for 90nm."
Passt wie die Faust aufs Auge.

Automotive, 5G, Secure Devices… Autoindustrie und Vernetzung

Das würde Ihnen jedenfalls weiterhin dauerhaft income sichern, das Foundry-Geschäft aus dem Stand bekannter machen und teils langjährige Kunden übernehmen.

[smalM]

Jeff Su
Okay. So Andrew's first question, let me summarize, is asking about our 3-nanometer ramp. He notes that 5-nanometer and 7-nanometer in the past few years basically ramped in the middle of the year. And 3, we said the ramp will be in second half of next year. So what is the reason behind this?

C. C. Wei
Andrew, you have a very good observation and you calculate that, yes, about 3 to 4 months is a delay as compared with 5-nanometer. Yes, 3-nanometer technology actually is very complicated and in both processing technology and also the customers' product design. So we work with a customer, and finally, we decided to ramp up in the second half of next year. And this is -- we decided with our customer with the best fit their need.

-----

Jeff Su
So [...] Chris is asking how much will we invest in Arizona over the next 3 years.

Wendell Huang
Yes, $12 billion.

Jeff Su
Next three.

Wendell Huang
Well, basically, is next 3 years is about $8 billion.

--- aus der TSMC Telco

[HOT]

https://www.techpowerup.com/284612/samsung-exynos-2200-soc-built-on-4-nm-packs-faster-rdna2-gpu

Samsung möchte offenbar für den Chip in 4 LPP noch dieses Jahr in die Massenproduktion geben. Das ist ein gutes Zeichen finde ich.

[Nightspider]

Wird das der Chip für das nächste Galaxy Smartphone?

Dann wäre das ja im normalen Zeitrahmen, wenn er Ende des Jahres in Produktion geht wenn das Smartphone Februar/März auf den Markt kommt.

[AffenJack]

https://www.techpowerup.com/284612/samsung-exynos-2200-soc-built-on-4-nm-packs-faster-rdna2-gpu

Samsung möchte offenbar für den Chip in 4 LPP noch dieses Jahr in die Massenproduktion geben. Das ist ein gutes Zeichen finde ich.

4LPP ist Interpretation der Newsautoren. Dürfte viel eher 4 LPE werden. Die Originalquelle nennt nur 4nm generell.

[Gipsel]

Es gibt ein PoWi-Forum. Und Posts zu politischen Themen außerhalb dessen werden seit einiger Zeit regelmäßig mit 5 Punkte-Sperren bedacht. Hier belasse ich es noch bei einer ernsten Ermahnung. Es sollte sich aber keiner der Illusion hingeben, daß im Wiederholungsfall nicht hart durchgegriffen wird.

Danke.

PS, siehe dazu auch hier:
Schau mal hier:
https://www.forum-3dcenter.org/vbulletin/faq.php

[smalM]

Schauen wir mal am Montag, was GloFos große Ankündigung sein wird.
Der Berg kreißte und gebar ein neues Logo...

[Unicous]

Nicht so voreilig:

https://www.anandtech.com/show/16833/globalfoundries-to-spend-billions-doubling-fab-8-creating-new-fab-in-ny


Today at a private GlobalFoundies event, CEO Tom Caulfield accompanied by Senate Majority Leader Chuck Schumer, announced that the company is set on expansion. At the heart of this new initiative is a doubling of Fab 8, GF’s leading manufacturing facility, at the cost of around $1B. Accompanying this is the disclosure that GF is going to build another manufacturing facility close to Fab 8, in Malta NY, as part of a Private-Public partnership. Details of the new facility were not given.

Today’s announcement commits to adding additional machines at Malta to scale out to the space already there, for another 150k wafers per year, at a cost of $1B.

The other element of the announcement is the new fab in Malta. The deployment of a new facility, especially at scale, costs billions. GlobalFoundries today acknowledges that it will take billions, citing the US government’s desire to increase national manufacturing in light of the global scale and building more on American soil. Exactly how GF will implement a new facility has not been disclosed – no timeline, no costs, no information about where the funding is coming from, or what process nodes will be manufactured on-site. It was announced that it would be a private-public partnership, developing chips for high-growth areas such as automotive, 5G, and IoT. The fab is set to create 1000 technical jobs and another few thousand in ancillary positions in the local area to support it.

Scheint, als würden die USA eine heftige Investitionssumme in diese neue Fab investieren.

These announcements are part of a train of recent disclosures and talk about GlobalFoundries. Last week it was rumored that Intel was seeking to acquire GF for $30 billion, however today GF announced a complete logo change and rebranding of the business, which doesn’t tend to occur if a company is in the process of acquisition talks. Alongside this, GF is expected to bring forward its Initial Public Offering (IPO) from 2022 to late 2021.

IPO wird jetzt noch in diesem Jahr erwartet.

Intel wird hier deutlich mehr als 30 Milliarden bieten müssen nach dem heutigen Tag.:wink:
Wenn überhaupt etwas dran ist an den Gerüchten und nicht nur eine Nebelgranate seitens Intel oder jemand anderem der damit die Aktie manipulieren wollte.

[smalM]

Nicht so voreilig
Accompanying this is the disclosure that GF is going to build another manufacturing facility close to Fab 8, in Malta NY, as part of a Private-Public partnership
Na sowas, das war auf der GF Seite noch völlig unbekannt.

Exactly how GF will implement a new facility has not been disclosed – no timeline, no costs, no information about where the funding is coming from, or what process nodes will be manufactured on-site.
Jetzt fühle ich mich umfassend informiert. :biggrin:


IPO wird jetzt noch in diesem Jahr erwartet.
Das ist ein Wallstreet-Gerücht, keine Meldung von GF.

Intel wird hier deutlich mehr als 30 Milliarden bieten müssen nach dem heutigen Tag.
Was hat sich bei GF gegenüber gestern geändert?
Es wurde ein neues Logo und heiße Luft präsentiert.
Das mag für eine IPO funktionieren, Intel wird das aber nicht beeindrucken.
Und die Pläne für die Fab(s) in Malta (und Dresden), dort bereits vorhandene Reinraumkapazität nun auch zu nutzen, sind ja nicht gerade taufrisch.

[Unicous]

Habe auch gar nicht behauptet, dass das von GF selbst kommt, sondern "erwartet" wird. :uponder:

Das war nur eine Anmerkung zu dem meiner Meinung nach vollkommen bescheuerten Intel-Gerücht.


Keine Ahnung warum du hier einen auf negative Nancy machst, eine neue Fab zu konstruieren kostet mehrere Milliarden Dollar, ich schätze mal das Ding wird zwischen 5-10 Milliarden Dollar kosten, TSMC baut in Arizona für 12 Milliarden. Also 6 Milliarden ist eine nette, meiner Meinung nach, eher konservative Zahl (je nachdem wie viel es kostet in NY zu bauen wie große die Fab wird, welcher Prozess, EUV, etc. Der Standort Arizona dürfte dort deutlich weniger Baukosten verursachen).

Ich bin ja gegenüber GF seit Jahren auch eher skeptisch eingestellt, aber das ist ein durchweg positiver Schritt, der die Zukunft sichert und die Relevanz im Sektor weiter stärkt. Sie behaupten, ausgebucht zu sein und der Chipknappheit nach zu urteilen sollte es keine Zweifel daran geben, zumal sie auch Zulieferer für die Automobilbranche sind.

Die USA investieren in ihren Standort und GF ist einer der Nutznießer. Intel müsste also noch ein paar Milliarden drauflegen für Fabs die ihnen bei leading edge nichts bring und maximal ihr Portfolio ausbaut. Das freut die Anleger, aber die Fertigungsprobleme die sie seit Jahren haben werden dadurch weder kurzfristig noch mittelfristig gelöst. Das einzige wären Standortvorteile und auch die sehe ich jetzt nicht unbedingt.

Schlecht sieht es da eher für den Standort Europa/Deutschland aus, denn es sieht danach aus, als würde Dresden vorerst nicht weiter ausgebaut (bis auf die Kapazitätserweiterung) und eine neue Fab gibt es auch nicht. Wir werden sehen ob sich die EU hier einig wird.

[smalM]

eine neue Fab zu konstruieren kostet mehrere Milliarden Dollar, ich schätze mal das Ding wird zwischen 5-10 Milliarden Dollar kosten, TSMC baut in Arizona für 12 Milliarden. Also 6 Milliarden ist eine nette, meiner Meinung nach, eher konservative Zahl (je nachdem wie viel es kostet in NY zu bauen wie große die Fab wird, welcher Prozess, EUV, etc. Der Standort Arizona dürfte dort deutlich weniger Baukosten verursachen).
Da wir nicht wissen, was GF da bauen wird, kannst Du spekulieren, was Du willst.
Ihre neue 37,5k wpm Fab in Singapur soll 4 Mrd.$ kosten – mit älteren Nodes. Das Geld dafür wird zu einem guten Teil durch die Kunden vorgestreckt.
GF selbst hat kein Geld und hat auch keinen EUV-Prozeß.
Meiner Meinung nach sehen wir hier entweder den Versuch, GF für einen IPO aufzuhübschen und/oder Steuergelder abzugreifen, ohne auch nur den Hauch eines Business-Plans zu haben.

[Unicous]

Ich spekuliere gar nichts.:freak:

Was denkst du wie teuer eine brandneue Fab in den USA ist, wenn allein in Singapur eine leading edge Fab schon 4 Milliarden kostet.:confused:
Du hast schon Milliarden an Grundkosten, die Tools sind im Vergleich dazu fast schon peanuts.
EUV habe ich übrigens mit Absicht eingestreut, weil ich wusste dass du darauf anspringst.:wink:


Meiner Meinung nach sehen wir hier entweder den Versuch, GF für einen IPO aufzuhübschen und/oder Steuergelder abzugreifen, ohne auch nur den Hauch eines Business-Plans zu haben.

Ich liebe ja solche Aussagen. Es wurden konkrete Pläne für eine Erweiterung vorgestellt und unkonkrete Pläne einer komplett neuen Fab im Beisein eines US-Senators aus New York und der US-Handelsministerin und du tust so, als wäre das nur Makeup auftragen für die IPO.:rolleyes:

Dein shittalking ist völlig fehl am Platz und macht konkret keinen Sinn. Man kann darüber streiten ob es too little too late ist, aber so zu tun, als wäre es irgendein Versuch sich aufzuhübschen und Steuergelder abzugreifen bevor man sich verkauft ist so ein lächerliches Argument, insbesondere da Intel, Samsung und TSMC genau das Gleiche machen und du tust so als wäre das irgendetwas Verwerfliches oder gar eine neue Entwicklung.:confused:

Wenn Krzanich mit Trump kuschelt ist das okay, wenn GF das macht ist es ein sinistrer Plan um Steuergelder zu verschwenden.:freak:

[smalM]

Junge, komm mal wieder runter...
Schöne Sonntagsreden zum Abgreifen von Steuergeldern sind das täglich Brot von Firmen und von Politikern.

Die Fab in Singapur ist alles andere als Leading Edge und die neue Fab in Malta wird es ganz sicher auch nicht sein, denn GF hat keine Leading Edge Nodes und das ist das Problem an der ganzen Sache.
Samsung und insbesondere TSMC haben den Amis für ihr Geld was zu bieten, GF nicht.

[ChaosTM]

Amazon ist Weltmeister in der Disziplin..

[Wörns]

Ich finde die Vorstellung unsinnig, dass Intel GF übernimmt, weil Intel damit seinen Kunden ja gar nicht die Prozesse anbieten kann, die sie vermutlich von Intel wollen. Die FABs von GF sind mittelfristig ausgelastet und bedienen andere Geschäftsfelder. Die Kunden sind auch andere, bzw. mindestens andere Abteilungen.
Das wäre ja ganz toll, wenn Intel den Kauf deswegen tätigen würde, um auf dem Papier Foundry zu sein. Aber man könnte damit ja nicht etwa 7nm oder 10nm Chips in der Intel Foundry herstellen lassen. Und das ist es doch, wo Intel hin will. Dafür müssen aber neue FABs her, sofern die alten ausgelastet sind. Ob mit GF oder ohne. GF zu kaufen, wäre ein unnötiger Trippelschritt.
MfG

[smalM]

@Wörns
Intel verkauft Chips. GF verkauft keine Chips und auch keine Wafer, sie verkaufen die Dienstleistung der Chipherstellung. Das ist ein ganz anderes Geschäft, das Intel nicht beherrscht.
Intel würde GF nicht wegen deren Fabs kaufen, sie würden sie wegen dieses Geschäftes kaufen.

[Wörns]

So hatte es sich GF selbst auch vorgestellt, als es Chartered übernommen hat. Aber das hat wenig gebracht. Die Vertriebler sind schneller weg, als man mit den Augen zwinkern kann.
Und die Netzwerke funktionieren doch auch nur für die Aufgabe, in der sie gewachsen sind.
Da kann man viel drüber streiten, was ich jetzt nicht tun will.
Aber ich glaube, das bringt so gut wie nichts.
MfG

[unl34shed]

Die Fab in Singapur ist alles andere als Leading Edge und die neue Fab in Malta wird es ganz sicher auch nicht sein, denn GF hat keine Leading Edge Nodes und das ist das Problem an der ganzen Sache.
Samsung und insbesondere TSMC haben den Amis für ihr Geld was zu bieten, GF nicht.

Es braucht aber auch nicht nur Leading Edge Nodes, sondern deutlich mehr Chips kommen aus legacy Nodes. Da wird nur einfach kein Lärm drum gemacht.

[Unicous]

Leading edge vs. Bleeding edge, btw..

Ob 14nm noch leading edge ist, darüber kann man streiten, es ist aber auch nicht 65nm oder 130, daher sind smalMs argumentarme bashing posts auch so lächerlich. Bei jedem anderen Unternehmen würde er eine standing ovation machen, bei GF ist es aus unerfindlichen Gründen ein money grab. GF hat nichts zu bieten... Was für ein einfältiges und der Realität zuwiderlaufendes Argument. GF wird gerade die Bude eingerannt.

Ja, man mag es kaum glauben, GF macht gerade guten Umsatz, obwohl das vor ein paar Jahren noch ganz anders aussah. Sie stellen hunderte von Leuten ein, vor ein paar Jahren dachte man noch sie würden Dresden bald schließen, so viele Entlassungen gab es.

GF wird gerade einem Wandel unterzogen nach Jahren der Stagnation und smalM kackt darauf ohne Argumente zu haben. Man kann auch einfach mal abwarten, man muss nicht alles unsachlich kommentieren wenn man keine kohärente Argumente hat außer billigen Allgemeinplätzen die man auf jedes andere Unternehmen ummünzen kann.

[Skysnake]

Ja das können einige einfach nicht verstehen, was es abseits von CPUs/GPUs/SOCs noch was anderes gibt.

GF hat ganz interessante Nodes die führend in gewissen Bereichen sind. Genau wie Bosch bei MEMS absolut an der Spitze steht. Aber mit CPUs/GPUs/SOCs hat das halt nichts zu tun..

Aber man stelle sich mal vor. Damit kann man auch gutes Geld verdienen. Es fallen ja schon mal die abartigen Kosten für UEV weg

[Sunrise]

Da die Welt ja der Volldigitalisierung zusteuert, gewinnen alle die was vom Kuchen abbekommen und auch neue Kuchen backen. Die Halbleiter-Fertiger sind ja bereits heutzutage durch nichts mehr zu ersetzen. Man hat aber evtl. noch Auswahl im engeren Kreis. Käufe sind sicherlich aus der Perspektive immer eine Chance, einfach mehr den Markt mitzubestimmen, weil Roboter, digitale Maschinen jedweder Art, IoT, Automotive, 5G usw. eben keine Zukunftsmusik mehr sind.

Dass es hier im Forum natürlich eher um “PC-affine” ASICs/SoCs geht, ist logisch, darauf bauten wir auch ursprünglich alle auf.

Es sollte jedenfalls klar sein, dass hier ordentlich verdient werden kann, und ich denke GloFo hat sich auf einen Bereich fokussiert, der in Zukunft (allerdings nicht ohne die notwendigen Investitionen) immer sehr profitabel sein und bleiben kann. Irgendwann stellt sich halt immer die Frage, kann das alleine auf X Jahre weiter funktionieren, und kommt genug Geld rein, dass investiert werden muss, oder fahren wir hier in eine Sackgasse. Und genau da ist es eben manchmal dann die Frage, ob man aus langer Sicht vielleicht noch zusammen kommt oder sich eben die perfekte Nische sucht und das Risiko eingeht.

[Zossel]

Schlecht sieht es da eher für den Standort Europa/Deutschland aus, denn es sieht danach aus, als würde Dresden vorerst nicht weiter ausgebaut (bis auf die Kapazitätserweiterung) und eine neue Fab gibt es auch nicht. Wir werden sehen ob sich die EU hier einig wird.

Was passiert wenn eine Branche permanent mit Subventionen gefüttert wird kann man wunderbar an der deutschen Autoindustrie beobachten.

[Unicous]

Da die Halbleiterinsdustrie in der Vergangenheit, außer den üblichen Standortsubventionen, eher stiefmütterlich behandelt wurde, hinkt der Vergleich meiner Meinung nach.

[Zossel]

Da die Halbleiterinsdustrie in der Vergangenheit, außer den üblichen Standortsubventionen, eher stiefmütterlich behandelt wurde, hinkt der Vergleich meiner Meinung nach.

Die permanenten Subventionen der asiatischen Länder waren mit ein Grund Qimonda über die Klinge springen zu lassen.

Das ist weder ein neues Thema noch geht es um Einzelfälle.

[Zossel]

https://www.reuters.com/technology/chipmaker-tsmc-says-too-early-say-germany-expansion-2021-07-26/

Blöd bleibt das es bessere Gegenden als Dresden gibt wo man sich mit nicht arischen Aussehen aufhalten möchte.

[ZeXes]

https://www.reuters.com/technology/chipmaker-tsmc-says-too-early-say-germany-expansion-2021-07-26/

Blöd bleibt das es bessere Gegenden als Dresden gibt wo man sich mit nicht arischen Aussehen aufhalten möchte.

Als Ostdeutscher kann ich sagen, dass die Asiaten es in die ostdeutsche Gesellschaft geschafft haben. Man sieht was die da drüben so alles hinkriegen und gesellschaftlich machen sie wenig Stunk.

Afrikaner und Muslime werden schon weitaus kritischer gesehen, aber in dieser Sache sind die Ostasiaten keine Unschuldigen.

Modi in Indien sieht die Muslime als Konkurrenz zu seinen Hindu-Nationalismus, die Chinesen stecken Muslime in Konzentrationslager und dunkelhäutige Menschen haben es dort auch nicht einfach:

Mit den Opiumkriegen, die China fast einer Kolonisierung unterwarfen, geriet dieses Weltbild ins Wanken. Seither haben sich andere Vorstellungen einer rassisch begründeten Hierarchie ausgebildet: Ganz oben stehen die Weißen und die Chinesen, die miteinander konkurrieren. Weiter unten gibt es ein Gemisch aus anderen "Rassen", und der den Schwarzen zugewiesene Ort ist ganz unten.
https://www.zeit.de/kultur/2019-03/fremdenfeindlichkeit-china-fluechtlinge-rassismus-asyldebatte/seite-2

Das soll die Fremdenfeindlichkeit in Teilen Ostdeutschlands nicht relativieren, ich will nur etwas dieser Schwarz-Weiß-Denke entgegenwirken. Rassismus und Fremdenfeindlichkeit ist kein alleiniges Problem der (weißen) Ostdeutschen, sondern ein Globales ,über alle Hautfarben und Kulturen hinweg.


- Von daher würden die Taiwaner schon warm willkommen werden, solange sie auch gut bezahlte Arbeitsplätze mit sich mitbringen.

[w0mbat]

https://videocardz.com/newz/intel-introduces-its-new-node-naming-enhanced-superfin-is-now-intel-7

LOL, Intel 10nm ESF heißt jetzt "Intel 7" :ugly:

[Unicous]

Dazu fällt einem nur noch Folgendes ein: :facepalm:

edit:

Präsentation ist in einer Stunde oder?

[Orko]

Soso, Intel gleicht ihre Node - Benamsungen an die Vorlage von TSMC / Samsung an. Finde ich persönlich positiv.

[Unicous]

Es ist eher ein Eingeständnis, dass sie die Deutungshoheit verloren haben, meiner Meinung nach.
Dass sie es 4nm statt 5nm nennen ist auch pures Marketing an den Realitäten vorbei.

Dass sie vermutlich auch keine Specs bekanntgeben, mit denen sie diese Namensänderungen in irgendeiner Weise rechtfertigen könnten spricht auch Bände.:rolleyes:

[Linmoum]

Da haben sie aber noch schön den Earnings Call letzte Woche stattfinden lassen, damit die Investoren sich mit dieser Aktion nicht komplett bescheuert (und/oder verarscht) vorkommen. ;D

[HOT]

Intel 7 = 10nm++
Intel 4 = 7nm
Intel 3 = neu designtes 7nm wie es scheint
Intel 20A = GAAFET oder?

[Slipknot79]

sex setzen@marketing. :facepalm:

Wird immer blöder. Fehlt noch, dass sich AMD grün einfärbt um zu zeigen, dass sie dran sind. (y)

[Unicous]

Dein Account ist fast 19 Jahre alt (Ich schätze also, dass die 30 Jahre überschritten sind) und du schreibst trotzdem wie ein Präpubertärer.:rolleyes:

edit:

Bei Anandtech gibt es einen Artikel:

https://www.anandtech.com/show/16823/intel-accelerated-offensive-process-roadmap-updates-to-10nm-7nm-4nm-3nm-20a-18a-packaging-foundry-emib-foveros

[w0mbat]

Richtig gute Präsentation von Intel mMn, macht Lust auf mehr :)

[y33H@]

Geht voran, ist schön zu sehen.

[Sunrise]

Es geht voran, wenn es tatsächlich voran geht. Bisher liest sich das eher so, dass es vor 2024 nichts bei Intel gibt, was annähernd konkurrieren kann, da TSMC bereits viel weiter ist. Daran ändert die neue Benamung auch reichlich wenig, denn das ist lediglich eine Anpassung die optisch besser wahrgenommen wird, vor allem auch im Hinblick auf die Konkurrenz.

Und dann muss auch wirklich alles, wie vorgestellt, reibungslos laufen. Das will ich erstmal sehen.

Intel könnte den meisten sicher alles verkaufen, bevor sie überhaupt etwas davon gebaut haben.

Ich wünsche es mir aber sehr, denn wir brauchen wieder mehr Konkurrenz. Nur das und mehr Volumen wird im Endeffekt die Preise im Zaum halten. Wir brauchen sowohl TSMC, Samsung als auch natürlich Intel an der Spitze.

[Unicous]

Ich hatte kurz beim Q&A reingehört, Gelsinger hat irgendwas erzählt von wegen, es wäre besser wenn man nicht die Nummer Eins ist sondern Nummer Zwei, damit man im Windschatten Kraft sparen und schneller aufholen kann, so in etwa.:freak:

Das ist eine schöne Umschreibung für, wir schaffen es weiterhin nicht die Führung zu übernehmen und graben daher bei der Nummer Zwei Ressourcen ab, vielleicht hilft das ja was.;D

[davidzo]

Ziemlich peinliche Vorstellung.
RibbonFet, im ernst? :freak:
Da müssen sich doch auch die Intel Ingenieure vom Marketingsprech verarscht vorkommen, die schon lange an GAA forschen.

Gerade die Folie mit "numbers are just numbers" muss doch jedem altgedienten semiconductor engineer die tränen in die Augen treiben. Natürlich geht es um strukturbreite! Ja na klar sind auch andere Dinge als logic density wichtig am Chipdesign. Aber was denn bei Intel zum Beispiel? Chiplets, 6T sam, 3d stapelung, eine sparsame Architektur wie der M1 oder gute PPA wie beim Cortex A78 oder Neoverse? Wenn man sich auf die Dinge abseits von Logic scaling bezieht steht Intel noch schlechter da als ohnehin. Bei der PPA sind die Cove Cores sowas von unterdurchschnittlich.

Auch peinlich dass bei Intel 7 nun genau dasselbe steht wie bei 10nm: "Enhanced Finfet" und auch das Featurebild praktisch dasselbe ist ;D

Die versprochenen Investments in high-NA sind ja schön und gut, aber bisher ist keiner der Nodes auf der roadmap mit high-NA geplant. Auch 20A mit GAA soll ja noch mit low-NA gebaut werden. Das ist momentan also absolut noch forschungsterritorium und damit eher das übliche Marketinggeschwafl über zukunftsnodes was man den Anlegern gerne auftischt. Von einer Produktion ist das noch reichlich entfernt.

[Unicous]

Bei RibbonFET habe ich auch die Augen gerollt.:rolleyes:
Da sieht man, dass die Marketing-Leute mehr Macht bekommen haben und die Arbeit der Ingenieure in den Vordergrund tritt, solange man den PR-Krieg gewinnen kann.

Keine der "neuen" Technologien haben für mich herausgestochen, TSMC und auch Samsung arbeiten an ähnlichen Produkten und sind zum Teil dort schon weiter vorangeschritten. Auch das Intel sich weiterhin sehr langsam an EUV heranpirscht weckt nicht viel Vertrauen. 2025/26 wollen sie sich auf die ersten NextGen Belichter von ASML stürzen bis dahin scheint weiterhin nicht viel zu passieren.

edit:

Die Börse scheint auch nicht besonders beeindruckt zu sein, die Vorschusslorbeeren vom heutigen Tag sind nachbörslich schon wieder zunichte gemacht. Normalerweise lassen sich die Anleger und Analysten sehr leicht beeindrucken.

[Zossel]

https://www.computerbase.de/2021-07/chip-fertigung-intel-ist-erstkunde-fuer-high-na-euv-systeme-von-asml/
Intel wird Erstkunde der High-NA-EUV-Systeme von ASML und damit ab 2025 Gate all Around (GAA) in der Chip-Fertigung zum Einsatz bringen.
Intel war auch einer der ersten Kunden für EUV-Belichter.

[y33H@]

18A soll High-NA ab 2025 nutzen.

[Dorn]

Zeit Angaben wie Schall und Rauch....

Auf jedenfall wurde die Marketing Abteilung bei Intel aufgestockt.

[Badesalz]

"Intel wird Erstkunde der High-NA-EUV-Systeme von ASML und damit ab 2025 Gate all Around (GAA) in der Chip-Fertigung zum Einsatz bringen."Nun... Sie werden es jedenfalls versuchen...

Wer braucht aber irgendwelche Anzeichen, daß "sie die Deutungshochheit verloren haben"? Das haben sie, seitdem sie schon die riesigen (!) Probleme mit 14nm hatten. Manche möchten das seit damals bis heute nicht wahr haben.

[ChaosTM]

Intel has a new architecture roadmap and a plan to retake its chipmaking crown in 2025 (https://www.theverge.com/2021/7/26/22594074/intel-acclerated-new-architecture-roadmap-naming-7nm-2025)

Passt hier fast bessert rein. Wäre gut...
Deckt sich in einige Bereichen mit dem CP Artikel.

[smalM]

Soso, Intel gleicht ihre Node - Benamsungen an die Vorlage von TSMC / Samsung an. Finde ich persönlich positiv.
Es zeigt die Verschiebung, wer die Fertigungstechnik dominiert und wer nur Nachzügler ist.
Und seien wir ehrlich, Intel 7 geht doch leichter von der Hand als Intel 10nm Enhanced SuperFin.

Aber daß das Intel-Marketing noch nicht einmal das Å von Ångström richtig hin bekommt, nun ja.... :freak:

[w0mbat]

Soweit ich das verstanden habe, entstanden Intels 10nm Probleme durch den Versuch, 10nm ohne EUV zu entwickeln. Die EUV-Aufrüstung der Fabs ist teuer und Intel wollte das vermeiden. Damit haben sie sich ihre Marktführung verduselt.

Mit high-NA will man nicht den gleichen Fehler machen und investiert jetzt von Anfang an. Intel hal mal 10% der ASML Anteile gehalten, mit Optionen auf 25%+. Jetzt haben sie nicht mal mehr 5%. Richtiges Missmanagement von Intel.

Ich denke die neue Richtung ist gut und man merkt, dass sie sich wieder etwas trauen, wenn sie die roadmap so klar darstellen. Daran wird man Intel messen. Wenn sich da wieder was verschiebt, könnte das problematisch für den Aktienkurs werden :ugly:

Vor allem 18A mit GAA, PowerVIA und high-NA finde ich sehr spannend. Sowohl TSMC als auch Samsung sind ja sehr konservativ was GAA angeht.

PS: nach etwas Überlegen finde ich die Umbennenung doch ganz nett. Klingt besser und macht einen Vergleich mit Samsung/TSMC einfacher. Und es wirkt, ADL mit "Intel 7" macht sich einfach besser als "10nm Enhanced SuperFin".

[davidzo]

https://www.computerbase.de/2021-07/chip-fertigung-intel-ist-erstkunde-fuer-high-na-euv-systeme-von-asml/

Intel war auch einer der ersten Kunden für EUV-Belichter.

Eben, das ist keine News, sondern nur aufgekochter Kaffeesatz um die Anleger zu beeindrucken die sich mit dem Thema nicht auskennen. ASML hat in deren 2019er Präsentation bereits 3 Vorbestellungen für High-NA mit bis zu 12 Geräten genannt. Da gehört keine Glaskugel dazu um zu wissen das eines der Teile zu Intel geht.
Das nun in 2021 nochmal zu spezifizieren dass es angeblich "das Erste" gerät sein soll ändert auch nichts an der Tatsache dass das reichlich wenig mit irgendeiner production node Verfügbarkeit zutun hat.


Btw, Intels neue "Power Via" Technologie kommt mir auch ein bisschen bekannt vor. Das ist doch klassisches Wafer on Wafer stacking bei der die Wafer Rückseite abgeschliffen wird um dann auf auf einen aktiven Interposer zu setzen der fette power delivery, caps etc. onboard hat. Ist es nicht so dass TSVs immer durch die Oberseite gehen, also ohne Umdrehen und wafer thinning gar nicht möglich wären? Was ist denn da neu dran?
AMD/TSMC machen das doch auch bei V-cache und TSMCs DTC on Interposer ermöglicht bereits ähnliche umgedrehte power delivery. Nur dass das TSMCs SoiC gestackte DIEs eben auch logic oder cache enthalten kann, nicht nur power devlivery.

[Tarkin]

Ich habe nicht speziell dich angesprochen. Außerdem... habe ich irgendwo in meinem Beitrag SPR erwähnt? Ich würde mal vor der eigene Tür kehren, bevor man andere blöde anmacht.

Ob Ende 2022 od Anfang 2023 spielt auch keine Rolle. Intel auf 3nm TSMC in diesem Zeitraum wird nicht stattfinden. Genau so wenig wie Intel auf 5nm TSMC dieses Jahr:

https://www.trendforce.com/presscenter/news/20210113-10651.html

Merkst du was? Da steht der selbe Blödsinn über 3nm in 2022 wie bei asia.nikkei.com. Nur weil die den BS jetzt nochmal bringen (nach 6 Monaten) macht diesen "Bericht" nicht richtiger.

"Intel, America's biggest chipmaker, is working with TSMC on at least two 3-nm projects to design central processing units for notebooks and data center servers in an attempt to regain market share it has lost to Advanced Micro Devices and Nvidia over the past few years. Mass production of these chips is expected to begin by the end of 2022 at the earliest."

Ich weiß ja nicht wie es um dein Wissen bzgl. Intel Roadmaps steht, aber ich habe für Ende 2022 SPR in 10nm und hinterher Emerald Rapids ebenfalls in 10nm (2023) im Gedächtnis.

Bei Notebooks lautet der Nachfolger von ADL Raptor Lake - ebenfalls 10nm in 2022/23. Danach kommt 2023/24 METEOR LAKE in 7nm Desktop und Notebook und Granit Rapids für Server in 7nm 2024.

Aktuelle Intel Roadmap Infos siehe: https://www.reddit.com/r/AMD_Stock/comments/ob7o39/charlie_demerjian_on_twitter_call_with/

Siehst du da was von 3nm od 5nm TSMC? Also ich nicht.

Ergo ist der Bericht höchstwahrscheinlich BS/Fake News/ein Hit-Job... such dir was aus.

So, nach dem Event von gestern Abend dürfte wohl klar sein, dass 2022/23 keine Intel CPUs in TSMC 3nm produziert werden.

Der Nikkei Asia Artikel von vor ein paar Wochen war definitiv BS und Fake News!

Ach ja bzgl. Intel Roadmaps... erinnert sich noch jemand daran?

Finde ich schon zimelich lustig wenn hier KOmmentare fallen wie "geht voran" - sorry, aber da lachen ja die Hühner.

Pat Gelsingers Strategie: Investoren und Analysten mit Powerpoints bis 2025 einlullen und dann mit einem Golden Parachute in Rente gehen

[w0mbat]

Jupp, AMD bzw. TSMC ist bei stacking weiter als Intel, die machen immer noch mit Foveros rum und kommen erst in Schritt drei zu TSVs wie es AMD bei Zen3D nutzen wird.

[smalM]

Btw, Intels neue "Power Via" Technologie kommt mir auch ein bisschen bekannt vor. Das ist doch klassisches Wafer on Wafer stacking bei der die Wafer Rückseite abgeschliffen wird um dann auf auf einen aktiven Interposer zu setzen der fette power delivery, caps etc. onboard hat. Ist es nicht so dass TSVs immer durch die Oberseite gehen, also ohne Umdrehen und wafer thinning gar nicht möglich wären? Was ist denn da neu dran?

https://www.hardwareluxx.de/images/cdn01/C23375D567B343C5ADAF941F2660E18F/img/50E33942D1CE411AB4CAD693979CEE63/Intel-Accelerated-2021-011_50E33942D1CE411AB4CAD693979CEE63.jpg

Man hat auf dem Logic-Chip selbst gar kein Back-end für die Stromversorgung mehr, sondern versorgt das Frontend direkt. Das spart im dem Bereich des Back-ends, in dem das Signalrouting erfolgt, einen Haufen Platz.
Was noch nicht so klar ist, ob das ganze zusammengesetzt wird, oder ob das tatsächlich monolithisch ein Die ist.
Im zweiten Fall hätte man statt des Stapels Front-end – 'unteres Back-end' – 'oberes Back-end' zukünftig den Stapel 'oberes Back-end' – Front-end – 'unters Back-end'.
Ich wüßte nicht, daß jemand sowas jemals schon realisiert hat. Mit TSV hat das jedenfalls nichts zu tun.

[y33H@]

Mir ist nicht ganz klar, wie Intel das Design mit dem Träger verschaltet, wenn die Datenleitungen "oben" und die Stromleitungen "unten" rauskommen - bisher war das ja alles auf einer Seite.

[amdfanuwe]

https://www.hardwareluxx.de/images/cdn01/C23375D567B343C5ADAF941F2660E18F/img/50E33942D1CE411AB4CAD693979CEE63/Intel-Accelerated-2021-011_50E33942D1CE411AB4CAD693979CEE63.jpg
Mit TSV hat das jedenfalls nichts zu tun.
Schau dir auf dem rechten Bild die roten Striche an, das ist TSV.
Mittendrin eine Siliziumschicht zum dotieren der Transistoren aufzubringen ist nicht machbar, sonst hätten wir schon längst 3D Chips mit mehreren Transistorlagen.
Von der Machbarkeit würde ich sagen:
Chip von der einen Seite bearbeiten, mit TSV. Dann Chip umdrehen, abschleifen und andere Seite prozessieren.
Dabei muß es aber noch ein Problem geben, sonst könnten sie ja auch nochmals Transistoren auf der Rückseite aufbringen und dadurch mal eben die Transitorzahl pro Waferfläche verdoppeln.

Also eher 2 Chips gestapelt, einer mit Transistoren, Verbindungslayer und TSV, wird dann abgeschliffen, der andere im Groben Prozess mit Versorgungsleitungen. Eventuell ist dafür kein Silizium nötig, mehr so ein organischer Interposer.

Die Zeichnung links im Bild ist etwas irritierend.
Nimmt man die Grauen Flächen als Silizium, müßte der eine Chip beidseitig prozessiert werden und ein 2ter Chip oben mit den Verbindungslayern wird aufgesetzt.
Naja, mal sehen, was letztendlich rauskommt.

[Wörns]

Als ich die neue Prozess Node Nomenklatur gesehen habe, musste ich an Intels damalige Häme in bezug auf AMDs Performancerating denken.

Es ist das Eingeständnis, dass die Konkurrenz eine Metrik hat, die der Markt ernst nimmt.

Und tatsächlich kann sich Lieschen Müller z.B. bei Geizhals die Grafikkarten nach dem Herstellungsnode der GPU selektieren lassen. Insofern kommt Intel um die Vergleichbarkeit nicht drum herum, weil die Foundry Kunden es ihnen abverlangen werden. Deren Produkte landen schließlich wieder in Lieschen Müllers Checkliste.

Alles in allem habe ich mit der neuen Nomenklatur kein Problem.
MfG

[davidzo]

https://www.hardwareluxx.de/images/cdn01/C23375D567B343C5ADAF941F2660E18F/img/50E33942D1CE411AB4CAD693979CEE63/Intel-Accelerated-2021-011_50E33942D1CE411AB4CAD693979CEE63.jpg

Man hat auf dem Logic-Chip selbst gar kein Back-end für die Stromversorgung mehr, sondern versorgt das Frontend direkt. Das spart im dem Bereich des Back-ends, in dem das Signalrouting erfolgt, einen Haufen Platz.
Was noch nicht so klar ist, ob das ganze zusammengesetzt wird, oder ob das tatsächlich monolithisch ein Die ist.
Im zweiten Fall hätte man statt des Stapels Front-end – 'unteres Back-end' – 'oberes Back-end' zukünftig den Stapel 'oberes Back-end' – Front-end – 'unters Back-end'.
Ich wüßte nicht, daß jemand sowas jemals schon realisiert hat. Mit TSV hat das jedenfalls nichts zu tun.
Wenn das tatsächlich monolitish ist und also die Prozesstufen durchtauscht (backend first) wär das tatsächlich für ein Großserienprodukt ein first. Im labor gibt es das schon länger, wie Ian richtig vermerkt hat. Es heißt dann nur eben "backside power delivery": https://www.anandtech.com/show/16823/intel-accelerated-offensive-process-roadmap-updates-to-10nm-7nm-4nm-3nm-20a-18a-packaging-foundry-emib-foveros/3

Mir ist nicht ganz klar, wie Intel das Design mit dem Träger verschaltet, wenn die Datenleitungen "oben" und die Stromleitungen "unten" rauskommen - bisher war das ja alles auf einer Seite.
Ja, das würde eine völlig neue Art von packaging erfordern und wird nicht leicht zu kühlen sein.
Ich kann mir eigentlich nur vorstellen dass das zusammen mit foveros omni zum Einsatz kommt und die power delivery dann eben seitlich neben dem Chip wieder in das Package geleitet wird. Das hat Vorteile bei der Packagegröße und ist für low power wohl okay, aber ich kann mir beim besten Willen nicht vorstellen wie man das bei einem großen high power DIE z.b. Diamond Rapids routen und gleichzeitig kühlen würde. Das verlängert doch einfach nur die power delivery Leitungen massiv oder macht die Kühlung unmöglich. Nicht zu vergessen dass man gerne capacitors so nah wie möglich an den PD Bumps haben will...




Alles in allem habe ich mit der neuen Nomenklatur kein Problem.
MfG
Auch Ian findet die neuen Bezeichnungen ja gut.
Ich finde das hat trotzdem ein Geschmäckle, zumal Intel ja bisher schon mit völligen Fantasieangaben von Transistorendichte Marketing gemacht hat, die mit real geshippten Produkten nichts zutun haben.
Die hat man vielleicht irgendwann mal im Labor erreicht, aber die realen produkte sind dann doch eher mit dem sehr groben Meißel gehauen.

Angeblich hat Intels 14nm eine Transistor density von 44.67MTr/mm2), während Samsung/GFs 14/12nm mit nur 33.32 MTr/mm2) um ein viertel abgeschlagen ist.
Merkwürdigerweise quetscht aber ein Zeppelin/Summit Ridge ganze 4,8Mrd Transistoren auf 192mm2 während selbst die letzte Ausbaustufe von 14nm++++ bei Cypress Cove bei 6Mrd ganze 270mm2 verbraucht, cometlake mit 4,2Mrd sogar ganze 205mm2.

Die Transistordichte in real geshippten Produkten gibt diese Umbenennung einfach nicht her. 10nm SF ist im Realeinsatz bei der Dichte immer noch deutlich hinter HP optimierten N7P von TSMC und Welten hinter LP+HD oder EUV prozessen wie N7+ oder N6.
Schon der allerneuste Tigerlake-H in 10SF hat eine 20% schlechtere Dichte als AMD Cezanne (8Mrd Xtors auf 190mm2 vs 10,78Mrd auf 180mm2). Und der CPUteil ist sogar nur halb so groß, Cezanne hat eine doppelt so fette GPU und kommt trotzdem auf vergleichbare CPU performance (im MT, power constraint sogar mehr)

[amdfanuwe]

Mir ist nicht ganz klar, wie Intel das Design mit dem Träger verschaltet, wenn die Datenleitungen "oben" und die Stromleitungen "unten" rauskommen - bisher war das ja alles auf einer Seite.
Mittels TSV nach unten. Ist ja auch der Witz, dass die Daten nicht mehr durch alle Layer müssen sondern nur noch einen "kurzen" Weg durch die Versorgungslayer. Die Daten entstehen bei den Transistoren und können dort abgegriffen werden. Dadurch vereinfacht sich auch das Routing der Verbindungslayer, würde ich mal sagen, da die Datenleitungen zu den Pins und die Versorgungsleitungen nicht mehr im Weg stehen.

[amdfanuwe]

Alles in allem habe ich mit der neuen Nomenklatur kein Problem.
MfG
Namen sind Schall und Rauch, egal ob Auto, Kaffeemaschine oder Halbleiter.
Man muß halt wissen, was ein Name konkret beschreibt.

[Platos]

Wo ist den nauch das Problem dabei. Intels 10nm entspricht in der Packdichte eher TSMCs 7nm. Also warum nicht umbenennen? TSMC benennt schliesslich ihre Nodes auch einfach nach Lust und Laune. DIe Strukturen stimmen ja schon lange nicht mehr. Ich weiss gar nicht, was hier manche jetzt haben.

Viel wichtiger sind die Specs des Prozess bzw. dann reale Produkte (vergleichen). Darauf kommt es an. Wobei das in realen Produkten auch immer stark mit der Chiparchitektur zusammenhängt, also schwierig zu beurteilen ist.

So oder so ist es völlig wurscht, wie die Prozesse nun heissen. Hauptsache es geht mal vorwärts. Und das tut es ja anscheinend (noch) nicht bei Intel :D wird immer noch nicht EUV verwendet. 2024/25 wird aber interessant, nicht nur wegen der Fertigungsapparaturen (High NA EUV), auch PowerVia hört sich interessant an. Bin ja mal gespannt, was das so bringt. Ist ja schon eine ziemliche grosse Änderung.

Aber da in der Roadmap steht mitte 2022 EUV und Intel 4, was ja Intel 7nm entspricht. Alderlake ist Ende 2021 und Raptorlake kommt 2022, ist aber eig. noch mit 10nm bzw. Intel 7 produziert. Meteorlake mit EUV unt Intel 4 kommt aber erst 2023. Also worauf bitte bezieht sich diese Roadmap :D ? Risk Production?

[AffenJack]

Aber da in der Roadmap steht mitte 2022 EUV und Intel 4, was ja Intel 7nm entspricht. Alderlake ist Ende 2021 und Raptorlake kommt 2022, ist aber eig. noch mit 10nm bzw. Intel 7 produziert. Meteorlake mit EUV unt Intel 4 kommt aber erst 2023. Also worauf bitte bezieht sich diese Roadmap :D ? Risk Production?

Teile von Ponte Vecchio sollten in Intel4 hergestellt werden. Ich weiß nicht, wie Ponte Vecchios Timeline nun ist. Aber das könnte durchaus passen. Die ersten Chips könnte man sogar noch aus der Risc Production nehmen, um den Exascale Deal zu beliefern und dann ab Mitte 2022 massenproduzieren.

Die Umbenennung ist logisch. Man hat sich einfach TSMC angepasst und die Nodes so gewählt, dass man etwa vergleichbar ist. Die Transistordichten passen schon, so wies scheint. Wichtig sehe ich für Intel vor allem, dass man Qualcomm als Kunden aquirieren konnte. Ist natürlich die Frage für wieviele Chips, aber das ist ein guter Anfang und man kann darauf aufbauen, wenn QC mehr Vertrauen in Intel gewinnt. Die Roadmap ist auch durchaus in Ordnung. Aber Intel muss vom Prozess jetzt auch endlich liefern und die Roadmap so durchziehen. Das wird die Herausforderung.

[Orko]

Ist "Power Via" wieder Intel-typisch ein neuer Begriff für bekannte buried-power-rail Ansätze, oder für bekannte Foveros-Technologie, oder doch etwas irgendwie komplett Neues?

Nach einem Tag Nachdenken finde ich das Thema deutlich interessanter als gestern auf den ersten Blick. Und es lässt sich vor allem momentan wunderbar darüber spekulieren wie das nun genau designtechnisch umgesetzt und prozesstechnisch hergestellt werden könnte.

Die "Power-Rail" Seite des Chips trägt also das Power-Delivery-Network. Bei CMOS sind das also vor allem die GND- und Vdd-Netzwerke. Auch die CLK-Netzwerke würde ich instinktiv dieser Chipseite zuschlagen.

Die "Logic-Interconnect" Seite des Chips wird dadurch insbesondere auf den inneren feinstrukturierten Metallagen von GND/Vdd/CLK Vias befreit, wodurch diese Lagen viel flächen-effizienter für die feinen Logikverbindungen genutzt werden können. Dadurch wiederum werden die etwas weiter aussen liegenden Lagen entlastet, usw.

Soweit klar verständlich. Die Vorteile bezüglich der Übersprechen-Problematik hat der Anandtech-Artikel gut herausgearbeitet. Als weitere Vorteile ergeben sich (wie bereits oben von smalM ausgeführt) generell kürzere Signalwege in den Logik-Verschaltungen, da diese weniger auf höhergelegene Metallagen ausweichen müssen. Das bedeutet geringere Kapazitätswerte und wohl z.T auch geringere Widerstandswerte der Signalleitungen, und damit vermutlich eine höhere Taktbarkeit. Auch müssen die Logik-Transistoren ggf weniger Treiber-Leistung aufbringen, was die Stromaufnahme etwas reduziert, und damit auch die Wärmeabgabe.

Doch schon bei möglichen Herstellungsprozessen wird es hier deutlich spekulativer:


Option 1)

Der Anandtech-Artikel scheint anzudeuten, dass bei der Waferprozessierung zuerst die Power-Rails im Wafer erzeugt / vergraben werden. Dann erfolgen (irgendwie lithographisch) die Halbleiter-Prozesse zur Herstellung der Transistorebene. Dann kommt ganz klassisch der Matalllagen-Stapel oben drauf.

Dass so etwas mit einer vergrabenen Power-Rail-Lage irgendwie herstellbar ist, möchte ich nicht prinzipiell ausschließen. Jedoch auf diese Weise mehrere strukturierte, geschichtete und miteinander verdrahtete Metallagen unterhalb der Transistoren zu vergraben, würde ich als nicht machbar einstufen.


Option 2)

Wie in den Posts von davidzo und smalM ausgeführt, ist eine weitere Möglichkeit die Verwendung von
- Chip/Wafer Stacking
- oder Wafer/Wafer Stacking
- oder Chip+Chip Bonding Technologien.

Option 2a)

Es wird ein Wafer hergestellt, der die Transistorebene und darüber den "Logic-Interconnect" Stapel enthält. Dieser wird dann geflippt und von der Bulk Seite aus bis knapp vor die Transistorebene abgeschliffen. Diese letzte verbleibende Bulk-Isolierungslage wird dann z.B. per Laser oder per Ätzschritt punktuell geöffnet, die so erzeugten Vias werden gefüllt und es wird eine struktierte Metallage als Kontaktlage aufgebracht. Ein interessanter Twist wäre die Trenches für die Gate-Metallisierung von Anfang an ausreichend tief zu Ätzen, damit diese dann direkt angeschliffen werden können. Für GAA-Fets wäre dies ja (im Gegensatz zu FinFets und planaren Transistoren) eine eher einfache Übung.

Parallel dazu wird ein Wafer hergestellt, der zwar keine Transistoren, aber den "Power-Rail" Metallagen-Stapel enthält. Ein klassischer Interposer also.

Einen Wafer/Wafer Bonding Prozess würde ich an dieser Stelle ausschießen. Immerhin ist der Transistorlayer der Layer mit den kleinsten Pitches, und diese werden sich durch den Einsatz von EUV und high-NA-EUV in Zukunft noch weiter verkleinern. Damit muss aber der Interconnect der Wafer annähernd ähnlich kleine Kontaktstrukturen aufweisen, da in CMOS Schaltungen nahezu jeder Transistor mit GND/Vdd/CLK verbunden ist. Ein entsprechend akkurates Alignment der beiden Wafer über die gesamte Waferfläche hinweg halte ich (zumindest aktuell) für nicht machbar.

Einen Chip/Wafer Bonding Prozess könnte ich mir dahingegen vorstellen. Der "Power-Rail" Wafer wird in Chips vereinzelt, und diese Chips werden jeweils einzeln auf den "Logic-Interconnect" Wafer aufgebracht. Das Alignment wäre immer noch sehr sportlich, aber es müsste nur für die Fläche eines Chips und nicht für die eines ganzen Wafers erfolgen.

Die elektrische Kontaktseite des fertigen Chips wäre in diesem Fall die Oberseite des "Logic-Interconnect" Teils; die thermische Kontaktseite der Bulk des "Power-Rail" Teils. Die Chip Stromversorgung müsste (irgendwo vermutlich am Chiprand) durch dem kompletten "Logic-Interconnect" durchgeschleift werden.

Auch einen Chip+Chip Bonding Prozess (Foveros und co) halte ich für machbar. Auf das CPU-Substrat wird zunächst der "Logic-Interconnect" Chip aufgebracht. Die "Logic-Interconnect" Seite befindet sich unten und dient als Kontaktseite, die Transistorseite liegt oben und bleibt zunächst frei zugänglich. Ausserhalb dieses Chips werden für die Stromversorgungs-Anbindung Metallsäulen gesetzt (Wie in einigen der Foveros Slides gezeigt). Dann wird der "Power-Rail" Chip, welcher dann günstigerweise grösser als der "Logic-Interconnect" Chip ist, oben draufgesetzt.

Option 2b)

Das gleiche, nur mit vertauschten Rollen: Es wird ein Wafer hergestellt, der die Transistorebene und darüber den "Power-Rail" Stapel enthält. Parallel dazu wird ein Wafer hergestellt, der zwar keine Transistoren, aber den "Logic-Interconnect" Metallagen-Stapel enthält. usw

Die elektrische Kontaktseite des Chips wäre in diesem Fall die Oberseite des "Power-Rail" Teils, die thermische Kontaktseite der Bulk des "Logic-Interconnect" Teils.

Jedoch halte ich hier Option 2a aus folgenden Gründen günstiger als 2b):

Der "Power-Rail" Metall Stapel wird voraussichtlich eine geringere Anzahl an Metallagen aufweisen als der "Logic-Interconnect" Metall Stapel, und damit auch weniger der thermisch schlecht leitenden Passivierungsschichten zwischen den Metallagen. Auch wird der "Power-Rail" Metall Stapel deutlich gröbere Strukturen und deutlich dickere Leiterbahnen aufweisen, und damit die Wärme deutlich besser in x/y Richtung verteilen können. Und zuletzt wird der "Power-Rail" Metall Stapel die deutlich dickeren Interconnects aufweisen, bzw können solche im Gegensatz zum "Logic-Interconnect" Metall Stapel einfach eindesigned werden, und damit die deutlich bessere Wärmeleitung in z-Richtung. Es ist also günstiger, die "Power-Rail" Seite für den thermischen Kontakt und die "Logic-Interconnect" für den elektrischen Kontakt zu verwenden als andersherum.

Der "Logic-Interconnect" Metall Stapel passt mit seinen meist feinen Strukturen prozesstechnisch deutlich besser zur Transistorlage, als der "Power-Rail" Metall Stapel mit seinen (mit ausnahme der Kontaktlage) eher groben Strukturen.

Wenn der obere Chip (thermische Kontaktseite, keine Transistoren) größer als der innere Chip (elektrische Kontaktseite, Transistoren) ist, dass ist es wirtschaftlicher, diesen in einem etwas gröberen und damit billigeren Prozess herzustellen.

In beiden Fällen spricht meiner Ansicht nach ausser den Kosten nichts Technisches dagegen, den oberen Chip nicht nur als Interposer, sondern auch als aktiven Halbleiter mit Transistoren auszustatten.

Option 2a in der Chip+Chip Bonding Variante deckt sich meiner Meinung nach am Besten mit der aktuellen Gerüchte- und Sachlage.


Option 3)

Verzicht auf Wafer/Wafer Chip/Wafer Chip+Chip Bonding Prozesse

Option 3a)

Es wird ein Wafer hergestellt, der die Transistorebene und darüber den "Logic-Interconnect" Stapel enthält. Dieser wird dann geflippt und von der Bulk Seite aus bis knapp vor die Transistorebene abgeschliffen. Diese letzte verbleibende Bulk-Isolierungslage wird dann z.B. per Laser oder per Ätzschritt punktuell geöffnet, die so erzeugten Vias werden gefüllt und es wird eine struktierte Metallage als Kontaktlage aufgebracht. Auch der Twist mit der angeschliffenen Gate-Metallisierung bei GAA-Fets kann hier wieder gezogen werden.

Dann werden auf den ohnehin schon geflippten Wafer einfach weiter klassisch lithographisch die "Power-Rail" Metall Lagen aufgebracht.
Theroretisch könnte der fertige Chip damit sowohl an der Ober- als auch an der Unterseite elektrische Kontaktpads haben.

Aus prozesstechnischer Sicht muss der Wafer vermutlich nach dem Flippen und vor dem Schleifen ("Dünnen") auf einen mechanischen Träger-Wafer aufgebracht werden. Ansonsten bestünde der gedünnte Wafer nur noch aus Metallagen und einer Transistorebene ohne Bulk, und wäre damit zu dünn und mechanisch zu instabil für Prozesse auf Waferebene.

Im Rahmen der Chipvereinzelung kann dieser Träger dann wieder entfernt werden, muss aber nicht. Je nach Trägermaterial durch z.B. Laser Lift-Off Prozesse vor dem Vereinzeln, oder durch z.b. Schleifprozesse nach beim Vereinzeln (DBG Prozess: dice before grind)

Option 3b)

Wiederum mit vertauschen Rollen der "Logic-Interconnect" und "Power-Rail" Metall Lagen. Falls der Träger entfernt wird, führen beide Optionen zum selben Ergebnis.

Für diese Option 3 kann ich am wenigsten abschätzen, ob es hier irgendwelche gravierende technische Hindernisse gibt die einer Realisierung entgegenstehen, oder ob dies im Rahmen der realisierbaren Möglichkeiten liegt.

Der Verzicht auf Wafer/Wafer bzw Chip/Wafer bzw Chip+Chip Bonding Prozesse und dem dabei benötigtem sehr feinen Alignment macht diese Option für mich zumindest sehr interessant, vor allem in Hinblick auf in Zukunft sich weiter verkleinernde Chipstrukturen.

[Slipknot79]

Wasn Aufwand betreibt Intel da wieder, und das wegen erneuten bestenfalls 10% performance plus auf die Vorgänger-Generation? :redface:

[CrazyIvan]

@Orko
Auch wenn ich Deinen Beitrag sicher nur zur Hälfte verstanden habe, war es eine sehr interessante Lektüre - Top!

@Slipknot79
Die letzten dünnen Bretter wurden in der Halbleiterindustrie vor vielleicht 20 Jahren gebohrt. Dass es sich wohl um das komplexeste Geschäft überhaupt handelt, ist jetzt nichts neues.

[ChaosTM]

In der Tat sehr interessanter Beitrag von Orko. Man konnte ja ahnen, dass der Prozess aufwendig ist, aber das ist schon ziemlich brutal.
Ausgestiegen bin ich, wie so oft, bei den Abkürzungen. GND/Vdd/CLK, Vias aber da hilft Google.

[Loeschzwerg]

Tom Wassick schreibt dazu folgendes:
1. Build std wafer from gates up through signal layers
2. Oxide bond blank carrier wafer over last signal layer
3. Flip and thin super close to device layer. Punch & fill TSV’s
4. Build power and output signal layers, finish normally

[basix]

Also Power-Zuleitung einfach näher/kürzer an den schaltenden Elementen und somit geringerer Wire Verlust (welcher bei neuen Nodes stark zunimmt)?

[Badesalz]

Wo ist den nauch das Problem dabei. Intels 10nm entspricht in der Packdichte eher TSMCs 7nm.Was beduetet diese "eher"? Deutet das eine Schätzung an oder was ist das? =)

Nicht eher (theoretisch) TSMCs 8,5nm?

[smalM]

Mittels TSV nach unten.
Diese Interpretation sehe ich nicht. Meiner Meinung nach ist hier nur Signalleitungen nach 'oben', Stromleitungen nach 'unten' gemeint.
Technisch hast Du mit TSV zwar recht, aber die Bezeichnung meinte bisher 'durch das Die'. Das ist hier ja gar nicht mehr da. IMEC und Arm reden von µTSV.

Ist "Power Via" wieder Intel-typisch ein neuer Begriff für bekannte buried-power-rail Ansätze, oder für bekannte Foveros-Technologie, oder doch etwas irgendwie komplett Neues?
MMn etspricht 'Power Via' dem, was IMEC 'Back-side Power Delivery' nennt. Man versenkt nicht nur eine "Leitung", der ganze Stack wandert 'unter' die Transistorebene.
Danke für die aufgezeigten Möglichkeiten.

[unl34shed]

@Orko: ich gehe stark von Option 3 aus, allerdings wird vermutlich erst die Backside bearbeitet, da du so weniger Gefahr läufst mit dem Laser beim erzeugen der TSVs was kaputt zu machen. Ist allerdings eine reine Vermutung meiner Seite.

Die clock kann ich mir auf der backside allerdings nicht vorstellen, die TSVs sind zu große Induktivitäten und machen vermutlich das Signal kaputt.


Scheint aber nicht neu von Intel entwickelt worden zu sein, von Cadence und ARM wurden bereits ähnliche Technologien vorgestellt (Backside Power delivery).

https://community.arm.com/developer/research/b/articles/posts/can-we-bury-our-scaling-problems-with-buried-power-rails-and-back-side-power-delivery

https://community.cadence.com/cadence_blogs_8/b/breakfast-bytes/posts/imec2

[davidzo]

Was beduetet diese "eher"? Deutet das eine Schätzung an oder was ist das? =)

Nicht eher (theoretisch) TSMCs 8,5nm?

Nein. Die in der Praxis erreichten Transistordichten liegen näher an TSMCs 16/12nm als an N7P.
Guck dir doch einfach mal selbst die Zahlen an bevor du hier Marketingeschwurbel wiedergibst. Seit Gelsinger gibt es immerhin wieder Transistorcounts.

Diese Interpretation sehe ich nicht. Meiner Meinung nach ist hier Signalleitungen nach 'oben', Stromleitungen nach 'unten' gemeint. Tatsächlich fehlt aber diese Information und wir werden warten müssen, was wirklich vorliegt.

Ach ja: Technisch hast Du mit TSV zwar recht, aber die Bezeichnung meinte bisher 'durch das Die'. Das ist hier nicht gegeben.
Signalleitungen nach verlängert aber deren Leistungslänge erheblich und wäre gar nicht gut für die Kühlung der Transistoren. Kühlung geht immer besser über die Copper columns, oder eben direkt auf M0.

Foveros Omni erlaubt ja gerade diese Copper Colums außerhalb und zwischen dem DIE. Das wäre geradezu ideal für Power delivery.


Scheint aber nicht neu von Intel entwickelt worden zu sein, von Cadence und ARM wurden bereits ähnliche Technologien vorgestellt (Backside Power delivery).
Ja und die sehen das auch bisher als specialty Technologie für bestimmte Anforderungen. So würde ich das bei Intel auch sehen, denn in den meisten Fällen vergrößert das nur massiv die Leitungslänge, den elektrischen und den thermischen Widerstand des DIEs.
Das macht erst großflächig Sinn wenn man eh chip stacking macht und daher mit umgedrehten chips und wafer thinning arbeiten muss um Data Pins und Power delivery von verschiedenen Chips zusammen zu führen.

[smalM]

TSVs werden üblicher Weise 'von oben' geätzt und gefüllt und von unten durch Die-Thinning geöffnet.

Signalleitungen nach verlängert aber deren Leistungslänge erheblich und wäre gar nicht gut für die Kühlung der Transistoren. Kühlung geht immer besser über die Copper columns, oder eben direkt auf M0.
Sorry, aber das verstehe ich nicht.
Ein Die sitzt mit der 'Bestückungsseite' auf dem Träger auf, die Die-Rückseite zeigt nach oben. Die Kühlung erfolgt durch das Silizium hindurch. Silizium ist zwar kein überragender Wärmeleiter, aber auch nicht furchtbat und das Die ist ja dünn.

Die Technik hier ist ganz offensichtlich für Die-Stacks gedacht, da wird es auf die Anordnung und die spezifische Leistungsaufnahme eines Dies im Stack ankommen.

[Orko]

Tom Wassick schreibt dazu folgendes: ...

Och wie schade. So schnell kollabiert die Mannigfaltigkeit der spekulativen Möglichkeiten und Wahrscheinlichkeiten zu einer einzigen harten Realität. Die Quantenmechanik lässt grüßen.

Thermisch also die sportlichere Variante (im Sinne von herausfordernder). Aber immerhin prozesstechnisch die interessanteste Variante. (edit del:Und wohl technologisch gesehen etwas wirklich Neues.)

Zum Spekulieren bzw Diskutieren verbleiben da leider nur noch relativ uninteressante Peanuts:

- Bleibt der Carrier Teil des finalen Chips, und wird ggf nur noch etwas gedünnt? Oder wird er nach Auflöten des Chips auf das CPU Substrat wieder entfernt? Vermutlich Ersteres.

- Was genau ist mit Punch TSV gemeint? Punching assoziiere ich mit mechanischen Stanzprozessen, und die sind in dieser Größenordnung (Winzigkeitsordnung) wohl ausgeschlossen. Vielleicht ist damit ein Laserdrill-Prozess gemeint.

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Wasn Aufwand betreibt Intel da wieder, und das wegen erneuten bestenfalls 10% performance plus auf die Vorgänger-Generation? :redface:

Das war so etwa auch meine erste grobe Einschätzung. Aber bei einem Kaffee in größerer Runde kam das Thema zur Sprache und das Orakel meint, der eigentliche Sinn des Ganzen liegt dann immer noch in der Zukunft.

Vielleicht später mehr dazu, wenn ich etwas Zeit zum Konzentrieren finde und es vorher kein anderer schreibt.

P.S. Ich bin ein großer Fan deiner Posts, dein Humor ist einfach abartig ... gut !

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@Orko
Auch wenn ich Deinen Beitrag sicher nur zur Hälfte verstanden habe, war es eine sehr interessante Lektüre - Top!

In der Tat sehr interessanter Beitrag von Orko.

Ui. Positive Feedbacks noch vor dem ersten Flame. Wie schön. Ich bin sehr gerührt. Vielen Dank! Wartet, ich stelle die gleich Beide in die Vitrine damit die mich jeden Morgen bewundern können :-)

Ich muss schon sagen, das 3DC Forum ist sehr sympathisch. Da kann sich so manch anderes Forum einen Faden von abschneiden. Oder wohl doch besser nicht.

[AffenJack]

Was beduetet diese "eher"? Deutet das eine Schätzung an oder was ist das? =)

Nicht eher (theoretisch) TSMCs 8,5nm?

Die Transistordichten von Intel "10nm" lagen original zwischen TSMC 6nm und 7nm. Nach den ganzen Umbenennungen, Veränderungen ist das schwer abzuschätzen, aber 7 passt schon denke ich. Ist bestimmt mit ein Grund, wieso 10nm bei Intel so schlecht lief. Man wollte unbedingt mit DUV noch eins draufsetzen im Vergleich zu TSMC.

Intels "7nm" sollte nach Projektionen zwischen TSMC 5nm und 3nm liegen. Auch da aber nicht mehr ganz klar, wie der Node nun genau wird oder ob man da runter gegangen ist nach den Problemen von 10nm. Im großen und ganzen ist da Intel4 auch in Ordnung, da 4nm bei TSMC auch nix großes wird.

[Badesalz]

Nein. Die in der Praxis erreichten Transistordichten liegen näher an TSMCs 16/12nm als an N7P.
Guck dir doch einfach mal selbst die Zahlen an bevor du hier Marketingeschwurbel wiedergibst.Hej sorry, aber ich hab wesentlich tiefer gestapelt als mein Vorredner. Warum muss ich jetzt für deren MArketing büssen? :rolleyes:
Wobei... warte mal...
Die Transistordichten von Intel "10nm" lagen original zwischen TSMC 6nm und 7nm.Ah? Doch noch?? =)

Intels "7nm" sollte nach Projektionen zwischen TSMC 5nm und 3nm liegen.Selbst wenn das obere auch nur grob stimmen sollte, DAS glaube ich nicht mehr. Das lässt sich nicht ewig so halten.

[davidzo]

TSVs werden üblicher Weise 'von oben' geätzt und gefüllt und von unten durch Die-Thinning geöffnet.


Sorry, aber das verstehe ich nicht.
Ein Die sitzt mit der 'Bestückungsseite' auf dem Träger auf, die Die-Rückseite zeigt nach oben. Die Kühlung erfolgt durch das Silizium hindurch. Silizium ist zwar kein überragender Wärmeleiter, aber auch nicht furchtbat und das Die ist ja dünn.

Die Technik hier ist ganz offensichtlich für Die-Stacks gedacht, da wird es auf die Anordnung und die spezifische Leistungsaufnahme eines Dies im Stack ankommen.

Die Aussage bezieht sich nicht auf aktuelle "normale" Metal stacks, sondern auf backside power delivery chips. In diesem Fall ist es besser über die backside zu kühlen (mit mehr und fetteren copper contacts) als über die Signalseite.


Und ja, Die thinning kann erheblich dazu beitragen die thermal resistance zu verringern, sieht man ja bei Rocketlake, wo es gemacht wurde um der 250Watt PL2 Herr zu werden.
In zukunft liegt dann eben nicht mehr M0 direkt unter dem IHS wie bei Rocketlake, sondern nochmal 2-3 copper schichten dazwischen. Und da eignen sich power delivery layer einfach besser als signal layer für den Wärmetransfer. Die Fabric und Signal layer sind mehrere und deutlich dünnere strukturbreiten als power delivery. Das ist weder gut für die wärmeleitung noch für die signalqualität.

Zwei stacks übereinander sind aber eben kein monolitischer DIE. Materialübergänge sind immer ein nicht zu vernachlässigender thermischer Widerstand.

Die Transistordichten von Intel "10nm" lagen original zwischen TSMC 6nm und 7nm.

Quelle Intel Marketing oder wie?
In welchem shipbaren/geshippten Produkt denn?

[davidzo]

sry doppelpost, bitte löschen

[AffenJack]

Quelle Intel Marketing oder wie?
In welchem shipbaren/geshippten Produkt denn?

Die Prozessparameter kann man sich bei Wikichip angucken.
Shipbare Produkte sind Designabhängig. Wie auch bei TSMC haben die Produkte nur einen Teil der Transistordichte, die der Prozess kann. Sonst könntest du genauso die Frage stellen, was für Marketing TSMC bei 7nm nutzt, wo die AMD Gpus nur leicht mehr Transistordichte als Nvidias bei Samsung 8nm haben, obwohl Samsung 8nm eigentlich ein "10nm" Prozess ist. Sollte TSMC 7nm dann also nicht eher 9nm nennen?

[smalM]

Die Aussage bezieht sich nicht auf aktuelle "normale" Metal stacks, sondern auf backside power delivery chips. In diesem Fall ist es besser über die backside zu kühlen (mit mehr und fetteren copper contacts) als über die Signalseite.
Verstanden, danke für die Präzisierung.

@Affenjack
TSMC lieferte Tausende Wafer in N7, auf denen die Transistordichte die theoretische Dichte erreicht, Intel Null. Wir wissen nur nicht, ob Intel nicht kann oder nicht will.

[AffenJack]

TSMC lieferte Tausende Wafer in N7, auf denen die Transistordichte die theoretische Dichte erreicht, Intel Null. Wir wissen nur nicht, ob Intel nicht kann oder nicht will.

Intel veröffentlicht keine Zahlen mehr über Transistordichten von allen ihren Produkten oder doch? Daher ist nichtmal das sicher.

Nebenbei wisst ihr mehr als Wikichip (David Schor) und Semiwiki, die beide Intels Zahlen nicht bezweifeln und zwei Webseiten sind, die sich mit am meisten mit Fertigung beschäftigen und auch zu Symposien etc reisen. Also gerne her mit Quellen, die zeigen, dass ihr beide mehr wisst als genannte Leute?

[Badesalz]

und auch zu Symposien etc reisenEingeladen werden... (?) ;)

Die Meinungen kamen, weil Intel das früher so kommuniziert hat. Mittlerweile gibt's dieses Narrativ schon ne Weile nicht. Daher glaube ich nicht, daß Intel ab 10nm runter das noch hinbekommt.

Meiner laienhaften Erinnerung nach war da aber immer die Rede, daß sie fast die Dichten erreichen, ohne den ganzen Schritt runter zu gehen.
Aber ok. Alte Technik ;)

[Skysnake]

Dankefür den Beitrag Orko ich will aber mal der Spielverderber sein und in die Zukunft deuten.


optische Anbindung der Signal Lanes

[Badesalz]

"Wir" haben vor zig Jahren schon darüber gesprochen, daß neben dem normalen Gestrippe bald aus dem Netzteil auch ein LWL aufs Board gesteckt wird :wink:

Wird wohl noch ne Weile dauern...

[smalM]

@AffenJack
Die theoretische Dichte, die angegeben wird, ist mit einem HP-Prozeß unerreichbar, es muß schon ein LP-Prozeß sein, der per Fin-Reduction kleinere Transistoren verwendet.
Für Intels 10nm bedeutete das 6,18-Track-Libraries und 2N+2P-Fin-Transistoren.

Vom Compute-Die des i5-L16G7 (https://www.hardwareluxx.de/images/cdn01/251618020CF74C61B3B874D71F52A6A2/img/17CDFEA02D504770873E592D11122079/Intel-Lakefield-Announcement-01_17CDFEA02D504770873E592D11122079.jpg) kennen wir die Dichte: 49,4 MT/mm². Auch wenn man die TSV-Area in Betracht zieht, sieht das ausgerechnet für einen ULP-Chip ganz und gar nicht nach einem LP-Prozeß aus. Hat also Intel keinen entwickelt, weil sie ihn für ihren avisierten Markt nicht für notwendig erachteten, oder konnten sie keinen entwickeln, weil 10nm als LP-Prozeß nicht funktioniert?

[Wörns]

Aus welchem Hut zaubert Intel eigentlich die LP Prozesse, die Foundry Kunden vielfach verwenden? Bloß weil Pat vor ein paar Monaten das Foundry Geschäft neu ausgerufen hat, sind dafür doch nicht spontan fertige Prozesse vorhanden, oder?
MfG

[Complicated]

Sie entwickeln jetzt mir Qualcomm für 2024 einen mit 20A.
https://www.reuters.com/technology/intel-build-qualcomm-chips-aims-catch-foundry-rivals-by-2025-2021-07-26/

[Wörns]

Mit anderen Worten, der Prozess für Qualcomm will erst noch entwickelt werden, und Amazon nutzt erstmal nur Intels Packaging. Das ist für mich ein Fall von Abwarten, was dann wirklich bei rumkommt.
MfG

[Platos]

Vermutlich hat Qualcomm schon Verträge mit Samsung und TSMC für viele Jahre. Da gehts dann eben nicht, einfach schnell schnell den nächsten SD bei Intel zu fertigen.

Wenn Intel jetzt anfängt Kunden zu gewinnen, dann wird es sicherlich mindestens 2-3 Jahre gehen, bis dass dann in einem Produkt zu sehen ist. Ansonsten müssten die Kunden ihre Chips ja auf Intels Prozess portieren, da deren Chips der nächsten 2 Jahre schon längst in Entwicklung gewesen sind. Und wie gesagt, Verträge für die nächsten 2 Jahren sind sicher beschlossene Sache. Das lohnt sich vermutlich nur für wenige bzw. Kunden, die das nicht betrifft.

[Orko]

[QUOTE=Skysnake;12747360]Dankefür den Beitrag Orko ich will aber mal der Spielverderber sein und in die Zukunft deuten ...
QUOTE]

Migration von Datenpfaden von Elektronik zu Optik. Ja, ein unglaublich spannendes Thema finde ich, über das sich auch richtig gut Diskutieren und Spekulieren lässt. (Mein persönlicher Tipp: Zuerst die Kommunikation Graphikkarte/Monitore, dann die Anbindung des Arbeitsspeichers.)

Hatte ich hier aber gar nicht im Sinn, sondern wollte meine Gedanken noch etwas weiter über diese Power-Vias herumkreisen lassen. Also nix verdorben hier.

Los gehts:

Intels "Intel 20A&18A" Prozess-Paket scheint aus den drei Hauptkomponenten GAA-Fet, high NA EUV, und diesen Power-Vias zu bestehen. Wobei sich hinter dem harmlosen Namen Power-Via ein ganz schön dicker Brocken an Innovation sowohl im Chipdesign als auch in der Waferprozessierung verbirgt.

Wenn ich versuche über Intel 20A&18A (und natürlich vergleichbare Nodes bei TSMC und Samsung) hinaus so gefühlt 3...5 Nodes bzw Jahre weiter in die Zukunft zu blicken, dann sehe ich die drei klassischen Themenfelder:

1) Erhöhung der Transistordichte

Mit GAA-Fets gerade erst eingeführt, sollten diese Transistor-Technologie wohl noch für einige weitere Nodes gut herhalten können. Viele Schlagworte liegen hier auch schon griffbereit auf dem Tisch:
- x/y Abmessungen der Transistoren weiter reduzieren
- Transistoren die zunehmend die z-Dimension nutzen um dafür in x/y zu schrumpfen
- Stapeln von Transistoren, z.B. N-MOS auf P-MOS
- smart scaling wie z.B. contact over active gate
Sicherlich, es wird von Node zu Node technisch schwieriger die Transistordichte jeweils immer weiter zu erhöhen, aber für die nächsten 3...5 Nodes bzw Jahre erscheint mir hier alles im Bereich des Machbaren.
Gut, die Transistoren werden wohl nicht mehr billiger (pro Stück), der Antrieb der Moores Law all die Jahrzehnte am Laufen gehalten hat verliert merklich an Schwung; doch das sind ökonomische Probleme, keine prinzipiellen technologischen Hindernisse oder gar harte physikalische Limits.

2) Prozessierung von immer feineren Strukturen

Mit high-NA-EUV gerade erst eingeführt, ist das Ende der EUV-Technologie noch gar nicht in Sichtweite. Für weitere 3...5 Nodes bzw Jahre wird es wohl sicherlich reichen. Auch hier liegen genügend Optionen auf dem Tisch:
- weitere Erhöhung der NA der EUV Anlagen
- Kombination high-NA-EUV mit multiple exposure, multiple patterning, vielleicht sogar mit self aligned double patterning oder gar self aligned quadruple patterning.
Also auch hier keine absehbaren Showstopper.

3) feinere Strukturen der Metallagen

Und da liegt meiner Meinung nach die größte Herausforderung. Schon jetzt kämpfen die Chiphersteller hart mit zu kleinen Leitungsquerschnitten und zu hohen Leitungswiderständen. Die Einführung von mehr Kobalt-Kontakten / Vias / Signalbahnen hilft wohl hoffentlich noch bis zur Einführung der GAA-Fets irgendwie über die Runden, aber es wird halt immer enger. Rein prozesstechnisch lassen sich mit EUV und high-NA-EUV sicherlich kleinere Signalbahnen herstellen. Doch der Preis der dafür in Form von höherem Leitungswiderstand, und damit höherer Leistungsaufnahme und Wärmeabgabe zu zahlen wäre, kommt ganz schnell in den Bereich unbezahlbar.

Und leider gibt es hier wohl aktuell auch keine einfachen oder offensichtlichen Lösungen:
Es ist kein Metall verfügbar dass signifikant bessere Leitfähigkeiten als Kupfer aufweist.
Es ist kein Metall verfügbar das ohne Passivierung auskommt, signifikant bessere Leitfähigkeiten als Kobalt aufweist, und nicht irgendwelchen sonstigen Probleme mitbringt.
Bislang wurde meines Wissens kein Material gefunden, dass Supraleitung im üblichen Temperatur-Arbeitsbereich von Chips aufweist.
Stromleitung über gestapelte oder aufgerollte Graphenschichten, das ist ein prozesstechnischer Alptraum.

Die offensichtliche Konsequenz ist also: Die Strukturbreite der Leiterbahnen darf sich nicht weiter reduzieren. Bisher entsprechen die feinsten Strukturbreiten der Leiterbahnen in etwa der Strukturbreiten der Transistoren. Wenn nun die Transistoren kleiner werden, nicht aber die Leiterbahnstrukturen, dann wird es mit der Kontaktierung der Transistoren zunehmend problematisch.

Und da ist meiner Meinung nach der Ansatz, die Metall-Lagen nicht nur einseitig, sondern beidseitig der Transistoren anzuordnen der Retter in der Not. Transistoren können nun nicht mehr nur auf einer Seite, sondern auf beiden Seiten kontaktiert werden.

Und damit ist meiner Meinung nach der Effekt der Power-Vias zweigeteilt:

Zum einen reduzieren sie die Länge der Signalwege, aber dies ist vor allem ein einmaliger Effekt bei Einführung der Technologie.

Zum anderen ermöglichen sie für vermutlich zumindest die nächsten 3...5 Nodes bzw Jahre, dass die Transistoren weiter schrumpfen können, auch wenn das für die Metallstrukturen nicht / kaum mehr möglich ist.

Fazit: Diese Power-Vias sind wohl deutlich wichtiger als es auf den ersten Blick erscheint. Zusammen mit GAA-Fets und high-NA-EUV bilden sie bei Intel die drei Säulen, die technologischen Fortschritt für mehrere Nodes bzw Jahre ermöglichen sollen.

Und damit meine Prognose für die 3...5 Intel-Nodes bzw Jahre nach Einführung von GAA-Fets und high-NA-EUV, wenn alles so funktioniert wie Intel das aktuell wohl plant:

- Die Transistordichte steigt weiterhin von Node zu Node. Es können entsprechend mehr Transistoren in der gleichen Chipfläche untergebracht werden. Es gibt auch weiterhin die Vorteile "reduzierte Leistungsaufnahme pro Transistor bei gleichem Takt" oder "erhöhter Takt pro Transistor bei gleichem Leistungsaufnahme".
- Die Strukturbreite der inneren Metallagen reduziert sich nur noch geringfügig. Die Strukturbreite der inneren Metallagen fällt zunehmend hinter der Strukturbreite der Transistoren zurück. Eine höhere Transistorendichte muss mit einer zunehmen Anzahl an Metall-Lagen ausbalanciert werden.
- Transitoren werden pro Stück nicht mehr wie gewohnt billiger. Vermutlich sogar teurer. Bessere Chips werden also so richtig teuer.

Schlussbemerkung zu Intel:
Also soweit erscheint mir das, was sich Intel für den Intel-20A&18A Prozess vornimmt, ein in sich stimmiges Konzept mit exakt zusammenpassenden Puzzlestücken zu bilden. Es sind aber drei so richtig gewichtige Brocken mit von der Partie, die da (nachträglich editiert: ) zeitnah einschlagen. Da drücke ich Intel ganz fest die Daumen dass das alles (zeitlich, technologisch, performance, yield, ...) so über die Bühne läuft wie angekündigt.

Schlussbemerkung TSMC / Samsung:
GAA-Fets stehen bei TSMC und Samsung ebenso in der Planung. Auch kann davon ausgegangen werden dass high-NA-EUV zum Einsatz kommt sobald verfügbar. Die spannende Frage für mich ist an dieser Stelle, wann und wie genau TSMC bzw Samsung die Problematik angehen, die Intel mit seinen Power-Vias adressiert. Folgen sie einem ähnlichen Ansatz oder überraschen sie mit alternativen Lösungen?


Bin mal gespannt wo ich überall so richtig falsch liege
Und die nächsten Tage ist Schluss mit überlangen Posts von mir - versprochen.

edit 29.07.2021 23:34
Jupp, Kritik ist gerechtfertigt, schlampig in Details, mein grosses Manko
Ich habs versucht zu fixen: "20A" ersetzt durch "20A&18A" und "zeitgleich" ersetzt durch "zeitnah"

[Skysnake]

Meiner Meinung nach wieder überambitioniert. Genau wie Kobalt Plus Gate over active nen Schuss in den Ofen war.

Man kann das Routing auf der anderen Seite erst mal so sehen wie das lokale Routing unter M0 in den neueren nodes. Praktisch ist das vor allem dann zu dem Zeitpunkt wenn man die Transistoren dann vertikal stellt.

Man hat aber halt das Problem die man die Daten nach außen bekommt und da gibt es genau zwei Möglichkeiten.

1. Man Routed Datensignale auch auf der Seite der PowerVias, aber halt vor allem/nur IO. Dann ist die Lösung mit dem Datenrouting auf der anderen Seite das bekannte lokale Routing auf Steroiden.

2. Man nutzt für die Datenanbindung nach außen optische Leitungen. Da geht das entweder horizontal aus der Chipkante oder an nem kleinen Rand nach oben.

Egal wie. Nur mit diesen beiden Lösungen gewährleistet man eine ausreichend Kühlung

Edit

Wegen High NA. Wenn ich mich an den Vortrag von CarlZeiss von vor 10 Jahren erinnere, dann sollte das rektile, also der zu belichtende Ausschnitt dadurch kleiner werden, was am Ende wohl dazu führt, das man nicht mehr Information - also Strukturen- auf einem Chip unter bekommt. Man bekommt "nur" mehr Chips aus einem Wafer und ist halt effizienter.

[Zossel]

Wenn man GND und VCC niederohmiger und mit niedriger Impendanz an die FETs bringen kann hat das auch Vorteile im Schaltungsdesign.

Hier sind auch MIMs bei den Powerplanes eingezeichnet: https://community.cadence.com/cadence_blogs_8/b/breakfast-bytes/posts/imec2

https://community.cadence.com/cfs-file/__key/communityserver-blogs-components-weblogfiles/00-00-00-01-06/bpdn.jpg

Wie werden die Wafer eigentlich elektrisch kontaktiert, wenn da die Stromversorgung drüber soll sollte die elektrische Qualität der Kontakte schon gut sein.

[Badesalz]

Intels "Intel 20A" Prozess-Paket scheint aus den drei Hauptkomponenten GAA-Fet, high NA EUV, und diesen Power-Vias zu bestehen. Wobei sich hinter dem harmlosen Namen Power-Via ein ganz schön dicker Brocken an Innovation sowohl im Chipdesign als auch in der Waferprozessierung verbirgt.Ich hab versucht alle bisherigen zu erwischen, aber die kannte ich bisher doch noch nicht. Von welcher Pressemappe ist das?

[amdfanuwe]

Schau mal in Intels News Release rein:
https://www.intc.com/news-events/press-releases/detail/1486/intel-accelerates-process-and-packaging-innovations
Intel 20A ushers in the angstrom era with two breakthrough technologies, RibbonFET and PowerVia.

High NA ist allerdings erst später geplant:
2025 and Beyond: Beyond Intel 20A, Intel 18A is already in development for early 2025 with refinements to RibbonFET that will deliver another major jump in transistor performance. Intel is also working to define, build and deploy next-generation High NA EUV

Unter More gibt es dort noch ein paar interessante Links, unter anderem zu: Intel Introduces New RibbonFET and PowerVia Technologies (https://youtu.be/t6Y41zdO3Pc) (Video) |

[y33H@]

Alles drei zusammen wäre wohl wieder ein 10 nm Trauma ^^

[Badesalz]

Meint ihr auf so einem 20A-Prozess läuft Davinci Resolve dann so schnell wie auf dem AppleAir mit M1?

[y33H@]

Kommt auf den EUV-Pulse an!

[smalM]

Erhöhung der Transistordichte
- Stapeln von Transistoren, z.B. N-MOS auf P-MOS
Das dürfte sicher das Ziel der nächsten Jahre nach Einführung von GAAFET sein.


- Transitoren werden pro Stück nicht mehr wie gewohnt billiger. Vermutlich sogar teurer. Bessere Chips werden also so richtig teuer.
Das dürfte irgendwann zum Erliegen der weiteren Entwicklung führen. Den Foundries werden wohl für die immer höheren Kosten der Entwicklung und Fertigung die Kunden ausgehen, noch bevor ihnen die technischen Innovationen ausgehen.

Wegen High NA. Wenn ich mich an den Vortrag von CarlZeiss von vor 10 Jahren erinnere, dann sollte das rektile, also der zu belichtende Ausschnitt dadurch kleiner werden, was am Ende wohl dazu führt, das man nicht mehr Information - also Strukturen- auf einem Chip unter bekommt.
Die maximale Größe sinkt von 858mm² (26x33) auf 429mm² (26x16,5).
Ich denke, bis High-NA für HVM einsatzfähig sein wird, haben die üblichen Verdächtigen für so große Dies ihr Design eh bereits auf Chiplets umgestellt.

[Blediator16]

Qualcomm has no product plans! They are simply discussing and evaluating the technology with Intel! If this is enough for Intel to call them a customer, how far along are discussions with the 100+ potential customers they touted. To SemiAnalysis, Qualcomm sounds like they are just another a potential customer. There isn’t any actual foundry deal in place.

https://semianalysis.substack.com/p/intel-grossly-exaggerates-foundry

Im Grunde kann man Intel aktuell nichts glauben.

[Wörns]

So ungefähr habe ich mir das auch vorgestellt. Warum soll Qualcomm Intel beauftragen, Chips in einem Prozess zu fertigen, den es noch nicht gibt? Wahrscheinlich nicht einmal in einem Labor. Qualcomm kauft doch nicht die Katze im Sack.

Bei Amazon reduziert sich das ganze aufs Packaging. Das ist weniger als produzieren, aber man kann es schon eher glauben. Damit lässt Amazon z.B. irgendwelche Chiplets sonstwo fertigen, und Intel baut das auf seiner Foveros Plattform mit eigenen optischen Anschlüssen zusammen. Sowas kann Amazon im Data Center gut brauchen, weil man dann direkt vom Chip aus optisch zu anderen Chips kommunizieren kann, ohne z.B. über ein PCIe Interface gehen zu müssen. Datacenter von morgen werden das ohnehin so handhaben müssen. Sonst geht zu viel Leistung nur für die Kommunikation zwischen den Chips drauf.

Aber zusammengefasst kann man sagen: viel Rauch um fast nichts.
MfG

[Unicous]

Okay, also die Quelle ist eher Murks, der Autor ist so ein reddit/Twitter/Foren-Typ der jetzt anscheinend seinen eigenen Blog hat:rolleyes:...

ABER:

IMHO ist an der Sache selbst etwas dran.

Qualcomm ist gerne bereit den Hersteller zu wechseln sollten sie einen besseren Deal bekommen, sie wechseln zwischen Samsung und TSMC auch alle paar Nodes, aber ich sehe hier nichts weiter als eine PR-Veranstaltung um das neu erwachte Foundry-Bestreben von Intel mit einem Testimonial zu begründen.

Es wird sich noch zeigen, ob Qualcomm einen signifikanten Teil seiner Chips bei Intel herstellen lässt oder ledigliche einen Alibi-Testballon startet. Vor allem muss sich noch herausstellen, das Intel preislich konkurrieren kann.

[Platos]

Naja, Apple zahlt für die neuesten Prozesse auch ordentlich, da wird Qualcomm vlt. auch interessiert sein, Kapazitäten zu sichern.

Aber ich sehe das auch so, Qualcomm wird wahrscheinlich nicht jetzt allen anderen Fertiger indirekt "Verscheuchen" wollen. Die wollen sich alles offen halten und werden sich bedeckt halten. Die werden wahrscheinlich weiterhin (zusätzlich) bei Samsung und TSMC fertigen.

[y33H@]

Die maximale Größe sinkt von 858mm² (26x33) auf 429mm² (26x16,5). Ich denke, bis High-NA für HVM einsatzfähig sein wird, haben die üblichen Verdächtigen für so große Dies ihr Design eh bereits auf Chiplets umgestellt.Per Stocker geht auch mehr, aber ich sehe das wie du - monströse Monolithen wird's mit High NA wohl kaum noch geben.

[smalM]

TSMC soll in der Fab 18 mit der Bestückung der ersten der N3-Phasen begonnen haben.

Quelle: https://udn.com/news/story/7240/5644926

Dann gibt es da noch einen reißerischen Bericht über Überflutungen:

https://udn.com/news/story/121126/5642522

Interessant daran ist das Bild (https://pgw.udn.com.tw/gw/photo.php?u=https://uc.udn.com.tw/photo/2021/08/01/realtime/13172831.jpg&x=0&y=0&sw=0&sh=0&sl=W&fw=800&exp=3600&w=930)

Es zeigt von Westen her den Bauzustand von Phase 5.
Ganz am linken Bildrand ist noch ein Zipfel von Phase 4 zu sehen, wo gerade die Ausrüstung begonnen haben soll.
Rechst sieht man bereits Baukräne an der (ehemaligen) Optimax-Fab, die Platz machen muß für die jeweilige Phase 8 von Fab 14 und Fab 18.

[davidzo]

Btw,vor kurzem ging es doch die Runde dass Intel angeblich TSMCs größer N3 Kunde wird.

https://udn.com/news/story/7240/5662232

https://www.heise.de/news/3-Nanometer-Chips-Intel-statt-Apple-angeblich-TSMCs-erster-Kunde-6160093.html
https://www.computerbase.de/2021-07/3-nm-chips-von-tsmc-intel-bekommt-zum-start-angeblich-mehr-als-apple/


Die taiwanische Quelle ist ziemlich unbekannt, basiert wohl auf einem früheren Artikel von Nikkei Asia:

https://asia.nikkei.com/Business/Tech/Semiconductors/Apple-and-Intel-become-first-to-adopt-TSMC-s-latest-chip-tech


Nikkei Asia ist da imo schon eine bessere quelle und immerhin hat man die journalistische Sorgfalt dann noch Presseanfragen bei allen erwähnten Unternehmen zu stellen.

Das Ganze ist wohl eine Überinterpretation des originalen Nikkei Asia Artikels:
- Testruns gibt es zu jeder Zeit, insbesondere bei Intels langen zyklen und MCM produkten kann das gut schon 2022 sein selbst wenn die erst 2023 oder 24 rauskommen sollen.
- Intel ist eventuell der erste Kunde aus dem klassischen "PC"-Bereich. Das heißt Apple mobile Socs sind in dem Bericht quasi außer Konkurrenz (weil die sing eh früher dran :hammer: )
- Intel wird wohl größere Volumen haben als das erste N3 Apple Produkt: Der Ipad Soc (M2?), allerdings kommt der Ipad Soc auch H2 2022 noch auf den Markt, intel dagegen mit keinem bekannten Produkt, sondern frühestens in 2023.
- Also übernimmt Intel wohl erst später Fertigungskontingente, nämlich sobald TSMC mit den ipad Socs durch ist. Kein wunder dass die Fertigung von N3 in 2023 dann höhere Volumen zulässt als in 2022. Was nicht heißt dass nicht weitere Apple Produkte in N3 folgen, welche dann insgesamt mit 2022 zusammen wieder mehr Volumen haben als Intel.


vermeintlich gegensätzliche Gerüchte gibt es von Digitimes:

https://www.digitimes.com/news/a20210811PD214.html

Das klingt wesentlich schlüssiger, da man es gewohnt ist das Apple sich immer die frühen Produktionsanteile sichert.

Digitimes ist aber auch keine gute Quelle. Die waren früher mal gut, sind wohl im Taiwan/China Zuliefererumfeld angesiedelt, liegen aber in letzter Zeit immer häufiger falsch. Die blasen häufiger nur einfach aufgeschnappte Gerüchte auf, aber nennen nie irgendwelche quellen. Deren journalistischer Stil ist eher wie eine Mischung aus Clickbait und bloomberg-style Aktienmarktbeeinflussung.

Im Grunde widerspricht das aber garnicht dem Nikkei Asia Artikel:


Apple's iPad will likely be the first devices powered by processors made using 3-nm technology, sources said. The next generation of iPhones, which are to roll out next year, are expected to make use of the intermediate 4-nm tech for scheduling reasons.
Also nix Intel zuerst. Zuerst kommt Apple, und zwar in H2 /22
Aber der Gesamtoutput von N3 reicht einfach nicht für Apples Volumen, also muss man beim iphone für 2022 noch N4 nehmen. In 2023 ist TSMCs Kundenliste schon so gewaltig gewachsen, mit Nvidia, AMD, Intel etc. dass Apple da einfach kaum noch heraus sticht.

Intel pickt da nur die Krumen auf die Apple ihnen überlässt wenn sie mit den ipad Chips / M2 Prozessor fertig sind. Würde TSMC schneller Rampen können, hätte Apple auch beim ipad N3 genommen und Intel wäre leer ausgegangen.

"Currently the chip volume planned for Intel is more than that for Apple's iPad using the 3-nanometer process," one of the sources said.
Das ist logisch, denn Intel übernimmt ja erst 2023 die Kapazitäten, also wenn die N3 Umstellung bei TSMC weiter fortgeschritten ist. Während Apple in der Regel alle Chips für 2 Jahre Produktlaufzeit innerhalb von wenigen Monaten bekommen möchte, fertigt Intel außerdem in einen viel längeren Zeitraum. Kein wunder dass die Kumuliert mehr Volumen haben. AMD hat kumuliert auch mehr Volumen bei N7, einfach weil Apple schon längst bei N5 ist und N7 kaum noch nutzt.

In response to Nikkei Asia's request for comment, Intel confirmed it is working with TSMC for its 2023 product lineup but did not say which production technology it is using.
Da ist also 3nm nichtmal erwähnt. In 2022 also nur Testchips, keine Volumen, während Apple dann wieder pünklich Oktober/September vor dem black Friday und Weihnachten auf dem Markt ist.



Der Umstand dass Apple für 2023 kein herausstehender N3 Kunden mehr ist kann mehrere Gründe haben. Zum einen kommt da nvidias erster Servrprozessor und die Hopper Generation heraus, AMD wird alles auf N3 umgestellt haben und Intel kommt neu dazu.
Zum anderen könnte es sein dass Samsung sich den lukrativen Iphone-Deal für 2023 geschnappt hat (und Apple nur noch die M2 und M2x Prozessoren bei TSMC fertigen lässt). Mit Samsungs Lead bei GAA Technologie könnte 3GAP in 2023 tatsächlich der fortschrittlichste Prozess für mobile devices sein und Apple sich deshalb frühzeitig alle 3GAP Kapazitäten gesichert haben. TSMCs N2 wird ja nicht vor 2025 spruchreif, da ist also eine große Lücke wenn Apple bei den jährlich neuen iphone releases bleiben möchte.

[smalM]

Nikkei Asia und Apple: Wenn die schreiben, daß Apple in Cupertino sitzt, dann würde ich danach gucken, wohin Apple gerade weggezogen ist…

Persönlich neige ich dazu, es als offen zu betrachten, ob Apple die Einführung der 2022er iPhones nicht lieber nach hinten schiebt, um den A16 doch in N3 herstellen zu lassen, als ein ganzes Jahr auf einem N5-Derivat hocken zu bleiben.

Wo ich mir aber sehr sicher bin, ist, daß wir keinen SoC sehen werden, der von Samsung produziert wird!

[davidzo]

Wie werden die Wafer eigentlich elektrisch kontaktiert, wenn da die Stromversorgung drüber soll sollte die elektrische Qualität der Kontakte schon gut sein.

Jo hatte ich mich auch gefragt, aber da das copper on copper ist, also ohne Zinn oder sonst einem bonding agent muss es eine Kaltverschweißmethode sein. Loose DIEs auf anderen DIEs hätten ja niemals genug Anpressdruck um über eine solche Fläche gute Kontakte herzustellen, da kann der Die noch so gut plangeschliffen sein. Also entweder elektrolytisch, oder Druck-verschweißt, oder ultraschallverschweißt.

Es ist ja immer die rede von "growing copper pillars", das ist also das verlängern von Kupferpins durch elektrolytische Abscheidung von Kupfer. Wenn die dann aus der Waferoberfläche herausstehen, kann man die entweder durch Druck und/oder Ultraschall kaltverschweißen, so wie bei einem Crimp, oder man ummantelt aufeinanderstehende Pillars rundherum mit einer art Kupferhülse die man elektrolytisch aufbaut und schwämmt dann den noch vorhandenen Spalt zwischen den DIEs mit einem bonding Agent aus.

Für beides muss jeweils genug clearance zwischen den Pillars vorhanden sein und die Positonierung muss top sein. Ich kann mir gut vorstellen dass man zur Positionierung extra Strukturen ätzt oder elektrolytisch abscheidet, welche ineinandergreifen und so dabei helfen die DIEs vor der Verbindung richtig auszurichten.

[Gufixxx78]

Zitat:Es ist kein Metall verfügbar dass signifikant bessere Leitfähigkeiten als Kupfer aufweist.

Dem muss ich widersprechen, so wie ich es gelernt habe hat Silber eine bessere Elektrische Leitfähigkeit ~logischerweise ebenfalls bessere Thermische Eigenschaften

[davidzo]

Nikkei Asia und Apple: Wenn die schreiben, daß Apple in Cupertino sitzt, dann würde ich danach gucken, wohin Apple gerade weggezogen ist…

Persönlich neige ich dazu, es als offen zu betrachten, ob Apple die Einführung der 2022er iPhones nicht lieber nach hinten schiebt, um den A16 doch in N3 herstellen zu lassen, als ein ganzes Jahr auf einem N5-Derivat hocken zu bleiben.

Wo ich mir aber sehr sicher bin, ist, daß wir keinen SoC sehen werden, der von Samsung produziert wird!

N4 für 2022 macht schon Sinn, wegen dem Volumen.

Was wird Apple denn 2023 und 2024 deiner Meinung nach nutzen? N3 würde 2023 noch einigermaßen aktuell sein, aber nicht leading edge wie Apple das gewohnt ist (die Konkurrenz hat bis dahin auch N3 in Produktion). Zumal Apple nun angeblich für 2023 keine besonders großen Kontingente bei TSMC bestellt hat. Aber spätestens 2024 ist da eine eklatante Lücke in TSMCs Roadmap. Imo macht es Sinn das Samsung neben GAE für 2022 auch GAP für die Produktauslieferung in 2023 angekündigt hat. Das fällt genau in den 2 Jahresabstand den TSMC in seiner Roadmap hat. Apple hat auch früher schon Samsung als Foundry genommen, nur zuletzt waren sie nicht konkurrenzfähig. Das kann sich mit GAA schnell mal ändern. Mac M-chips weiter auf N3, iphone auf 3GAP - das würde imo Sinn machen.

Auch Intel hat durch TSMCs verspäteten GAA Einstieg noch eine Chance aufzuholen.

[basix]

Zitat:Es ist kein Metall verfügbar dass signifikant bessere Leitfähigkeiten als Kupfer aufweist.

Dem muss ich widersprechen, so wie ich es gelernt habe hat Silber eine bessere Elektrische Leitfähigkeit ~logischerweise ebenfalls bessere Thermische Eigenschaften

Ehm, +10% sind nicht unbedingt signifikant. Vor allem wenn man den zigfachen Preis miteinbezieht (aktuell >100x pro kg, das ist signifikant ;D). Einzig Graphen ist mit ca. +70% Leitfähigkeit schwebt mir im Kopf. Das wäre ziemlich ordentlich und um den Dreh rum, was Anfang der 2000er Kupfer vs. Aluminium bei den Chips gebracht hat. Das gilt aber nicht für sehr kleine Strukturen. Dort sind dann Kobalt und andere Metalle / Legierungen im Vorteil (zu hohe Leitfähigkeit schadet dort sogar aufgrund von Quanteneffekten)

[smalM]

Was wird Apple denn 2023 und 2024 deiner Meinung nach nutzen?
2023: Es wird wahrscheinlich ein N3-Derivat werden. Fab 18 Phase 4 & 5 werden dann voll in Betrieb sein.
2024: Keine Ahnung, offiziell von Seiten TSMC gibt's da nichts, die geben keine Roadmap raus. Vielleicht wird N2 bis dahin fertig, vielleicht aber auch nicht, man munkelt von einem Zwischennode "N2,5"...


Imo macht es Sinn das Samsung neben GAE für 2022 auch GAP für die Produktauslieferung in 2023 angekündigt hat. Das fällt genau in den 2 Jahresabstand den TSMC in seiner Roadmap hat. Apple hat auch früher schon Samsung als Foundry genommen, nur zuletzt waren sie nicht konkurrenzfähig.
Was läßt Dich annehmen, sie wären mit 3GAP konkurrenzfähig? Wir wissen nicht, ob 3GAP was taugt, 3GAE wurde schon als Kunden-Node kassiert. Und hat Samsung dann die Kapazität für 100 Mio. Dies im ersten halben Jahr?

[Orko]

Wenn man GND und VCC niederohmiger und mit niedriger Impendanz an die FETs bringen kann hat das auch Vorteile im Schaltungsdesign.

Wie werden die Wafer eigentlich elektrisch kontaktiert, wenn da die Stromversorgung drüber soll sollte die elektrische Qualität der Kontakte schon gut sein.


Jo hatte ich mich auch gefragt, aber da das copper on copper ist, also ohne Zinn oder sonst einem bonding agent muss es eine Kaltverschweißmethode sein. Loose DIEs auf anderen DIEs hätten ja niemals genug Anpressdruck um über eine solche Fläche gute Kontakte herzustellen, da kann der Die noch so gut plangeschliffen sein. Also entweder elektrolytisch, oder Druck-verschweißt, oder ultraschallverschweißt.

Es ist ja immer die rede von "growing copper pillars", das ist also das verlängern von Kupferpins durch elektrolytische Abscheidung von Kupfer. Wenn die dann aus der Waferoberfläche herausstehen, kann man die entweder durch Druck und/oder Ultraschall kaltverschweißen, so wie bei einem Crimp, oder man ummantelt aufeinanderstehende Pillars rundherum mit einer art Kupferhülse die man elektrolytisch aufbaut und schwämmt dann den noch vorhandenen Spalt zwischen den DIEs mit einem bonding Agent aus.

Für beides muss jeweils genug clearance zwischen den Pillars vorhanden sein und die Positonierung muss top sein. Ich kann mir gut vorstellen dass man zur Positionierung extra Strukturen ätzt oder elektrolytisch abscheidet, welche ineinandergreifen und so dabei helfen die DIEs vor der Verbindung richtig auszurichten.

Äh, ich steh hier grad auf dem Schlauch bei eurer Diskussion. Diskutiert ihr wie bei fertigen Wafern / Chips die elektrische Verbindung mit extern (zum Substrat im Package, oder ggf zu anderen Chips) realisiert wird? Oder diskutiert ihr wie bei diesen Intel power vias die Chipinterne Kontaktierung der Transistorebene von der Rückseite durch die Vias des Power Delivery Networks genau erfolgt?

Letzteres hatte Löschzwerg in Post #2419 mit seinem Zitat von Tom Wassick doch weitgehend geklärt. Dass hier nicht verschiedene Wafer bzw Chips aufeinandergesetzt werden, sondern dass dies durch Flippen und Rückseitenprozessierung des Wafers erfolgt. Offen sind Prozessdetails und Geometriedetails, wie genau die Vias erzeugt werden (Laserdrill, Ätzen, Plasmaätzen) und auf welche Kontaktstruktur / welches Kontaktmaterial in der Transistorebene die Vias genau aufsetzen.

[Orko]

Das gilt aber nicht für sehr kleine Strukturen. Dort sind dann Kobalt und andere Metalle / Legierungen im Vorteil (zu hohe Leitfähigkeit schadet dort sogar aufgrund von Quanteneffekten)

Wer sich einlesen möchte, im Netz finden sich zahlreiche spannende Artikel dazu warum Kupfer bei sehr kleinen Leitungsquerschnitten problematisch ist, und warum unter mehreren Optionen sich Kobalt als (bisher) beste Alternative herausgestellt hat.

https://semiengineering.com/new-beolmol-breakthroughs/
https://cdn.intechopen.com/pdfs/58180.pdf
https://nccavs-usergroups.avs.org/wp-content/uploads/CMPUG2015/CMP2015_7_2ONeill.pdf

Ich hatte auch im Kopf, dass Kupfer zwingend einen Liner (chemische Isolierschicht) braucht, welche je nach deren Dicke den effektiven Kupferquerschnitt weiter reduziert, weshalb insbesondere nach Materialien gesucht wurde die ohne Liner (wie früher mal Aluminium) eingesetzt werden können.

Hier auch ein schöner Artikel, wie anno dazumal Aluminium durch Kupfer ersetzt wurde, warum deshalb ein Liner eingeführt werden musste, und weshalb der Prozess von "erst Aluminium, dann Dielectric" auf "erst Dielectric, dann Kupfer" (Damascene Prozesse) umgestellt wurde.

http://classweb.ece.umd.edu/enee416/GroupActivities/Damascene%20Presentation.pdf

edit: typos gefixt

[Platos]

Verwendet Intel nicht (irgendwo im Chip) schon "länger" kobalt?

Allerdings wäre ein drastisch höherer Rinsatz von Kobalt sicherlich politisch eine schlechte Idee :D

[basix]

Soweit ich weiss seit 10nm. TSMC seit 7nm.

Intel: https://fuse.wikichip.org/news/525/iedm-2017-isscc-2018-intels-10nm-switching-to-cobalt-interconnects/2/

[davidzo]

2023: Es wird wahrscheinlich ein N3-Derivat werden. Fab 18 Phase 4 & 5 werden dann voll in Betrieb sein.
2024: Keine Ahnung, offiziell von Seiten TSMC gibt's da nichts, die geben keine Roadmap raus. Vielleicht wird N2 bis dahin fertig, vielleicht aber auch nicht, man munkelt von einem Zwischennode "N2,5"...

N2 steht für 2025 in der Roadmap.


Was läßt Dich annehmen, sie wären mit 3GAP konkurrenzfähig? Wir wissen nicht, ob 3GAP was taugt, 3GAE wurde schon als Kunden-Node kassiert. Und hat Samsung dann die Kapazität für 100 Mio. Dies im ersten halben Jahr?
Es ist nur eine Vermutung dass GAA besser ist als Non-GAA. Das ist ja schon ein in der Industrie akzeptierte Behauptung und es gibt nicht wenige Analysten die Samsung deswegen schon in absehbarer Zeit vorne sehen. Doch die Realität kennen wohl nur Apple und Samsung.

Was die Kapazitäten angeht, Samsung ist Nummer2 weltweit bei der Anzahl an EUV Belichtern. Das wird schon ausreichen, denn man hat wesentlich weniger Kunden die man beliefern muss als TSMC und weniger Prozesse die auf EUV angewiesen sind. N8 für Nvidia ist ja noch DUV und NV hat schon angekündigt für Hopper und Lovelace wieder zu TSMC zu gehen. TSMC muss im gleichen Zeitraum N6, N5, N4, N3 liefern, für AMD, Intel, Nvidia, Qualcomm, Mediatek, etc. Bei Samsung gibts 7LPP schon nicht mehr und 5LPE wird man auf 4LPE umgestellt haben. Damit gibt es in 2023 nur noch zwei Prozesse die auf EUV angewiesen sind: 4LPE und 3GAP.

Das kommt schon hin dass es da noch einen großen Kunden gibt außer die eigene kleine Exynos-Sparte...

Vielleicht hat der Weggang von Qualcomm und anderen Kunden die im Moment noch große Kapazitäten von Samsungs 5nm prozess benutzen, nicht nur etwas mit der Unzufriedenheit über die Yields der vernachlässigten DUV Prozesse zutun...

Äh, ich steh hier grad auf dem Schlauch bei eurer Diskussion. Diskutiert ihr wie bei fertigen Wafern / Chips die elektrische Verbindung mit extern (zum Substrat im Package, oder ggf zu anderen Chips) realisiert wird? Oder diskutiert ihr wie bei diesen Intel power vias die Chipinterne Kontaktierung der Transistorebene von der Rückseite durch die Vias des Power Delivery Networks genau erfolgt?

Es geht um die Kontaktierung mehrere DIEs aufeinander, also Chip-On Wafer bzw. Wafer on Wafer und Chip on Chip, mittels TSVs und ohne µbumps. Also das was z.B. bei AMD/TSMC für die kommenden 3D-Vcache Modelle von Vermeer zum EInsatz kommt.

Power Via ist was anderes, aber auch unterschiedlich denkbar. Als bloßer Zwischenschritt "Wafer thinning" zwischen den Prozesschritten, wie du das aufgezählt hast. Aber auch in Kombination mit EMIB Omni macht es Sinn, vor allem wenn man an Kontaktierung und Packaging der Power und Signal-Layer denkt.



Ich hatte auch im Kopf, dass Kupfer zwingend einen Liner (chemische Isolierschicht) braucht, welche je nach deren Dicke den effektiven Kupferquerschnitt weiter reduziert, weshalb insbesondere nach Materialien gesucht wurde die ohne Liner (wie früher mal Aluminium) eingesetzt werden können.

Der Liner ist hier gut erkennbar, die Isolierung der Kupfer TSVs ist massiv. Wahrscheinlich ist die Größe auch abhängig davon wieviel current oder voltage auf dem jeweiligen trace geführt wird.
bWzpTH-Zspg


Verwendet Intel nicht (irgendwo im Chip) schon "länger" kobalt?

Allerdings wäre ein drastisch höherer Rinsatz von Kobalt sicherlich politisch eine schlechte Idee :D

Kobalt ist nur für die ersten 2-3 Metal Layer interessant, ab da überwiegt die schlechte Leitfähigkeit gegenüber Kupfer im Vergleich zu den Density Vorteilen durch die geringere Liner-breite.

[Orko]

Es geht um die Kontaktierung mehrere DIEs aufeinander, also Chip-On Wafer bzw. Wafer on Wafer und Chip on Chip, mittels TSVs und ohne µbumps. Also das was z.B. bei AMD/TSMC für die kommenden 3D-Vcache Modelle von Vermeer zum EInsatz kommt.


Ah, OK, Danke!
Damit bin ich hier gedanklich wieder on Track ...

Adhesion durch Planschleifen, Polieren und anodischem Bonden vielleicht?

Gute elektrische Cu-Cu Kontakte dann durch Diffusion, also einfach bei hohen Temperaturen ausreichend lange in den Ofen schieben? Kupfer ist ja ein eher migrations-freudiges Metall.

[smalM]

Adhesion durch Planschleifen, Polieren und anodischem Bonden vielleicht?
Ja rein durch Adhesion, wurde von TSMC bereits bestätigt.

[davidzo]

Okay, es hat mich dann doch nochmal interessiert wie das genau geht.

https://www.forum-3dcenter.org/vbulletin/attachment.php?attachmentid=76483&stc=1&d=1629206119
https://s3.i-micronews.com/uploads/2020/11/YDR20153-High-end-performance-packaging-2020-Sample.pdf

Also es ist wohl definitiv kein reines Kaltverschweißen mittels Ultraschall oder nur mit Druck. Meistens ist es aber auch kein elektrolytisches Verfahren. Das gibt es zwar auch, funktioniert aber anders als ich es vermutet habe.

Stattdessen ist die meistverbreiteste Technologie tatsächlich eine art Niedertemperaturverschweißung. Nennt sich "plasma activation wafer bonding" und ist schon eine Weile unter uns.

Dabei wird der geschliffene und gereinigte Wafer mittels Plasma unter Vakuum vorbereitet und damit die CUpads aktiviert, so dass sie sich beim anschließenden Bonden bei nur leicht erhöhter Temperatur miteinander verbinden können. Die Aktivierung senkt einfach die benötigte Temperatur für den Schweißprozess. Die Schmelztemperaur von reinem CU ist eigentlich 1080°C, Schweißtemperatur je nach Druck und legierung um die 500-800°C. Das ist also viel zu hoch für jegliche Art von Chip. "Niedrigtemperatur" ist also Relativ zur sonst benötigten schweißtemperatur.
Um die Verbindung zu festigen kommt danach ein Anlassprozess bei 200°C 24h. Ob beim Bonden zusätzlich höherer Druck vonnöten ist oder es ausreicht wenn die aktivierten, chemisch reinen CU-flächen aufeinandertreffen ist mir nicht bekannt.


Zusätzlich gibt es elektrolytisches TSV Bonding für sehr dünne DIEs. Das kann man wohl gut bei dünnen Interposern oder EMIB bridges verwenden.
Dort werden zuerst die DIEs gebondet und dann in den dünneren DIE Löcher für Vias geätzt, die bis auf den zweiten DIE durchgehen und dort Kupferpads freilegen. Auf diesen Kupferpads werden anschließend CU Pillars angereichtert die dann durch beide Chips hindurchgehen.

Wenn man das für einen Stack von Chips macht, also z.B. Cache DIEs wie AMDs V-cache, dann klingt das ganzschön aufwändig, da sich der Prozess mit jedem gestapelten DIE wiederholt.

[Orko]

Doppelpost ... sorry

[Orko]

Liner / Isolierung der Kupfervias:

Soweit ich weiss dient der Liner der chemischen Isolierung. Es verhindert das Sauerstoff (o.Ä.) von aussen bis zum Kupfer migrieren / vordringen kann. Denn dann würde das Kupfer oxidieren und seine Leitfähigkeit einbüßen. Es verhindert ausserdem dass das eher migrationsfreudige Kupfer in die Passivierungslagen (Siliziumoxid / -nitrid) des Chips gelangen und von dort zu den Transistoren weiter-migrieren kann.

Doch dann fängt mein Halbwissen an. Ich meine mich zu erinnern dass Kupferatome im Silizium als Dotierstoffe agieren, und damit die p- und/oder n- Dotierung in den Transistoren massiv stören würden.

Typische Materialien für Liner sind migrations-unfreudige und reaktions-träge Materialien, z.B. Ti, TiN, Ta, TaN, TiW, TiWN.

Liner Schichten sind üblicherweise so dünn, dass sie im Querschnitt per optischen Mikroskop nicht erkennbar sind. Da braucht man schon Elektronenmikroskopie für.

Die elektrische Isolierung der Vias erfolgt dahingegen ganz klassisch durch Siliziumoxid und/oder Siliziumnitrid. Die minimale Dicke ergibt sich durch die maximal auszuhaltende Spannung (Durchschlagfestigkeit) und durch Prozess-Justage-Toleranzen (Overlay).

Ich habe kein Wissen, um zu beurteilen was genau auf dem verlinkten Video zu sehen ist, also aus welchen Materialien diese gezeigten Quadrate und deren Umhüllung besteht. Für klassische TSV, also Vias die durch die komplette Chipdicke gehen, würde ich eher einen runden Querschnitt als einen quadratischen Querschnitt erwarten.

edit & P.S.
Uiuiui, ganz schön griesgrämiger Faden hier, so schnell wie mein Pumuckl Post gelöscht wurde

[davidzo]

Thx für die Klarstellung zum Unterschied zwischen Liner/ Isolierung.(y)

Ein Grund für quadratische Vias könnte die Flächenausnutzung sein bzw. die enorme Größe der TSVs im Vergleich zu den SRAM Zellen selbst sein. Die zellstrukturen sind schließlich auch rechteckig und um einen runden Pillar lässt sich auch nur unter hohem Aufwand mehr SRAM verteilen, bzw. Hat ein rechteckiger Pillar einen geringeren Widerstand als ein runder wenn Durchmessers=Rechteck-Kantenlänge.

[Zossel]

Äh, ich steh hier grad auf dem Schlauch bei eurer Diskussion. Diskutiert ihr wie bei fertigen Wafern / Chips die elektrische Verbindung mit extern (zum Substrat im Package, oder ggf zu anderen Chips) realisiert wird? Oder diskutiert ihr wie bei diesen Intel power vias die Chipinterne Kontaktierung der Transistorebene von der Rückseite durch die Vias des Power Delivery Networks genau erfolgt?

Mir ging es nicht um die konkreten Fertigungsverfahren sondern um die elektrischen Vorteile die sich daraus ergeben können .

[Zossel]

Soweit ich weiss dient der Liner der chemischen Isolierung. Es verhindert das Sauerstoff (o.Ä.) von aussen bis zum Kupfer migrieren / vordringen kann. Denn dann würde das Kupfer oxidieren und seine Leitfähigkeit einbüßen. Es verhindert ausserdem dass das eher migrationsfreudige Kupfer in die Passivierungslagen (Siliziumoxid / -nitrid) des Chips gelangen und von dort zu den Transistoren weiter-migrieren kann.

Und wer hat dabei mit gemischt um überhaupt Kupfer in Chips verbauen zu können:

After joining IBM in 1995,Su, who has a PhD in electrical engineering, played a critical role in integrating copper connections into semiconductor chips, solving the problem of preventing copper impurities from contaminating the devices during production.

https://www.technologyreview.com/innovator/lisa-su/

[Denniss]

Diese Frau ist doch immer wieder erstaunlich. Was sie alle kann und geleistet hat .......

[Complicated]

Was die Kapazitäten angeht, Samsung ist Nummer2 weltweit bei der Anzahl an EUV Belichtern. Das wird schon ausreichen, denn man hat wesentlich weniger Kunden die man beliefern muss als TSMC und weniger Prozesse die auf EUV angewiesen sind. N8 für Nvidia ist ja noch DUV und NV hat schon angekündigt für Hopper und Lovelace wieder zu TSMC zu gehen. TSMC muss im gleichen Zeitraum N6, N5, N4, N3 liefern, für AMD, Intel, Nvidia, Qualcomm, Mediatek, etc. Bei Samsung gibts 7LPP schon nicht mehr und 5LPE wird man auf 4LPE umgestellt haben. Damit gibt es in 2023 nur noch zwei Prozesse die auf EUV angewiesen sind: 4LPE und 3GAP.
Nur liegt TSMCs großer Vorteil ja gerade darin aus der selben Anzahl EUV-Belichter einen deutlich höheren Durchsatz an funktionierenden Chips zu schaffen. Ein gravierender Punkt ist hierbei deren patentiertes dry-cleaning Verfahren anstatt den von ASML entwickelten pellicles, die Intel und Samsung nutzen. Die dadurch sowohl deutlich besseren Yields und zudem schnelleren Durchlaufzeiten, da weniger Unterbrechung für das Wechseln der Masken, gibt Ihnen bei reiner EUV-Belichtung wohl derzeit einen nicht einholbaren Vorsprung.
https://esg.tsmc.com/csr/en/update/greenManufacturing/caseStudy/36/index.html
Since its introduction in 2018, the duty cycle of EUV mask has increased more than 80%, and the lifetime for advanced process EUV mask has also extended, generating an accumulated NT$2 billion of improvement effect.
https://esg.tsmc.com/csr/en/update/greenManufacturing/caseStudy/36/img_02.jpg

[basix]

TSMC nutzt schon seit 2019 selbst entwickelte EUV Pellicles. Sie haben es bis vor kurzem einfach niemandem gesagt ;)

Ich bin mir nicht sicher, ob der Dry Cleaning Prozess das Entscheidende waren oder die Pellicles. Artikel dazu: https://www.anandtech.com/show/16732/tsmc-manufacturing-update Auf jedenfall war es ein grosser Konkurrenzvorteil

[davidzo]

ich habe mich nicht eingehender mit dem Thema beschäftigt, aber das da oben sieht mir wie eine Marketingfolie aus.
- Freie Interpretation von Toyotas Kaizen nach dem Motto "Wir müssen seltener Masken reinigen weil wir einfach sauberere Reinräume schaffen".

Da ist was dran, allerdings macht das die Halbleiterindustrie schon seit Jahrzehnten so, dass da mit wissenschaftlichen Methoden und Datenbanken jede mögliche Staubquelle im Reinraum evaliuert und wegoptimiert wird. Die einzige Neuerung ist wohl dass man sich jede Maske vor dem Reinigungszyklus erstmal mit z.B. einem Rasterelektronenmikroskop ansieht und wenn keine stärkere Verdreckung vorliegt einzelne Partikel irgendwie herunterschießen kann. Möglicherweise ist der Inspektionsprizess mit AI automatisiert, würde jedenfalls Sinn machen, dann wär das tatsächlich eine technische Leistung und oatntierbar.

[amdfanuwe]

Da ist was dran, allerdings macht das die Halbleiterindustrie schon seit Jahrzehnten so, dass da mit wissenschaftlichen Methoden und Datenbanken jede mögliche Staubquelle im Reinraum evaliuert und wegoptimiert wird.
Nur wie gut gelingt das?
Dabei sollte man auch die Mentalität der Arbeiter in den jeweiligen Werken berücksichtigen.
Nicht umsonst haben die Deutschen ihren Ruf als Maschinenbauer und Bürokraten, bei den Amis ist immer alles gut und bei Problemen schmeißt man noch mehr Dollar drauf, In Rußland funktioniert nichts ohne Wodka, in Japan die Hierarchien beachten etc. Gibt ja genug Vorurteile zu jedem Land in denen sicherlich ein Körnchen Wahrheit steckt.

Die Taiwanesen bei TSMC scheinen da eben noch einen Tick disziplinierter, pingeliger und kreativer zu arbeiten als ihre Kollegen bei Samsung in Südkorea und dem Rest der Welt.

[Badesalz]

Hierwegen
https://www.forum-3dcenter.org/vbulletin/showthread.php?p=12077164#post12077164

100% Yield mit TSMCs 7nm. :tongue: Bei der ZWEITEN Version. Wo nahezu alles doppelt so fett ist (verbraucht aber in etwa das gleiche wie die erste Version)
https://www.anandtech.com/show/16626/cerebras-unveils-wafer-scale-engine-two-wse2-26-trillion-transistors-100-yield

[Complicated]

Kosten in Anands Tabelle: Arm Und Bein
😁

[Badesalz]

@Complicated
Im Thread verirrt? Hier geht es nicht um FPS für Consumer ;)

[amdfanuwe]

KI entwickelt neue Computerchips in Rekordzeit (https://www.forschung-und-wissen.de/nachrichten/technik/ki-entwickelt-neue-computerchips-in-rekordzeit-13375129)
Wer weiß, was bei Google im stillem Kämmerlein da noch alles gährt.

[Complicated]

@Complicated
Im Thread verirrt? Hier geht es nicht um FPS für Consumer ;)

Wieso verirrt :) Steht bei Anandtech in der Tabelle.

[HOT]

Wer weiß, was bei Google im stillem Kämmerlein da noch alles gährt.
AMD HD-Libs sind der Vorläufer davon. Das werden eh alle Chiphersteller über kurz oder lang machen.

[Badesalz]

Wer weiß, was bei Google im stillem Kämmerlein da noch alles gährt.Ja... Die KI entwickelt erstmal keine Chips, sondern setzt weitgehend... Vorgaben um. Es ist aber trotzdem schon ok. Nun kann man, umgekehrterweise :tongue: sich mal anschauen was man von der KI lernen kann ;)

OT
Für mich sollten KIs lieber x86 Compiler entwickeln (!!) Hier liegen imho je nach Quellcode noch zwischen 10% bis 25% brach. NACHDEM das unterm Link durch ist...

Warum x86? Weil. z.B. Apple hat es auch ohne KI drauf. Jedenfalls offiziell ;) Intel selbst dagegen lernt x86 heute noch.
https://software.intel.com/content/www/us/en/develop/blogs/adoption-of-llvm-complete-icx.html

@all
3nm ist wohl SO intensiv, daß erstmal vieles viel teurer wird
https://www.hardwareluxx.de/index.php/news/allgemein/wirtschaft/56983-tsmc-und-samsung-erhoehen-preise-fuer-halbleiterherstellung.html

[Skysnake]

Naja, da höre ich jetzt aber auch gegenteiliges zum neuen llvm compiler. Zudem fehlt Fortran.

Und ich wäre bei solchen Vergleichen immer vorsichtig bezüglich compile flags... da kommen durchaus mal 20-50% Laufzeitunterschied rein durch flags zustande...

[Badesalz]

Naja, da höre ich jetzt aber auch gegenteiliges zum neuen llvm compiler. Zudem fehlt Fortran.Daher schrieb ich ja auch was ich schrieb. Wenn irgendwo im x86 Pfadaber noch fette Pferdefüße wären (LLVM), würde Intel es eben (noch) nicht machen ;)
Und ich wäre bei solchen Vergleichen immer vorsichtig bezüglich compile flags... da kommen durchaus mal 20-50% Laufzeitunterschied rein durch flags zustande...Auch hierzu könnte die KI nach eigenständiger Analyse mehrerer Compilate, gerne Vorschläge unterbreiten...

[Skysnake]

Da brauchst keine KI, sondern musst nur das Manual lesen. Wenn beim eine in O3 die Ersetzung von Divisionen mit der Multiplikation des Reziprogen drin ist und im anderen nicht ist der eine halt teils schneller. Genau wie wenn irgendwelche putzen of bounce Checks beim einen drin sind und beim anderen nicht...

Wenn man die Compiler mit den gleichen libs und den gleichen Code (Stichwort Pragmas) und gleichen Flags füttert kommt meist auch die gleiche Performance raus.

Ist wie bei den Tests, wo man zeigt wie performant z.b. Python ist und man 99.9999999% der Zeit dann am Ende in der mkl verbringt.... oh WUNDER es ist gleich schnell...

[Zossel]

Ja... Die KI entwickelt erstmal keine Chips, sondern setzt weitgehend... Vorgaben um. Es ist aber trotzdem schon ok. Nun kann man, umgekehrterweise :tongue: sich mal anschauen was man von der KI lernen kann ;)

Klingt eher nach einem Auto-Placement:
Möglich macht dies ein Algorithmus, der virtuell und selbstständig die einzelnen Blöcke eines Chips anordnet und die daraus resultierenden Leistungsparameter schätzt. In kürzester Zeit vergleicht er tausende von verschiedenen Grundrissen. Gleichzeitig lernt dieser Algorithmus, welche Ordnungsstrategien und Grundrisslayouts besonders vorteilhaft für die Rechenleistung sowie den Energie- und Platzbedarf sind.
Ohne gutes Placement kein gutes Routing.

[Badesalz]

@Skysnake
Hast du schonmal einen... leistungsrelevanten Schnippel in asm nachprogrammiert? Oder einen sse-teil so richtig getraced? Kennst du da überhaupt die passenden Werkzeuge zu für Wintel dazu? (kein Sarkasmus)

Weißt du was gute Leute programmieren? Garnichts diesbezüglich. Die ganzen Typen von Berkeley, Stanford oder MIT, die Coden lernen und nicht unter 2- liegen, 99% von denen wollen was mit AI/DL machen. Nicht in C.

D.h. die Zahl der Menschen die guten normalen C-code schreiben können und auch nocn in der Lage sind nachzuschauen was der Compiler draus verwurstelt hat, SINKT AKTUELL KONTINUIERLICH. Geschweige der, die n Compilern schreiben können.
Hälst du das was die Sekte die beim GCC das Sagen hat etwa ok?

Leute...
Ja egal ;) Das Thema ist schon recht speziell und ich will mich nicht mehr darüber aufregen. Mal davon ab, daß man auch kaum Leute findet mit welchen man darüber reden kann.

[Skysnake]

Hast du schonmal einen... leistungsrelevanten Schnippel in asm nachprogrammiert? Oder einen sse-teil so richtig getraced? Kennst du da überhaupt die passenden Werkzeuge zu für Wintel dazu? (kein Sarkasmus)
Ja ich hab in inline assembler für KNx geschrieben um nen device Treiber zu optimieren. Ging darum writes auf einen NIC per AVX512 zu optimieren, da gewisse Randbedingungen an den Speicherzugriff erfüllt waren. Damit sollte die Latenz um ein paar Takte gesenkt werden.

Ansonsten was willst du denn haben an Tools? GDB, Intel (vector) advisor, direkt Outputs vom compiler? Compiler ist meiner Meinung nach eher ungeeignet durch die Generierung von multiplen Codepfaden insbesondere vom ICC. Dazu Pre und Post loops. Usw usf.

Ansonsten auch CodeXXL für AMD taugt(e) durchaus was. Ich habe mir aber auch für NVIDIA schon PTX angeschaut, aber mehr auch nicht in dem Fall.

Ich habe aber auch mit den Tools von Fujitsu, Cray und NEC gearbeitet um mir den Code mal im Detail anschauen zu können. CrayPAT taugt durchaus was. Allinea finde ich relativ unbrauchbar. Ansonsten habe ich noch mit Extrae gearbeitet, vampirtrace und scalasca. Für Extrae und scalasca habe ich auch mit den Developern zusammengearbeitet. Bin da aber seit drei Jahren jetzt raus. Davor aber min 2 Jahre mein tägliches Geschäft gewesen Codes zu optimieren.

Aktuell habe ich aber etwas Einblick in die llvm Entwicklung.

Reicht das an Expertise?

[Badesalz]

Hah! vampirtrace. Wunderbar :up: Die Auflistung ist top. Jetzt zum Problem:
Sammel alle Tools und nicht-kommerz Programme die du auf deinem Winx86 nutzt und schätz mal wieviele deren Progger den ersten Teil deiner Auflistung kennen. 1/6tel? Mal recht optimistisch geschätzt?

Wieviele der C++ Akrobaten sind in der Lage das fertige Endergebnis auf seine Cache-Effizienz zu prüfen bzw. sich dazu überhaupt die richtigen Gedanken zu machen?
Ja es geht es nicht (nicht primär) darum, daß der Compiler aus deinem guten Algo Mist kompiliert. Es geht um die ggf. Erkenntnis, daß der Kompiler aus diesem einem deinem Algo Mist kompiliert.

OT ende

[Skysnake]

Naja, bei C++ steht und fällt es mit inlineing. Zudem darf man halt nicht auf die blöde inde in ner heißen loop nen constructor zu benutzen.

Da geht es auch nicht zwingend darum, dass die Leute nicht wissen, dass das böse ist (ob 90% wissen es wahrscheinlich nicht...) sondern darum, das man das oft gar nicht sieht bzw übersieht.

Bezüglich was nützt ich unter Windows. VS Studio und CodeXXL habe ich benutzt. Aber Windows ist sehr sehr sehr viel eingeschränkter. Hab das letzte mal vor 5 Jahren unter Windows programmiert...

Wie auch immer. LLVM hat einige coole Sachen, aber messen ist jetzt nicht so als ob da nicht auch öfters langsamere Code raus kommen würde. Und gerade beim Vektorisierer ist das so naja meines Wissens nach.

Aber es wird viel gemacht und llvm ist sicherlich ne gute Zukunft. Für RISCv wird von der EU das ja auch ins Auge gefasst.

Kurz um. Alle kochen nur mit Wasser und man sollte am Besten immer mit zwei unterschiedlichen Compilern die Programme bauen und testen. Das tut ganz allgemein der Qualtät gut und man lernt immer etwas darüber wie compiler gewisse Dinge verarbeiten.

[Badesalz]

Beenden wir es mal damit:
65% der Leute die einen kompilierbaren Code schreiben können, können nicht programmieren.

[Skysnake]

Naja, das ist ja aber durchaus oft gewollt. 90% des Codes ist ja meist für nur 10% der Laufzeit verantwortlich und für viele Softwarehersteller ist es ja dur Haus valide zu sagen, das sich der Kunde schnellere/mehr PCs kaufen soll Wenn's schneller gehen soll.

Chips programmiert man mit Verilog/VHDL ja am Ende auch "nur" in der digitalen Domäne. Die wissen im Allgemeinen auch nicht wie das dann am Ende wirklich implementiert wird. Und da Autotools viel mehr überblicken sind die am Ende auch oft über ein größeres Design besser als Menschen. Man muss halt "nur" die richtigen Randbedingungen/hints vorgeben. Gibt dazu auch nen Wettbewerb wo man seine Tools antreten lassen kann.

Und da will ich den Bogen auch zur Software wieder bekommen. Fortran ist von der Semantik her gutartiger als C und C gutartiger als C++ deswegen ist Fortan auch öfters mal schneller als C und C als C++. Das ist nämlich ziemlich böse teils wenn man in die Standards schaut um zu verstehen warum ein Compiler etwas einfach nicht optimiert.

Ums mal kurz zu machen. Die Compiler halten sich einfach an den Standard und wir Menschen sind da flexibler weil wir inherentes Problemwissen haben das dem Compiler fehlt.genau das gibt es auch für die Chipfertigung.

Und nein einfach Probieren ist keine Option. Wenn man Software 24h baut tut das schon richtig weh. Und nen Routr&Placement dauert auch mal gern ne Woche.

Ich verspreche mir aber zumindest für das Chiodesign viel von Quantencomputern, weil die einfach sehr sehr sehr viele Variationen gleichzeitig implizit durchrechnen können.

Das KI Thema hat da denke ich eher ne kurze Halbwertszeit. Ich denke in 20 Jahren ist das nicht mehr das dominierende Werkzeug sondern Quantencomputer in Chipdesign.

[Badesalz]

AI based software development tools, werden kommen ;) So ein "Copilot" ist nur die Vorhut davon.
Das Prob muss man halt aufteilen:
- KI-trainierte Asisstenten bei der Entwicklung
- KI-trainierte Compiler die jeweils VOR dem Release trainiert werden und bereits austrainiert veröffentlicht werden

Sonst so: "Es gibt in der Softwareentwicklung mehrere fundamentale Probleme und Hindernisse, und keine davon sind technisch."
https://ptrace.fefe.de/ct-rust.html

"20 Jahre" in der IT ist jetzt nicht grad eine kurze Zeit (??) Wenn man ab 2024 wirklich anfangen sollte Chipsdesigns mit Hilfe von KI zu machen und sich das bis 2044 steigert, bevor ggf. Quantencomputing soetwas übernimmt, dann wäre das immernoch ein dicker Fisch =)

Leider wird Quantencomputing bis dahin noch nicht soweit sein. Es sei denn es gibt dann doch noch einen Schub in der Konstruktion, dank der mit Hilfe von KI entwickelten Chips ;)

[Skysnake]

Den Schub wird es die nächsten Jahre geben. IBM und andere haben da ziemlich ausgereifte und auch realistische Roadmaps meiner Meinung nach. Zudem wird da aktuell auch Geld drauf geworfen.

Bis 2030 wird es das geben bei den ersten Anwendungen. Dann sind die Maschinen da aber ohne Software... und bis die Chipdesigner das haben werden einige Jahre vergehen. Die Branche ist vorsichtig. Auch kein Wunder wenn man sich überlegt was einen ein Fehler kostet. Oft genug kostet ein schwerwiegender Fehler die Firma. Und selbst Firmen wie AMD können nur wenige Fehler verkraften.