Chipfertigung: 10 FF, EUV, 7 nm, 5 nm, 3 nm, GAF, ...

[Complicated]

Intel-Fertigung in 10 nm: SuperFin und Enhanced SuperFin löst Plus Plus Plus ab
https://www.computerbase.de/2020-08/intel-10-nm-superfin-enhanced/
wohl eher alter Wein in neuen Schläuchen:

Hier ein treffender Kommentar dazu:
https://semiwiki.com/semiconductor-manufacturers/289595-intel-10nm-superfin-technology/
Intel announced the NEW 10nm SuperFin technology with NEW SuperMIM capacitors. I warned Intel about making up semiconductor technology words back when they introduced 22nm and called it TriGate technology versus the industry standard FinFET. As history has shown, if you don’t play nice in the ecosystem the ecosystem will not play nice with you.
[..]
The SuperFin technology is replacing the Intel ++++ process naming and is billed as a full process node transition. While I do applaud Intel for getting rid of the ++++ process naming, switching to made up technology names is not the answer.

[...]
One of the best process node naming lessons was when TSMC first came out with FinFETs. The Intel 14nm process was more dense than TSMC’s so out of respect for Intel TSMC went with 16nm. Samsung chose 14nm even though their density was comparable to TSMCs. The end result was TSMC having to explain to customers why their 16nm process was actually better than Samsung’s 14nm. TSMC and Samsung are now in lock step on process node naming with 10nm, 7nm, 5nm, 4nm, and 3nm with comparable densities. Intel could save themselves a lot of time and trouble by playing nice in the ecosystem and following this new industry standard naming.

[y33H@]

Hier ein treffender Kommentar dazu:
https://semiwiki.com/semiconductor-manufacturers/289595-intel-10nm-superfin-technology/
Das halte ich dann doch für Unfug - ein Unternehmen, welches ernsthaft Chips fertigen lässt, kennt bzw informiert sich über die Charakteristiken der jeweiligen Prozesse. Rein wegen der Marketing Bezeichnung "14LPP" statt "N16" zu Samsung zu gehen, ist völlig abwegig.

[Complicated]

Wo hast du das denn bitte gelesen?

[y33H@]

Was gelesen?

[Complicated]

Na das was du schreibst und für Unfug hältst. Sind doch nur zwei Sätze und einer davon deine Meinung. Ich kann nichts davon in meinem Zitat finden:
Rein wegen der Marketing Bezeichnung "14LPP" statt "N16" zu Samsung zu gehen, ist völlig abwegig.

[y33H@]

Ich bezog mich hierauf:

"The Intel 14nm process was more dense than TSMC’s so out of respect for Intel TSMC went with 16nm. Samsung chose 14nm even though their density was comparable to TSMCs. The end result was TSMC having to explain to customers why their 16nm process was actually better than Samsung’s 14nm."

Ich halte es für fraglich, dass Kunden von TSMCs 16 nm nicht auch die Charakteristiken von Samsungs 14 nm zumindest so grob kennen um zu wissen, dass es primär eine Marketing Bezeichnung ist.

[Complicated]

Ich verweise mal auf die ganzen Diskussionen hier im Forum, die sich ganz genau damit beschäftigen welcher Prozess wie zu vergleichen mit den anderen ist. Eine konsistente Bezeichnung zur Vergleichbarkeit ist auf jeder Ebene hilfreich. Und für wen sind denn wohl die Marketingbezeichnungen gedacht? Marketing funktioniert bei allen Entscheidern. Jedes kleine Stück und vor allen wenn immer eine kleinere Zahl angegeben wird in der Bezeichnung als bei der Konkurrenz. Frag mal jemanden der irgendeine Art von Vertrieb macht was daran fraglich sein soll.

Wäre Marketing irrelevant, würden Unternehmen nicht so viel Mühe und Geld da rein stecken. Das zu diskutieren finde ich etwas seltsam und weltfremd.

[y33H@]

Ich stimme zu, dass eine konsistente Bezeichnung sinnvoll wäre ... dennoch haben Unternehmen, die Chips designen ganz andere Einblicke in die Nodes, mit deutlich mehr Tiefe als auch die jährlichen Symposiums haben.

[Complicated]

Erneut frage ich mich was das mit dem Kommentar zu tun hat den ich zitiert und treffend fand.
Das offensichtliche schreibst du, als ob es ein Argument wäre zu der Aussage, dass konsistente Bezeichnungen für alle sinnvoller wären. Könntest du einen Kontext herstellen? Oder zumindest jemanden dem du das erklären willst und aus welchem Grund?

[JVC]

Ich will auch mal =)

Weis wer was zu AMDs "LPPe" "N7e" alias 7+ oder wie auch immer?

Bilde mir ein wo was von einem Prozess gelesen zu haben den TSMC und AMD zusammen entwickelt haben sollen und find nix mehr dazu :confused:

Vielleicht war es auch nur hier im Forum ne Spekulation...

M.f.G. JVC

[Complicated]

Das war 5nm Custom, die AMD mit TSMC für seine Produkte nutzen will.
https://www.guru3d.com/news-story/amd-is-going-for-customized-5nm-at-tsmc-for-zen4-and-rdna3.html
New industry reports indicate that AMD is working with TSMC to design a 'custom version' of the 5nm node for its 2021 products. This would allow AMD to optimize the fabrication node better for its products, reducing power consumption and maximizing frequencies.

[JVC]

"The first processors with Zen 3 cores will be released this year. They are fabbed on an improved version of TSMC's 7nm process."

Ein Indiz, Danke :)
Aber das war es nicht...
Es war definitiv ein 7nm dingens mit nem e hinten dran.
Und es wurde erklärt das deshalb kein 7+ mehr erwähnt wird weil der "e" Vorteil einfach "besser" war oder so ^^
(ach egal, war n harter Abend... bin mir nicht sicher und finds eben nicht :()

M.f.G. JVC

[mboeller]

"The first processors with Zen 3 cores will be released this year. They are fabbed on an improved version of TSMC's 7nm process."

Ein Indiz, Danke :)
Aber das war es nicht...
Es war definitiv ein 7nm dingens mit nem e hinten dran.
Und es wurde erklärt das deshalb kein 7+ mehr erwähnt wird weil der "e" Vorteil einfach "besser" war oder so ^^
(ach egal, war n harter Abend... bin mir nicht sicher und finds eben nicht :()

M.f.G. JVC

meinst du das hier?

https://images.anandtech.com/doci/15994/202008180207551.jpg

https://images.anandtech.com/doci/15994/202008180212521.jpg

tsmc 7nm enhanced


09:08PM EDT - 360.4mm2 TSMC N7 enhanced
09:37PM EDT - Q: TSMC 7nm enhanced, is it N7P, N7+, or something else? A: It's not base 7nm, it's progressed over time. Lots of work between AMD and TSMC to hit our targets and what we needed



https://www.anandtech.com/show/15994/hot-chips-2020-live-blog-microsoft-xbox-series-x-system-architecture-600pm-pt

[Complicated]

Das wurde doch erstmalig bei der Vorstellung der Xbox erwähnt. Genau bei dem Event.

[JVC]

Lauter "Bestätigungen" aber nicht genau der Artikel :)
(falls ich nochmal darüber stolper, poste ich ihn... N7e nannte man ihn)

M.f.G. JVC

[mboeller]

Lauter "Bestätigungen" aber nicht genau der Artikel :)
(falls ich nochmal darüber stolper, poste ich ihn... N7e nannte man ihn)

M.f.G. JVC

genau das steht doch im 2. Bild!

[AffenJack]

TSMCs tolle 3nm Roadmap hat sich mit ihrem Symposium gestern teils in Marketingluft aufgelöst.

Compared to it’s N5 node, N3 promises to improve performance by 10-15% at the same power levels, or reduce power by 25-30% at the same transistor speeds. Furthermore, TSMC promises a logic area density improvement of 1.7x, meaning that we’ll see a 0.58x scaling factor between N5 and N3 logic. This aggressive shrink doesn’t directly translate to all structures, as SRAM density is disclosed at only getting a 20% improvement which would mean a 0.8x scaling factor, and analog structures scaling even worse at 1.1x the density.

https://www.anandtech.com/show/16024/tsmc-details-3nm-process-technology-details-full-node-scaling-for-2h22

Nur ein kleiner Vorteil in der Sram Density und Analogen Density praktisch sogut wie gar nicht bei 3nm vs 5nm. Der ganze 3nm Node sieht nach sowas wie "20nm" aus. Wird kaum wer verwendet, weil die Fortschritte zu klein sind. Auch Perf und Power ist der Sprung von N5P winzig. Stattdessen werden fast alle auf TSMC 2nm mit GAAFET warten.

3nm ist für H2 2022 eingeplant für Massenproduktion, 2nm geschätzt 1 Jahr danach. Nach 5nm dieses Jahr dürfte es also diesmal 3,5 Jahre dauern bis wir einen echten Fertigungssprung kriegen.

[Complicated]

ähhm...
Furthermore, TSMC promises a logic area density improvement of 1.7x, meaning that we’ll see a 0.58x scaling factor between N5 and N3 logic.
Du nimmst die Werte für analoge Schaltungen, die auch sonst nicht gut skalieren. Derzeit verschwinden immer mehr schlecht skalierende Elemente aus den Chiplets. Es gibt immer die drei Werte: SRAM, Logic und analog. Jeder Chip profitiert daher unterschiedlich, je nach Zusammensetzung. Das wird wohl kein APU-node, aber für Chiplet und GPU mit großem Logic-Anteil durchaus interessant genug.

[prinz_valium_2]

N7e ist also genau das was es jetzt auch als N12e gibt.
7nm in etwas besser und wohl hauptsächlich power optimiert wie manche vermutet hatten.

Ergibt Sinn, der Prozess ist ja jetzt schon über 2 Jahre alt.

[unl34shed]

Lauter "Bestätigungen" aber nicht genau der Artikel :)
(falls ich nochmal darüber stolper, poste ich ihn... N7e nannte man ihn)

M.f.G. JVC

Meinst du das?

09:37PM EDT - Q: TSMC 7nm enhanced, is it N7P, N7+, or something else? A: It's not base 7nm, it's progressed over time. Lots of work between AMD and TSMC to hit our targets and what we needed
https://www.anandtech.com/show/15994/hot-chips-2020-live-blog-microsoft-xbox-series-x-system-architecture-600pm-pt

[mboeller]

Meinst du das?


https://www.anandtech.com/show/15994/hot-chips-2020-live-blog-microsoft-xbox-series-x-system-architecture-600pm-pt

nö, das hat ihn schon vor 3 Tagen nicht interessiert. :)

[Linmoum]

Hatten wir das hier schon?

https://images.anandtech.com/doci/16028/Manufacturing%20Excellence.mkv_snapshot_02.11_%5B2020.08.25_14.16.22%5D_575px.jp g
https://www.anandtech.com/show/16028/better-yield-on-5nm-than-7nm-tsmc-update-on-defect-rates-for-n5

[AffenJack]

ähhm...

Du nimmst die Werte für analoge Schaltungen, die auch sonst nicht gut skalieren. Derzeit verschwinden immer mehr schlecht skalierende Elemente aus den Chiplets. Es gibt immer die drei Werte: SRAM, Logic und analog. Jeder Chip profitiert daher unterschiedlich, je nach Zusammensetzung. Das wird wohl kein APU-node, aber für Chiplet und GPU mit großem Logic-Anteil durchaus interessant genug.

Analog ist immer schlecht ja, aber auch SRAM ist bei 3nm schlecht. Daher meine Aussage. Wenn man in Richtung High Performance Designs geht, schaut 3nm wiederum gar nicht so schlecht aus, dafür ist 5nm dann das Problem:

https://pbs.twimg.com/media/EgVWALcXYAIeQ0B?format=jpg&name=large
https://twitter.com/aschilling/status/1298538656362311680/photo/2

Besser dagegen High Density:
https://pbs.twimg.com/media/EgVWAOoXsAER4_m?format=jpg&name=large

Die High-Performance Libraries zeigen aber nochmal deutlich auf, dass wir unbedingt Chiplets brauchen. Das normale Skaling ist einfach zu schlecht in den nächsten Nodes.

[Zossel]

Marvell über 5nm@TSMC vs. 7nm@TSMC: (Allerdings viel Marketing)

https://www.servethehome.com/marvell-seeking-5nm-chip-share/

[Complicated]

Tatsächlich viel Lobhudelei, doch ein Aspekt am Ende des Artikels, den fand ich interessant.
Nämlich, dass kleine Chiphersteller wohl nur schwer an 5nm-Wafer bei TSMC kommen und für diese der Weg über einen Semi-Custom Hersteller möglicherweise die einzige Chance ist diesen node zu nutzen für Kleinserien oder überhaupt im Geschäft zu bleiben.
Marvell is going to adopt TSMC 5N. Going to Marvell will likely mean that smaller run outfits will have a better chance of getting 5N wafer capacity than if they go alone as a small customer. Still, if you are leaning on Marvell as your partner and your competitor is big enough to use TSMC directly, then you are staying relevant rather than getting access to something new.

[prinz_valium_2]

Hatten wir das hier schon?

https://images.anandtech.com/doci/16028/Manufacturing%20Excellence.mkv_snapshot_02.11_%5B2020.08.25_14.16.22%5D_575px.jp g
https://www.anandtech.com/show/16028/better-yield-on-5nm-than-7nm-tsmc-update-on-defect-rates-for-n5

Das die defekte wieder hoch gingen bei 7nm liegt wohl an neuen und komplizierteren chips?

[Sunrise]

Tatsächlich viel Lobhudelei, doch ein Aspekt am Ende des Artikels, den fand ich interessant.
Nämlich, dass kleine Chiphersteller wohl nur schwer an 5nm-Wafer bei TSMC kommen und für diese der Weg über einen Semi-Custom Hersteller möglicherweise die einzige Chance ist diesen node zu nutzen für Kleinserien oder überhaupt im Geschäft zu bleiben.
Klar, Apple frisst ja schon fast alles, die haben jetzt noch zusätzlich das macOS auf ARM-Business, dann will AMD immer mehr haben, auch aufgrund der zunehmenden Deals...

TSMC ist einfach ein Goldesel ohne Ende, und ASML freut sich ebenso.

Das wird auch noch viel schlimmer, es werden immer weniger richtig große Player werden, die sich diese teuren Nodes noch leisten können, die Entwicklung lässt sich TSMC ja auch einiges kosten. Samsung nimmt natürlich jetzt NV auf, IBM soll ja auch auf Samsung kommen, aber das sind IMHO nur Tropfen auf den heißen Stein. Ob 3GAA oder wie auch immer bei Samsung wirklich so gut wird, wissen wir noch nicht, auch nicht, ob noch alles im Plan ist.

[smalM]

Es gibt doch schon jetzt nur einen richtig großen Player. Samsung Foundry wäre ohne die Quersubventionierung durch Memory doch auch den Weg von UMC und GloFo gegangen und aus dem Rennen längst ausgeschieden.

Und wenn man sieht, daß für N2 bereits die nächste Giga-Fab entstehen soll, nachdem sie dann gerade erst Fab 18 mit 6 Phasen im Vollausbau fertig haben, wer soll da denn mithalten können?

Nicht zu vergessen dabei das Umfeld: Sowas wie der Baukonzern Dacin, der spätestens alle 2 Jahre eine Fab-Phase für TSMC hinklotzt, oder die Ausrüsterfirmen für die Reinsträume, Innenausstattung, Klimatisierung etc.pp., wo alles läuft wie am Schnürchen oder das Personal, das durch TSMC selbst, aber auch durch die ganzen anderen Tech-Firmen in direkter Nachbarschaft angezogen wird, das alles muß man auch erst einmal zur Verfügung haben.

Das die defekte wieder hoch gingen bei 7nm liegt wohl an neuen und komplizierteren chips?
Apple ist zu N5 gewechselt, also wurde das am längsten laufende und am meisten produzierte N7P-Design, der A13, zumindest in der Produktion stark zurückgefahren. Auch die völlig eingefahrene Produktion der A12-Generation dürfte noch weiter runtergeschraubt worden sein.
Also müssen es keine neuen und komplizierteren Chips sein, signifikant weniger von denen mit dem wahrscheinlich höchsten Yield reicht vollkommen.

[Nightspider]

Mich wundert es fast ein wenig das die Konkurrenz nicht etwas Knowhow von TSMC abwirbt.
TSMCs Vorteil scheint ja das Knowhow zu sein und weniger die Technik. Belichtungsmaschinen von beziehen schließlich alle von ASML oder übersehe ich da was?

China scheint ja auch schon für eigene Fabriken Knowhow abzuwerben.

Und die Koreaner sind ja auch alles andere als dumm.

Welcher große nächste Schritt steht eigentlich bei GloFo an?
Von denen ließt man immer weniger. Nicht das die noch pleite gehen.

[Zossel]

Nämlich, dass kleine Chiphersteller wohl nur schwer an 5nm-Wafer bei TSMC kommen und für diese der Weg über einen Semi-Custom Hersteller möglicherweise die einzige Chance ist diesen node zu nutzen für Kleinserien oder überhaupt im Geschäft zu bleiben.

Finde ich nicht so ungewöhnlich. Ein paar Schrauben und Muttern kauft man normalerweise nicht direkt von der Stahlhütte.

[Brillus]

Mich wundert es fast ein wenig das die Konkurrenz nicht etwas Knowhow von TSMC abwirbt.
TSMCs Vorteil scheint ja das Knowhow zu sein und weniger die Technik. Belichtungsmaschinen von beziehen schließlich alle von ASML oder übersehe ich da was?

China scheint ja auch schon für eigene Fabriken Knowhow abzuwerben.

Und die Koreaner sind ja auch alles andere als dumm.

Welcher große nächste Schritt steht eigentlich bei GloFo an?
Von denen ließt man immer weniger. Nicht das die noch pleite gehen.

Die bleiben halt bei 12nm gibt genug Sachen die keine Kleinern Strukturen brauchen.

[Ravenhearth]

Zumal 12LP+ eine ordentliche Verbesserung gegenüber 12LP darstellt (+20% Performance/-40% Power).

[Zossel]

TSMC behauptet die Hälfte der weltweiten EUV-Belichter installiert zu haben:

https://www.anandtech.com/show/16042/tsmc-we-have-50-of-all-euv-installations-60-wafer-capacity

[smalM]

Ist daran irgend etwas verwunderlich?
Zur Erinnerung: Fab18 Phase 1 & 2 laufen volle Kanne, Phase 3 befindet sich in Ausrüstung und N5 hat 14 EUV Mask Layer.

[Lehdro]

O4DgXtxkZNg

Ich weiß mit dem YT Video mache ich mich jetzt vielleicht unbeliebt, aber abseits seiner Leak-Videos macht der Typ auch noch Podcasts. Diesmal hatte er einen Veteranen der Halbleiterindustrie mit dabei, nämlich Daniel Nenni, der Gründer von Semiwiki und Autor vieler Bücher über die Halbleiterindustrie. Selber in der Branche früher aktiv, hat der viele interessante Informationshäppchen über den Ablauf der Technologien, Verhandlungen und Marktpositionierungen und generelle Rückblicke im Hinblick auf Nodes in petto, die er da gerne zum besten gibt. Für Interessierte nur zu empfehlen.

[Rampage 2]

Die bleiben halt bei 12nm gibt genug Sachen die keine Kleinern Strukturen brauchen.
Inwiefern ist eigentlich 12FFN, welches von Volta und Turing verwendet wird, eine Verbesserung ggü. 16FF+ (welches bei Pascal zum Einsatz kam) ? :confused:

Im Netz konnte ich keine genaueren Informationen dazu finden...

R2

[Zossel]

Samsung belichtet DRAM mit EUV: https://www.computerbase.de/2020-08/samsung-lpddr5-6400-1z-euv/

[Akkarin]

Wie viel teurer war 7nm, vs. 12nm ? Ich hab was von +50%/wafer im Kopf, kommt das hin ? Kann man 7nm vs. 8nm abschätzen ?

[smalM]

@Akkarin
Ein 16FFC-Wafer soll für einen Großabnehmer ca. 5900$ kosten, ein N10-Wafer 8400$ und ein N7-Wafer 10000$.
Die Schätzung ist von 2018 und bezieht sich auf HD-Prozesse von TSMC. Was anderes kenne ich leider nicht.

Samsungs 8LPP ist eine Weiterentwicklung ihres 10LPP mit leicht verbessertem Gate- und M2-Pitch. Die theoretische Dichte wird mit 61 MT/mm² abgeschätzt, die von 10LPP mit 52 MT/mm² und die von 7LPP mit 95 MT/mm².

Inwiefern ist eigentlich 12FFN, welches von Volta und Turing verwendet wird, eine Verbesserung ggü. 16FF+ (welches bei Pascal zum Einsatz kam) ?
Im Netz konnte ich keine genaueren Informationen dazu finden...
12FFN ist schlicht eine Variante von 12FFC, die, wie man am N im Namen erahnen kann, speziell für Nvidia angepaßt wurde. Zu so einer Anpassung wirst Du so gut wie nie irgendwelche Informationen finden, da die Foundry ja so eine kundenspezifische Variante nicht allgemein anbietet und deshalb von sich aus nichts dazu veröffentlicht.
Sicher wird man alles dazu bei einer der Analysefirmen für teuer Geld kaufen können; eventuell AMD, Arm, Apple, Intel und Qualcomm waren wegen der GPU, Intel, GloFo, Samsung, SMIC und UMC wegen des Prozesses neugierig genug, das zu tun.... :wink:

[Complicated]

Interessant ist hier dieser direkte Vergleich:
https://www.hardwareluxx.de/index.php/artikel/hardware/grafikkarten/54038-neue-details-ampere-und-gtx-30-series-deep-dive.html?start=1

https://www.forum-3dcenter.org/vbulletin/attachment.php?attachmentid=71373&stc=1&d=1599394131

Navi 10 kommt ja in 7nm ungefähr bei 40 MT/mm² raus, während Nvidias TU106 mit fast gleich vielen Transistoren in 12nm einen 445 mm² Die benötigt, gegenüber den ca. 250 mm² des N10 - ich denke AMD hat hier auch noch Potential bei der Packdichte, selbst im selben Prozess, noch stärker zuzulegen, da sie beim N10 früh in der Fertigung waren und auf Nummer sicher gingen. Der Yield und die Prozess-Qualität kann hier sicherlich auch mehr als nur ein bißchen optimiert worden sein und Überraschungen bringen, die noch keine Rechnung berücksichtigt hat.

[smalM]

Artikel von Digitimes vom 9.9.

Apple Silicon rumored to have a 5nm quaterly capacity of 20,000 wafer (https://www.forum-3dcenter.org/vbulletin/showpost.php?p=12420286&postcount=4239)

[Ravenhearth]

Qualcomm lässt den Snapdragon 875 bei Samsung in 5nm EUV fertigen
https://www.hankyung.com/economy/article/2020091346231

[smalM]

@Ravenhearth
Gleich mal die zu erwartetende Die-Größe um 20% nach oben korrigieren :wink:
Nun ja, koreanische Berichte darüber, was wieder einmal Samsung Foundry für tolle Aufträge an Land gezogen hat, sind Legion. Seien wir also gespannt, ob dieses Mal tatsächlich der neueste QC-SoC an die Koreaner geht.

[Seth]

Passt denke ich am besten hier rein. der8auer war bei Tescan und vergleicht Intel 14nm und AMD/TSMC 7nm unter dem Rasterelektronenmikroskop.
Sind 3 Teile, die Ergebnisse sind in Teil 3.

z8l3FrcVp7A

uXu_1zXOZdY

_wAeL3f3iV4

[smalM]

Schlüsse über die Transistordichte eines Prozesses aus der Betrachtung von Transistoren im L1 zu ziehen, ist ein bißchen müßig...

[davidzo]

Mein Eindruck ist dass die TSMC Cache-Transistoren irgendwie viel scharfkantiger und gleichmäßiger wirken. Die Intel 14nm Cache-Transistoren sind zwar vom Gate-abstand nicht großartig unterschiedlich, wirken aber deutlich rundgelutschter und auch ungleichmäßiger. Bin ich der einzige dem das auffällt?

[basix]

Ist mir auch aufgefallen. TSMC schaut irgendwie sauberer aus.

[Zossel]

Ist mir auch aufgefallen. TSMC schaut irgendwie sauberer aus.

Was ist daran bei kleineren Strukturbreiten verwunderlich?

[Seth]

Wieso sollte es mit "kleinerer Strukturbreite" einfacher sein "sauberere" Transistoren zu bauen?

[Zossel]

Wieso sollte es mit "kleinerer Strukturbreite" einfacher sein "sauberere" Transistoren zu bauen?

Zum Vergleich: Ein Drucker oder Monitor mit mehr dpi macht schärfere Bilder.

[basix]

Es geht vor allem auch um die weniger gleichmässige Form ("rundgelutschter"). Ist ja beides noch DUV, beide Prozesse haben also gleichwertige "DPI" ;) Bei 24nm zu 20nm Breite dieser Kanäle sollte es für Intel somit sogar einfacher sein.

Ich vermute aber, dass das vor allem daran liegt, dass Intel dort fast waagrechte Flächen an der Unterseite dieser Kanäle haben will und die Kanäle etwas tiefer sind. TSMC hat dort eine runde Form und etwas kürzere Kanäle. Letzteres ist vom Bauchgefühl her einfacher zu kontrollieren.

[Hammer des Thor]

Passt denke ich am besten hier rein. der8auer war bei Tescan und vergleicht Intel 14nm und AMD/TSMC 7nm unter dem Rasterelektronenmikroskop.
Sind 3 Teile, die Ergebnisse sind in Teil 3.

https://youtu.be/z8l3FrcVp7A

https://youtu.be/uXu_1zXOZdY

https://youtu.be/_wAeL3f3iV4


Das finde ich echt grosse SCH. von der 8auer, auch wenn der Yuppie-Millionär ist: Bei Zen 2 kommen in allen die gleichen Chiplets zur Verwendung, Warum mit dem 3950X ne 700 Euro CPU zerstören wenn es mit ner 3100 für 110 Euro auch getan wäre? Will er damit angeben, dass er sich das leisten kann? Viele können sich nicht mal einen PC für den Differenz-Betrag leisten! Derartige Angeber kann ich auf den Tot nicht ausstehen!

[basix]

Der 3950X war glaube ich schon tot.

[davidzo]

Ja, wenn man die vorherigen Videos anschaut weiß man dass er einen toten 3950x hatte. Das hat ihn erst auf die Idee mit dem Rasterelektronenmikroskop gebracht, ein extrem teures und zeitaufwändiges verfahren. Wäre das keine teure CPU gewesen die da leider schon übern jordan gegangen war, dann wäre ihm das wohl gar nicht erst eingefallen.


btw, die etwas tieferen Kanäle bei Intel, sind die ein Hinweis darauf dass man den Prozess generell auf "higher current", "higher clock switching speed" optimiert hat anstatt auf Dichte und Energieeffizienz?

[Hammer des Thor]

Der 3950X war glaube ich schon tot.

Nö, ich bin im 1. Video die Kommentare durchgegangen. Der 8auer bestätigte dass beide CPUs nicht defekt waren. Er sagte, defekte 3950X und 10900K würden nicht auf Bäumen wachsen sondern eingeschickt werden!

[Seth]

Zum Vergleich: Ein Drucker oder Monitor mit mehr dpi macht schärfere Bilder.

Der Vergleich passt aber nicht. Die Transistoren sind nicht AUS feinerer, 7nm Struktur, sonder sie SIND "7nm" Struktur. (Wobei wir ja gelernt haben dass es nur ein Name ist. ;-) )
In deinem Vergleich wären die Transistoren die Pixel bzw Dots und da ist es auch nicht leichter kleinere Pixel zu erzeugen.

[Zossel]

Der Vergleich passt aber nicht. Die Transistoren sind nicht AUS feinerer, 7nm Struktur, sonder sie SIND "7nm" Struktur. (Wobei wir ja gelernt haben dass es nur ein Name ist. ;-) )
In deinem Vergleich wären die Transistoren die Pixel bzw Dots und da ist es auch nicht leichter kleinere Pixel zu erzeugen.

Ich wollte ein Vergleich mit Bezug zu Computern nehmen, dann hier hier eins ohne Bezug zu Computern: Vergleiche die Schärfe einer einer Projektion über verschiedene Spiegel mit verschieden glatten Oberflächen.

Weitere Vorschläge zu weiteren Vergleichen nehme ich gerne entgegen.

[Skysnake]

feinere Struckturen sind aber wirklich nicht gleichbedeutend mit glatteren Struckturen.

Es gibt nicht ohne Grund die line roughness als wichtige Metrik für einen Prozess.

Gerade der Übergang von Immersion Lito zu EUV soll wohl die line roughness verschlechtern, weil man Lacke hat, die mit relativ wenigen Photonen belichtet werden und sich dadurch statistische Verteilungen ergeben, da man nur noch mit niedrigen Dosen belichten kann.

Das strebt man irgendwo auch an, weil die Photonen Leistung der EUV Anlagen niedrig ist und man ja ne gewisse Anzahl an Wafer durchschleusen will/muss damit es wirtschaftlich ist.

Zudem muss man bei sowas immer aufpassen. Die Uniformität von Transistoren ist ein sehr wichtiges maß, da sich daraus auch die Varianz der Schaltungen ableitet und damit am Ende auch die nötigen Designmargen, damit das am Ende auch noch tut.

Das hängt aber zu keinen kleinen Teil auch davon ab, wie Uniform die Umgebung der Schaltung ist. Daher macht man ja heutzutage auch dummy Gates um jeden verschissenen Transistor drum, damit die halbwegs gleichartig sind.

Für Analoge Schaltungen mit hoher Prezision macht man aber so sachen die commen centroid Design und sonstigen Hokus Pokus. Das ist dann die bekannte Black Magic die da gemacht wird, damit man die Schaltungen so hinbekommt, das man ne handvoll Elektronen nur braucht für nen Zustand.

Am Ende ist da aber ein wichtiger Faktor, dass die größe Entscheidend ist, denn da geht dann viel vom statistischen Rauschen schon mal unter.

Und ja, das ist nen sehr sehr komplexes Thema zu bestimmen, ob jetzt ein Prozess besser ist als ein anderer oder nicht.

Wenn dann noch Sachen wie Backgate Voltage dazu kommen, weil man SOI macht in dem einen Prozess wird pervers. Da kannste eigentlich gar keine pauschale Aussage mehr treffen welcher denn jetzt besser ist ohne das auf einen spezifischen Chip zu betrachten.

[Zossel]

Der Begriff "Intel" taucht da gar nicht mehr auf: https://www.computerbase.de/2020-09/tsmc-55-euv-scanner/

[w0mbat]

https://www.computerbase.de/2020-10/intel-ice-lake-sp-erneut-verschoben/

Und täglich grüßt das Murmeltier... Intel hat 10nm wieder verschoben.

[Triniter]

Mal sehen ab wann Intel wirklich größer Probleme durch seine rückständige Technik bekommt. Derzeit scheint man ja noch ganz gut über die Runden zu kommen aber irgendwann ist der Zug einfach richtig weit weg

[HOT]

Intel hat ja nur was zur Prozessentwicklung, die Produktion steht ist weeeiiiter ferne. TSMC, Samsung und Micron produzieren ja bereits damit. Samsung und Micron wollen ja vor allem Flash und DRAM mit EUV fertigen. Große Margen wird Samsung mit 7 LPP wohl nicht packen, der große Sprung nach vorne kommt vor allem mit dessen Optimierung 5 LPP zum Einsatz wie es aussieht, denn da hat man neben DRAM und eigenen SoCs auch Qualcomm als Kunden gewinnen können. Dafür wird auch Samsung noch deutlich mehr EUV-Scanner benötigen im nächsten Jahr.
Intel wird erst in 22 auf EUV umrüsten, da werden dann auch große Mengen EUV-Scanner gebraucht, aber eben erst in 22/23 - sofern es keine weiteren Verschiebungen und Probleme gibt. Intels 7nm wird erst dann anfahren können, wenn Intel massiv EUV-Scanner eingekauft hat. Vorher wird das nix, daher ist das ein guter Indikator wie gut/schlecht es um Intels 7nm wirklich steht.

MMn ist das übrigens ein sehr schlechtes Zeichen, dass es Meteor Lake schon geben soll, denn das würde definitiv bedeuten, dass er ebenfalls 10nm ist und nicht 7nm. Ich würde da noch ne Generation nach hinten schieben mit 7nm, denn das betrifft ja genau das Jahr Verschiebung für 7nm, das Intel angekündigt hat.
Also wäre Tiger Lake/Ice Lake SP/Alder Lake 10nm (SuperFin) und Meteor Lake/Sapphire Rapids 10nm (Enhanced SuperFin)

[Complicated]

Ich glaube Intel wird bei EUV überhaupt nicht konkurrenzfähig zu TSMC werden können. Da wird GAA erst wieder eine solche Etappe werden, wo sich zeigen wird ob man da gleich ziehen kann.

TSMC hat Intel mit seinen "dry-cleaning" Patenten für EUV-Wafer hinter sich gelassen und Intel hat nichts gleichwertiges in peto um ebenso schnelle Durchlaufzeiten und geringe Defektrate zu produzieren für die benötigte Zahl an Wafern.

[HOT]

Na ja, bei Samsung ist das der nächste große Sprung, bei TSMC kommt noch N3 dazwischen. Samsungs 6LPE/5LPE/4LPE/P sind ja alle weitere Iterationen, also Optimierungen von 7 LPP. Erst 3 GAAE wird bei Samsung der nächste Sprung mit GAAFET-Typen. TSMC bringt nach N5 noch einige Optimierungen (N5+/P, N4) und N3 ist dann wieder ein neuer Prozess, von denen es wiederum Optimierungen geben wird, aber noch FinFET bleibt. Erst N2 wird auf GAAFET-Typen setzen. Wir reden bei beiden Herstellern in der Praxis von 2024 (Samsung nutzte schon in der Vergangenheit sehr viel frühere Zeitraumangaben als tatsächlich erreicht wurden), wenn alles gut geht. Intel hätte hier also ein bisschen Zeit, die nachzuholende Entwicklung bei EUV und GAAFET unter einen Hut zu bringen.
Ich sehe 7nm jedoch wieder äußerst kritisch, da dieser wieder nicht das Primärziel der Entwicklung ist, sondern Intel alle Bemühungen schon jetzt auf GAAFET konzentrieren wird, um den Rückstand aufzuholen, also Intels 5nm. Intel hat ja schon öfters bewiesen, dass die es auch hinbekommen, verschiedene neue Technologien unter einen Hut zu zaubern. Wenn das nicht schief geht, ist man dann wieder im Geschäft, aber es ist riskant.
7nm EUV ist für Intel also wieder nur so ein Zwischending mMn und könnte wieder von massiven Verzögerungen geplagt werden.

[Complicated]

Intel brauch Chiplets - anders können Sie nicht aufholen egal in welchem Prozess. Dafür ist der Interconnect das entscheidende Puzzleteil im Serverspace. Hier hat AMD einen großen Vorsprung und schon die dritte Iteration des IF und kann nach belieben 64-Kerne jetzt schon anbieten.
Mobile ist der einzige Markt in dem Intel mit bis zu 8 schnellen Kernen Technologisch derzeit kämpfen kann ohne Chiplets, wenn die Fertigung mal klappt. Und man sieht auch den Fokus darauf bei Tiger Lake.

[Tobalt]

mal ne andere Frage. Welche Rolle spielt heute noch SiO2 zur Isolierung in den Prozessen?

Das war ja ursprünglich mal neben der guten Verfügbarkeit und Wärmeleitfähigkeit von reinem Silizium die Gründe auf Si CMOS zu setzen.

Wenn man denn weiter bei CMOS bleiben wöllte für sagen wir weitere 15 Jahre bei bleeding edge; gibt es da andere Halbleiter die da besser wären?

natürlich auch teurer keine Frage, aber der Mehrnutzen kann dies ja wert sein. Bei Leistungselektronik geht man ja auch immer mehr auf GaN und SiC.

Ein solcher Schritt kann nicht nur die Kräfte neu verteilen, sondern evtl sogar ganz neue Player Hochspülen.

[Zossel]

https://www.computerbase.de/2020-10/intel-sk-hynix-nand-ssd-sparte-verkauf/

Intel Flash Abenteuer wird verhökert. Die Optane Sachen bleiben bei Intel.

[Zossel]

Das Chaos bei Intel wird grösser: https://www.golem.de/news/bleedingtooth-aus-fehlern-lernt-intel-nicht-2010-151602.html

Besseren Fred habe ich nicht gefunden.

[davidzo]

Das Chaos bei Intel wird grösser: https://www.golem.de/news/bleedingtooth-aus-fehlern-lernt-intel-nicht-2010-151602.html

Besseren Fred habe ich nicht gefunden.

Ich denke eine reine Software Development Diskussion gehört weder in das Spekulationsforum, noch in den Fred zur Chipfertigung.
Hier wärst du richtig: https://www.forum-3dcenter.org/vbulletin/showthread.php?t=585993


mal ne andere Frage. Welche Rolle spielt heute noch SiO2 zur Isolierung in den Prozessen?

Das war ja ursprünglich mal neben der guten Verfügbarkeit und Wärmeleitfähigkeit von reinem Silizium die Gründe auf Si CMOS zu setzen.

Wenn man denn weiter bei CMOS bleiben wöllte für sagen wir weitere 15 Jahre bei bleeding edge; gibt es da andere Halbleiter die da besser wären?

natürlich auch teurer keine Frage, aber der Mehrnutzen kann dies ja wert sein. Bei Leistungselektronik geht man ja auch immer mehr auf GaN und SiC.

Ein solcher Schritt kann nicht nur die Kräfte neu verteilen, sondern evtl sogar ganz neue Player Hochspülen.

Von Silicon Dioxid als Isolator habe ich länger nichts mehr gehört. Soweit ich weiß werden immer mehr high K Materialien verwendet, angefangen mit hafnium bei 45nm und bei 14nm durchaus auch mal air gaps.

SiC ist auch ein Standardsubstrat heutzutage, zum beispiel als Maske über den contact trenches. Ohne das wäre COAG in 10nm gar nicht möglich gewesen.


. Intel hat ja schon öfters bewiesen, dass die es auch hinbekommen, verschiedene neue Technologien unter einen Hut zu zaubern.

Hast du da ein "nicht" vergessen oder ist das ironisch gemeint?

Intel hat doch eine lange Historie dass sie sich zu viel vornehmen und es deshalb vergeigen, nichts anderes ist die Verschleppung von 10nm ja.
Cobalt, COAG, single dummy gate, airgaps, agressivste skalierung ever etc. all dass hat den 10nm Prozess doch zu Fall gebracht. 10nm Superfin ist in vielen Fällen einfach nur zurückrudern, größerer gate pitch, fettere source und drain kontakte, alles mehr wie bei 14nm. Super-mim ist da zwar neu, aber nur der enabler um die gröberen Strukturen auch in Performance umwandeln zu können.

[Wörns]

Ich denke er meint Silicon on Insulator (SOI), wobei der Insulator SiO2 ist.
Das verbreitet sich rasant. Gerade GF in Dresden ist voll auf den Zug gesprungen.
Nur ist das ein Thema für (Ultra) Low Power und andere Spezialgebiete wir Radio Frequency, Automotive, etc.
Im Bereich Highend X86-CPU/GPU ist das kein Thema, weil der Prozess derzeit bestenfalls 22nm (GF) oder 18nm (Samsung, aber nur geplant) ist.
MfG

[Gratzner]

Ihr haut da was durcheinander. Es werden an verschiedenen Stellen Isolatoren gebraucht.

Bei Isolatoren zwischen Leiterbahnen will man kein hohes Epsilon_r (amerikanisch "high k"), sondern ein niedriges Epsilon_r, um die parasitäre Kapazitäten zwischen den Leiterbahnen gering zu halten. Und da ist SiO2 einfach eines der besten Materialien. (Heutzutage kann man die Permittivität z.B.: durch besonders porös auftragen oder mit Kohlenstoffdotierung noch weiter verringern)

Bei der Speicherherstellung will man besonders hohe Gatekapazitäten und da wird/wurde Hafniumoxid eingesetzt. Das hat aber alles nicht mit Silicon on Insulator zu tun.

SOI beschreibt nochmal was ganz anderes. Bei den normalen Bulk-Prozessen werden ganz normale Wafer verwendet, die einfach nur schwach dotiert sind und aus genau einem Siliziumkristall bestehen. Hier ist der Bulk des Transistors mit dem Substrat elektrisch verbunden.

Bei SOI-Prozessen besteht der Wafer "oben"
aus einer dünnen, monokristallinen, schwach dotierten Siliziumschicht,
darunter eine Isolatorschicht, typischerweise aus SiO2,
und darunter dann der restliche Wafer, also wieder schwach dotiertes mono-Si.

So ein Wafer kann man zum Beispiel aus zwei normalen Wafern bauen. Hier ist der Bulk des Transistors vom Substrat durch die Isolationsschicht elektrisch getrennt. Man will hier im Normalfall auch kein hohes Epsilon_r, weil natürlich der "Body" des Transistors irgendwelche parasitäre Kapazitäten gegen die Isolationsschicht bilden kann (Stichwort "floating body effect")

[Tobalt]

ich sprach oben nicht von SOI, sondern von den normalen Bulk Si CMOS prozessen.

Und meine Frage war, ob man durch den Ersatz von Si mit einem anderen Halbleiter dann CMOS noch länger nutzen könnte um mehr Performance zu erreichen.

Schließlich ist aus der Anfangszeit von Si CMOS nahezu alles durch bessere Materialien ersetzt wurden. Immer war dies auch teurer, aber wohl ebenso war es auch jedesmal nötig.

Andererseits kann es ja auch sein, dass das Limit eher bei CMOS an sich liegt, und man mit anderer Logik, evtl sogar etwas nichtboolschem, als nächstes weitermacht.

[Gratzner]

ich sprach oben nicht von SOI, sondern von den normalen Bulk Si CMOS prozessen.


Der CMOS Logik hat nix mit Bulk (oder auch SOI) zu tun.


Und meine Frage war, ob man durch den Ersatz von Si mit einem anderen Halbleiter dann CMOS noch länger nutzen könnte um mehr Performance zu erreichen.


Deine Frage klingt so, als wäre CMOS nicht die beste Logikfamilie und Si nicht das beste Halbleitermaterial (jetzt alles auf normale Prozessoren und ähnlichem bezogen). Da machst du schon für deine Fragen völlig falsche Annahmen, weshalb deine Fragen auch einfach keinen Sinn ergeben.

Mal ganz kurz:

CMOS ist die einzigste Logikfamilie, die im statischen Zustand kein Strom verbraucht, sondern nur beim Schalten. Bei allen anderen Familien (TTL, RTL, DTL, Low-Power-Schottky, HMOS, ECL, was auch immer) hat man immer irgendwo ein konstanter Stromfluss. Dann hat CMOS noch, je nachdem mit welcher Familie verglichen wird, viele andere Vorteile (keine Widerstände, keine Schutzelemente in normaler Logik, etc.).

Ich habe noch gelernt, das Silizium für hochintegrierten Schalltungen must-have ist, weil nur in Si sich MOSFETs realisieren lassen, bei den anderen Halbleitern maximal JFETs (keine Ahnung ob das (noch) stimmt). Gibt es überhaupt noch andere Halbleiter, indem man sinnvoll CMOS realisieren kann?
Auf jeden Fall sind viele anderen vermeintlich schnelleren Halbleitern, gar nicht schneller. Dieses schneller bezieht sich nur auf n-Kanal-Transistoren, CMOS wird in der Schaltgeschwindigkeit aber komplett von p-Kanal-Transistoren limitiert und hier ist die Leitfähigkeit der Löcher wichtig. Und diese ist z.B.: bei GaAs so schlecht, das sich deswegen nicht CMOS realisieren lässt. Andere Halbleiter lassen sich nur mit extrem vielen Kristallfehler produzieren, weshalb diese erst gar keine hohe Integrationsdichte zulassen.

Was realistisch ist, das man die Siliziumtechnologie mit einer anderen verbindet. Z.B.: ist es schon problemlos möglich auf Siliziumsubstrat andere Halbleiter aufzubringen.


Andererseits kann es ja auch sein, dass das Limit eher bei CMOS an sich liegt, und man mit anderer Logik, evtl sogar etwas nichtboolschem, als nächstes weitermacht.

Falls Du dich auf Logikfamilien beziehst -> letztenendes werden mit allen Logikfamilien die gleichen (Logik)Gatter gebaut aus denen baut man dann seine Schaltungen auf.
Falls Du Logik selber meinst -> es gibt andere Logik, z.B.: Fuzzy-Logik. Die beschreiben aber ganz andere Probleme, z.B.: Optimierungsprobleme. Das booleansche "Zeug" beschreibt die Digitaltechnik schon am besten.
Falls Du dich auf Quantencomputer beziehst, die können auch nur eine ganz spezielle Klasse an Problemen beschleunigt rechnen (wobei das noch nicht mal bewiesen ist)

[Zossel]

Intel hat ja schon öfters bewiesen, dass die es auch hinbekommen, verschiedene neue Technologien unter einen Hut zu zaubern. Wenn das nicht schief geht, ist man dann wieder im Geschäft, aber es ist riskant.

Ob solche Risiken in der derzeitigen Situation angemessen sind?
Aber es wird sich sicherlich ein Heißluftgebläse bei Intel finden das das auf seine Kappe nimmt weil man sowieso irgendwann das Unternehmen wechseln will.

[Wake]

5nm/N5 looks to be complete dud? Sample size of only 2 SoC designs (A14 & Kirin 9000), but so far things are just really bad?

Kirin 9000 (A77 3130MHz) is 1-2% faster than the Snapdragon 865+ (A77 3091MHz), but uses 13-17% more power/energy.

The A14 doesn't look great either.
https://twitter.com/andreif7/status/1321555923350016004

Das hört sich ja nicht so super an, naja finanziert eh Apple im Anfangsstadium :freak:.

[Skysnake]

@Gratzner gut zusammengefasst.

Cmos Prozesse haben meines Wissens nach immer auch Caps, Spulen und Widerstände im Programm.

Braucht halt ein paar mehr Prozessschritte wenn man es nutzt. Die Frage ist doch nur, ob es dafür Modelle von der Fab gibt, wie gut die sind und ob spezielle Fertigungsschritte angeboten werden um die Performance von den Services zu verbessern. Also z.b. mim und mom Caps und silized Widerstände oder eben nicht. Ist doch das Gleiche wie mit den Transistoren. Da gibt es auch die RF Transistoren die halt direkt schon p/n wells als guard rings haben etc. Oder halt Unterschiedliche threshhold voltages. Da gibt es ja auch mehr als eine wenn man es bezahlt...

Und so gibt es dann halt auch die BiCMOS Prozesse die dann quasi alles in sich vereinen. Im großen und ganzen sind da aber "einfach" nur parasitäre Bipolartransistoren auch charakterisiert. An sich könnte man das aber auch mit nem CMOS Prozess bauen und selbst charakterisieren. Wird/Wurde teils ja auch gemacht, ist aber natürlich auch nen riesen Risiko und die Fab muss das Design auch annehmen...

Mir wäre zumindest nicht bekannt das für BiCMOS nochmal getrickst wird.

Kurz um wenn man will und viel Zeit und damit auch Geld hat, kann man echt viel crazy shit machen

[Cyberfries]

Auf Reddit (https://www.reddit.com/r/Amd/comments/jkt3n2/looks_like_zen_4_and_rdna_3_would_be_5nm_probably/) wird derzeit ein Bericht der taiwanesischen CTEE (https://ctee.com.tw/news/tech/266203.html) diskutiert,
mit in TSMCs 5nm gefertigten Produkten der nächsten zwei Jahre, unter anderem:
- Intel XE
- nVidia Hopper (vrmtl. HTPC / GH 100)
- Zen 4 und RDNA 3
- sowie diverse Smartphone-Chips

Ich lasse das mal hier, bevor ich das jetzt in jeden betreffenden Thread schreibe....

Anzumerken ist noch, dass dieser Bericht stellenweise angezweifelt wird z.B. wegen Huawei.
Wobei zuletzt Meldungen die Runde machten über ein gelockertes Embargo.

[Blediator16]

https://twitter.com/andreif7/status/1321555923350016004

Das hört sich ja nicht so super an, naja finanziert eh Apple im Anfangsstadium :freak:.

War ein Fehler von ihm selbst:

After some more testing looks like I did a doo-doo in my data, I was using S865 power instead of S865+ power.

Kirin 9000 is 17% more power/energy efficient on the CPU side than the S865+, so 5nm looks in line with expectations.

https://twitter.com/andreif7/status/1322338185129721857

[dargo]

Ist diese Analyse glaubwürdig?
https://www.techspot.com/news/86813-analysts-believe-single-tsmc-5nm-wafer-costs-17000.html

233$ für einen 7nm ~600mm² Chip finde ich schon heftig.

[basix]

Ist diese Analyse glaubwürdig?
https://www.techspot.com/news/86813-analysts-believe-single-tsmc-5nm-wafer-costs-17000.html

233$ für einen 7nm ~600mm² Chip finde ich schon heftig.

Die Preise sind unglaubwürdig hoch. Ian Cutress hat vor ein paar Wochen mal gesagt, er würde dieses Thema mal in einem Artikel anschneiden. Und er hat gesagt Wafer-Preise in dieser Grössenördnung sind zu hoch ;)

[Complicated]

Das sind Zahlen die jeweils bei Start des Prozesses (Risk-Production?) galten - dann sehe ich auch keine Yield Berücksichtigung. Es geistern immer wieder mal diese veraltete Zahlen herum, wie Ian ja auch schon angemerkt hatte.

[AffenJack]

Ist diese Analyse glaubwürdig?
https://www.techspot.com/news/86813-analysts-believe-single-tsmc-5nm-wafer-costs-17000.html

233$ für einen 7nm ~600mm² Chip finde ich schon heftig.

Die IBS Zahlen halte ich für glaubwürdiger, wenn auch am Anfang des Prozesses:
https://pbs.twimg.com/media/D-pGn8qWkAEM_7n?format=png&name=900x900

Die 5nm Kosten sind einfach zu hoch angesetzt in dem Bericht und es geht schon noch etwas beim Preis bestimmt je nach Liefermenge. Am Anfang von 7nm hieß es auch, dass es über 10K pro Wafer waren. 16nm soll ja irgendwie bei 7-8k angefangen haben.
Aber an sich dürfte der Preis nicht weit weg von 200$ für 600mm² 7nm liegen.

Damals bei 40nm haben 576mm² Chips ja irgendwo um die 100$ gekostet zu Produktionsbeginn (GT200), wenn ich an Ailuros Zahlen damals denke. 7nm ist dagegen deutlich teurer. Da musst dir nur AMDs Zahlen zu den Die Kosten bei gleichbleibender Größe angucken.

[basix]

Bei 600mm2 kriegt man etwa 50 gute Die und 35 teildefekte Die. Von den 35 wird man 20-25 Stk. trotzdem als Salvage verwenden können. Also landet man bei etwa 70 brauchbaren Die pro Wafer. Bei 10k$ pro 7nm Wafer wären das 140$ pro Chip. NRE Kosten für das Design/Tooling kämen noch obendrauf.

7nm wird vermutlich etwas weniger kosten, aber ~150$ für ein 600mm2 Chip ist schon realistisch.

[prinz_valium_2]

Die Preise sind unglaubwürdig hoch. Ian Cutress hat vor ein paar Wochen mal gesagt, er würde dieses Thema mal in einem Artikel anschneiden. Und er hat gesagt Wafer-Preise in dieser Grössenördnung sind zu hoch ;)

Wie viel?
Was ist mit $15k für einen neuen Prozess?
$10k für ein 5nm wafer ist zu günstig.

[Rinas]

TSMC 2nm
https://www.gizchina.com/2020/09/23/tsmc-2nm-process-makes-a-significant-breakthrough/

"According to the Taiwan Economic Daily, TSMC’s 2nm process has made a major breakthrough. The research and development process is now in advanced stages. The company is optimistic that its risk trial production yield in the second half of 2023 can reach 90%...."


https://www.gizchina.com/2020/11/16/tsmc-5nm-and-7nm-processes-are-fully-loaded-until-h2-2021/
TSMC 5nm & 7nm voll ausgelastet bis 2H21, Apple M1 > Samsung ?

[Platos]

Das dürfte dann in 2024 in Produktion gehen für Apple vermutlich (wie immer). Also quasi dann der A18. 2022 soll ja 3nm die Fahrt aufnehmen und dann vermutlich für Apple's A16 genutzt.

Also 2023 bzw. 2025 dann 3nm bzw. 2nm für AMD Hardware.

[HOT]

Der Plan dürfte sein:

Ende 21 -> N5P -> A15
Ende 22 -> N3 -> A16
Ende 23 -> N2 -> A17

Aber ich würd mal darauf tippen, dass sich die Releases um ca. 3 Monate jeweils verschieben, also

Ende 21 -> N5P
Anfang 23 -> N3
Mitte 24 -> N2

Auch Apple muss dem Rechnung tragen, dass die Produktion eben immer schwieriger und teurer wird. Also braucht man schlichtweg größere Amortisierungszeiträume, neben der Tatsache, dass die Entwicklung immer länger dauert.

[ZeXes]

Sollte es TSMC, Samsung und den anderen Granten in der Halbleiterindustrie nicht langsam klar werden, dass man dieses Spiel nicht ewig weiterspielen kann?

Mich würde ja zu tiefst interessieren, wie TSMCs / ASMLs Überlegungen sind in Richtung anderer Materialien, wie Galliumnitrid, oder gar Graphen.

[Wörns]

GaN wird ja für Spezialanwendungen vielfach verwendet, ist aber sauteuer und auch noch nicht für 300mm Wafer zu haben. Derzeit verwendet man noch ein Trägermaterial wie Silizium. Kann natürlich sein, dass da viel dran geforscht wird.
MfG

[Zossel]

EUV-Lithografie: TSMC bestellt noch einmal bis zu 16 EUV-Systeme (https://www.computerbase.de/2020-11/euv-lithografie-tsmc/)

[Tobalt]

GaN wird ja für Spezialanwendungen vielfach verwendet, ist aber sauteuer und auch noch nicht für 300mm Wafer zu haben. Derzeit verwendet man noch ein Trägermaterial wie Silizium. Kann natürlich sein, dass da viel dran geforscht wird.
MfG
Gerade dass es brauchbares GaN-on-Si gibt ist doch ein Vorteil wenn man es in einem Si-Bulkprocess integrieren will. bin mir aber nicht sicher ob es P und N typen gibt, bzw ob man die bei HEMT im gleichen process fertigen kann.

[smalM]

Can Samsung Foundry Really Compete with TSMC? (https://semiwiki.com/semiconductor-manufacturers/293190-can-samsung-foundry-really-compete-with-tsmc/)

[Akkarin]

Wenn man GaN eh auf Si Wafern aufbaut, kann man dann theoretisch auch hybride Chips bauen die z.b. GaN für PHYs und hochtaktende Logik verwendet aber immernoch Si für sehr dichte LL Caches ?

[Tobalt]

es gibt schon jetzt diverse produkte die Si CMOS und GaN vereinen, zB Half bridge power module. demnach ließen sich PHYS wohl auch so realisieren. bei niedrigen Spannungen ist aber die große Bandlücke wohl eher ein problem, als hilfreich.

ich hatte ja eine ähnliche Frage schon vor einigen Wochen hier oder anderso gestellt aber keine richtigen Antworten bekommen. Meine Vermutung ist, dass man durch andere Materialien CMOS logik nicht soo viel weiter treiben könnte dass es den Aufwand wert wäre.
Stattdessen schätze ich, dass die Leistung auf andere weise gesteigert wird:

1) mehr fusing zB für matrix Multiplikation. die Grakas machen es vor, man muss sehen, ob es eine Nische gibt, wo sich CPU Einheiten dafür lohnen.

2) mehr Sondereinheiten in Verbindung mit entsprechenden instruktionen und mehr Vektorisierung. ZB low prec Einheiten mit einer eigenen höheren Taktdomäne. eine art kerninternes Big-Little.

3) einheiten für nicht-boolsche logik. eher langfristig, da dafür neue instruktionen nötig werden.vielleicht kommt sowas auch zuerst auf GPUs.

4) on the fly Spezialeinheiten synthetisieren durch FPGA für spezielle Aufgaben.

5) speicher in der logik. ZB mittels Stt-MRAM in Vias oder mittels FeFET transistoren. sowas erlaubt neue instruktionen durch gefusete speicherinstruktionen.

ich kann die Plausibilität der einzelnen Punkte schwer einschätzen.

[Loeschzwerg]

Das passt doch wunderbar hier rein :) Deutscher Zukunftspreis für EUV Lithografie Froscher Team:
https://www.fraunhofer.de/de/presse/presseinformationen/2020/november/forscher-team-von-zeiss-trumpf-und-fraunhofer-fuer-die-entwicklung-der-euv-lithographie-mit-dem-deutschen-zukunftspreis-2020-ausgezeichnet.html
https://www.computerbase.de/2020-11/zukunftspreis-zeiss-trumpf-fraunhofer-euv-lithografie/

[HOT]

Offenbar will Intel die Produktion der Klein-CPUs an TSMC auslagern:
https://www.computerbase.de/2020-11/cpu-intel-core-tsmc-n5-2022/

[Tobalt]

Offenbar will Intel die Produktion der Klein-CPUs an TSMC auslagern:
https://www.computerbase.de/2020-11/cpu-intel-core-tsmc-n5-2022/
Wenn Intel an TSMC auslagert, ist das IMO der Anfang vom Ende.

Willkommen zum Fertigungsmonopolismus mit all den negativen Folgen.

Dass die Fabs vor den Türen im Türrahmen von China stehen, macht die Situation nicht besser.

[Wörns]

Passend dazu ist die chinesische HSMC insolvent (https://www.heise.de/news/Chinesische-Halbleiterfertigung-17-Milliarden-Euro-Projekt-HSMC-bankrott-4970578.html).
Da werden auf dem Festland die Augen immer größer, die neidisch nach Taiwan glotzen.
MfG

[Zossel]

Das passt doch wunderbar hier rein :) Deutscher Zukunftspreis für EUV Lithografie Froscher Team:
https://www.fraunhofer.de/de/presse/presseinformationen/2020/november/forscher-team-von-zeiss-trumpf-und-fraunhofer-fuer-die-entwicklung-der-euv-lithographie-mit-dem-deutschen-zukunftspreis-2020-ausgezeichnet.html
https://www.computerbase.de/2020-11/zukunftspreis-zeiss-trumpf-fraunhofer-euv-lithografie/

Ich hätte denen den Preis verliehen: https://www.3sat.de/wissen/nano/201123-zukunftspreis2020-nano-102.html

[Zossel]

Passend dazu ist die chinesische HSMC insolvent (https://www.heise.de/news/Chinesische-Halbleiterfertigung-17-Milliarden-Euro-Projekt-HSMC-bankrott-4970578.html).
Da werden auf dem Festland die Augen immer größer, die neidisch nach Taiwan glotzen.
MfG

Die chinesische Regierung plant bis ins Jahr 2050.

[ChaosTM]

Intels hubris.. die sollten versuchen mit Samsung zusammenzuarbeiten. Alleine seh ich schwarz..

Mittelfristig wirds wohl auf Auftragsfertigung bei TSMC hinauslaufen..
Intel könnte dabei auf ein Werk in den USA bestehen. Es wird auf jeden Fall spannend.

[Zossel]

Jetzt darf sich Intel mit DRAM-Herstellern um EUV-Belichter prügeln: https://www.computerbase.de/2020-11/sk-hynix-euv-dram-fertigung/

[Unicous]

Micron sorgt für künstliche Verknappung, bereitet euch auf steigende Preise vor.:rolleyes:

DRAM-Fertigung: Stromausfall in Micron-Fabrik betrifft Tausende Wafer (https://www.computerbase.de/2020-12/dram-fertigung-stromausfall-micron-fabrik-taiwan/)

[Platos]

Künstliche Verknappung;D

[smalM]

TSMCs N5-Kapazität soll für 2021 ausgebucht sein; Apple soll sich 80% gesichert haben

Quelle (https://www.cnbeta.com/articles/tech/1068385.htm)

Google-Übersetzer:

TSMC’s 5nm production capacity is sold out in 2021: Apple owns 80%

According to Taiwanese media reports, TSMC's advanced manufacturing capacity in 2021 has been "completely booked." Among them, Apple's iPhone application processor and Arm-based computer processor expanded the scale of mass production, and monopolized more than 80% of the 5nm production capacity. The 7nm capacity that Apple vacated was also taken over by Supermicro.

The third phase of TSMC's Fab 18 plant will begin mass production in the first quarter of 2021, with all 5nm production lines in place, which can provide more than 90,000 wafers per month. According to analysis, TSMC will conduct capacity allocation in the first and second half of the year, and some product lines will be pre-launched in the first half of the year to avoid capacity shortages after the peak season orders in the second half of the year. In addition to Apple, Qualcomm, MediaTek, Supermicro, Broadcom, and Meiman Electronics all have 5nm production plans.
It is reported that TSMC's 6nm process optimized from the 7nm process is also tight in capacity. In addition to Qualcomm and MediaTek’s 7nm process, their 5G processors will be manufactured using 6nm. Intel will also use TSMC's 6nm process to manufacture GPU products.
TSMC's revenue this year will hit a record high. A few days ago, the US Department of Commerce officially included SMIC in the physical list, which also means that the foundry market still has insufficient capacity, and more orders will be transferred to other foundries. It is expected that TSMC will face the happy troubles of continued tight production capacity in 2021, and revenue is expected to hit a record high.

PS:
In einer früheren Meldung von cnbeta von Anfang Dezember hieß es übrigens, HiSilicon hätte vor dem Produktionsstop 22˙000 N5-Wafer mit Kirin 9000 erhalten.
Für Apple wurden 150˙000 Wafer im 4. Quartal genannt (das dürfte als Produktionsziel für das ganze Quartal gemeint sein).

[basix]

Apple verkauft Smartphones, Tablets und neu auch Notebooks mit N5-Chips. Die brauchen massig Chips. Und sie haben das nötige Kleingeld und die nötigen Margen ihrer Produkte, um die hohen Preise ohne Probleme zahlen zu können.

Für AMD bedeutet das wohl noch länger knappe Fertigungskapazitäten. Vermutlich auch mit ein Grund, wieso Intel 6nm für ihre GPUs gebucht hat. So kann man mittels ihren Geldmitteln und Kapazitätsengpässen auf Seiten AMD, AMD indirekt das Wasser abgraben ;) Mich würde es eigentlich nicht erstaunen, wenn AMD in Zukunft ein paar Low-End Chips / Chiplets bei Samsung fertigen wird. AMD würde dann aber die TSMC-Exklusivität verlieren und somit den bevorzugten Zugriff auf die Prozessnodes.

[Complicated]

Der größte Unterschied zwischen 5 und 7nm ist die Zahl der EUV-Layer. AMD hat da ganz sicher Ende 2021 für Zen ausreichend Kapazitäten. Je später AMD EUV nutzen muss (weil Intel nicht aus den Puschen kommt) desto eher kann AMD an der GPU Front zuerst gegen Nvidia Produkte aufstellen. Hier wird AMD gerade der Druck raus genommen. Die 5nm sind schon längst gebucht in ausreichend Kapazitäten.

Der Unsinn aus dem chinesischen Forum kann man getrost vergessen. AMD hat schon längst Apples 7nm Wafer reserviert, und Supermicro übernimmt ganz sicher nicht Apples Kapazitäten. Zumal man daran denken muss: Wenn Apple 7nm verläßt und auf 5nm migriert (wie es ja geschehen ist), sind die Kapazitäten schon um das mehrfache gestiegen in 7nm. AMD ist TSMCs dieses Jahr schon größter 7nm Kunde und wird mit dem Schritt auf 5nm auch der größte 5nm Kunde werden. Die Verdoppelung der Umsätze muss ja irgendwo her kommen. Auch die Xilinx-Produktion ist AMD in 2021.

[Zossel]

Vor Qualcomm und Apple: Mediatek wird zum größten Chiphersteller für Smartphones (https://www.derstandard.at/story/2000122789573/vor-qualcomm-und-apple-mediatek-wird-zum-groessten-chiphersteller-fuer)

https://images.derstandard.at/img/2020/12/27/mediatek.png?w=1600&s=eb350260

[smalM]

Die Betrachtung eines einzelnen Quartals mag interessant sein, aber man sollte sich immer bewußt sein, wo sich welcher Hersteller gerade in seinem Produktzyklus befindet. So wird dieses Quartal ganz anders aussehen und das nächste dann wohl schon wieder ganz anders.

Und da sind da noch so ein paar Kleinigkeiten:
Für HiSilicon wurden am 14. September die letzten Wafer fertigproduziert und Huawei wird die Marke Honor abgespalten. Samsung wird den Wechsel zu Arm-Standard-Cores vollziehen. CDMA2000 wird überall abgeschaltet und so die Qualcomm-Wegelagerei beendet.
Das könnte noch für deutliche Verschiebungen am Markt sorgen. Seien wir gespannt, wie anders der Vergleich Q3.21/Q3.20 gegenüber Q3.20/Q3.19 wohl aussehen mag.

So hat übrigens Counterpoint das 3. Quartal gesehen (in Mio.):
Samsung 79,8
[BBK] 76,8
Huawei 50,9
Xiaomi 46,6
Apple 41,7
Oppo [BBK] 31,0
Vivo [BBK] 31,0
Realme [BBK] 14,8
Lenovo 10,2
LG 6,5
Tecno 5,6
Andere 48,0
Summe 365,6

[Piefkee]

Der größte Unterschied zwischen 5 und 7nm ist die Zahl der EUV-Layer. AMD hat da ganz sicher Ende 2021 für Zen ausreichend Kapazitäten. Je später AMD EUV nutzen muss (weil Intel nicht aus den Puschen kommt) desto eher kann AMD an der GPU Front zuerst gegen Nvidia Produkte aufstellen. Hier wird AMD gerade der Druck raus genommen. Die 5nm sind schon längst gebucht in ausreichend Kapazitäten.

Der Unsinn aus dem chinesischen Forum kann man getrost vergessen. AMD hat schon längst Apples 7nm Wafer reserviert, und Supermicro übernimmt ganz sicher nicht Apples Kapazitäten. Zumal man daran denken muss: Wenn Apple 7nm verläßt und auf 5nm migriert (wie es ja geschehen ist), sind die Kapazitäten schon um das mehrfache gestiegen in 7nm. AMD ist TSMCs dieses Jahr schon größter 7nm Kunde und wird mit dem Schritt auf 5nm auch der größte 5nm Kunde werden. Die Verdoppelung der Umsätze muss ja irgendwo her kommen. Auch die Xilinx-Produktion ist AMD in 2021.

Supermicro = AMD
Wird so genannt in Asien oder es kommt so aus dem translator...

[Complicated]

Danke. Das macht es ja noch unsinniger, dass AMD in Konkurrenz steht und Kapazität knapp werden soll wegen Supermicro.

[Piefkee]

Danke. Das macht es ja noch unsinniger, dass AMD in Konkurrenz steht und Kapazität knapp werden soll wegen Supermicro.

Hm??
Also in den Artikel steht doch nur supermicro

[dildo4u]

Angeblich Probleme bei TSMC und Samsung mit 3nm.


https://www.computerbase.de/2020-12/3-nm-prozess-tsmc-probleme-verzoegerungen/

[Linmoum]

Dieselben Gerüchte für eine Verzögerung bei 3nm gab es im Frühjahr schon, bereits damals haben sie sich als falsch herausgestellt und wurden von TSMC im Zuge der Quartalszahlen dementiert. Abwarten, TSMC wird das im Zuge der nächsten Zahlen sicherlich erneut aufgreifen.

[ZeXes]

Keine Ahnung warum hier noch nicht besprochen, aber die EU will TSMC und Samsung Konkurrenz machen:

https://ec.europa.eu/digital-single-market/en/news/member-states-join-forces-european-initiative-processors-and-semiconductor-technologies

Thierry Breton, Commissioner for Internal Market, said:
Europe has all it takes to diversify and reduce critical dependencies, while remaining open. We will therefore need to set ambitious plans, from design of chips to advanced manufacturing progressing towards 2nm nodes, with the aim of differentiating and leading on our most important value chains. Today’s highly welcomed joint effort is an important leap forward - it will pave the way to the launch of an industrial alliance. A collective approach can help us leverage our existing strengths and embrace new opportunities as advanced processor chips play an ever more important role for Europe’s industrial strategy and digital sovereignty.

https://www.eenewseurope.com/news/145bn-boost-europes-semiconductor-industry

The joint declaration called for Europe to come up with its own leading-edge processor chips with a "significant improvement in energy performance and speed," by 2025.

145 Milliarden Dollar sind dafür eingeplant. Das kann man durchaus als Großoffensive deuten.

Bin gespannt was das wird.

Ich habe nie verstanden, warum man es ASML erlaubt hat außerhalb der EU ihre Maschinen zu verkaufen.

Ich hoffe die EU wird in diesem Bereich protektionistischer und Verweigert ASML den Verkauf von EUV Maschinen nach Asien. Es wird Zeit das die EU zum neuen großen Chipfertiger heranwächst und dafür brauchen wir u.a. ASML Wissen. Eine Zwangsverstaatlichung von ASML wird in den nächsten Jahren wohl mal Thema werden, um die Technologieherrschaft zu erlangen.

[Platos]

Ich hoffe die EU wird in diesem Bereich protektionistischer und Verweigert ASML den Verkauf von EUV Maschinen nach Asien. [...] Eine Zwangsverstaatlichung von ASML wird in den nächsten Jahren wohl mal Thema werden, um die Technologieherrschaft zu erlangen

Wie bitte? Marktverzerrung auch noch befürworten:eek: Ne danke, auch wenn es für Europa vorteilhaft wäre, schlägst du hier grad ernsthaft Trump-Taktik in der Wirtschaft vor, die total gescheitert ist? Du siehst schon, wohin das führt, oder? Also wortwörtlich, Trump hat ja netterweise eine Studie dazu geführt ;). Wenn man ASML dicht macht, dann wird sowohl der Fortschritt bei ASML nieder gehen (Kunden gehen verloren), als auch Konkurrenten geschaffen werden (in Asien). Denn momentan kann niemand gegen China gewinnen, wenn es um Subventionen und Verstaatlichung geht. Das lässt das System schon an sich nicht zu (zumal ASML de facto sicherlich nicht zwangsverstaatlicht werden kann...)

Viel mehr sollte Europa endlich mal den Technologietransfer beenden (und nicht etwa den Vertrieb dadurch entstandener Produkte). Das ist Europas Problem.

Nein, ein Martkprodukt soll nicht deshalb Konkurrenzfähig sein, weil man alle anderen Markteilnehmer ausschaltet... Und China kann man nicht mehr ausschalten.

Aber trotzdem interessante News. Auf welchen Zeitraum sind die 145 Milliarden bezogen? Konnte da keine genaue Zahl herauslesen beim drüber fliegen. Bis Ende 2020? Samsung alleine will ja bis 2030 104 Milliarden investieren. Also nur mal so als Vergleichswert in den Raum geworfen.

Edit: Aber hört sich spannend an. Die EU soll bitte auch gleich noch ein OS hinterherwerfen oder zumindest mal härter gegen Microsoft vorgehen.

[ZeXes]

Wie bitte? Marktverzerrung auch noch befürworten:eek: Ne danke, auch wenn es für Europa vorteilhaft wäre, schlägst du hier grad ernsthaft Trump-Taktik in der Wirtschaft vor, die total gescheitert ist? Du siehst schon, wohin das führt, oder? Also wortwörtlich, Trump hat ja netterweise eine Studie dazu geführt ;). Wenn man ASML dicht macht, dann wird sowohl der Fortschritt bei ASML nieder gehen (Kunden gehen verloren), als auch Konkurrenten geschaffen werden (in Asien).

Viel mehr sollte Europa endlich mal den Technologietransfer beenden (und nicht etwa den Vertrieb dadurch entstandener Produkte).

Nein, ein Martkprodukt soll nicht deshalb Konkurrenzfähig sein, weil man alle anderen Markteilnehmer ausschaltet... Und China kann man nicht mehr ausschalten.

Aber trotzdem interessante News.

Mir ist absolut bewusst, dass dies trumpische Methoden sind, aber die Zeiten sind hart. Wir befinden uns de facto in einem Wettkampf, um die technologische Vorherrschaft in der Welt. Mikrochips sind mittlerweile Grundlage von fast allem.

China rüstet stark auf, die USA auch und ich hoffe das die EU dem nicht nachsteht. Robotics, A.I., microprocessing sind die Bereiche, wo in Zukunft das meiste Geld gemacht wird.

Auch ein Macron hat dies erkannt und fordert "strategische Autonomie". Nichts großartig anderes als protektionistische Maßnahmen.

https://www.euractiv.de/section/deutsche-eu-ratspraesidentschaft/news/es-gibt-nahezu-systemische-unterschiede-bei-den-deutschen-und-franzoesischen-ansaetzen/

Zeitraum:

https://www.consilium.europa.eu/de/policies/the-eu-budget/long-term-eu-budget-2021-2027/

2021-2027. Denke die 145 Milliarden wurden im Haushaltsplan der EU verankert .

JOP. Gehört dazu:

https://www.consilium.europa.eu/de/policies/a-digital-future-for-europe/

Hier steht alles was an digitalem für die Zeit bis 2027 geplant ist.

[gHi]

voll der gute plan von der EU, und dann wird siltronic verkauft an globalwafers.

[Platos]

Irgendwie auch die perfekte Methode, eigene Backdoors einzubauen und eine digitale ID zu schaffen (Anonymität adieu).

Im Oktober 2020 hat der Europäische Rat die Entwicklung eines EU-weiten Rahmens für die sichere öffentliche elektronische Identifizierung (eID), einschließlich interoperabler digitaler Signaturen, gefordert, damit die Menschen die Kontrolle über ihre Online-Identität und ihre Daten haben und der Zugang zu öffentlichen, privaten und grenzüberschreitenden digitalen Diensten möglich ist.

:freak: Ich bin mir sicher, die Kontrolle wird ausschliesslich dem Nutzer vorbehalten sein und keine Backdoors haben, die eine jederzeitige Abhörung möglich machen. Aber irgendwie ist das etwas ungenau formuliert.

Aber fängt ja schon mit der Ende-zu-Ende Verschlüsselung an, die ja de facto abgeschafft werden soll.

[Wörns]

Ich mache mir da eher Sorgen über eine mögliche gigantische Geldversenkung. Wenn der Staat anfängt zu wirtschaften, dann macht er das in der Regel nicht besser als der Markt. Dann kommen meistens Unis und ihre Professoren auf ganz tolle Ideen, wofür sie Geld brauchen.

Im Gegensatz dazu sollte man sich Gedanken machen, warum z.B. in Taiwan die FABs aus dem Boden sprießen. Klar haben die auch ihre Zuschüsse, und Globalfoundries Vorläufer AMD hat ja auch ordentlich Zuschüsse kassiert. Aber letztlich war doch relevant, dass AMD vor Ort geeignetes Personal rekrutieren konnte. Und weil das nicht überall so einfach ist, kann man nicht einfach auf der arabischen Halbinsel eine Giga-FAB bauen, wie GF es ja eigentlich vorhatte.

Unter dem Strich sollte der Staat m.E. in Bildung, Bildung und nochmal Bildung investieren. Das halte ich für viel wichtiger als staatliche Wirtschaftsplanung inklusive Protektionismus.
MfG

[=Floi=]

Ich mache mir da eher Sorgen über eine mögliche gigantische Geldversenkung.

Unter dem Strich sollte der Staat m.E. in Bildung, Bildung und nochmal Bildung investieren. Das halte ich für viel wichtiger als staatliche Wirtschaftsplanung inklusive Protektionismus.
MfG

Ja

Der zug für die elektronik ist genauso abgefahren wie für stahl aus europa...
Das ist der wandel und es wird über kurz oder lang in eine dienstleistungsgesellschaft werden.
In der EU/D krankt es an allen ecken und das verlagern wird natürlich weitergehen.

[=Floi=]

Ich habe nie verstanden, warum man es ASML erlaubt hat außerhalb der EU ihre Maschinen zu verkaufen.

wer hätte in der EU denn für TSMC der ersatz sein sollen?
Es gibt keinen anderen! Auch ist die europäische investitionsmentalität die falsche für solche fabs.

[amdfanuwe]

Unter dem Strich sollte der Staat m.E. in Bildung, Bildung und nochmal Bildung investieren.

Um Gottes Willen, da bricht ja unser ganzes System auseinander, wenn man das Volk aus der Verdummung holt.
Meine Kinder haben letztens ABI gemacht. Gefühlt hat sich da die letzten 30 Jahre nichts geändert.

[Wörns]

Man muss halt aufpassen, aus welchem Füllhorn man die Bildung über das Volk ausstreut. Natürlich sollen die Schüler nicht anfangen mitzudenken! Wo kommen wir denn da hin???
Nee, die sollen die MINT Fächer durchpauken und möglichst früh reif sein für die Produktion.
;) (aber nicht nur DER Smiley)
MfG

[Platos]

In Europa werden sich doch wohl ein paar qualifizierte Kräfte finden lassen oder weiterbilden lassen. Zumindest mit einem Kapital von ~140 Milliarden.

Gelten die 140 Milliarden eig. nur für Fertigungstechnologie?

[=Floi=]

Und dann?
Du brauchst neben dem know how auch noch die auslastung für die FAB. Willst du den rest der hardware auch in der EU fertigen?
Das wäre sicher doppelt so teuer und das kauft dir keiner ab.

Da kannst du auch mit klamotten und der stahlproduktion kommen.

[amdfanuwe]

Die Hardware sehe ich als geringeres Problem an.
Ohne MS Office und Windows geht doch fast nichts mehr. Man stelle sich vor, MS baut da ne kleine Zeitbombe ein. Die Welt ist stillgelegt. Und ohne Google oder Facebook laufen auch viele auf dem Zahnfleisch.
Und schon traurig, dass noch nicht mal geschafft wird nationale Server für Homeoffice auf die Reihe zu kriegen. Da verwenden die Schulen lieber Skype etc. und pfeifen auf den Datenschutz oder arbeiten weiter mit Papierkopien um dem Datenschutz genüge zu leisten.
Also anstatt in Hardware sollte eher erst mal ordentlich in eine Softwareinfrastruktur investiert werden, die Europa unabhängiger vom Ausland macht und mit der Ämter, Industrie, Schulen etc. sicher arbeiten können.
Milliarden an Rundfunkgebühren für Musikantenstadl etc. aber Wikipedia und gute freie Bildung im Internet interessiert den Staat nicht.
Im Jahr 2019 beliefen sich die Einnahmen aus dem Rundfunkbeitrag auf insgesamt 8,068 Mrd Euro.
140 Mrd. in 7 Jahren für die EU sind dagegen doch ein Witz.

[Zossel]

Die Hardware sehe ich als geringeres Problem an.
Ohne MS Office und Windows geht doch fast nichts mehr. Man stelle sich vor, MS baut da ne kleine Zeitbombe ein. Die Welt ist stillgelegt. Und ohne Google oder Facebook laufen auch viele auf dem Zahnfleisch.

Diese Internetwirtschaft verstärkt den Trend zu Monopolen massiv.
Sieht man ja auch hier, alles was 5% langsamer ist wird als Schrott gebrandmarkt.

Ansonsten ist die Chipfertigung extrem arbeitsteilig und passt kein Stück in eine Ideologie ala Donald und ZeXes.

[Zossel]

Ich mache mir da eher Sorgen über eine mögliche gigantische Geldversenkung. Wenn der Staat anfängt zu wirtschaften, dann macht er das in der Regel nicht besser als der Markt. Dann kommen meistens Unis und ihre Professoren auf ganz tolle Ideen, wofür sie Geld brauchen.

Private gehen mit Geld auch nicht besser um, da kriegt man es nur nicht so mit.

[=Floi=]

Und schon traurig, dass noch nicht mal geschafft wird nationale Server für Homeoffice auf die Reihe zu kriegen.

wir dürfen ja nichtmal ne pipeline bauen...

[smalM]

Tom Dillinger auf SemiWiki:

Optimization for pFET Nanosheet Devices (https://semiwiki.com/semiconductor-manufacturers/intel/294152-optimization-for-pfet-nanosheet-devices/)

[HOT]

https://www.computerbase.de/2021-01/intel-fabriken-eher-lizenz-tsmc-prozess-verkauf-fabs/

Eine sehr interessante Idee. N5 oder 7LPP in Intel-Werken. Damit käme man auch den Bemühungen als Auftragsfertiger einen riesigen Schritt weiter.
Dass diese Aussage vom CEO kommt, sagt mir, dass die Sache bereits anläuft. Mal sehen, ob die einen Vertrag zustande bekommen. Man könnte dann beispielsweise Jupiter Sound oder Saphire Rapids in N5 in eigenen Werken fertigen - oder Radeons :freak:. Auf jeden Fall ist das die finale Bankrotterklärung, das heißt nämlich, dass man aus eigenem Antrieb die verschlafene EUV-Fertigung nicht hinbekommt.

[robbitop]

IMO ist dieses Eingeständnis alles andere als eine Bankrotterklärung. Es ist sinnvolles (aber spät kommendes) Risk Management. Der erste große Schritt zum Turnaround in Bezug auf die Fertigung. Die Entkopplung von Design und Prozess war ja zumindest schonmal ein vorbereitender, kleinerer Schritt für diese Entwicklung.

Diese Entscheidung fiel sicher nicht leicht und ganz sicher nicht schnell. Man hat sich jahrelang die Probleme mit 10 nm angeschaut. Jetzt hat man eine Konsequenz daraus gezogen. Für Stolz ist im Geschäft kein Platz.

Ggf. ist es auch erstmal nur zur Überbrückung, so dass die Intel Prozessforschung einen Reboot zu deren 3/5nm Verfahren hinlegen kann und zwar mit vernünftiger (und nicht unrealistischer) Grundlage.

Wäre ich Intel CEO würde ich permament einen Wettbewerb zwischen TSMCs und meinen eigenen Prozessen offenhalten. Das spornt an und man hat immer die Auswahl und verliert gleichzeitig nicht das Prozess RnD Know How.

[HOT]

Bankrotterklärung war ein starkes Wort, aber ich meinte es eigentlich so, dass der eigene Prozess eben quasi "aufgegeben" wird bis auf Weiteres. Natürlich ist das für Intel ein gangbarer Weg und könnte für Intel ganz neue Möglichkeiten eröffnen, die bisher verschlossen waren. Das ist nicht wörtlich gemeint.

[robbitop]

OK. Ich finde die Entscheidung jedenfalls gut, nachvollziehbar und endlich mal konsequent. Es gibt auch mal Strategien, die Jahrzehnte funktionieren (z.B. maximale vertikale Integration), die dann aber irgendwann nicht mehr so gut funktionieren. Wer sich anpasst, hat Erfolg. Wer stur bleibt, hat einen Nachteil.

[Complicated]

Aber sicher doch - nur wie soll Intel das patentierte dry cleaning Verfahren von TSMC (https://patents.google.com/patent/US20150323862A1/en) zum Einsatz bringen, das TSMC den Vorteil beim Waferoutput einbringt?

Einerseits wäre TSMC ziemlich dämlich dieses KnowHow weiter zu geben und andererseits nützt Intel die Lizenz wenig ohne entsprechende Yields wie TSMC generieren zu können - besonders wo EUV-Belichter noch nicht in unbegrenzten Mengen zur Verfügung stehen um die Kapazität zu steigern.

[AlterSack]

Und dann?
Du brauchst neben dem know how auch noch die auslastung für die FAB. Willst du den rest der hardware auch in der EU fertigen?
Das wäre sicher doppelt so teuer und das kauft dir keiner ab.

Da kannst du auch mit klamotten und der stahlproduktion kommen.

wäre eine fertigung in der EU wirklich zu teuer?
machen die personalkosten das kraut fett?
bedarf an auftragfertigern, die die neuesten prozesse liefern können
gibts ja genug, wie aktuell sichtbar.

und dass sich stahl und klamotten hierzulande nicht mehr lohnen
liegt ja wohl an der verschärften ausbeutung von mensch und umwelt in fernost.
zeit, den neuliberalen ungeist zu beerdigen!

[Langlay]

Aber sicher doch - nur wie soll Intel das patentierte dry cleaning Verfahren von TSMC (https://patents.google.com/patent/US20150323862A1/en) zum Einsatz bringen, das TSMC den Vorteil beim Waferoutput einbringt?

Einerseits wäre TSMC ziemlich dämlich dieses KnowHow weiter zu geben und andererseits nützt Intel die Lizenz wenig ohne entsprechende Yields wie TSMC generieren zu können - besonders wo EUV-Belichter noch nicht in unbegrenzten Mengen zur Verfügung stehen um die Kapazität zu steigern.

Das lässt sich mit Geld regeln. Davon ab ist Intel ohne eigene Fabs eh nicht denkbar. Wer soll das ganze Zeug fertigen ? TSMC die können nicht mal AMD voll bedienen. Aber Intel fertigt alles bei TSMC, das wäre das ein Himmelfahrtskommando.

[CrazyIvan]

Ja, wäre die absolute Katastrophe für die gesamte Branche und natürlich auch sämtliche Kunden, wenn grob geschätzt die Hälfte der weltweiten Produktionskapazität für High-End-CPUs wegbräche.

[Complicated]

Das lässt sich mit Geld regeln.
TSMC macht mehr Geld wenn Sie es für sich behalten und in 3 Jahren die Fabs von Intel kaufen und für Sie fertigen.

[robbitop]

Aber sicher doch - nur wie soll Intel das patentierte dry cleaning Verfahren von TSMC (https://patents.google.com/patent/US20150323862A1/en) zum Einsatz bringen, das TSMC den Vorteil beim Waferoutput einbringt?

Einerseits wäre TSMC ziemlich dämlich dieses KnowHow weiter zu geben und andererseits nützt Intel die Lizenz wenig ohne entsprechende Yields wie TSMC generieren zu können - besonders wo EUV-Belichter noch nicht in unbegrenzten Mengen zur Verfügung stehen um die Kapazität zu steigern.
Wäre nicht all das dann Teil der Lizenz? Und logischerweise ist proprietäres IP patentiert. So dass man das im Rahmen der Lizenz nutzen darf aber natürlich nicht für eigene Prozesse.

TSMC macht mehr Geld wenn Sie es für sich behalten und in 3 Jahren die Fabs von Intel kaufen und für Sie fertigen.
Die Frage bei einer Chancen/Risiko Analyse ist immer, wie hoch ist die Chance dafür? Intel war ziemlich eindeutig zu sagen, dass sie die Fabs behalten wollen.
Intel müßte sich wesentlich stärker ändern als AMD es damals musste, um fabless zu werden. Ein viel größerer Teil von Intel hat mit den Fabs zu tun. Vermutlich hat ein riesen Haufen von Leuten auch indirekt mit Fabs zu tun, die dann in der Form so nicht mehr notwendig wären. Vieles was zu Wettbewerbsvorteilen führte und potenziell führen kann. Niemand hat jemals so hohe Taktraten aus vergleichbaren Prozessen geholt. Das darf man nicht vergessen.
Die Miesere kam nicht daher, dass die Fertigung inkompetent war, sondern daher, dass das Lastenheft für den Prozess offenbar viel zu optimistisch war.

TSMC kann nicht mit einer hohen Sicherheit damit rechnen, dass Intel (insbesondere nicht aufgrund nur einer technischen Hürde - die wird man schon irgendwie anders überwinden - auch TSMC kocht nur mit Wasser) seine Fabs aufgeben wird.
Entsprechend ist ein Licence deal, sofern er lukrativ ist, ggf. nicht so verkehrt.

[dildo4u]

TSMC soll nun doch Intel CPUs fertigen erstmal i3 Modelle in 5nm, dann Midrange und High-End in 3nm.


https://www.techpowerup.com/277229/trendforce-tsmc-to-mass-produce-select-intel-products-cpus-starting-2021

[HOT]

Dann gibts bestimmt auch ne Lizenz für N3 könnt ich mir vorstellen. Die werden später bei Intel selbst vom Band purzeln und man kann pünktlich aus TSMCs eigener Produktion starten.
Damit wäre es klar: Die eigenen Fertigungsprozesse könnten am Ende sein, jedenfalls die eigenen FinFETs. Wer hätte das jemals für möglich gehalten. Sind schon interessante Zeiten.

Dann dürfte Alder Lake die letzte Auskopplung für 10nm sein. Die N5 sind dann mobil bis 4 Kerne, also der Nachfolger für Tiger Lake, der N3-Prozessor dürfte dann der Nachfolger für Alder Lake sein. Interessant wird sein, was man mit Saphire Rapids macht, das müsste dann theoretisch ja eigentlich auch N5 sein, deshalb die Verschiebung auf Anfang 2023 und für spezielle Kunden dann schon 2022.

[Nightspider]

Ich denke mal bei Intel wird zu viel fähiges Personal gegangen sein.

Oder die haben die letzten 5 Jahre zu viel gekifft aus Langeweile.

[Platos]

Das muss natürlich nicht bedeuten, dass die eigene Fertigung für immer gestorben ist. Kann auch gut sein, dass man die nächsten 3-4 Jahre mittels Lizenz TSMCs Prozesse in den eigenen Fabs nutzt und parallel aber trotzdem an eigenen, zukünftigen Fertigungsverfahren forscht und sich vlt. sogar noch durch die Lizensierung Wissen aneignet.

Auf jeden Fall soll ja die Fertigung in den eigenen Fabs geschehen. TSMC könnte Intel so oder so nicht vollständig bedienen, also wird da wohl ein Deal ausgehandelt werden, der wahrscheinlich sehr teuer für Intel wird.

[Pirx]

TSMC soll nun doch Intel CPUs fertigen erstmal i3 Modelle in 5nm, dann Midrange und High-End in 3nm.


https://www.techpowerup.com/277229/trendforce-tsmc-to-mass-produce-select-intel-products-cpus-starting-2021
Wer ist Trendforce? Hat das noch jemand anders gemeldet?
Wo sollen überhaupt die ganzen Kapazitäten herkommen? leicht dubios

[ChaosTM]

Sie habens schlicht und einfach verbockt. Seit 6 Jahren die gleiche Fertigung. Der Abgang der Top Leute war ja nicht zu übersehen. TSMC steuert immer schneller auf ein Monopol zu. Der letzte echte Konkurrent ist jetzt Samsung.

[Complicated]

Dann gibts bestimmt auch ne Lizenz für N3 könnt ich mir vorstellen. Die werden später bei Intel selbst vom Band purzeln und man kann pünktlich aus TSMCs eigener Produktion starten.
Das glaube ich wird nicht passieren, da Intel die EUV-Yields nicht auf TSMC Niveau bekommt ohne das patentierte dry cleaning Verfahren. Intel hat auch überhaupt keine EUV-Fab vollständig ausgerüstet mit Belichtern. Edit: ich meine auf volle Kapazität hoch gefahren.


Intels Strategie wird ein Deal werden, wo TSMC die EUV-Belichter für die entsprechenden Layer bekommt für seine Fabs, damit diese schneller Kapazitäten aufbauen, um Intel damit zu beliefern in 5nm und 3nm.
Intel steigt vermutlich erst wieder bei GAA in die eigene Fertigung ein und konzentriert sich nun auf die Entwicklung und den Aufbau entsprechender Fabs. TSMC bekommt Belichter und Intel die Kapazitäten deutlich früher, als wenn sie es selber lizenzieren und umsetzen ohne das dry cleaning. Das kann locker die doppelte Anzahl an Chips bedeuten in 5nm.

[Nightspider]

Kann Intel dieses Dry Cleaning Verfahren nicht patentieren?

[amdfanuwe]

Dazu müßten sie es erst mal erfinden.

[Nightspider]

Ich meinte das Verfahren lizensieren. ^^

[Complicated]

Wie patentiert man ein Patent eines anderen?
Und warum sollte TSMC gegen Lizenz dieses Verfahren hergeben, wenn sie auch für Intel Wafer produzieren können? Der Gewinn ist hier ja enorm für die gesamte 5nm und 3nm Linie, sofern die Kapazitäten auch für Intel ausgebaut werden können mit deren Belichtern und ASML keine mehr an Intel liefern muss. Es sind ja lediglich 12 Layer von über 60 Layern die EUV benötigen in 5nm und in 3nm sind es wohl 20 EUV-Layer. Da kann man auch die Wafer verschicken und in Intels Fabs fertig stellen. Muss halt mit mehr Laufzeit geplant werden.
Alleine die Durchlaufzeit der EUV-Layer bei TSMC könnte das schon kompensieren gegenüber ohne dry cleaning Verfahren, wie es ASML als Standard vorgibt.

Dafür kann man die Designs ja optimieren, so dass nicht nach jedem Layer hin und her geschickt werden muss.
Edit: Möglicherweise baut TSMC einen reine EUV-Belichter Fab in Texas für Intel ;)
https://www.extremetech.com/electronics/317329-tsmc-will-open-3-5-billion-semiconductor-fab-in-arizona
TSMC says it will found a wholly owned subsidiary in the US with $3.5 billion in resources. While building will get underway next year, jobs at the site will be mostly limited to construction until the facility goes into production in 2024. In all, TSMC expects to spend $12 billion on the Arizona fab between 2021 and 2029. Eventually, the fab will employ about 1,600 people, and it could compete for those employees with Intel, which has several fabs in Arizona. That’s good news for skilled workers in the state, as well as for TSMC. Intel’s presence means it won’t have to build a supply chain from scratch — there are already numerous local suppliers with whom TSMC can partner.
Patente geschützt, Geschäft in die USA ausgebaut und kurze Lieferwege für eine solche Kooperation.
Und Intels EUV-Belichter können dort hin verfrachtet werden für Kapazität.

[spotz]

Kann Intel den seine Fabriken so schnell auf TSMCs 3nm umstellen, dass sie schon in 2022 mit der 3nm Lizenz produzieren können? Meines Wissens nach soll Apple alle 3nm Kapazitäten direkt bei TSMC für 2022 reserviert haben. Also könnte Intel da nicht fertigen lassen - zumindest nicht so früh.

https://www.heise.de/news/Bericht-Apple-schnappt-sich-komplette-3-nm-Kapazitaet-von-TSMC-4998256.html

[Nightspider]

Kann man Wafer eigentlich so easy um die Welt verschiffen?

[HOT]

Ne 2022 ist zu früh. Die werden sicherlich 1 Jahr länger für den gleichen Prozess brauchen. 2022 werden sie sicherlich N5 dann hochfahren können, wenn man jetzt umstellt.

Complicated
GloFo hatte damals das Komplettset lizenziert, das wird Intel hier ebenfalls getan haben. Das ist 1:1 zu TSMCs eigener Produktion. Anders geht das auch gar nicht ;).

[Complicated]

GF hat kein EUV lizenziert und hat zudem nicht TSMC sondern Samsung lizenziert, mit denen sie zusammen mit IBM ein Entwicklungsabkommen hatten.
https://www.extremetech.com/computing/181136-samsung-and-globalfoundries-buddy-up-for-14nm-while-ibm-heads-for-the-exit

https://semiwiki.com/semiconductor-manufacturers/tsmc/474-tsmc-vs-globalfoundries-ibm-samsung/
https://semiwiki.com/wp-content/uploads/2019/06/img_5d0459ef2703f.jpg.webp

[CrazyIvan]

Puh, je nachdem, wie viel wahres da dran ist, hat das schwerwiegende Konsequenzen für die gesamte Industrie und Endkunden. Die natürliche Konsequenz wäre eine weitere deutliche Verknappung von Produktionskapazitäten für High End CPUs im allgemeinen und die direkte Konkurrenz im besonderen. AMD trifft es besonders, wenn Intel mit Low bis Mid Range Produkten Kapazitäten für ZEN 4 klaut. Aber auch Apple und QC werden leiden. Besonders rentabel dürfte das für Intel nicht sein, was weitere Ziele vermuten lässt.
Ich kann daher nur hoffen, dass eine reine Fremdfertigung nur eine Überbrückung darstellt, während eigene Fabriken auf TSMC Prozesse umgestellt bzw. eigene Prozesse ausgebaut werden.

[Unicous]

Ja, Ziel könnte sein die Konkurrenz von der Nutzung von leading edge Prozessen abzuhalten und so den Wettbewerb zu stören. Normalerweise würde ich so etwas als Verschwörungstheorie einordnen, bei Intel hat sich aber in all den Jahren nichts am Geschäftsgebahren geändert. Wenn sie in Bedrängnis geraten und die Konkurrenz erstarkt versuchen sie alles in ihrer Macht stehende um das zu verhindern. Nur Apple hat eine so große Kriegskasse um da gegen ankämpfen zu können, der Rest muss sich wohl die Kapazitätenkrümel zusammenklauben.

[Platos]

Haha, selten so ein Blödsinn gelesen. Absichtlich die eigene Fertigung einstellen, um AMD Kapazitaten zu "klauen" ;D

[Complicated]

Du meinst die hervoragende 14nm-Fertigung?

[CrazyIvan]

@Platos
Wenn Du meinst. Ein Blick in Intels Historie ist in der Hinsicht sehr erhellend.
Bob Swan hat übrigens noch während der CES gesagt, dass eine Fremdfertigung für ihn nur bei "bevorzugter Behandlung in Bezug auf benötigte Kapazitäten" Sinn macht.

Na auf jeden Fall hat Intel einen Lauf: In einem Monat startet Pat Gelsinger als CEO bei Intel. Wahnsinn! Ein Intel Urgestein, ein Techniker - IMHO eine lebende Legende. Genau das, was Intel jetzt braucht.

https://www.anandtech.com/show/16419/intel-appoints-pat-gelsinger-as-new-ceo-from-feb-15th

[Unicous]

Haha, selten so ein Blödsinn gelesen. Absichtlich die eigene Fertigung einstellen, um AMD Kapazitaten zu "klauen" ;D

Vielen Dank für deinen einsichtsreichen Kommentar.

Wer stellt im Übrigen die Produktion ein, davon hat niemand gesprochen?:confused:

Im Übrigen geht es nicht nur um AMD sondern auch andere kleinere und größere Hersteller.

[LivingAudio]

Ich denke kurzfristig (in 1 - 2 Jahren) könnte Intel höchstens ihre zukünftige Grafikkartenproduktion zu einem anderen Chipfertiger auslagern um Kapazitäten zu sparen. Ihr eigenes CPU-Design auf einen fremden Prozess zu optimieren dauert sicher deutlich länger - da sind wir dann schon bei 3 nm bei den Anderen. Außer Intel ist schon Jahre dran - aber das hätten die Aktionäre ja mitbekommen müssen.

Daher zweifle ich die "News" für die "kurzfristige" externe Fertigung unter Lizenz in 7 nm oder 5 nm für CPUs an. Ich hab auch nichts Offizielles darüber gefunden. Reden wir aber über in 3 - 5 Jahren dann glaub ich dem Gerücht und Intel wäre diesmal einfach ehrlicher in der Einschätzung ihres Zukünftigen 7 nm + 5 nm Prozesses (als "damals" bei ihrem 10 nm der ja immer im Zeitplan und super toll lief :freak:)...

Aber vielleicht hab ich auch was nicht mitbekommen :confused:?

[Platos]

Du meinst die hervoragende 14nm-Fertigung?

Nein, ich rede von der Behauptung/Unterstellung, dass das Ziel sei, AMD die Kapazitäten zu "klauen"

[Zossel]

Ja, Ziel könnte sein die Konkurrenz von der Nutzung von leading edge Prozessen abzuhalten und so den Wettbewerb zu stören. Normalerweise würde ich so etwas als Verschwörungstheorie einordnen, bei Intel hat sich aber in all den Jahren nichts am Geschäftsgebahren geändert. Wenn sie in Bedrängnis geraten und die Konkurrenz erstarkt versuchen sie alles in ihrer Macht stehende um das zu verhindern. Nur Apple hat eine so große Kriegskasse um da gegen ankämpfen zu können, der Rest muss sich wohl die Kapazitätenkrümel zusammenklauben.

Intel sollte sich lieber um Innovation kümmern.

[smalM]

Aus TSMCs Quartals-TelCo (https://www.420pennystocks.com/analysis/taiwan-semiconductor-manufacturing-company-limited-tsm-q4-2020-earnings-call-transcript/):

"Our N3 technology development is on track with good progress. We are seeing a much higher level of customer engagement for both HPC and smartphone application at N3 as compared with N5 and N7 at a similar stage. Risk production is scheduled in 2021 and volume production is targeted in second half of 2022."

"Finally, I will talk about TSMC’s 3D fabric. TSMC has developed an industry-leading and comprehensive wafer-level 3DIC technology roadmap to enhance system-level performance. Our differentiated chiplet and heterogeneous integration technologies drive better power efficiency, as smaller form factor benefit for our customer, while shortening their time to market. This technology, including CHIPS stake in solution, such as SoIC, as well as our advanced packaging solutions, such as InFO and CoWoS. We observe chiplets are becoming an industry trend. We are working with several customers on 3D fabric to enable chiplet architecture. SoIC’s full volume production is targeted in 2022."

[Complicated]

Also Apple ab H2/2022 exklusiv und alle anderen 1 Jahr später. AMD vermutlich, wieder mit Custom Anpassungen wie in 5nm, direkt nach den SoC -Herstellern wie bei 5nm auf dem angepaßten Prozess der auch für Server/HPC taugt.

[smalM]

Für die HP Varianten ist AMD sowieso der offizielle Entwicklungspartner.

Was nichts daran ändert, daß Apple bei allem und jedem den Vorzug erhält...

[Nightspider]

Also Apple ab H2/2022 exklusiv und alle anderen 1 Jahr später. AMD vermutlich, wieder mit Custom Anpassungen wie in 5nm, direkt nach den SoC -Herstellern wie bei 5nm auf dem angepaßten Prozess der auch für Server/HPC taugt.

Zweifelhaft.

Apple hat 80% der 5nm Kapazität von 2021 gebucht.

Wenn TSMC die 5nm Kapazitäten massiv nach oben schraubt, wegen viel höherer Nachfrage und zB. eine weitere Fab zusätzlich aufrüstet, dann könnte man auch 2022 andere großen Firmen beliefern.

2H22 könnte Apple schon Chips aus der Risk Prodution in 3nm für die iPhones beziehen. Die Chips sind klein genug dafür.

Zen4 wird 100%ig in 5nm im Jahr 2022 kommen.

Musst auch mal bedenken das es vor 7 Monaten hieß das AMD die 5nm Kapazitäten von Huawei bekommen hat.
Es ist imo nicht mal auszuschließen das AMD dieses Jahr noch irgendein Produkt in 5nm auf den Markt wirft.

[smalM]

Apple hat 80% der 5nm Kapazität von 2021 gebucht.
N5 wird demnächst 100000 WPM erreichen. Den Gerüchten nach soll sogar noch die halbe Phase 4 dazu kommen.
Was soll Apple mit über 80000 WPM? Selbst großzügig gerechnet wären das weit mehr als 100 Mio. Dies zuviel...

[Nightspider]

Vielleicht ist die Aussage mit den 80% auch einfach älter, bevor die Erweiterung der 5nm Kapazität beschlossen/kommuniziert wurde.

Ich steck da auch nicht drin.

Hast du einen Link was Phase 4 betrifft?

[smalM]

Nein und wie gesagt, es ist bisher nur ein Gerücht. Da mag eher der Wunsch der Vater des Gedankens sein.
Davon abgesehen, es ist erst Teil 1 von Phase 4 äußerlich hergestellt. Direkt dran wird noch Teil 2 gebaut. Wie sollte da die Produktion laufen können?

Bild (https://www.dacin.com.tw/en/upload/catalog_b/ce486bd452dd09662ef2e60da7b4a245.jpg)

Mitte oben: Phase 1-3
Mitte: Phase 4 in Bau
Mitte unten: Phase 5 in Bau; Phase 6 ist erst in Bauvorbereitung
rechte untere Ecke: ein Zipfelchen von Fab 14

[smalM]

Transkript der TSMC Bilanz-Telko (https://www.fool.com/earnings/call-transcripts/2021/01/14/taiwan-semiconductor-manufacturing-company-limited/)

[smalM]

via 9to5mac (https://9to5mac.com/2021/01/11/5nm-chips-2/)

Counterpoint: Foundry Industry’s Robust Revenue Growth to Continue in 2021 (https://www.counterpointresearch.com/foundry-industry-revenue-growth-continue-2021/)

[basix]

via 9to5mac (https://9to5mac.com/2021/01/11/5nm-chips-2/)

Counterpoint: Foundry Industry’s Robust Revenue Growth to Continue in 2021 (https://www.counterpointresearch.com/foundry-industry-revenue-growth-continue-2021/)

Waferanteil 2021 (Foundries only):
5nm: 3% für Nvidia, 5% für AMD.
7/6nm: 21% für Nvidia, 27% für AMD, 7% für Intel

Da scheint viel in 5nm zu kommen von AMD und Nvidia. Die Frage ist was: HPC-GPUs, Highend Gaming GPUs und/oder bei AMD noch CPUs? 7% 7nm Anteil von Intel ist auch nicht ohne.

[AffenJack]

Waferanteil 2021 (Foundries only):
5nm: 3% für Nvidia, 5% für AMD.
7/6nm: 21% für Nvidia, 27% für AMD, 7% für Intel

Da scheint viel in 5nm zu kommen von AMD und Nvidia. Die Frage ist was: HPC-GPUs, Highend Gaming GPUs und/oder bei AMD noch CPUs? 7% 7nm Anteil von Intel ist auch nicht ohne.

Ich zweifle an Analysen, die einfach direkt schon haarsträubende Fehler machen. Nvidia hat bestimmt nicht soviel 7nm, wenn dann ist das eine Schätzung 7nm +8nm. Aber das wird im Text nie erwähnt.

Ansonsten wird 5nm bei beiden bestimmt zuerst für HPC verwendet. Nvidia mit Hopper und AMD mit CDNA2 und der Custom Cpu für die Exascale Supercomputer. Nur fragwürdig, was davon alles noch 2021 kommen wird. Hopper glaube ich nicht dran. CDNA2 und die Costum CPU kann ich mir vorstellen, wenn beides auf Chiplets basiert.

Consumer wird erst 2022 kommen.

[basix]

Klar, die Zahlen sind mit Vorsicht zu geniessen. 5% vs. 27% bei AMD wäre eine gewaltige Menge an Chips in 5nm. Auch wenn die 7nm Kapazität 3x so hoch wäre wie bei 5nm wären das 6% des gesamten Wafervolumens von AMD. Das Wafervolumen umfasst heute den allergrössten Anteil von AMDs CPUs, APUs und GPUs und auch die NextGen Konsolen SoCs. Dass diese grosse 5nm Menge alleine von CDNA2 und Custom HPC-CPUs benötigt wird, ist gefühlsmässig sehr unwahrscheinlich. Auch im Vergleich zu Nvidia, falls sie den Ampere-HPC Nachfolger noch dieses Jahr bringen. Dass Consumer noch 2021 dieses Jahr kommt, halte ich wie du für eher unwahrscheinlich. Entweder stimmen die Zahlen also hinten und vorne nicht, oder wir werden von AMD und Nvidia überrascht.

[CrazyIvan]

@basix
Der relative Anteil von 5nm und 7nm wird im Artikel auch erwähnt.

5nm - 5% aller 12" Wafer
7nm - 11% aller 12" Wafer

Damit würde also das Verhältnis für AMD in 2021 folgendermaßen aussehen:
7nm - 92%
5nm - 8%

Aber ich gebe Dir absolut recht - klingt für mich auch nach "Zum Leben zu wenig (AKA Großserie) aber zum Sterben zu viel (AKA Custom und HPC)".

/edit: Andererseits sind 8% auch nicht völlig vernachlässigbar - zumal pro Wafer bspw. mehr Compute-Dies oder zumindest mehr Kerne rumkommen sollten. Vielleicht sind die 8% einfach die notwendige Menge, um in Q1 22 mit Zen 4 einen vernünftigen Start hinlegen zu können (+ EPYC für ausgewählte Kunden, etc.).

[davidzo]

Waferanteil 2021 (Foundries only):
5nm: 3% für Nvidia, 5% für AMD.
7/6nm: 21% für Nvidia, 27% für AMD, 7% für Intel

Da scheint viel in 5nm zu kommen von AMD und Nvidia. Die Frage ist was: HPC-GPUs, Highend Gaming GPUs und/oder bei AMD noch CPUs? 7% 7nm Anteil von Intel ist auch nicht ohne.


Vielen Dank für den Link!

Hm, mich wundert der niedrige Anteil von Intel bei 7nm. Da soll doch XE-HPG mit kommen. Die Mickrigen 7% reichen doch kaum für Altera ACAP, networking + 5G baseband und granite server-atoms-socs die alle in 7/6nm TSMC geplant sind.
Noch dazu vermisse ich die 5nm Reservierungen für XE-HPC (Ponte Veccio), da taucht Intel gar nicht erst auf. Der Connectivity Die für Ponte Veccio sollte auch noch 7/6nm TSMC sein...

Für DG2 siehts echt aus als wenn Intel nicht so richtig an die Marktchancen glaubt, bzw. keine Risiken eingeht bei den Losgrößen.
Das heißt Entweder DG-2 wird Murks, oder es wird nicht verfügbar sein, wie bisher alle Grafikkarten in 2021.

Das man in 21 noch nicht mit XE-HPC anfängt kann nur bedeuten dass es mal wieder eine Verzögerung gibt.

[smalM]

Vielen Dank für den Link!

Hm, mich wundert der niedrige Anteil von Intel bei 7nm. Da soll doch XE-HPG mit kommen. Die Mickrigen 7% reichen doch kaum für Altera ACAP, networking + 5G baseband und granite server-atoms-socs die alle in 7/6nm TSMC geplant sind.

Schon 7% der 7nm-Kapazität von TSMC machte mindestens 110˙000 Wafer p.a.
Gemeint ist aber 7% der kombinierten Kapazität von TSMC + Samsung, also sind es deutlich mehr.

[Leonidas]

TSMC soll nun doch Intel CPUs fertigen erstmal i3 Modelle in 5nm, dann Midrange und High-End in 3nm.

https://www.techpowerup.com/277229/trendforce-tsmc-to-mass-produce-select-intel-products-cpus-starting-2021


Es gab kürzlich ein Gegengerücht, nachdem Intel Samsung beauftragen wird. Die konkrete Fab macht aber nur 14nm - was bedeutet, dass Intel seine Chipsätze und anderen Kleinchips fremdfertigen lassen würde, nicht seine Prozessoren.

Aber vermutlich ist durch den CEO-Wechsel alles noch gar nicht final entschieden.

[BoMbY]

Passend zu dem Intel+Samsung Gerücht (wohl angeblich von hinter Charlies Paywall) gibt es ein Gerücht bei Heise:

Halbleiterproduktion: Samsung will angeblich Milliarden in den USA investieren
(https://www.heise.de/news/Halbleiterproduktion-Samsung-will-angeblich-Milliarden-in-den-USA-investieren-5033600.html)

Samsungs Produktionsstätte in den USA soll Chips mit Strukturbreiten von 3 Nanometern produzieren – in der Nähe des neuen TSMC-Werks.

[Leonidas]

Sehr gut. Mein vorgenanntes Gerücht hat die Infos, dass es nur um 14nm geht, wahrscheinlich nur aus dem Standort und den *bisher* dort vorhandenen Möglichkeiten geschlossen. Was mit Deiner Meldung umgehend Makulatur ist.

[smalM]

Samsung:
Hinter der Austin-Fab ist bisher nur grüne Wiese.
Ob Samsung da auch nur bis Ende 2023 eine voll laufende 3DAE-Fab hinklotzen kann, muß sich erst noch weisen.
Selbst bei TSMC dauerte es schon ein halbes Jahr von der ersten Verkündigung bis zum Vorstandsbeschluß, die Arizona-Fab tatsächlich zu bauen. Da geht es um Subventionen und wieviel der Investitionssumme lokal ausgegeben wird und wieviele lokale Arbeitsplätze entstehen sollen, das bricht auch Texas nicht übers Knie...

[Zossel]

https://www.spiegel.de/wirtschaft/unternehmen/computer-chips-gegen-impfstoff-taiwan-will-gegengeschaeft-mit-deutschland-a-c2ba9c42-bb3c-4353-8b04-4738946c99d6

Taiwan bittet Deutschland offenbar um Hilfe bei der Versorgung mit Corona-Impfstoff. Zuvor hatte die Bundesregierung Taipeh um Unterstützung beim Chipmangel in der deutschen Autoindustrie angerufen.

Mal schauen was die chinesische Regierung dazu sagt.

[vinacis_vivids]

Naja, dann hat Lufthansa als Staatsfirma wieder etwas zu tun :freak:

[Nightspider]

Im Conference Call bei AMD meinte Lisa Su vorgestern das man im zweiten Halbjahr wohl etwas mehr Kapazitäten bekommt.
Was so ziemlich alles bedeuten kann, selbst wenn es nur +5% sind.

That being said, I think, we're getting great support from our manufacturing partners. The industry does need to increase the overall capacity levels. And so we do see some tightness through the first-half of the year, but there's added capacity in the second-half.

Jemand eine Idee woher diese kommen und wie groß diese ausfallen werden?

Zusätzliche Belichtungsmaschinen für den "alten" 7nm Prozess noch in irgendwelche freien Räume gestellt? :D

Oder lässt Apple noch einige Dinge in 7nm fertigen, wodurch da bald Kapazität frei wird?

Und kann man die aktuellen 7nm Linien für 6nm Produkte verwenden?
Wäre es nicht schlau vielleicht doch ein paar Chipdesigns auf 6nm anzupassen, selbst wenn es nicht mehr Leistung bringt, alleine um 20% mehr Desity und 20% mehr Chips produzieren zu können, wenn einem sowieso alle Chips aus den Händen gerissen werden?

[Zossel]

Wäre es nicht schlau vielleicht doch ein paar Chipdesigns auf 6nm anzupassen, selbst wenn es nicht mehr Leistung bringt, alleine um 20% mehr Desity und 20% mehr Chips produzieren zu können, wenn einem sowieso alle Chips aus den Händen gerissen werden?

Das hängt davon ab ob die Engpässe vorbei sein werden wenn die neuen Designs fertig sind.

[amdfanuwe]

Und kann man die aktuellen 7nm Linien für 6nm Produkte verwenden?

6nm unterscheidet sich von 7nm dadurch, dass die ersten paar Layer mit EUV belichtet werden. Die oberen Layer sind gleich und nutzen die gleichen Maschinen.
Sei mal sicher, dass da keine EUV Belichter arbeitslos vor sich hingammeln.

[y33H@]

N7+ ist EUV, gibt ja noch N7 und N7P - beides DUV.

[Denniss]

im 2. Halbjahr lässt eventuell der Druck/Lieferzwang der Konsolen nach

[Nightspider]

im 2. Halbjahr lässt eventuell der Druck/Lieferzwang der Konsolen nach

Das wäre wohl bisschen schnell.

[Platos]

Gerade heute gabs doch ne Meldungdazu,dass die Konsolen angeblich noch bis ins 2. Halbjahr hinein Lieferschwierigkeiten haben sollen.

[Tarkin]

TSMC soll nun doch Intel CPUs fertigen erstmal i3 Modelle in 5nm, dann Midrange und High-End in 3nm.


https://www.techpowerup.com/277229/trendforce-tsmc-to-mass-produce-select-intel-products-cpus-starting-2021

scheint so, als hätten das jetzt die größeren Media Outlets einfach übernommen und abgeschrieben... zwei Wochen später

https://www.google.at/search?q=tsmc+3nm+intel&source=lnms&tbm=nws&sa=X&ved=2ahUKEwiq8POyzsDuAhVFDOwKHfk-BboQ_AUoAXoECAYQAw&biw=1606&bih=994

Diese Infos bzgl. Intel CPUs auf 5nm und 3nm bei TSMC hat sich einfach jemand aus den Fingern gesaugt - anders kann man das nicht bezeichnen. Stammt aus dem Fantasy-Land. So läuft es nicht. 3nm in 2022 ist KOMPLETT für Apple reserviert - so war es und so wird es auch die nächsten Jahre sein. Es gibt nicht genug Kapazität. Und TSMC hat vor allem nicht genug frei, um mal eben CPUs für Intel zu fertigen - das ist Bullshit in Reinform.

Intel kann auch nicht einfach jemand anders die Wafers wegnehmen - AMD hat vor JAHREN schon 5nm und sicherlich auch 3nm Kapazitäten gebucht mit Optionen auf mehr, wenn verfügbar....

Und TSMC ist garantiert nicht so dämlich und hilft dem größten Konkurrenten (INTEL) zurück auf die Beine - die bauen nicht Kapazitäten einfach mal so um den Faktor 2 od. 3 aus ohne langfristiges Commitment. Was ist, wenn Intel ihre eigene Fertigung wieder in den Griff bekommt und TSMC wieder den Rücken kehrt? AMD ist dann als ex. Großkunde sicher nicht mehr ganz so groß! Das wäre absolut fatal, kurzsichtig von TSMC.

UND zu guter Letzt widersprechen diese Gerüchte den Aussagen von Pat Gelsinger, der beim letzten Conference Call eindeutig klar gestellt hat, dass die "majority of Products" 2023 intern gefertigt wird und sie das IDM Modell beibehalten werden. Nur in Randbereichen will man sich die OPTION offenhalten externe Foundries zu nutzen - eine Entscheidung diesbzgl. ist auch noch gar nicht gefallen - sie wollen diese erst treffen, wenn PAT GELSINGER einige Wochen, Monate Zeit hatte die Situation bei Intel gründlich zu analysieren.

Also - IMO - kompletter BS was da an News bzgl. Intel und TSMC herumschwirrt. Wahrscheinlich ein HIT-Job von Short Sellern die es auf AMD abgesehen haben, oder Intel Shareholder die den Kurs pushen wollen - wäre nicht neu und ich würde mich nicht wundern.

Achja... hätte ich fast vergessen - ich kann mir nicht vorstellen, dass Intel 2022 ein passendes Design für TSMC 3nm aus dem Hut zaubert - einfach mal so ;)

Das macht von vorne bis hinten absolut keinen Sinn - idiotisch hoch drei ist das.

Mich ärgert das immer, wenn die sog. Qualitätspresse zu FAUL ist, sich selbst zu informieren, Calls anzuhören, Quartalsberichte zu studieren, andere Quellen zu checken und das GEHIRN einzuschalten.. nein, ist ja viel einfacher etwas abzuschreiben ohne zu hinterfragen - gibt auch bessere Click-Bait Headlines her... INTEL + TSMC +3NM + 2022. Genau, selten so gelacht. Ich könnte KOTZEN!

PS: möchte auch noch daran erinnern, dass diverse Quellen auch davon gesprochen haben, AMD bringt in 2020 noch 5nm Chips auf dem Markt - war genau so Schwachsinn

[y33H@]

Nö, da gab's gestern ein Update von Digitimes, dass Intel und TSMC nen Vertrag zu 3 nm unterschieben hätten :P

https://www.digitimes.com/news/a20210127PD204.html
https://twitter.com/chiakokhua/status/1354736204898578435

Und nun komm wieder runter :rolleyes:

Die ("echte") Qualitätspresse hört sehr wohl Calls usw - daher steht das mit den 3 nm weder bei CB noch bei Golem oder Heise usw.

[nagus]

Nö, da gab's gestern ein Update von Digitimes, dass Intel und TSMC nen Vertrag zu 3 nm unterschieben hätten :P

https://www.digitimes.com/news/a20210127PD204.html
https://twitter.com/chiakokhua/status/1354736204898578435

Und nun komm wieder runter :rolleyes:

Die ("echte") Qualitätspresse hört sehr wohl Calls usw - daher steht das mit den 3 nm weder bei CB noch bei Golem oder Heise usw.

und du glaubst die haben nicht bei trendforce (ode einem forum) abgeschrieben? so ein blödsinn, echt. fake news, fake media sag ich.

haben ja auch so eine tolle quellenangabe... "idustry sorcues" na dann MUSS es ja stimmen :freak:

[Tarkin]

Nö, da gab's gestern ein Update von Digitimes, dass Intel und TSMC nen Vertrag zu 3 nm unterschieben hätten :P

https://www.digitimes.com/news/a20210127PD204.html
https://twitter.com/chiakokhua/status/1354736204898578435

Und nun komm wieder runter :rolleyes:

Die ("echte") Qualitätspresse hört sehr wohl Calls usw - daher steht das mit den 3 nm weder bei CB noch bei Golem oder Heise usw.

genau... Intel letzte Woche: wir warten mit der Entscheidung, 2023 kommt der Großteil aus den eigenen Fabs, etc.

Digitimes gestern: Intel hat bei TSMC unterschrieben

LOL :freak:

[y33H@]

Dann hör auf von wegen Qualitätspresse zu haten und schreib Digitimes ne Mail ;D

[Tarkin]

Dann hör auf von wegen Qualitätspresse zu haten und schreib Digitimes ne Mail ;D

blöde Frage, aber warum fühlst du dich angesprochen? :P

[y33H@]

Weil du hinsichtlich der "sogenannten Qualitätspresse" leider einfach alle Medien über einen Kamm scherst und das ärgert mich, weil ich viel Zeit damit verbringe, genau das zu machen, was du forderst - sich selbst zu informieren, Calls anzuhören, Quartalsberichte zu studieren, andere Quellen zu checken und das Gehirn einzuschalten.

Da solltest du differenzieren und präzise sagen, bei welchen Seiten du welche Fehler siehst.

[Denniss]

du konntest ja auch ne eigene Meldung veröffentlichen und die Infos von Digitimes kommentieren/zerlegen.
Digitimes/videocardz sind halt sowas wie die Blöd-Zeitung hier: 50% erstunken/erlogen und der Rest deutlichst übertrieben

[huey]

Ich bin absoluter Laie und habe auch beruflich nicht das geringste im Bereich von Computerchips zu tun, aber interessiere mich wie sicher auch viele andere hier für die Entwicklung dieser Technologie und lese hier gerne die Beiträge derjenigen welche da deutlich mehr Wissen haben und es teilen, aber manchmal ist es doch sehr schwer Vergleiche zu ziehen bzw. die Informationen die dafür nötig sind zusammenzutragen.
Findet man irgendwo eine "einfache" Tabelle welche mal die wichtigsten Daten der Prozesse miteinander vergleicht? Bei dem was diese wichtigen Parameter sind fängt es für den Laien ja schon an, dass 14nm Intel nicht 14nm TSMC ist und es nur Marketing Bezeichnungen sind weiß ich zumindest, aber wie weit liegen sie in den wichtigen Daten auseinander?
Wenn es sowas im 3DC noch nicht gibt wäre so eine Tabelle mal was tolles wo dann Erscheinungsjahr, Hersteller, Verfahren (EUV Layer), Transitorabstände bzw. Dichte, Spannung usw. zusammengetragen werden und das vor allem auch für die verbesserten Prozesse wie 14nm++ oder 7P etc..
Vielleicht kann sich Leo dem ja mal annehmen und diese Tabelle fortführen und jeweils neu verlinken.
Das wäre toll.... :-)

[y33H@]

du konntest ja auch ne eigene Meldung veröffentlichen und die Infos von Digitimes kommentieren/zerlegen.Ich hab das in mehreren Meldungen aufgegriffen und als unwahrscheinlich beschrieben, für dediziert fehlt mir momentan die Zeit - es wird was Ausführliches dazu geben, wenn Intel sich offiziell zur Fertigung äußert.
Findet man irgendwo eine "einfache" Tabelle welche mal die wichtigsten Daten der Prozesse miteinander vergleicht?Das hier ist sehr hübsch:

https://en.wikichip.org/wiki/10_nm_lithography_process
https://en.wikichip.org/wiki/7_nm_lithography_process
https://en.wikichip.org/wiki/5_nm_lithography_process

[Skysnake]

Ich bin absoluter Laie und habe auch beruflich nicht das geringste im Bereich von Computerchips zu tun, aber interessiere mich wie sicher auch viele andere hier für die Entwicklung dieser Technologie und lese hier gerne die Beiträge derjenigen welche da deutlich mehr Wissen haben und es teilen, aber manchmal ist es doch sehr schwer Vergleiche zu ziehen bzw. die Informationen die dafür nötig sind zusammenzutragen.
Findet man irgendwo eine "einfache" Tabelle welche mal die wichtigsten Daten der Prozesse miteinander vergleicht? Bei dem was diese wichtigen Parameter sind fängt es für den Laien ja schon an, dass 14nm Intel nicht 14nm TSMC ist und es nur Marketing Bezeichnungen sind weiß ich zumindest, aber wie weit liegen sie in den wichtigen Daten auseinander?
Wenn es sowas im 3DC noch nicht gibt wäre so eine Tabelle mal was tolles wo dann Erscheinungsjahr, Hersteller, Verfahren (EUV Layer), Transitorabstände bzw. Dichte, Spannung usw. zusammengetragen werden und das vor allem auch für die verbesserten Prozesse wie 14nm++ oder 7P etc..
Vielleicht kann sich Leo dem ja mal annehmen und diese Tabelle fortführen und jeweils neu verlinken.
Das wäre toll.... :-)
Für den digitalen Teil der Prozesse gibt es sowas meist noch. Also wieviele tracks die haben und was die Dichte von SRAM usw ist. Das wars dann aber auch schon. Die Setup und Hold Zeiten sowie den Fanout etc wirst du schon nicht mehr bekommen.

Vom analogen Teil der Prozesse fangen wir lieber erst gar nicht an. Das siehst du nur als Kunde und selbst da sieht man nicht zwingend alles. Also die Standardzellen z.B. sehen normale Kunden kein Layout also Analogmodell...

Die NDAs in dem Bereich sind auch ziemlich Pervers...

[Leonidas]

Ja, die Dinger gemäß Eckdaten zu vergleichen, ist nicht ohne: Die meisten Daten sind unterschiedlich zu gewichten, manche Infos fehlen ganz - und am Ende ist eine Pi-Mal-Daumen-Rechnung unter Benutzung der offiziellen Namen sogar zielführender.

[huey]

Ja, die Dinger gemäß Eckdaten zu vergleichen, ist nicht ohne: Die meisten Daten sind unterschiedlich zu gewichten, manche Infos fehlen ganz - und am Ende ist eine Pi-Mal-Daumen-Rechnung unter Benutzung der offiziellen Namen sogar zielführender.

Trotzdem schon mal danke für die Antworten und auf Wiki hätte ich auch selbst kommen können. :-)

[Zossel]

Ja, die Dinger gemäß Eckdaten zu vergleichen, ist nicht ohne: Die meisten Daten sind unterschiedlich zu gewichten, manche Infos fehlen ganz - und am Ende ist eine Pi-Mal-Daumen-Rechnung unter Benutzung der offiziellen Namen sogar zielführender.

Und die Produkte anschauen und bewerten (auch Pi-Mal-Daumen) die in den entsprechenden Prozessen gebaut werden.

[Skysnake]

Ja, die Dinger gemäß Eckdaten zu vergleichen, ist nicht ohne: Die meisten Daten sind unterschiedlich zu gewichten, manche Infos fehlen ganz - und am Ende ist eine Pi-Mal-Daumen-Rechnung unter Benutzung der offiziellen Namen sogar zielführender.
Nein, das stimmt so nicht!

Man muss sich aber anschauen wieviel Metal/Routing Player es gibt, was der jeweilige Patch ist, welche Specials wie MOM MIM Caps es gibt, was die Setup and Hold und Fanouts in Kombination mit Power sind für den Digitalbereich. Power density ist auch noch ganz interessant



Für Analog muss man noch schauen ob es P N wessen gibt, RF Standardtransistormodelle, wie die Designrules für die unteren Layer und Diffusionen sind. Was die Corners sind für die Variation.

Und dann MUSS man eigentlich die Transistoren nach der g_m/I_d Methode Evaluieren. Also gerade bei den Nodes ab 28nm ist der kleinste Transistor nicht mehr zwingend der Beste ;)

Da sitzt man aber für einen Prozess selbst wenn man alle Daten hat wohl eher Wochen als Tage dran... Sprich so nen echter Vergleich artet selbst mit allen Daten schnell in eine Fulltime Job aus und kann je nach Design dann auch noch zu unterschiedlichen Ergebnissen führen.

[Leonidas]

War das jetzt als Bestätigung der These gedacht, das Pi-Mal-Daumen zumindest effektiver ist?

[Skysnake]

Nein das war eher dahingehend gedacht das man zwar innerhalb eines Herstellers nodes auch von außen relativ gut vergleichen kann, beim Vergleich zwischen Herstellern aber schnell einfach nur noch Äpfel mit Birnen vergleicht und das extrem schwer ist. Auf die Details die sich signifikant auf die Nutzbarkeit eines Prozesses auswirken bin ich ja noch nicht mal eingegangen weil das jeden Rahmen sprengen würde. Zudem habe ich selbst jetzt nur mit 64nm TSMC und 28nm GloFo gearbeitet also keinem finfet Prozess. Ich hatte mich damit aber schon beschäftigt.

Man sollte den Prozessen jetzt nicht zuviel zuschreiben. Ob da jetzt x oder y vorne liegt liegt eher an der Firma als am Prozess.

Der hilft am Ende für die letzten Prozent und die Effizienz. Man kann mit mehr Designaufwand aber viel ausgleichen. Am Ende ist es halt eine Multidimensionale Optimierung der Kosten auf verschiedenen Ebenen, sowie der Entwicklungszeit, Effizienz und Performance.

[Tarkin]

Ich hab Charlie vom Semiaccurate mal angezapft wegern dieser Intel 3nm Geschichte - er glaubt auch nicht, dass das stimmt... wegen unterschiedlicher Dinge (Kapazität, langjährige Kunden, usw... was ich weiter oben schon erwähnt hatte)

Er hatte eine Story vor zwei Wochen bzgl. Intel und Outsourcing und was das Problem dabei ist: https://semiaccurate.com/2021/01/11/what-is-intel-doing-about-process-and-outsourcing/

Er mein weiter: Digitimes ist kein vertrauenswürdiges Outlet. Die übernehmen jeden BS von irgendwelchen anonymen Quellen - er wird aber versuchen, mehr herauszufinden.

Im Grunde könnte es auch ein "HIT JOB" von Hedgefonds sein - ein Anschlag auf den Aktienkurs von AMD. Das "Short Interest" bei AMD ist wieder relativ hoch. Crazy Times!

[AffenJack]

Als wenn TSMC Kapazität oder langjährige Kundenbeziehungen interessieren würden. TSMC interessiert nur, wer am meisten für den Prozess bietet und damit am meisten Geld einbringt. Reicht die Kapazität nicht, erhöht TSMC eben die Preise.

TSMC hatte keinerlei Probleme Qualcomm, als ihren größten langjährigen Kunden, einfach mal beiseite zu schieben, weil Apple mit Scheinen gewedelt hat. Wenn Intel das gleiche macht, wird TSMC Ihnen auch genug Wafer geben. TSMC produziert eh schon nicht so wenig für Intel. Die Frage ist, ob Intel bereit ist soviel zu zahlen, denn das wird richtig teuer. Waferpreise dürften dann für alle in 3nm noch deutlich mehr explodieren.

Der Gedanke, dass TSMC für Intel nicht produzieren will, da sie ein Konkurrent sind ist in meinen Augen auch falsch. Intel erhöht damit das Einkommen von TSMC und bezahlt damit deren R&D und Kapazitätserweiterungen, während Intels eigene Fabs weniger zu produzieren bekommen. Da aber die Prozesse und Fabriken immer teurer werden, ist der Kapitalabzug von Intel zu TSMC in meinen Augen erst recht ein Sargnagel für Intels Fabs. Ich zweifle daher viel mehr daran, dass Intel sich wirklich drauf einlassen will, als dass TSMC es nicht machen würde.

[Tarkin]

Als wenn TSMC Kapazität oder langjährige Kundenbeziehungen interessieren würden. TSMC interessiert nur, wer am meisten für den Prozess bietet und damit am meisten Geld einbringt. Reicht die Kapazität nicht, erhöht TSMC eben die Preise.

TSMC hatte keinerlei Probleme Qualcomm, als ihren größten langjährigen Kunden, einfach mal beiseite zu schieben, weil Apple mit Scheinen gewedelt hat. Wenn Intel das gleiche macht, wird TSMC Ihnen auch genug Wafer geben. TSMC produziert eh schon nicht so wenig für Intel. Die Frage ist, ob Intel bereit ist soviel zu zahlen, denn das wird richtig teuer. Waferpreise dürften dann für alle in 3nm noch deutlich mehr explodieren.

Der Gedanke, dass TSMC für Intel nicht produzieren will, da sie ein Konkurrent sind ist in meinen Augen auch falsch. Intel erhöht damit das Einkommen von TSMC und bezahlt damit deren R&D und Kapazitätserweiterungen, während Intels eigene Fabs weniger zu produzieren bekommen. Da aber die Prozesse und Fabriken immer teurer werden, ist der Kapitalabzug von Intel zu TSMC in meinen Augen erst recht ein Sargnagel für Intels Fabs. Ich zweifle daher viel mehr daran, dass Intel sich wirklich drauf einlassen will, als dass TSMC es nicht machen würde.

So oder so ist es eine idiotische Geschichte - Vor allem da sich Apple garantiert NICHT beiseite schieben lässt ;) Beide - Intel und Apple - auf dem gleichen Node Ende 2022 - nicht mal im Traum daran zu denken, sorry.

Ganz abgesehen davon, dass es absolut unrealistisch ist, dass Intel bis Ende 2022 ein fertiges Produkt für TSMC 3NM einfach mal so aus dem Hut zaubert ;) Intern hat intel sicherlich schon vor min 2-3 Jahren am Plan was Ende 2022 aus den Fabs rauskommen soll - das mal so nebenbei ändern - und es ist ja wie gesagt noch nicht mal entschieden bei Intel laut Conference Call.

Wenn etwas von Intel bei TSMC (in größeren Mengen!) gefertigt wird, dann garantiert erst 2024+ - als Backup sollte es 2023 nicht mit 7nm bei Intel intern klappt. Da ist aber dann die Kacke schon ziemlich am Dampfen und AMD vermutlich bei 50% Server Market Share

PS: Offenbar liebeugelt AMD schon mit Samsung, da sie die Produktion um mehr als 50% steigern wollen...

https://twitter.com/harukaze5719/status/1355488671894433792

https://pbs.twimg.com/media/Es-o-tEUUAUik37?format=png&name=900x900

[AffenJack]

2022 ist definitiv unrealitisch, da stimme ich dir zu. 2022 wird nur Apple 3nm bekommen und niemand anders. Selbst bei Apple gibts das Problem, dass 3nm zu spät fertig wird für die Smartphonegeneration. Können sie höchstens für Ipad oder Laptop etc verwenden. Smartphone wird 3nm erst 2023 kommen.

Es wäre auf jeden Fall gut für AMD auch bei Samsung zu produzieren. Allerdings seh ich keinen Sinn vom Dual-Sourcing von GPUs oder APUs. Macht mehr Sinn APUs oder GPUs komplett zu Samsung zu transferieren. In meinen Augen am besten APUs komplett zu Samsung rüber.

[smalM]

Ganz abgesehen davon, dass es absolut unrealistisch ist, dass Intel bis Ende 2022 ein fertiges Produkt für TSMC 3NM einfach mal so aus dem Hut zaubert
[…]
PS: Offenbar liebäugelt AMD schon mit Samsung, da sie die Produktion um mehr als 50% steigern wollen...

Für AMD gilt hier genau dasselbe wie für Intel bzgl. TSMC: Man wird nicht einfach ein fertiges Produkt für einen Samsung-Prozeß aus dem Hut zaubern können.

Selbst bei Apple gibts das Problem, dass 3nm zu spät fertig wird für die Smartphonegeneration. Können sie höchstens für Ipad oder Laptop etc verwenden. Smartphone wird 3nm erst 2023 kommen.
Die Auslegung des A16-SoCs hätte dann ja schon vor einem Jahr auf N5/N4-was-auch-immer passieren müssen. Schwer vorstellbar, zumal das für einen Smartphone-SoC ein ziemlicher Brocken werden würde. Das gab's zuletzt beim A10 (im sehr viel billigeren 16FFC) und es würde Apples Waferbedarf um mehrere 10000 Stück nach oben treiben.
Aber es würde die Gerüchte um die Ausweitung der N5-Produktion auf Phase IV erklären...

[Complicated]

Als wenn TSMC Kapazität oder langjährige Kundenbeziehungen interessieren würden. TSMC interessiert nur, wer am meisten für den Prozess bietet und damit am meisten Geld einbringt. Reicht die Kapazität nicht, erhöht TSMC eben die Preise.

TSMC hatte keinerlei Probleme Qualcomm, als ihren größten langjährigen Kunden, einfach mal beiseite zu schieben, weil Apple mit Scheinen gewedelt hat. Wenn Intel das gleiche macht, wird TSMC Ihnen auch genug Wafer geben. Selten so einen dämlichen Vergleich gelesen - während Apple eben angekündigt hat eigene Designs zu fertigen und nicht mehr Intels CPUs zu kaufen und stattdessen bei TSMC zu produzieren, hat Intel 2 Jahre zu überbrücken und nimmt wichtige Kenntnisse des Prozesses mit in die eigene Fertigung - sinnloser Vergleich und kein Geld der Welt kann das kompensieren.

[Complicated]

Selbst bei Apple gibts das Problem, dass 3nm zu spät fertig wird für die Smartphonegeneration. Können sie höchstens für Ipad oder Laptop etc verwenden. Smartphone wird 3nm erst 2023 kommen. Laptop Chips waren noch nie vor Smartphone verfügbar, bei Apple und auch bei keinem anderen.
Macht mehr Sinn APUs oder GPUs komplett zu Samsung zu transferieren. In meinen Augen am besten APUs komplett zu Samsung rüber.
Ausgerechnet APUs, die am meisten davon abhängen den richtigen Spagat bei den Transistoren für CPU und GPU hinzubekommen. AMD nutzt seit Llano spezifisch für die GPU und spezifisch für die CPU ausgelegte Transistoren.

[mczak]

Es wäre auf jeden Fall gut für AMD auch bei Samsung zu produzieren. Allerdings seh ich keinen Sinn vom Dual-Sourcing von GPUs oder APUs. Macht mehr Sinn APUs oder GPUs komplett zu Samsung zu transferieren.
Für dual-sourcing sehe ich auch keinen Grund, aber es gibt ja mehrere Chips bei den GPUs, da könnte man durchaus verschiedene Fertiger nutzen. Hat doch nvidia im Uebrigen schon bei Pascal gemacht, GP107/GP108 kamen von Samsung, die restlichen Chips von TSMC.
Aber klar, sowas muss man im Voraus planen, das geht sicher nicht von heute auf morgen.

[amdfanuwe]

Zumindest RDNA wird ja gerade auf Samsungs Prozess portiert.
I/O IP liegt auch seitens Samsung vor, da sollten kleine GPUs doch kein Problem sein.
Wenn auch nicht so hochtaktend wie bei TSMC.
Für weniger effiziente billige APUs hat AMD durchaus auch genügend Verwendung.

Samsung will vor TSMC auf GAA gehen. Wäre für AMD schon interessant frühzeitig den Prozess kennen zu lernen. Mittlerweile sollte es sich AMD leisten können zweigleisig zu fahren um rechtzeitig den besten Prozess auswählen zu können.
Wenn AMD weiterhin Intel Marktanteile abnimmt, dürfte in 2 Jahren TSMC für AMD nicht mehr genügend Kapazitäten haben. Die können ja nicht nur für AMD produzieren.

[Tarkin]

Für AMD gilt hier genau dasselbe wie für Intel bzgl. TSMC: Man wird nicht einfach ein fertiges Produkt für einen Samsung-Prozeß aus dem Hut zaubern können.

Sagte ich irgendwas bzgl. Zeitplan?

Abgesehen davon denke ich schon, dass AMD hier etwas agiler sein könnte als Intel... haben ja auch mehr Erfahrung was Foundry Business betrifft ;) und wer weiß, wie weit die Entscheidung intern schon ist.

Wir reden bei Samsung auch nicht von einem Leading Edge Node, den jeder haben möchte.

IMO macht das absolut Sinn die günstigen APUs und GPUs zu Samsung zu geben - würde mich nicht wundern, wenn das Zeug dort sogar mit besseren Margen hergestellt werden kann, weil deutlich billiger. Alles was High-Performance ist bei TSMC belassen (CPU Chiplets und die dickeren GPUs) und den Rest zwischen GloFo und Samsung aufteilen. AMD muss in den nächsten zwei Jahren den Output massiv erhöhen weiter Marktanteile zu gewinnen - der Bedarf ist definitiv da.

[HOT]

Es wäre sicherlich möglich Rembrandt oder die kleinen N2x auch in 7LPP bzw. 6LPP zu bringen. Erfordert halt ne neue Maske. Aber mit Polaris hat man das ja schon mal gemacht. 50% mehr ist aber auch echt ne Hausnummer.

[Nightspider]

Laut der geleakten Roadmap sollte Rembrandt ja sowieso in 6nm kommen, sofern das stimmt.

Ich hab eher Angst das AMD 2022 zu wenig 5nm Kapazitäten bekommt, wenn Apple noch länger auf 5nm verbleiben muss, weil 3nm später kommt.

[Zossel]

Damals: https://www.welt.de/wirtschaft/article3076811/Warum-der-Staat-Qimonda-nicht-retten-durfte.html

[Piefkee]

Es wäre sicherlich möglich Rembrandt oder die kleinen N2x auch in 7LPP bzw. 6LPP zu bringen. Erfordert halt ne neue Maske. Aber mit Polaris hat man das ja schon mal gemacht. 50% mehr ist aber auch echt ne Hausnummer.

Bitte verbreite nicht so einen blödsinn. Erfordert halt eine neue Maske hahaa. Du meinst also man bringt Design XY von Foundry Xy mal schnell woanders?? Das war möglich als alles noch planar war. Seit FinFet geht das nicht mehr.

Willst du zum Beispiel Navi10 TSMC 7nm nach Samsung 7LPP („Porten“). Dann hat das nichts mehr mit Porten zu tun weil du 99,99% neu Designen kannst. (übrigens ich kenne die TSMC NDAs...du darfst zum Beispiel kein design während der ersten 2-3 Jahre zu irgendeinen anderer Fab bringen . (2 bei N7 und 3 Jahre bei N5, nur so btw)

Wenn was von Samsung kommt, wird das ein komplet neues Design sein. Und es wird auch kein Zen Design sein (siehe oben). Ich denke man wird nichts zu Samsung bringen weil TSMC genug Kapazität hat. Und wenn was kommt sind es ziemlich sicher GPUs

[Piefkee]

Laut der geleakten Roadmap sollte Rembrandt ja sowieso in 6nm kommen, sofern das stimmt.

Ich hab eher Angst das AMD 2022 zu wenig 5nm Kapazitäten bekommt, wenn Apple noch länger auf 5nm verbleiben muss, weil 3nm später kommt.

Nur so als reminder.
N7 und N5 nutzen 60-80% die selben Tools. N3 und N5 nutzen 95% die selben Tools.

Heißt wenn jemand sagt, dass wenn Apple jetzt auf N3 Switched Produktionskapazität bei N5 frei wird, stimmt das so nicht.

[HOT]

Bitte verbreite nicht so einen blödsinn. Erfordert halt eine neue Maske hahaa. Du meinst also man bringt Design XY von Foundry Xy mal schnell woanders?? Das war möglich als alles noch planar war. Seit FinFet geht das nicht mehr.

Willst du zum Beispiel Navi10 TSMC 7nm nach Samsung 7LPP („Porten“). Dann hat das nichts mehr mit Porten zu tun weil du 99,99% neu Designen kannst. (übrigens ich kenne die TSMC NDAs...du darfst zum Beispiel kein design während der ersten 2-3 Jahre zu irgendeinen anderer Fab bringen . (2 bei N7 und 3 Jahre bei N5, nur so btw)

Wenn was von Samsung kommt, wird das ein komplet neues Design sein. Und es wird auch kein Zen Design sein (siehe oben). Ich denke man wird nichts zu Samsung bringen weil TSMC genug Kapazität hat. Und wenn was kommt sind es ziemlich sicher GPUs
Urg, es braucht nen komplett neuen Chip, das war aber eigentlich auch das was ich meinte. Das geht natürlich nicht mal eben schnell, sondern frühestens im Laufe 22.

[Piefkee]

Urg, es braucht nen komplett neuen Chip, das war aber eigentlich auch das was ich meinte. Das geht natürlich nicht mal eben schnell, sondern frühestens im Laufe 22.

Nein, das heißt es eigentlich auch nicht es muss komplett neu Designed werden. Wenn sie es heute beschließen kommt nichts vor 23/24...


Ich weiß CPU ist komplexer aber nur als bsp.
Cezanne A0 Silikon war bereits Oktober 2019 bei AMD im Labor bevor Renoir erschienen ist. Tapeout war Q4 2018/Q1 2019. Dann Minus 2 Jahre Design zeit --> Startpunkt Design von Cezanne irgendwann 2017

[amdfanuwe]

Dann Minus 2 Jahre Design zeit --> Startpunkt Design von Cezanne irgendwann 2017
Und wieviel von den 2 Jahren ist Logikdesign, bei dem nur interessiert, wieviel Transistoren man letztendlich verbauen darf?
Und wieviel ist physikalische implementierung auf den zu verwendenden Prozess?
Logikdesign dürfte wohl den größten Teil des Designs in Anspruch nehmen, bis man anhand von Simulationen die Cache Size, internen Kommunikation, Powermanagement, Security etc. ausgetüftelt hat.
Physikalische Implementierung findet ja auch nicht mehr von Hand statt. Erledigt doch größtenteils der Compiler.
Wenn ein logisches Chipdesign steht, wird es wohl keine 2 Jahre dauern bis der Chip portiert werden kann.

[HOT]

Nein, das heißt es eigentlich auch nicht es muss komplett neu Designed werden. Wenn sie es heute beschließen kommt nichts vor 23/24...


Ich weiß CPU ist komplexer aber nur als bsp.
Cezanne A0 Silikon war bereits Oktober 2019 bei AMD im Labor bevor Renoir erschienen ist. Tapeout war Q4 2018/Q1 2019. Dann Minus 2 Jahre Design zeit --> Startpunkt Design von Cezanne irgendwann 2017

Nope das ist definitiv übertrieben. Klar muss der Chip neu designt werden, mehr aber auch nicht. Ausserdem ist das Quatsch. Tape out von Vermeer war Anfang Q3 19 IIRC Cézanne war definitiv einiges später. Übertreibt mal nicht so maßlos. N21 Anfang November übrigens. Da muss man natürlich noch designzeit hinzurechnen, aber bei Verkündung wird ja vorher schon einiges gelaufen sein.

[Skysnake]

Und wieviel von den 2 Jahren ist Logikdesign, bei dem nur interessiert, wieviel Transistoren man letztendlich verbauen darf?
Und wieviel ist physikalische implementierung auf den zu verwendenden Prozess?
Logikdesign dürfte wohl den größten Teil des Designs in Anspruch nehmen, bis man anhand von Simulationen die Cache Size, internen Kommunikation, Powermanagement, Security etc. ausgetüftelt hat.
Physikalische Implementierung findet ja auch nicht mehr von Hand statt. Erledigt doch größtenteils der Compiler.
Wenn ein logisches Chipdesign steht, wird es wohl keine 2 Jahre dauern bis der Chip portiert werden kann.
Du musst dich aber auch erstmal in ein neues PDK einarbeiten und alles aufsetzen, validieren und dann muss du das Design closure schaffen. Da geht viel Zeit drauf.

Bei den großen Designs brauchst du 24h+ für placement and Route. Mit dem schnelleren turnaroundzeiten wirbt ja z.b. Cadence.

Und jetzt stell dir mal vor wie es ist, wenn du ein komplexes C Programm schreibst und dann 24h für nen compile brauchst. Da ist ein Monat schneller rum als du schauen kannst. U d da hat du ja schon das Logikdesign fertig und das Layout von den Analogparts...

[amdfanuwe]

Da geht viel Zeit drauf.
Wieviel?

[Skysnake]

So viel, das normal am Anfang von einem Design ein PDK genommen wird und dann selbst bei bekannten bugs/Fehlern im PDK normal nicht auf eine neuere Version geupdated wird...

Ich habe z.b. nen Bug im glofo 28nm PDK für ein analoges Device gefunden. Der muss da schon lange drin gewesen sein und war signifikant. Das Design von Schaltungen nach Berechnung hat kaum noch funktioniert. Das war nen zweistelliger Prozentsatz an schlechterer Performance. Ich habe das am Ende nur gefunden, weil ich die benötigten Frequenzen nicht sauber geschafft habe, egal wie sehr ich getreten habe. Ich war also am Ende von dem was der Prozess überhaupt vernünftig kann.

Nachdem der Bug verstanden war, haben dann auch plötzlich das erwartete Verhalten mit dem simulierten bis auf ein paar Prozent zusammen gepasst. Also nichts von wegen Deep submicron Effekten auf die Schaltung. Hat aber gut 4 Wochen gedauert und da habe ich "nur" ne Bekannte Schaltung von 65 auf 28nm portiert. Die kannte ich in und auswendig. Hab daran nen Jahr gearbeitet und das waren keine 10k Transistoren... wobei das schon mit doublizierung gerechnet ist. Wirklich einzigartig waren das vielleicht 400 Transistoren. Wenn ich mich recht erinnere hatte der subblock weniger als 16 Transistoren... auf den Fall an sich lächerlich wenige.

Ging dann wohl auch nen bugreport an GF raus. Aber keine Ahnung was daraus geworden ist.

[Piefkee]

Und wieviel von den 2 Jahren ist Logikdesign, bei dem nur interessiert, wieviel Transistoren man letztendlich verbauen darf?
Und wieviel ist physikalische implementierung auf den zu verwendenden Prozess?
Logikdesign dürfte wohl den größten Teil des Designs in Anspruch nehmen, bis man anhand von Simulationen die Cache Size, internen Kommunikation, Powermanagement, Security etc. ausgetüftelt hat.
Physikalische Implementierung findet ja auch nicht mehr von Hand statt. Erledigt doch größtenteils der Compiler.
Wenn ein logisches Chipdesign steht, wird es wohl keine 2 Jahre dauern bis der Chip portiert werden kann.


Siehe Beispiel cezenne.eigentlich alles alte IP ( Zen3 und Vega)
Wenn das alles so schnell geht frage ich mich warum man vor Oktober 2019 Beitritt Silikon hatte...

[davidzo]

So viel, das normal am Anfang von einem Design ein PDK genommen wird und dann selbst bei bekannten bugs/Fehlern im PDK normal nicht auf eine neuere Version geupdated wird...

Ich habe z.b. nen Bug im glofo 28nm PDK für ein analoges Device gefunden. Der muss da schon lange drin gewesen sein und war signifikant. Das Design von Schaltungen nach Berechnung hat kaum noch funktioniert. Das war nen zweistelliger Prozentsatz an schlechterer Performance. Ich habe das am Ende nur gefunden, weil ich die benötigten Frequenzen nicht sauber geschafft habe, egal wie sehr ich getreten habe. Ich war also am Ende von dem was der Prozess überhaupt vernünftig kann.

Nachdem der Bug verstanden war, haben dann auch plötzlich das erwartete Verhalten mit dem simulierten bis auf ein paar Prozent zusammen gepasst. Also nichts von wegen Deep submicron Effekten auf die Schaltung. Hat aber gut 4 Wochen gedauert und da habe ich "nur" ne Bekannte Schaltung von 65 auf 28nm portiert. Die kannte ich in und auswendig. Hab daran nen Jahr gearbeitet und das waren keine 10k Transistoren... wobei das schon mit doublizierung gerechnet ist. Wirklich einzigartig waren das vielleicht 400 Transistoren. Wenn ich mich recht erinnere hatte der subblock weniger als 16 Transistoren... auf den Fall an sich lächerlich wenige.

Ging dann wohl auch nen bugreport an GF raus. Aber keine Ahnung was daraus geworden ist.


Sehr interessante Insights, vielen Dank!

90% der Arbeit ist Validation wie Raja neulich schon sagte.

Das deckt sich doch fast mit dem was ich aus mechanischem Engineering kenne.
Des Design kann noch so elegant sein, der Durchsatz schön ausgerechnet etc, in der Praxis gibt es immer unerwartete neue phänomene, nicht antizipierte Fehler die die Leistung mit Pech mal eben dritteln können. Oder systematische security-Fehler wie bei Intels Prozessoren.

Kudos zu AMD, dass sie die Validierung in letzter Zeit so on point hin bekommen und sich nicht in Skandale wie Intel verstricken, wo doch Intel viel größere Horden an Engineers hat.
AMD scheint mittlerweile einfach sehr viel früher Risk Wafers zu machen um dem Team auch genügend Zeit für eine ordentliche Validierung, verbesserung und Respins zu geben. Nichts anderes ist für das Ergebnis der gestiegenen Taktraten bei Grafikchips verantwortlich. Hätte man Fiji, Polaris oder Vega je ein Jahr später geshippt, hätte man da wohl auch noch einiges an Takt herausholen können.

Und ja, für Validierung zählt auch der Headcount, das ist nichts was man auch mit kleinen Teams lösen kann, weil einer einen genialen Einfall hat. Das ist eher Fleißarbeit und persistence und da lässt sich die Geschwindigkeit und Qualität durchaus auch über den Headcount hochdrehen.

In der Produktentwicklung sage ich meinen Klienten immer dass es eine doppelte 80/20 Aufteilung gibt, die tatsächliche und die wahrgenommene. 20% des Kapitalaufwands ist die Idee, das Konzept, product market fit etc. 80% der Kosten kommt aber von der Umsetzung, Skalierung, QA, exponentiell steigend je näher man zum Launch kommt. Die Außenwahrnehmung des Produkts ist genau umgekehrt: Zu 80% besteht die User Experience aus dem Konzept, Design etc., aber ohne die 20% verlässliche Umsetzung, QA etc. kommt es gar nicht erst auf en Markt.
Also selbst wenn man 80% der Produktentwicklung mit der Umsetzung verbringt und wenig kreativ arbeitet, ist die 20% kreative Phase absolut entscheidend für den Erfolg. Wenn das Konzept nicht gut genug ist lohnt sich die aufwändige Umsetzung gar nicht.

[amdfanuwe]

Siehe Beispiel cezenne.eigentlich alles alte IP ( Zen3 und Vega)
Wenn das alles so schnell geht frage ich mich warum man vor Oktober 2019 Beitritt Silikon hatte...
Du hast meine Frage nicht verstanden.
Wir haben
1) Logikentwurf
2) Physikalische implementierung für Prozess
3) Tapeout, Fehlersuche, erneute Iterationen
4) Erst wenn sicher ist, dass der Chip für den Markt gut genug ist, kann man Fertigungskapazitäten bestellen und schon die ersten Chips für den Verkaufsstart vorproduzieren.

Und so alt war ZEN3 wohl auch nicht. Der soll seinen (erfolgreicher) Tape-Out zum Anfang Q2/2019
Den wird man auch erst auf Herz und Nieren geprüft haben, bevor man das OK zum Cezanne gegeben hat.
Damit läge Phase 2) bei ca 3-6 Monaten und keine 2 Jahre. Mag was länger dauern, wenn man es mit neuen Tools für einen anderen Prozess zu tun hat.

Also Phase
1) ca. 0 Jahre bei reinem Shrink bis 4 oder mehr Jahre bei neuer Architektur
2) ca. 3-6 Monate
3+4) ca 1 Jahr wenns gut läuft, bei reiner Portierung eher weniger weil die Testtools vorhanden sind und weniger Iterationen eingeplant werden müssen.

[Nightspider]

Wenn das alles so schnell geht frage ich mich warum man vor Oktober 2019 Beitritt Silikon hatte...

Hast du auch eine Quellenangabe?

[amdfanuwe]

Mal zur Klarstellung eine Frage: Was genau bezeichnet man mit Tapeout?
Das erste Stück Silizium, das nach der Designphase vom Band fällt und meist ein Schuß in den Ofen ist? Werden ja oft noch Fehler gefunden, die Redesigns nötig machen.
Oder der letzte Chip, der nach x Redesigns dann in die Massenproduktion gehen kann?

[smalM]

SoC-Entwicklung bei Apple: Zwei Jahre zwischen Feature-Stop und Tape-out.
Wurde mal von Phil Schiller erwähnt zu Zeiten der A11-Einführung.

@amdfanuwe
Ein Chip-Design ist nichts anderes als der Output aus einem Designtool.
Früher wurde dieser Output auf ein Magnetband geschreiben und das Band dann an die (Masken-)Fab geschickt. Dieses Rausschreiben auf ein "Tape" hat den Begriff geprägt.

[Tobalt]

Ist das in der IC Entwicklung so linear, dass es eine Schaltungs-Design Phase gibt und dann die Implementierung gibt ?

Bei PCBs gehen ja beide Dinge Hand in Hand, da ein verändertes Placing/Routing ja auch das Design mitunter deutlich verändert durch die veränderten Parasitics.

Oder ist Feature Stop noch "roher" gemeint als ein circuit schematic?

[stinki]

Der Logikentwurf wird auf Gatter-Level gemacht (OR, AND, NOT, NAND, NOR, IP-Black-Boxes falls vorhanden). Das wird komplett simuliert mit dem Prozess PDK für Gatter-Level.
Dann wird Place and Route auf Transistor-Ebene vom physical Implementation Team gemacht (Floorplanning, Routing) und auch simuliert mit dem Prozess PDK für Transistor & Routing.
Dann kommt das Tape-out vom fertigen Layout das an die Fab geht.
Natürlich kann es passieren das Schleifen gedreht werden müssen, aber mit den Tools heute sollte das eigentlich nicht mehr so oft vorkommen. Es wird ja extrem viel simuliert.

Mein letzter Chip hatte genau einen Fehler und der war ein floating Transistor in einem SRAM Block, da hatte einer in dem IP Hard-Block den Ground Anschluss an einem Transistor vergessen...keine Ahnung wie das bei all den Checks passieren konnte...

[Wuge]

D.h. respins gibts quasi niht mehr? Zumindest bei GPUs hört man nihts mehr davon.
Bei PUs shon, Intel verkauft ja jedes neue Stepping seit ein paar Jahren als neue Generation ;D

[davidzo]

Ist das in der IC Entwicklung so linear, dass es eine Schaltungs-Design Phase gibt und dann die Implementierung gibt ?

Bei PCBs gehen ja beide Dinge Hand in Hand, da ein verändertes Placing/Routing ja auch das Design mitunter deutlich verändert durch die veränderten Parasitics.

Oder ist Feature Stop noch "roher" gemeint als ein circuit schematic?

Ich würde verändertes routing eher unter implementierung / fertigungsoptimierung verbuchen, nicht als feature.
Featurefreeze ist imo etwas anderes. Bis dahin wird entschieden ob der konzeptionierte TAGE predictor mit rein kommt oder erst in der nächsten gen, welcher speichercontroller lizensiert wird, welche IGP gen, etc. DANACH ist erst die Chipdesign Phase, an deren Ende der Tapout anschließt.
In jeder dieser Phasen gibt es Testing / Simulation und ein Großteil der Leute sind nur damit beschäftigt.

Bei OEM PC Fertigung ist der Featurefreeze kurz vor der ersten charge und in erster Linie dazu da um eine bestimmte Qualität zu definieren und trotzdem dem Zulieferer mehr Flexibilität in Sourcing, Lagerhaltung, Fertigung zu erlauben. Z.B. werden Intels eigene mainboards die u.A. bei Pegatron hergestellt werden, häufig auch nach Jahren in Produktion nur mit einem sehr frühen BIOS ausgeliefert, einfach weil dass das BIOS war was man bei Featurefreeze hatte und jede Aktualisierung bzw. Änderung des vertraglich definierten Fertigungsprozess eine riesige Sonderzahlung nach sich zieht. Dadurch kann pegatron entscheiden nicht kontinuierlich kleine stückzahlen zu fertigen, sondern sich einfach eine Große Charge auf Lager zu legen, wenn das günstiger ist.

[Zossel]

Mein letzter Chip hatte genau einen Fehler und der war ein floating Transistor in einem SRAM Block, da hatte einer in dem IP Hard-Block den Ground Anschluss an einem Transistor vergessen...keine Ahnung wie das bei all den Checks passieren konnte...

Wie findet man so was?
Messspitze dran halten ist bei Chips eher schwierig und JTAG liefert ja nur rein digitale Sachen.

[Skysnake]

Durch build in selftest die dir eine Idee geben wo das Problem liegt und dann halt versuchen das Verhalten noch zu ahmen und genau hinschauen...

Klar NVIDIA kann sich auch mal mit dem focused in beam Mikroskop nen Transistor anschauen oder ne Schaltung anpassen, aber wer hat schon die Kohle dazu??

[Piefkee]

Hast du auch eine Quellenangabe?

Den Oktober -> ich selber
Aber Lisa Su hat bei anandtech selber gesagt das es vor dem Renoir Launch bereits Silikon von cezenne geben hat. Ich such dir gleich den link raus

[davidzo]

D.h. respins gibts quasi niht mehr? Zumindest bei GPUs hört man nihts mehr davon.
Bei PUs shon, Intel verkauft ja jedes neue Stepping seit ein paar Jahren als neue Generation ;D

Natürlich, lots of them. Allerdings muss man Masken nicht immer gleich komplett neu machen. Häufig lassen sich die Masken auch reparieren oder verändern.
Gerade bei noch wenig getestetem kram sind da nicht selten 2-3 Varianten bzw. unterschiedliche IP für eine Funktion drin, die sich an oder abschalten bzw. wechseln lassen. Genau wie beim PCB Design in frühen boards, aber sogar in der Serie nicht selten mehrere alternativen vorgesehen sind, etwa weil man verschiedene ICs testet oder weil man sich dual sourcing offen halten will.

Ich meine man sieht ja was für Anzahlen an Bugs Intel für einen monolitischen Chip so veranschlagt und welche Zeiträume für Verification:
https://www.forum-3dcenter.org/vbulletin/attachment.php?attachmentid=74044&stc=1&d=1612376067

[amdfanuwe]

und welche Zeiträume für Verification:
https://www.forum-3dcenter.org/vbulletin/attachment.php?attachmentid=74044&stc=1&d=1612376067
Da stehen keine Zeiten für Verification.

[davidzo]

Da stehen keine Zeiten für Verification.
Die Interpretation der Folie ist eigentlich recht eindeutig.

Natürlich inkludieren die genannten Zeiträume die Verification bzw. Validation, bzw. ist das der offensichtlich mit Abstand wichtigste Anteil!

Das ist aus einer Präse von Raja zu Xe PV. Und der hat neulich mal wieder gesagt welchen Stellenwert Tests in der Entwicklung haben:
Top-notch silicon design is 90% validation. The best designers I have worked with were also the best creators of test benches for their modules. Getting 80% coverage is easy..the last 20% is 99% of the effort.
https://twitter.com/Rajaontheedge/status/1354265336283971585

[amdfanuwe]

Die Interpretation der Folie ist eigentlich recht eindeutig.


Jup, steht eindeutig Dev Time dabei.
Das ist aber wohl noch mehr als Implementation und Verifikation.
Auf 1 Stunde Implementation 9 Stunden Testen kommt hin.
The best designers I have worked with were also the best creators of test benches for their modules.
Wenn der Entwickler für seine Module selbst die Testbenches schreibt, darf sich Raja nicht wundern, wenn es keine besseren Ergebnisse gibt. Man testet schließlich das was man implementiert hat, gegen Fehler im eigenem Design ist man oft Betriebsblind.

[Leonidas]

Was genau bezeichnet man mit Tapeout?
Das erste Stück Silizium, das nach der Designphase vom Band fällt und meist ein Schuß in den Ofen ist? Werden ja oft noch Fehler gefunden, die Redesigns nötig machen.
Oder der letzte Chip, der nach x Redesigns dann in die Massenproduktion gehen kann?


Meines Wissens nach der erste funktionierende (Test-)Chip aus der Fertigung. Sprich, das erste reale Silizium, was man außerhalb des Simulators testen kann.