Chipfertigung: 10 FF, EUV, 7 nm, 5 nm, 3 nm, GAF, ... [Archiv] - Seite 3

Complicated

2017-12-23, 10:59:20

Ich denke nicht, dass Ryzen Nachteile gegenüber Intel hat wegen dem fehlenden L4 Cache.
Sicherlich kann man mit L4 den Zugriff auf die Daten beschleunigen, doch hier kommt es auch darauf an von welcher Art Zugriff und von welchen Szenarien wir sprechen. In heterogenen Speicherzugriffen und gemeinsam genutztem Speicher ist Intel einfach hinterher. Die Cache-Kohärenz zu gewährleisten wird immer schwieriger je mehr Cache-Hierarchien es gibt. Man konnte das wunderbar sehen beim Vergleich Xbox vs PS4 wo Microsoft mit dem zusätzlichen ESRAM nicht besser abschnitt gegenüber der hUMA Nutzung bei PS4.

In Serverumgebungen ist das in Verbindung mit Infinity Fabric noch gravierender anzusehen und der zusätzliche Cache-Level wird bei AMD mit GPUs und HBM in heterogene Umgebungen eingebracht, wo HBCC zum Einsatz kommt. Ich denke hier ist einfach die Unterscheidung zwischen reinen CPU-Servern und gemischten Hardware Bestückungen entscheidend für die Wahl wie viele Cache-Hierarchien eine CPU benötigt. Intel hat keine GPUs produziert und wollte diese auch nicht fördern. AMD schon.

Rampage 2

2017-12-23, 12:32:35

Ein 32MB L4$ als eDRAM in ca. 5mm2 @ 7nm machen einfach mehr Sinn, als dass man den L3 so stark aufbläht.

Wieviel Chipfläche würde ein 128MB eDRAM als L4-Cache @10nm+ verbraten? - zumindest bei Intel soll 7nm ja noch in weiter Ferne liegen. Besteht die Möglichkeit, dass Icelake (welcher ja in 10nm+ kommen soll) neben mehr Kernen auch einen 128MB eDRAM spendiert bekommt - genauso wie Broadwell damals?

R2

robbitop

2017-12-23, 15:00:42

Vergiss eDRAM. Ist leider bei den meisten Prozessen nicht möglich. Warum das so ist, weiss ich allerdings nicht. Brauchte fast immer enen exra die der in einem Prozess gefertigt wurde, der es unterstützt. IBMs Prozess kann es.

Ryzen hat deutlich langsamere Speicherzugriffe als Intels Cores. Er profitiert auch massiv in Spielen vom RAM Tuning. Auch der i7 5775c zeigt mit seinem 128mb L4, dass man durch die hohe hitrate offenbar massiv weniger (langsame) Speicherzugriffe benötigt. Die Spiele profitierten massiv. Intuitiv ist klar, dass schnellerer Speicherzugriff und/oder größerer LLC deutlich mehr Leistung in Spielen bringt.

SKL-X ist in Spielen trotz gleicher mArch über 10% langsamer als CFL bei gleichem Takt. Ryzen hat da relativ ähnliche Probleme und folglich ähnliches Potential

basix

2017-12-23, 16:57:58

@ Rampage: Intel 10nm ist von den Specs her ähnlich wie 7nm GloFo / Samsung / TSMC

Wenn es denn kein eDRAM ist und wirklich 4MB L3$ pro Core, wären das in 7nm ca. 15mm2 für 16MB. Bei 16C pro DIE ganze 60mm2 nur für L3$ Cache. Der L2$ halbiert sich in etwa von der Grösse, macht 3mm2 pro CCX und bei 16C 12mm2 pro DIE. Total also ca. 70-75mm2 L2/L3 gegenüber 44mm2 bei Summit Ridge, ergo +30mm2.

Ob also die +15% Chipfläche bei einem 16C DIE in 7nm sich lohnen? Naja, wir werden sehen. Oder es ist einfach eine Fehlinformation ;D

Edit:
Ich habe mal noch ein wenig darüber nachgedacht. Evtl. würde es Flächenmässing auf eine Nullnummer herauslaufen, wenn man 213mm2 von Summit Ridge als Grundlage nimmt. Ganz einfache Annahmen (keine Ahnung ob das so stimmen kann): 1/3 der Fläche kann nicht auf 7nm skaliert werden (z.B. SerDes, PCI-E etc.). Der Rest skaliert um Faktor 2. Dann nimmt man an, das die Northbridge usw. nicht wieder anwachsen und nur die CCX mit den Cores. Dann sind nicht skalierbarer Teil + Northbridge usw. ca. 100mm2 gross. Die zwei CCX wachsen auf 4 CCX an, ergo Nullnummer bei der Chipfläche. Dazu die oben beschriebenen +30mm2 Cache und man landet bei total 120mm2 für die 4 CCX. In der Summe ist man dann bei 220mm2 und somit sehr nah an den 213mm2 von Summit Ridge. Als why not, gehen könnte es. Aber der Nutzen müsste schon sehr gross sein, wenn man das machen sollte.

Nightspider

2017-12-23, 19:18:28

Den Thread hier habe ich letztens gesucht und nicht gefunden.

Wie stark seht ihr denn die Vorteile von Cobalt im Prozess und wann wird GloFo damit starten?

basix

2017-12-23, 19:52:28

Bei 7nm verwendet GloFo ebenfalls Cobalt.

Siehe eine Seite vorher:
https://www.forum-3dcenter.org/vbulletin/showpost.php?p=11583126&postcount=499

Aus hier:
https://fuse.wikichip.org/news/641/iedm-2017-globalfoundries-7nm-process-cobalt-euv/4/
GlobalFoundries introduced cobalt for the trench metal contacts. This actually plays out in two different way. For small layouts, the vertical resistance dominates. In those cases GF reported an improvement of over 40%. When those contacts are used for the local interconnects, the horizontal resistance becomes important. In those cases GF reported an improvement of around 80% when switching to cobalt. All this flexibility is lost had they shrunk the pitches further. Unfortunately this decision left them with less than ideal interconnect in many situations. Those types of sacrifices are required for a foundry that needs to provide customers with flexibility whereas a company such as Intel can achieve superior routing by allowing itself to be more aggressive at the cost of higher restrictions and higher complexity.

For both stacks GF achieved capacitance reduction from low-K fill optimization as well as the etch stop layer. Compared to their base process, GF reported around 10% capacitance improvement from the ILD stack optimization. They did introduce cobalt, but only for the liner and the caps on the SADP layers. They claimed this improved the electromigration by 100x over their 14nm reference node. Jagannathan noted that “without those optimizations, the power grids at 7-nanometer ground rules would be 3x larger. But with this improvement in place, the power grid can actually be 4x smaller in 7nm compared to prior node.”

Sunrise

2018-01-04, 22:00:47

Laut Digitimes hat TSMC wie erwartet wieder den Auftrag für Apple die 2018er SoCs zu fertigen:
http://www.digitimes.com/news/a20180104PD206.html

Bei 1,6facher Packdichte relativ zu deren 10nm kann man gut abschätzen was möglich ist.

Hoffentlich wird nicht nur die schon abartige Leistung weiter ausgebaut, sondern auch die hohen Stromspar-Möglichkeiten genutzt. Dann schlage ich wohl auch zu, das X ist mir nämlich zu halbgar.

HOT

2018-01-05, 10:28:28

Es geht hier um 7LPP vs. N7FF+, nicht N7FF. Die Erstellung der Maske ist wohl bei TSMCs Prozess deutlich einfacher und billiger als bei Samsung. Das ist wohl schon bei 8LPP vs. N7FF so, weswegen Samsung kaum Kunden dafür aquirieren konnte. Hier ist TSMC allein auf weiter Flur, da GloFos 7LP für AMD exklusiv genutzt wird. Apple wird dann in 2018 ein Tapeout des A12 auf N7FF+ durchführen, aber Samsung außen vor lassen. Qualcomm hingegen hat schon auf N7FF gesetzt.
Weder Apple noch Samsung hauen SoCs im Jahrestakt raus, das wäre viel zu aufwändig. Der Lebenszyklus eines solchen Gerätes ist für Gewöhnlich eh zwei Jahre.
Samsung beispielsweise bringt zwar jedes Jahr ein neues, jedoch nur jedes zweite Jahr mit einem eigenen neuen SoC.

AffenJack

2018-01-05, 10:31:16

Nein, Apple setzt auf N7FF ohne EUV. Was anderes ist dieses Jahr schlicht nicht verfügbar. N7FF+ wird dann 2019 eingesetzt.

tm0975

2018-01-05, 12:23:29

Ich vermute, dass sich Samsung früher oder später an AMD und/oder GloFo beteiligen wird.

Ravenhearth

2018-01-28, 17:31:05

Intel will 10-nm-Fertigung im zweiten Halbjahr 2018 starten (https://www.golem.de/news/prozessor-intel-will-10-nm-fertigung-im-zweiten-halbjahr-2018-starten-1801-132428.html)

Ravenhearth

2018-01-29, 14:33:50

Cannon- & Ice Lake: Intel erhöht Investitionsausgaben für 10 nm (http://www.pcgameshardware.de/Cannonlake-Codename-261775/News/Intel-Ice-Lake-Kosten-2018-1248962/)

Die erste CPU-Generation auf dessen Basis heißt Cannon Lake, die im Vorserienstatus Ende 2017 an erste Partner verschickt worden sei - laut Intel liege der Chiphersteller damit im Zeitplan, 2017 die ersten Auslieferungen begonnen zu haben.
So kann man es sich natürlich auch schön reden ;D

HOT

2018-01-29, 19:03:05

Nein, Apple setzt auf N7FF ohne EUV. Was anderes ist dieses Jahr schlicht nicht verfügbar. N7FF+ wird dann 2019 eingesetzt.
Ich halte das einfach immer noch für Blödsinn. Apple liefert in 2018 offenbar nur ein neues, günstiges Phone mit A10 und eines mit A11 aus (X Plus), das wars. Erst nächstes Jahr wird es wieder neue IPhones geben und dann mit A12. Ich halte es für sicher, dass der A12 in N7FF+ gefertigt wird und Apple da mal wieder alle Kontingente vom Start weg aufgekauft hat.

StefanV

2018-01-30, 02:30:20

Ich vermute, dass sich Samsung früher oder später an AMD und/oder GloFo beteiligen wird.
Ham se doch schon.
Schau dir doch mal den Ars Technika Artikel zu Spectre + Meltdown an.
Da wird berichtet, dass die Spekulative Ausführung bei Samsungs Exynos und AMD relativ ähnlich sein soll.

Dass Samsung ein Interesse an AMD haben wird, sollte klar sein.

robbitop

2018-01-30, 10:43:01

Ich halte das einfach immer noch für Blödsinn. Apple liefert in 2018 offenbar nur ein neues, günstiges Phone mit A10 und eines mit A11 aus (X Plus), das wars. Erst nächstes Jahr wird es wieder neue IPhones geben und dann mit A12. Ich halte es für sicher, dass der A12 in N7FF+ gefertigt wird und Apple da mal wieder alle Kontingente vom Start weg aufgekauft hat.
Apple hat bisher ohne Ausnahme jedes Jahr einen neuen SoC in die iPhones gebracht. Das 2018er iPhone wird IMO mit hoher Sicherheit einen A12 haben. In welchem Prozess der gefertigt wird, steht auf einem anderen Blatt...

HOT

2018-01-30, 11:16:59

Apple hat bisher ohne Ausnahme jedes Jahr einen neuen SoC in die iPhones gebracht. Das 2018er iPhone wird IMO mit hoher Sicherheit einen A12 haben. In welchem Prozess der gefertigt wird, steht auf einem anderen Blatt...
http://www.pcgameshardware.de/iPhone-Serie-Smartphone-216880/News/X-Nachfolger-mehr-RAM-und-Akku-groesste-Neuerungen-1249023/
nix neuer SoC. Im Gegenteil, wie die anderen Smartphonehersteller recyclet auch Apple den SoC der letzten Generation.

Bisher stimmte das teilweise. Aber die Entwicklung ist halt sehr teuer und kostet mittlerweile einfach sehr viel Zeit. Ein echtes neues Phone mit neuem SoC gibts erst in 2019. Man muss ja auch sehen, dass die Verfügbarkeit erst recht spät zustande kam und dann auch noch der Markt zusammenbrach. Die werden den Nachfolger des IPhone X und X+ dann sicherlich mitte 2019 mit A12 SoC launchen.

robbitop

2018-01-30, 11:22:05

Steht da nicht explizit, dass es keinen neuen SoC gibt. Glaube ich ehrlich gesagt nicht. Apple bringt seit fast 10 Jahren jährlich neue SoCs. Wird sich IMO nicht ändern.

HOT

2018-01-30, 17:56:36

Minimale Änderungen = kein neuer SoC.

LadyWhirlwind

2018-01-30, 18:51:45

Minimale Änderungen = kein neuer SoC.

Das Marketing wird daraus einen neuen SoC machen...

AffenJack

2018-01-30, 20:40:25

Ich halte das einfach immer noch für Blödsinn. Apple liefert in 2018 offenbar nur ein neues, günstiges Phone mit A10 und eines mit A11 aus (X Plus), das wars. Erst nächstes Jahr wird es wieder neue IPhones geben und dann mit A12. Ich halte es für sicher, dass der A12 in N7FF+ gefertigt wird und Apple da mal wieder alle Kontingente vom Start weg aufgekauft hat.

Das halte ich dagegen für Blödsinn. Apple wird wie jedes Jahr einen neuen SoC bringen. 2019 gibts dann den A13.

https://www.macrumors.com/2018/01/04/tsmc-exclusive-supplier-a12-chips-2018-iphones/

Pirx

2018-02-02, 08:50:04

Ist 12 nm bei GF eigentlich eine neue "Linie" (Kapazitätserhöhung), oder werden 14 nm - "Linien" umgestellt?

Piefkee

2018-02-22, 22:48:10

https://www.anandtech.com/show/12438/the-future-of-silicon-an-exclusive-interview-with-dr-gary-patton-cto-of-globalfoundries

Q17: Does the first generation of 7LP target higher frequency clocks than 14LPP?

GP: Definitely. It is a big performance boost - we quoted around 40%. I don't know how that exactly will translate into frequency, but I would guess that it should be able to get up in the 5GHz range, I would expect.

vinacis_vivids

2018-02-24, 02:13:27

https://www.androidcentral.com/qualcomm-teams-samsung-make-5g-enabled-snapdragon-chipsets-7nm-node

"Samsung Foundry first showed off its 7nm EUV lithography process last May, noting that the technology will "break the barriers of Moore's law scaling." The company also said that the 7nm node will allow up to a 40% increase in area efficiency with up to a 10% uptick in performance, or up to 35% lower power consumption over current 10nm designs."

Loeschzwerg

2018-03-01, 14:51:09

3nm Tapeout eines Testchips:
https://www.computerbase.de/2018-03/3-nm-testchip-tape-out/

Dauert aber noch ein paar Jahre.

HOT

2018-03-02, 09:04:06

http://www.tomshardware.de/5nm-euv-fertigungsprobleme-verzoegerung,news-259128.html
Das ändert alles.

7 DUV wird uns mMn sehr lange erhalten bleiben. 7 EUV wird damit wohl kaum was vor 2021 in der Masse. Nimmt für Intel ganz schön Druck aus dem Kessel. Bisher gingen ja alle Foundries von Start der Massenproduktion von 7 EUV in 2019 aus.

AffenJack

2018-03-02, 09:55:30

Samsung hat nur einen 7nm EUV Prozess und bei 7nm scheint das alles auch nicht so kritisch zu sein. Daher werden TSMC und GF ihre EUV 7nm bestimmt auch hinkriegen. Einzig die 5nm Prozesse werden sich wohl verspäten. Aber EUV wird am Anfang auch nur bei den wirklich kritischen Layern benutzt werden. Insgesamt sieht es einfach nach einer deutlichen Verlangsamung aus die nächsten Jahre. Die Prozessprobleme werden von Schritt zu Schritt einfach kleiner.

Akkarin

2018-03-03, 11:08:19

GloFo bringt 14HP für IBM. https://fuse.wikichip.org/news/956/globalfoundries-14hp-process-a-marriage-of-two-technologies/

-Erster FinFet+SoI prozess
-Deep trench strucktures für unmengen an on-die eDRAM cache.
-Die MOL und BEOL sind teilweise von andren 14nm prozessen übernommen, haben aber auch ähnlichkeiten mit 7nm.

deekey777

2018-04-08, 13:43:43

Samsung reported to have completed 7nm development six months ahead of schedule, could be used in Snapdragon 855 (https://www.phonearena.com/news/Samsung-finishes-7nm-development-six-months-ahead-of-schedule-could-be-used-in-Snapdragon-855_id103867)

Sieht gut aus.

smalM

2018-04-09, 22:08:29

Es ist immer schwierig einen Text aus Ostasien zu verstehen, aber der maschinenübersetzte Artikel von SEDaily ist immerhin nicht so realitätsfern wie phonearena und spricht von zu erwartenden Produkten ab Ende des Jahres bis Anfang nächsten Jahres.
Über den Teil "Samsung jubel jubel jubel" breiten wir lieber den Mantel des Schweigens :biggrin:

smalM

2018-04-17, 17:16:54

Update zu Samsungs 7nm EUV Prozeß von Schotten Jones bei SemiWiki (https://www.semiwiki.com/forum/content/7403-samsung-starting-7nm-production-euv-june.html)

"Initially when I read this I was skeptical, but the more I have thought about it and investigated the various elements of this claim, the more I have come to believe this report is largely true."

Ich bin gespannt, ob Samsung jetzt tatsächlich schon EUV für Metal-Layer benutzt. Vielleicht nutzen sie EUV erst einmal nur für Connects und Vias? Damit wären sie im EUV-Zeitplan allen anderen immer noch deutlich voraus, wenn es das ist, was sie unbedingt nach außen vermitteln wollen, und hätten noch mehr Zeit die Probleme mit Pellicle, Membran und Leistung in den Griff zu bekommen.
Allerdings scheffelt Samsung Semi z.Z. derart viel Geld, daß sie es sich locker leisten können in der Foudry mit einem miesen EUV-Yield nicht ganz so dicke zu verdienen. :wink:
In 1½ Wochen ist Bilanzpressekonferenz, vielleicht gibt's dann eine offizielle Aussage.

PS:
Gibt's Samsungs 7nm eigentlich nur in 7,5T oder ist auch ein 6T vorgesehen? Dazu konnte ich nichts finden.

AffenJack

2018-04-17, 18:42:26

Basiert alles auf dem Bericht den deekay geposted hat. Aber ist alles sehr vage. Massenproduktion soll trotzdem erst Ende des Jahres beginnen. Es scheint also, dass man nun in die Risc production phase eingetreten ist und nicht mehr.

Skysnake

2018-04-17, 19:15:03

Ist doch am Ende ne reine Geldfrage

smalM

2018-04-20, 13:22:19

@AffenJack
Sieht so aus, als sei die Risk-Production ab Juni vorgesehen.

Bilanzpressekonferenz von TSMC (https://seekingalpha.com/article/4164223-taiwan-semiconductor-manufacturings-tsm-ceo-c-c-wei-q1-2018-results-earnings-call-transcript):

Now let me talk about the N7 ramp-up.
So far, we have already favored out more than 18 customer products with good yield in performance.
Our 7-nanometer is already in volume production.

Now I'll talk about the N7+ and EUV. We believe we can extend the success of our 7-nanometer. N7 too is enhanced version. N7+, which will have 20% better density and greater than 10% power reduction.
Our N7+ silicon result today are very encouraging. Not only we have demonstrated equivalent or better performance in yield on both 256-megabit SRAM and on product like test vehicle when compared to N7 baseline, we have also demonstrated a tighter distribution of electrical parameters in the areas, where EUV is supplied.
Besides the silicon development, EUV technology continue to mature toward a high volume production with the improving source power toward the 250-watts goal, which we expect to achieve in a few quarters. Good progress continue to be made in the EUV infrastructure in the last few months. They include photoresist, mask defect in yield, pellicle defects in transmission. We are confident that EUV can meet our goal of 2019 volume production for N7+ and 2020 volume production for N5.

Relic

2018-04-27, 11:36:04

Intel 10nm verschiebt sich noch weiter.

https://www.tomshardware.com/news/intel-cpu-10nm-earnings-amd,36967.html

Falls Globalfoundries einigermaßen im Zeitplan bleibt könnte es zum erstmal vorkommen, dass AMD mit Zen 2 bei der Fertigung einen Vorsprung hat.

Die Frage ist ob 10nm dann überhaupt noch kommt, wenn es schon heißt irgendwann 2019, oder ob sie den Anlegern nur noch nicht sagen wollen, dass sie direkt auf 7nm gehen.

Gipsel

2018-04-27, 11:53:45

y33H@

2018-04-27, 11:54:45

Die TSMC sagte, sie hätten 7 nm in Serie gestartet ...

Relic

2018-04-27, 12:16:40

Fairerweise sollte man aber auch sagen, daß intels 10nm in verschiedenen Schlüsselkriterien eher den 7nm der Konkurrenz entspricht.

Das ist ja schon länger bekannt. Wir wissen doch inzwischen, dass man auf den Namen der Fertigung nichts geben darf.

https://www.semiwiki.com/forum/content/7191-iedm-2017-intel-versus-globalfoundries-leading-edge.html

tm0975

2018-04-27, 12:21:08

Falls Globalfoundries einigermaßen im Zeitplan bleibt könnte es zum erstmal vorkommen, dass AMD mit Zen 2 bei der Fertigung einen Vorsprung hat.

das ist die frage, die ich mir auch gerade stelle. auch wenn tsmc/glofo 7nm eher dem intel 10 nm prozess entspricht und ich das auch so vergleichen würde, sieht es so aus, als würde zen 2 in q1/2019 in 7 nm kommen. das wäre dann höchstwahrscheinlich vor einer breiten verfügbarkeit von intels 10nm prozess.

Digidi

2018-04-27, 12:26:56

Relic

2018-04-27, 12:38:37

Gibt es eigenglich irgendwo Zahlen wie viel Intel und wieviel TSMC an Entwicklungskosten für die Prozesesse ausgibt? Könnte mir gut vorstellen das TSMC hier viel mehr raushaut weil Ihr volumen viel Größer ist.

http://www.icinsights.com/news/bulletins/Top-10-Semiconductor-RD-Spenders-Increase-Outlays-6-In-2017/

Wobei Intel ja nicht nur R&D für die Fertigung ausgibt, sondern für viele verschiedene Sparten. Aber weniger Ausgeben als TSMC werden sie denke ich nicht.

HOT

2018-04-27, 13:06:55

das ist die frage, die ich mir auch gerade stelle. auch wenn tsmc/glofo 7nm eher dem intel 10 nm prozess entspricht und ich das auch so vergleichen würde, sieht es so aus, als würde zen 2 in q1/2019 in 7 nm kommen. das wäre dann höchstwahrscheinlich vor einer breiten verfügbarkeit von intels 10nm prozess.
Könnte sogar fast ein Jahr werden. Sollte Intel wirklich erst im 2.HJ die Fertigung starten, dürfte erst mal Y und U wieder dran sein, das sind die drängensten Baustellen und S erst später, vielleicht sogar erst in 2020.

smalM

2018-04-28, 02:07:59

Kann es sein, daß Intel 10nm für die Massenproduktion gestrichen hat und gleich auf 10nm+ geht?

Locuza

2018-04-28, 06:50:15

So sieht es aus.
Cannon Lake wird nur noch in der Kleinserie mit 10nm gefertigt und erst im Jahr 2019 mit Ice Lake wird Intel die Massenfertigung starten, dann in 10nm+.

smalM

2018-05-08, 00:42:40

Lesenswertes bei SemiWiki:
Samsung at 2018 Symposia on VLSI Technology (https://www.semiwiki.com/forum/content/7442-samsung-10nm-8nm-7nm-vlsit.html)
TSMC 2018 Technology Symposium (https://www.semiwiki.com/forum/content/7443-top-10-highlights-tsmc-2018-technology-symposium.html)

aceCrasher

2018-05-09, 13:39:58

https://www.anandtech.com/show/12727/tsmc-details-5-nm-process-tech-aggressive-scaling-but-thin-power-and-performance-gains

smalM

2018-05-11, 19:16:03

Mit ein paar Worten zum N7 HPC: TSMC Technologies for Mobile and HPC (https://www.semiwiki.com/forum/content/7439-tsmc-technologies-mobile-hpc.html)

Skysnake

2018-05-13, 01:25:19

Ein ganz interessanter Text über die steigende Complexität von neuen Nodes:

http://semiengineering.com/design-rule-complexity-rising/#.WvMjSpa_2Ek.linkedin

HOT

2018-05-15, 14:45:28

https://www.computerbase.de/2018-05/globalfoundries-foundry-zukunft/

Das GloFo-Projekt scheint in die 2. Reihe der Chipfertiger zurückzufallen. Dementsprechend wird AMD dort zwar noch Aufträge erteilen in Zukunft, aber TSMC wird sicherlich wieder stark an Bedeutung gewinnen. AMD hat das glücklicherweise schon recht früh realisiert und bringt die 2. Vega-Welle in N7. Mich würd auch nicht wundern, dass zwar Zen2 noch in 7LP kommt, aber Zen3 diesmal in N7+ bei TSMC vom Band laufen könnte, vielleicht sogar in 6LPP bei Samsung. Es ist jedenfalls wieder alles offen und AMD nicht mehr unbedingt sofort GloFo.
Künftig könnten die High-End-Chips dann von TSMC zuerst kommen und die Mainstream-Produkte und APUs dann weiterhin von GloFo.

smalM

2018-05-17, 17:30:00

Das GloFo-Projekt scheint in die 2. Reihe der Chipfertiger zurückzufallen. Dementsprechend wird AMD dort zwar noch Aufträge erteilen in Zukunft, aber TSMC wird sicherlich wieder stark an Bedeutung gewinnen.

Ich frage mich, ob GloFo in 7nm überhaupt die Kapazität hätte, neben einem gut gehenden Zen 2 auch GPUs zu produzieren.

Daß TSMC einen 7n High-Power-Prozeß hat, ist ja bekannt, aber ich habe bisher noch nirgens gesehen, in welchem Stadium der Entwicklung sich der befindet. Ist der zusammen mit dem SoC-7FF in HVP gegangen oder befindet er sich noch in Risk-Produktion? Und wenn zweiteres, wann steht der dann zur Verfügung? Weiß das einer?

smalM

2018-05-31, 14:21:42

SemiWiki: Top 10 Highlights from the Samsung Foundry Forum (https://www.semiwiki.com/forum/content/7491-top-10-highlights-samsung-foundry-forum.html)

PS:
Gibt es eigentlich irgendwo einen allgemeinen ARM Thread?
So durch und durch nur ARM? Als Entwickler der meistverbreiteten CPU-Designs der Welt?

AnandTech: Arm's Cortex-A76 CPU Unveiled (https://www.anandtech.com/show/12785/arm-cortex-a76-cpu-unveiled-7nm-powerhouse)

BoMbY

2018-06-15, 00:56:10

mczak

2018-06-15, 07:15:41

Intel's 10nm Prozess scheint ein echter Hit zu werden: https://semiaccurate.com/2018/05/29/is-intels-upcoming-10nm-launch-real-or-a-pr-stunt/

Höhere Kosten, schlechtere Yields, und schlechtere Performance/Watt als 14++++, und die bekommen nicht mal eine iGPU damit zum laufen. Wenn denen da nicht was einfällt, könnte es eine harte Zeit für Intel werden.
Das mit dem doppelten Stromverbrauch ist nicht so sicher - die Begründung von Charlie jedenfalls taugt gar nichts. Denn der Basis und Turbotakt der CPU ist im Wesentlichen unabhängig von der GPU - deswegen throtteln die ja auch weit unterhalb des Basistakts bei hoher gleichzeitiger GPU-Last.
Aber klar scheint zu sein, der Prozess ist tatsächlich kaputt und das offenbar hoffnungslos, sonst würde das ja irgendwann mal besser werden, was ja so wie's aussieht nicht der Fall ist, sonst wären da nicht jede Menge "neuer" 14nm++++ CPUs auf den Roadmaps für 2019... Mich würde interessieren was da falsch läuft, und was eigentlich intel da anders macht als die anderen Fertiger bei denen es so wie's bis jetzt aussieht keine solchen Probleme gibt.

gravitationsfeld

2018-06-15, 07:21:29

Locuza

2018-06-15, 07:33:18

Woher kommt das 14nm++++ Zeug bei Intel her?
Offiziell ist Intel seit Coffee Lake bei 14nm++ und offiziell gibt es auch keinen 14nm+++ Prozess auf der Roadmap, geschweige denn 14nm++++.

Piefkee

2018-06-15, 07:49:58

Was falsch gelaufen ist, ist das Intel aus Hochmut heraus kein EUV in ihren Prozess integriert hat und das ganze mit 193nm immersion Litho und Multi-Pattering loesen wollte (oder will). Jeder andere in der Industrie benutz EUV fuer die 10nm-Prozess-Klasse.

Kann mir gut vorstellen, dass die gerade viel Energie darauf verwenden einen neuen EUV-Prozess zu entwickeln und versuchen den derzeitigen so gut wie moeglich zu verwerten und abzuschreiben.

Nope...der einzige der all in bei EUV geht ist Samsung. TSMC und GloFo starten 7nm ohne EUV!

Was Intel jedoch anders als alle anderen macht ist sie verwenden Kobalt für die Metal layer anstatt Kupfer...

Ich finde den Artikel gerade nicht aber Kobalt hat kann durch Wärmeeintrag poröde werden. Das heißt es kann sein das ein Chip 3 Wochen, 5 Monate oder 2 Jahre ohne Probleme funktioniert und danach Probleme macht. Ich suche mal den ausführlichen Artikel über das Problem.

mboeller

2018-06-15, 07:50:47

PS:
Gibt es eigentlich irgendwo einen allgemeinen ARM Thread?
So durch und durch nur ARM? Als Entwickler der meistverbreiteten CPU-Designs der Welt?

AnandTech: Arm's Cortex-A76 CPU Unveiled (https://www.anandtech.com/show/12785/arm-cortex-a76-cpu-unveiled-7nm-powerhouse)

guckst du hier: https://www.forum-3dcenter.org/vbulletin/showthread.php?t=534537&page=6

Mortalvision

2018-06-15, 08:11:17

Poröde? Du meinst porös ;) Und poröse/spröde Metalle sind meist die Folge von Wasserstoffeinlagerungen. Die lösen ihre chemische Bindungen zum Metall (auch nach 3 mal Härten bei 500-600C' ist noch H im Metall), und das kann bei den minimalen Strukturen schnell zum Exitus führen. Das H2 Gas will einfach nur raus und drückt sich seinen Weg durch, weil es so ein kleines Molekül ist.

mczak

2018-06-15, 08:39:46

Nope...der einzige der all in bei EUV geht ist Samsung. TSMC und GloFo starten 7nm ohne EUV!

Genau so ist es - daran kann es also nicht liegen. intel sind allerdings die einzigen die auch für die späteren Nodes mit gleichem Namen (10+, 10++) ohne EUV planen (wenn ich das richtig mitbekommen habe), erst der intel 7nm Prozess soll EUV verwenden, bei TSMC und GF ist das schon für die jeweiligen verbesserten 7nm Nodes vorgesehen. intel behauptet zwar durchaus man habe Probleme mit dem Multi-Patterning wegen Nichtverwendung von EUV nur klappt es ja offenbar bei TSMC und GF.

Was Intel jedoch anders als alle anderen macht ist sie verwenden Kobalt für die Metal layer anstatt Kupfer...

Ich finde den Artikel gerade nicht aber Kobalt hat kann durch Wärmeeintrag poröde werden. Das heißt es kann sein das ein Chip 3 Wochen, 5 Monate oder 2 Jahre ohne Probleme funktioniert und danach Probleme macht. Ich suche mal den ausführlichen Artikel über das Problem.
Wobei ja Kobalt die Sache hätte besser machen sollen, ist ja viel teurer als Kupfer :biggrin: (naja also es gibt viel weniger Elektromigration mit Kobalt, was ja gerade bei diesen extrem kleinen Strukturen ein echtes Problem ist, die elektrische Leitfähigkeit ist allerdings eher bescheiden, ob das jetzt aber eine gute Wahl ist geht weit über mein Verständnis der Materie hinaus...)

Piefkee

2018-06-15, 08:51:09

https://www.realworldtech.com/forum/?threadid=177250&curpostid=177250

To begin with, Intel introduced a whole bunch of innovations in their 10nm process, one of them being copper-cobalt stack. It's out of question that if M0 wire cross-section will continue shrinking, sooner or later alternatives with shorter electron mean free path will offer better conductivity than copper, the question is whether time for the switch from copper to some alternative, even in lower levels of the stack, has come.

TSMC, Samsung and GF are all staying with Cu stack at 7nm, and their mmp is the same as Intel's on 10nm -- 36-40nm. GF are only replacing W with Co for contacts (I haven't seen original paper and wonder what the purpose is, perhaps to reduce Schottky barrier height and improve drive?) and make Co liners (probably replacing Ta in order to shrink liner thickness) and caps in several lower levels of metal stack, and TSMC aren't doing even that I think.

Regardless of the choice of replacement, Intel's switch from copper seems premature at best. Advances in copper deposition techniques allow to achieve resistivity as low as 3-4 µOhm·cm for <30nm CD -- that's lower than bulk resistivity of cobalt (6-6.5 µOhm·cm), and Intel's competitors are probably well aware of that.

As for the choice of cobalt, one serious thing to consider is that unlike copper, it's brittle. Non-ferrous metals don't have endurance limit so one could design around mechanical failure from thermal cycling with a properly chosen safety margin. It fully applies to copper just as well, but it has been used for so long without major problems attributed to fatigue failure, that I'd hazard a guess it responds with micro-yielding along grain boundaries once its fatigue strength falls below stress resulting from thermal cycling. I wouldn't expect by default a graceful fatigue failure from cobalt (as well as other brittle materials in general).

Besides, cobalt's thermal conductivity is 4x less than that of copper. Using cobalt in lower levels of the stack is like installing a thermal gasket between transistors and the rest of stack, effectively making hot spots even hotter.

It might be the case that Intel's resulting problems are such that one of the things they are facing is mindboggling variation of reliability and life of their 10nm samples -- some chips work just fine for months, while others fail or become glitchy after weeks under test, and others crumble in days). While that's just a hypothesis, this is consistent with two things we know:

Solution

One thing that comes to mind is a magic wand. No, stop laughing, I'm serious!

If my theories and speculations turn out in the end to be correct, then Intel's brainpower apparently doesn't seem to realize what kind of wall they are up against as a result of their decision to go with heterogeneous copper-cobalt metal stack.

If in what must have looked to some people at Intel as a touch of a genius you build a stack
- using metals with significantly different thermal expansion coefficients (16.5 for Cu vs 12-13 for Co),
- and one of them being brittle and having 4x worse thermal conductivity on top making hot spots even hotter,
how in the world are you going to fix that?!

BoMbY

2018-06-15, 10:50:09

Woher kommt das 14nm++++ Zeug bei Intel her?
Offiziell ist Intel seit Coffee Lake bei 14nm++ und offiziell gibt es auch keinen 14nm+++ Prozess auf der Roadmap, geschweige denn 14nm++++.

Woher das kommt? Schadenfreude. Die wollen seit ca. zwei Jahren 10nm CPUs verkaufen, und jedes Jahr kommt ein neues Plus dazu. Und warum so viel Schadenfreude? Weil die sich oft wie überhebliche Arschlöcher aufführen, und dabei selbst immer schlechter werden. Wie das alte Sprichwort schon sagt: Hochmut kommt stets vor dem Fall.

mboeller

2018-06-15, 10:51:05

ich habe mal gelesen, dass Intel ein wesentlich aggressiveres Patterning benutzt als die Konkurrenz und das dann auch noch für mehr Metall-Layer als bei der Konkurrenz und deshalb sind die Probleme entsprechend größer.

edit... doch noch gefunden:

https://www.semiwiki.com/forum/content/7433-intel-10nm-yield-issues.html

In the Back End Of Line (BEOL) is where we see a significant differences. GF and TSMC both use SADP for critical metal layers, Intel uses SAQP for 2 metal layers and Samsung is expected to use EUV for critical metal layers.

Conclusion
I believe Intel's comment on multi-patterning issues is probably the driver of their yield problems. They were more aggressive in their shrink than others and getting to 36nm minimum metal pitches with SAQP and multiple block layers is in my opinion the likely problem.

Cobalt may also be a contributor but I don't think it is the main problem.

Setsul

2018-06-15, 20:04:27

@Piefkee:
Ich verstehe das Argument nicht.
Also mit Kupfer wäre alles super und mit Kobalt ist alles scheiße weil es einen höheren spezifischen Widerstand hat, geringere Wärmeleitfähigkeit und anderen Ausdehnungskoeffizienten. Alle anderen wissen das und bleiben beim Kupfer, nur bei Intel hat das nach 5 Jahren immernoch niemand mitgekriegt oder sie bleiben bei Kobalt weil ihnen Kupfer zu billig ist?
Ernsthaft?

Man weiß seit über 100 Jahren, dass Kupfer einen niedrigeren spezifischen Widerstand als Kobalt hat, was ist das für ein Argument? Wieso sollte die Konkurrenz das wissen, aber Intel nicht? Es geht um Elektromigration usw.

Kobalt ist spröde? Das sind Wolfram und Tantal (unter Umständen), die es ersetzt auch. Wieso soll das nur bei Kobalt zum Problem werden?

Wieso ist die Wärmeleitfähigkeit wichtig? Wie soll das Kobalt in M1/M2 die Wärme in einem flip chip einsperren? Erzeugt neuerdings der Metal Stack die Wärme und nicht mehr die Transistoren? Oder kühlt neuerdings das Package und der Kühlkörper über den Transistoren ist nur zur Zierde?

Was soll das mit dem Ausdehnungskoeffizienten? Wolfram (4,5) ist in Ordnung, Tantal (6,3) als Barriere ans Kupfer (16,5) kleben ist der Standard, das Ganze ist auf einem Silizium (2,6) Wafer, aber wenn Kobalt (13,0) und Kupfer (16,5) in verschiedenen Lagen sind, geht die Welt unter?
Das möchte ich doch etwas ausführlicher begründet sehen.

Skysnake

2018-06-15, 21:41:11

Setsul

2018-06-15, 23:22:02

Locuza

2018-06-15, 23:25:51

Woher das kommt? Schadenfreude. Die wollen seit ca. zwei Jahren 10nm CPUs verkaufen, und jedes Jahr kommt ein neues Plus dazu. Und warum so viel Schadenfreude? Weil die sich oft wie überhebliche Arschlöcher aufführen, und dabei selbst immer schlechter werden. Wie das alte Sprichwort schon sagt: Hochmut kommt stets vor dem Fall.
Seufz*, ich teile ja zur Ausnahme deine Schadensfreude an der Stelle was Intel angeht, aber die Frage hat sich schon konkret darauf bezogen woher man die 14nm+++/++++ aufgeschnappt hat, denn es kommt nicht jedes Jahr einfach ein + dazu und bezüglich Roadmaps ist das nach wie vor der aktuelle Stand (exklusive der Verschiebungen):
https://www.techpowerup.com/img/Jf71Tt4LHk44YR57.jpg

Spekulativ könnte Intel noch die letzte Fruchtsaftpresse für ihren 14nm Node spezifizieren und das als 14nm+++ bezeichnen, aber bisher liegt noch kein entsprechender Geruch in der Luft.
Für Whiskey Lake und auch Comet Lake bleibt es vermutlich bei 14nm++, ohne nennenswerte Optimierungen was die Fertigung angeht.

Skysnake

2018-06-15, 23:26:49

Der Witz ist ja, tsmc will das jetzt wohl auch machen, wenn ich das richtig mitbekommen habe.

Analog Designer werden da das kotzen bekommen bzw eben ohne arbeiten und dann effektiv viel weniger aus dem neuen node holen als die Digitaldesigner

HOT

2018-06-16, 07:28:35

"Jeder" ist auch etwas übertrieben.
Intel benutzt kein EUV.
TSMC benutzt kein EUV. Erst bei 7FF+, 2019H2.
GloFo benutzt kein EUV. Erst später, 2019H2.
Samsung geht gleich auf EUV. Und ihr 7nm Prozess kommt...
*Trommelwirbel*
2019H2.

COAG könnte ein Problem sein. Es sind echt die letzten paar Prozent die Intel unbedingt rausholen will um auf 2,7x zu kommen.
14nm+ ist doch auch größer als 14nm weil sich herausgestellt hat, dass das besser funktioniert wenn man es nicht bis an die Kotzgrenze treibt.
Intel nutzt ab 7nm EUV. Zudem hat man bei Intel die Parameter bei 7nm zusammengestrichen, sodass 7nm im Verhältnis nicht mehr so viel kleiner ist als 10nm. Man hat ja schon verlautbart, dass die zu starke Verkleinerung bei 14 aber erst recht bei 10nm das größte Problem war. Da würd ich jetzt mal spekulieren, dass auch Intel uns spätestens 2021 mit EUV überraschen wird.

Des Weiteren hat Samsung große Anstrengungen unternommen bei 7LPP auf jeden Fall der erste zu sein und hat damit Qualcomm zurückgewonnen. Ob sie das auch schaffen sehen wir dann.

Locuza

2018-06-16, 08:29:29

Intel nutzt ab 7nm EUV. Zudem hat man bei Intel die Parameter bei 7nm zusammengestrichen, sodass 7nm kaum noch kleiner ist als 10nm.
Manche Beiträge sind so richtig lecker, die muss man auf der Zunge langsam zergehen lassen.
Schmatz schmatz*

On the Q1 earnings call Intel's CEO admitted that they may have 'bit off a little too much' at 10nm and that they took a "very aggressive" approach to the 10nm node so because of that Intel is taking measures to ensure the issues with 10nm do not happen again at the 7nm node. This is why they are reducing density goals from 2.7x to 2.4x which still equates to a very impressive 241.92MTr/mm^2 for their 7nm process. (100.8*2.4).
http://tech-toniks.blogspot.com/2018/05/intel-talks-7nm.html

HOT

2018-06-16, 08:42:08

Hast ja recht, war vielleicht ein bisschen sehr flapsig ausgedrückt.

Kriton

2018-06-16, 10:13:44

Der Witz ist ja, tsmc will das jetzt wohl auch machen, wenn ich das richtig mitbekommen habe.

Was ist "das"?

Skysnake

2018-06-16, 12:26:14

Gute contact over active region.

Also den Kontakt zum Gate über dem eigentlichen Transistor herstellen.

Das ist bis heute ein absolutes nogo, man dadurch ziemlich viel Stress auf den Transistor packt und sich damit die elektrischen Eigenschaften verändern, bzw der Transistor auch leichter ganz kaputt geht.

smalM

2018-06-16, 12:28:57

guckst du hier
Danke, aber nach Deinem Post da rein habe selbst ich es dann auch gefunden...
intel behauptet zwar durchaus man habe Probleme mit dem Multi-Patterning wegen Nichtverwendung von EUV nur klappt es ja offenbar bei TSMC und GF.

Der Interconnect Pitch von GloFo und TSMC in 7nm ist 40nm, der von Samsung ist in 7nm wie bei Intel 36nm, aber unter Verwendung von EUV.
Bei 40nm liegt das DUV SADP Limit, weswegen die Foundries diese Grenze nur mit EUV unterschreiten wollen/werden. Es ist anzunehmen, daß Intel für 10nm+ den Interconnect Pitch auf 40nm zurücknehmen wird.

Kobalt:
Intel ist auf Kobaltleitungen umgestiegen, die Foundries auf Kobaltkappen. Der Intelansatz hat wohl nicht so doll geklappt. Wieso hat Intel das gemacht? Kobalt hat tatsächlich eine bessere elektrische Leitfähigkeit als Kupfer - wenn es um Dimensionen geht wie in den M1x Layern.

Setsul

2018-06-16, 13:00:29

Des Weiteren hat Samsung große Anstrengungen unternommen bei 7LPP auf jeden Fall der erste zu sein und hat damit Qualcomm zurückgewonnen. Ob sie das auch schaffen sehen wir dann.
Wie sehen die genauen Zeitpläne momentan aus?
Grob fangen doch alle (außer Intel) 2019H2 mit EUV an, nur Samsung lässt 7nm DUV aus und hat bis dahin nur "8nm" = 10nm+.

Die liegen doch bestenfalls ein paar Monate vor TSMC/GloFo?

Skysnake

2018-06-16, 13:48:47

Der Zeitplan sieht so aus, das man erst noch einige Probleme für die Massenfertigung lösen muss.

Bis wann das passiert? Gute Frage...

HOT

2018-06-16, 13:56:59

Wie sehen die genauen Zeitpläne momentan aus?
Grob fangen doch alle (außer Intel) 2019H2 mit EUV an, nur Samsung lässt 7nm DUV aus und hat bis dahin nur "8nm" = 10nm+.

Die liegen doch bestenfalls ein paar Monate vor TSMC/GloFo?
Jedenfalls zwingt EUV alle zu ähnlichen Zeiträumen :D.

Mal zum Verständnis:

N7FF (TSMC), 7LP (GloFo), 10nm+ (Intel) sind alle ähnlich groß
N7FF+ (TSMC), 7LP EUV (GloFo), 7LPP (Samsung) und Intel 10nm++ müsste in etwa passen und Intels 7nm? Müsste kleiner sein als TSMCs N5, wahrscheinlich irgendwo zwischen N5 und N3 (GAAFET). N5 soll 45% kleiner sein als N7.

AffenJack

2018-06-16, 14:50:24

Wie sehen die genauen Zeitpläne momentan aus?
Grob fangen doch alle (außer Intel) 2019H2 mit EUV an, nur Samsung lässt 7nm DUV aus und hat bis dahin nur "8nm" = 10nm+.

Die liegen doch bestenfalls ein paar Monate vor TSMC/GloFo?

Für Massenproduktion:

Samsung Q1 19 7nm EUV, Risc Production müsste gerade anlaufen.
TSMC Q2 19 7nm EUV
GF eher Ende 19, da man noch nichtmal den normalen 7nm Prozess hinkriegt.

BoMbY

2018-06-16, 15:50:05

EUV wird bei allen prinzipiell mehr oder weniger zeitgleich einsatzfähig sein, da es primär ein ASML-Problem ist. Die Frage ist nur wer die realistischste Einschätzung hat.

Setsul

2018-06-16, 17:26:54

Ich hab jetzt nochmal nachgeschaut, Samsung will sogar schon Ende 2018 (!!!) EUV haben.
GF immernoch 2019, also wahrscheinlich 2019H2 und TSMC "Mitte 2019", könnte man also eventuell als Ende Q2 interpretieren, aber tendenziell wohl eher Q3.

Siehe BoMbY, wie realistisch ist das, dass Samsung 1 Jahr früher EUV zum laufen bringt?

@HOT:
14nm+ dürfte eine Ausnahme bleiben, 10, 10+ und 10++ sollten alle gleich groß sein bei Intel.
Keine Ahnung wie Intel 7nm vs TSMC 5nm jetzt aussieht, momentan plant Intel ja "nur" 2,4x aber das ändert sich eventuell noch.

Und ja, generell hätte ich eigentlich erwartet, dass EUV überall zu ähnlichen Zeiten eingeführt wird. Deshalb ist Samsung doch überraschend.

reaperrr

2018-06-16, 17:56:43

Und ja, generell hätte ich eigentlich erwartet, dass EUV überall zu ähnlichen Zeiten eingeführt wird. Deshalb ist Samsung doch überraschend.
Es stellt sich bei sowas aber immer auch die Frage, inwieweit man von "früher fertig" sprechen kann, bloß weil sie die Produktion früher starten.

Nach meinem Kenntnisstand ist die Geschwindigkeit in belichteten Wafern pro Tag eines der größten Probleme bei den EUV-Maschinen von ASML.
TSMC wird den Start der Massenprodukion wohl erst verkünden, wenn Yield-Rate und möglicher Wafer-Output hoch genug sind.

Samsung hat ohne die eigenen Chips ein deutlich kleineres Volumen und weniger externe Kunden, die können auch einfach den Start der "Massenproduktion" verkünden wenn sie eigentlich nicht wirklich weiter als TSMC sind, was Wafer-Durchsatz und Yieldrate angeht.
Will sagen: Nur weil sie offiziell ein gutes halbes Jahr früher mit EUV-Produktion anfangen, heißt das in Bezug auf den derzeitigen technischen Stand nicht unbedingt, dass sie auch tatsächlich 6-8 Monate weiter sind als TSMC.

Bei GF ist das was anderes, die scheinen mit 7nm generell gute 9 Monate hinten dran zu sein, da wäre 2. HJ 2019 für EUV schon ganz ok (zumal AMD der Hauptkunde sein dürfte und Zen3 wohl eh frühestens Anfang 2020 kommt, und dann vermutlich auch wieder zuerst von TSMC).

Setsul

2018-06-16, 20:04:37

Skysnake

2018-06-16, 21:04:12

Doch am Anfang wird es wohl genau so sein. Man macht das wegen der PR und nicht weil es wirtschaftlich sinnvoll ist.

Davon gehen zumindest viele in der Branche aus, die darüber auch reden

fondness

2018-06-16, 21:25:34

Doch am Anfang wird es wohl genau so sein. Man macht das wegen der PR und nicht weil es wirtschaftlich sinnvoll ist.

Davon gehen zumindest viele in der Branche aus, die darüber auch reden

Naja, Samsung hat nicht ohne Grund 7nm ausgelassen um bei euv früher dran zu sein.

AffenJack

2018-06-16, 22:08:25

Natürlich könnte man auch jetzt schon EUV für HVM verwenden, aber es wäre fürchterlich teuer.
Erhofft sich Samsung also so eine massiv höhere Yield-Rate, dass es sich früher lohnt?

Ich kann mir nicht vorstellen, dass Samsung rein aus PR-Gründen bereit ist für ein halbes Jahr doppelt so viel (oder noch mehr) pro Transistor/Wafer zu zahlen.

Die Frage ist doch, was ist die Alternative? 7nm ohne EUV ist auch so schon fürchterlich teuer. Bei TSMC verringert der EUV Prozess die Chipgröße auch um 15-20%. Die geringere Größe der Chips hilft schonmal der Yield und dann kommen noch 25% weniger Prozessschritte, die EUV benötigt.

http://www.techdesignforums.com/wp-content/uploads/2017/06/samsung-7nm-mask-steps-950x599.png

http://www.techdesignforums.com/blog/2017/06/18/samsung-7nm-euv-split-fin-widths-vlsi/

Da wird man sich schon was bei gedacht haben und Qualcomm hat sich zumindest teilweise gegen TSMCs 7nm und für Samsung EUV entschieden. Das hätten sie nicht gemacht, wenn EUV soviel teurer wäre. TSMCs Angaben zu EUV gehn von gleichen Kosten am Anfang aus, aber etwas höherer Leistungsfähigkeit und geringeren Designkosten.

Skysnake

2018-06-17, 08:04:55

Vor allem wird wohl die Fab Durchlaufzeit wohl deutlich reduziert. Was jetzt auch nicht schlecht ist.

smalM

2018-06-17, 08:22:53

Es ist ein großer Unterschied, ob EUV nur für Connects und Vias eingeführt wird (TSMC, GloFo), oder auch für M1x Layer (Samsung). Für zweiteres haben die EUV-Belichter eigentlich noch nicht genug Durchsatz für die Massenfertigung. Samsung scheint das Problem mit einer hohen Anzahl an EUV-Belichtern angehen zu wollen. Zum Stand Frühjahr besaß man jedenfalls die Hälfte aller bis dahin von ASML produzierten Geräte. Man kann es sich aber locker leisten, da Samsung Semi seine BU Samsung Foundry aus dem Speichergeschäft quersubventioniert.Samsung möchte sein Foundry-Geschäft sehr ausweiten und scheint dafür niedrige Margen in Kauf nehmen zu wollen.

Eine kleine Anmerkung noch zu Intel: Intel verkauft fertige Chips, keine Fertigung. Wenn da nach 14++ dann 14+++ kommt, dann verlieren die keinen Kunden, der 6 Mrd.$ Umsatz mit sich nimmt. Und als Größenordnung: Das ist 1/6 von TSMCs Umsatz bzw. mehr als einmal Samsung Foundry.

Skysnake

2018-06-17, 08:41:22

Samsung wird auch keine riesen Volumen anbieten.

Kurz um EUV wird teuer aber prestigeträchtig

fondness

2018-06-17, 08:45:32

Die Frage ist doch, was ist die Alternative? 7nm ohne EUV ist auch so schon fürchterlich teuer. Bei TSMC verringert der EUV Prozess die Chipgröße auch um 15-20%. Die geringere Größe der Chips hilft schonmal der Yield und dann kommen noch 25% weniger Prozessschritte, die EUV benötigt.

http://www.techdesignforums.com/wp-content/uploads/2017/06/samsung-7nm-mask-steps-950x599.png

http://www.techdesignforums.com/blog/2017/06/18/samsung-7nm-euv-split-fin-widths-vlsi/

Da wird man sich schon was bei gedacht haben und Qualcomm hat sich zumindest teilweise gegen TSMCs 7nm und für Samsung EUV entschieden. Das hätten sie nicht gemacht, wenn EUV soviel teurer wäre. TSMCs Angaben zu EUV gehn von gleichen Kosten am Anfang aus, aber etwas höherer Leistungsfähigkeit und geringeren Designkosten.

Intel wollte sich nicht ohne Grund euv noch so lange wie möglich sparen. So zu tun als wäre das billiger ist natürlich eine Illusion.

Setsul

2018-06-17, 10:52:46

@Skysnake: Und ich hatte noch Hoffnung, dass es irgendwie sinnvoll ist.

@Affenjack: Wenn es billiger wäre, würden es alle sofort verwenden. Das Problem ist, dass der Durchsatz/Uptime so niedrig sind und die Maschinen so teuer, dass momentan eine EUV Maske auch wenn sie 4 DUV Masken ersetzt, immernoch teurer ist. Also zumindest soweit ich das weiß.

Nuvirus

2018-06-17, 11:17:26

Wie ist das eigl. jetzt hat Intel schon länger Probleme mit 10nm, machen die ihre Tests erstmal nur an einzelnen Fertigungsanlagen oder einer Fabrik und übertragen es dann an die anderen?

Das ist doch bestimmt ein großer Aufwand der auch Zeit und Geld kostet das ganze umzurüsten - von welchem Zeitraum kann man da sprechen wenn ne komplette Firma mit Volumen von Intel die Chips auf 10nm umstellt um dann in den meisten Bereichen die neue Fertigung zu liefern?

Wäre Intel nicht eigentlich wieder vorne wenn ihr 7nm vernünftig sagen wir mal 2020 funktioniert da es ja insgesamt etwas kleiner immer war?

Danke finde es sehr interessant hier mitzulesen - wenn jemand noch gute englische Foren/Informationsquellen kennt gerne hier oder per PN.

Skysnake

2018-06-17, 11:30:56

@setsul. Naja,irgendwie macht es schon Sinn. Man kann damit Sachen machen die andere nicht können, ist etwas sparsamer, hat weniger Masken/Layer zu designen und bekommt den Chip wohl schneller durch die Fab. Die Frage ist halt, ob sich das am Ende rechnet. Der Chip an sich, so lange man ihn auch ohne EUV machen könnte, soll nach der Meinung von einigen Leuten aus der Branche, dadurch nicht billiger werden. Man muss also aus den anderen Punkten einen Vorteil ziehen können, damit man höhere! Preise verlangen kann...

@Nuvirus.
Bis jetzt war es so, das man die Prozessentwicklung auf x Maschinen gemacht hat und die dann auf den Rest übertragen hat.

Mit EUV ist es aktuell noch fraglich ob das noch so geht. Also zumindest die Masken kann man wohl nicht mehr zwischen Maschinen wechseln sondern muss eine Maske speziell für eine Maschine produzieren. Also nicht das Layout an sich vom Chip, aber der Maskenproduzent muss wohl kleine Anpassungen machen pro Maschine.

Dazu kommt dann halt noch, das die Masken an sich kaputt gehen. Die werden wohl durch die EUV Strahlung an sich einfach kaputt gemacht, als auch verschmutzt durch die EUV Quelle...

Maskeninspection ist da auch noch so ein großes Thema.

Und da sieht man das Hauptproblem von EUV. Es gibt nicht noch das Problem das für eine vernünftige Massenfertigung mit Preisvorteil gelöst werden muss sondern einen ganzen Bauchladen voll von Problemen, wo jedes einzelne dir die Massenfertigung noch kaputt machen kann vom Preis her...

Gerade die Maskengeschichten sind ziemlich fatal. Überlege mal du produziert hunderte von Wagen bei denen ein Maskendefekt jeden Chip kaputt macht....

Man kann aber auch NICHT nach jedem wagen die Maske überprüfen. Und mit den kleinen Strukturen wird es auch schwer den Wafer an sich zu prüfen...

Technisch machbar ist im Labor schon lange viel mehr als wir heute sehen. Nur wenn ein 10 Chip plötzlich 10.000 Euro kostet, dann wird das niemand mehr verkaufen. Egal ober der jetzt 30 oder 40% weniger erbraucht bei gleicher Leistung oder eben nicht.

Locuza

2018-06-21, 16:32:27

Initial thoughts on Samsung’s EUV paper at #VLSI2018: SRAM yields are very low, 50% for 64x256Mb die on 1 wafer. Using EUV on metal layers without a pellicle is an odd choice. Significantly lower variability for EUV vs. LE^n as expected, unclear vs. SAQP.
EUV is definitely not HVM ready. Also, if it we have to wait too long, we will need DP EUV, which will be tremendously expensive.
https://twitter.com/TheKanter/status/1009617987341434880

Random thought. The more Samsung talks about their 7nm EUV process the more unclear their gameplan becomes. #VLSI2018
https://twitter.com/david_schor/status/1009660088573833216

Samsungs 7nm Prozess ist sehr aggressiv mit Single-Dummy-Gates, weitflächigem EUV-Einsatz und einer Transistordichte welche fast auf einem Punkt mit Intels 10nm Prozess liegt.
TSMC/GloFo scheinen eher 20% im Rückstand zu sein, aber man wird das Gefühl nicht los, dass zwei Unternehmen sich bei ihren Zielen verschluckt haben.

Skysnake

2018-06-21, 18:18:34

Und wieder werden die pellicle genannt.

Scheint also noch immer nicht gelöst zu sein. Und soweit ich das verstanden habe ist allein das schon ein Show Stopper für high volume production

Loeschzwerg

2018-06-21, 18:31:45

Das kommt Intel sicher nicht ganz ungelegen.

Setsul

2018-06-21, 22:19:29

Und wieder werden die pellicle genannt.

Scheint also noch immer nicht gelöst zu sein. Und soweit ich das verstanden habe ist allein das schon ein Show Stopper für high volume production
Naja wenn man wie Samsung sowieso nicht auf einer Kostenreduzierung besteht, dann kann man die Maske auch einfach ständig testen und wenn möglich reinigen oder austauschen. Damit wird der Spaß dann wahrscheinlich nochmal doppelt so teuer, aber an dem Punkt ist es sowieso egal. Und es ist besser als <10% Yieldrate weil immer irgendwo ein Staubkorn auf einer der 5 EUV Masken war.

Skysnake

2018-06-21, 23:36:23

Das hat erstmal nichts mit Staub zu tun sondern mit der EUV Quelle bei der kleine Partikel zu Plasma aufgeheizt werden. Das zeug verschmutzt dir die Maske wohl. Und mit reinigen ist es da wohl auch nicht mehr getan

BoMbY

2018-06-22, 11:05:39

Das Zinn wird aber in einer Vakuumkammer per Laser in ein Plasma umgewandelt - da kommt eigentlich nur EUV-Licht raus in Richtung Maske. Diese Vakuumkammer muss aber vermutlich oft gereinigt werden.

Setsul

2018-06-22, 13:13:37

@Skysnake: Wenn die Vakuumkammer ein Loch hat und Plasma durch die Maschine schießt, hat man ganz andere Probleme.

@BoMbY: Ja, anscheinend geht die Leistung innerhalb von Monaten drastisch runter. Und die Leistung war schon unter optimalen Bedingungen ein Problem.

Gipsel

2018-06-22, 15:09:07

Das Zinn wird aber in einer Vakuumkammer per Laser in ein Plasma umgewandelt - da kommt eigentlich nur EUV-Licht raus in Richtung Maske. Diese Vakuumkammer muss aber vermutlich oft gereinigt werden.Nicht wirklich. Dabei entsteht jede Menge "debris". Schließlich zerstäubt man den Zinnjet im Laserpuls ja nur, die Zinnatome verschwinden ja nicht sondern fliegen in alle Richtungen (nicht nur einzelne sondern auch Ansammlungen davon, also Cluster/kleine Partikel) und damit auch Richtung Optiken und Maske davon.
Die Reinigung der Vakuumkammer dürfte übrigens völlig unkritisch sein. Das kann man Jahre betreiben, ohne daß die "voll" wird (die Auffangeinrichtung für den Jet [gekühltes Blech] kann man zwischendurch ja mal tauschen). Zinn hat bei den genutzten Temperaturen einen sehr niedrigen Dampfdruck (niedriger als z.B. Silber, etwa so wie Aluminium), das stört also überhaupt nicht, wenn das irgendwo an den Kammerwänden rumhängt.
@Skysnake: Wenn die Vakuumkammer ein Loch hat und Plasma durch die Maschine schießt, hat man ganz andere Probleme.Das Plasma selber schießt kaum durch die Kammer. Das ist ganz gut auf den Schnittpunkt von Laser und Zinnjet begrenzt. Was durch die Kammer schießt ist zum einen das Zinn selber (aber das ist ein gut kollimierter Jet, den man relativ einfach an einer gekühlten Platte wieder auffangen kann) und dann eben die Rückstände vom Plasma (ein nettes expandierendes Wölkchen aus Zinnatomen/-ionen und Clustern). Und die Düse, durch die der Zinnjet kommt, ist hoffentlich das einzige "Loch" im Vakuumsystem ;).
@BoMbY: Ja, anscheinend geht die Leistung innerhalb von Monaten drastisch runter. Und die Leistung war schon unter optimalen Bedingungen ein Problem.Nun, wenn man die Optiken schön mit Zinnpartikeln beschichtet (bzw. die Oberflächen der Optiken auch regelrecht absputtern kann, je nach Energie der auftreffenden Ionen), geht die Reflektivität natürlich runter. Und das noch nicht mal notgedrungen homogen. Die Debrisprobleme gab es übrigens sogar mit Xenonjets (was keine Schicht bilden kann, ist ja immerhin bei Raumtemperatur ein Gas), was für mich darauf hindeutet, daß das Sputtern der reflektiven Oberflächen der Kollimationsoptik ein echtes Problem zu sein scheint (und ab und zu kann sich eben sogar mal so ein Partikel zur Maske verirren und die beschädigen; eigentlich sollte das aber relativ unwahrscheinlich sein und die Partikel auf der Maske eher aus anderen Quellen kommen [Vorpumpen wären ein Kandidat oder eingebrachte Partikel beim Wechseln der Wafer in der Maschine]).

Edit:
Nochmal kurz informiert. Das Hauptproblem sind wohl momentan Partikel und (vor allem organische) Restgasmoleküle, die von außen (z.B. beim Waferwechsel oder Maskeninspektion) in die Maschine getragen werden und dann sich nicht nur irgendwo absetzen, sondern auch von der energiereichen Strahlung gecrackt werden, so daß Kohlenstoffverunreinigungen auftreten (ähnliche Probleme kenne ich auch bei meiner Arbeit).

BoMbY

2018-06-22, 16:14:12

Ehh, was? Die Maske befindet sich kaum innerhalb der Vakuumkammer, an welcher vermutlich permanent eine Vakuumpumpe nuckeln dürfte?

Gipsel

2018-06-22, 16:21:01

Ehh, was? Die Maske befindet sich kaum innerhalb der Vakuumkammer, an welcher vermutlich permanent eine Vakuumpumpe nuckeln dürfte?Doch, genau da befindet sich die Maske. Der ganze EUV-Stepper ist eine einzige Vakuumkammer. Von der Quelle mit dem Zinnjet über die Kollimationsoptik zur Maske zur Abbildungsoptik und dem Wafer gibt es keine Abtrennung (maximal kleine Aperturen) und es stellt eine Vakuumkammer dar. EUV (und im Speziellen die benutzten ~13,5nm) sind nicht umsonst Teil des Vakuum-Ultraviolett genannten Spektralbereichs. Fenster/Linsen oder transparentes Material sind praktisch kaum möglich (die Abbildung geschieht über Spiegel), alles absorbiert, das Licht kann sich nur im Vakuum ausbreiten. Die Maske muß also notgedrungen mit in die Vakuumkammer.

ndrs

2018-06-22, 17:10:03

Ehh, was? Die Maske befindet sich kaum innerhalb der Vakuumkammer, an welcher vermutlich permanent eine Vakuumpumpe nuckeln dürfte?
Die Pumpe läuft mit ziemlicher Sicherheit nicht permanent. Da werden massive Vibrationen eingekoppelt. Bei uns steht die Pumpe im Nebenraum, die Kammer auf nem eigenen tonnenschweren Fundament. Mit aktivierter Pumpe kannst du jegliche Positionierpräzision vergessen. Wobei ich nicht weiß, wie hoch in der Chipfertigung die stationären Positioniergenauigkeiten sind.

Gipsel

2018-06-22, 17:35:54

Die Pumpe läuft mit ziemlicher Sicherheit nicht permanent. Da werden massive Vibrationen eingekoppelt. Bei uns steht die Pumpe im Nebenraum, die Kammer auf nem eigenen tonnenschweren Fundament. Mit aktivierter Pumpe kannst du jegliche Positionierpräzision vergessen. Wobei ich nicht weiß, wie hoch in der Chipfertigung die stationären Positioniergenauigkeiten sind.Wenige Nanometer. Sonst kann es ja nicht klappen. Insofern hast Du völlig recht, daß die Stabilität des ganzen Aufbaus extrem kritisch ist. Schwingungen führen zu einem Ausschmieren der belichteten Strukturen, die Amplituden müssen also zeitgemittelt sehr gering bleiben.

Im Übrigen stellt lustigerweise der Zinnjet selber eine gewisse (geringe) Pumpleistung zur Verfügung (funktioniert dem Prinzip nach wie eine Ti-Sublimationspumpe, nur hier eben mit Zinn und ohne Sublimation durch Heizung [das Zinn wird ja schon flüssig in die Kammer reingedrückt]).

Digidi

2018-06-22, 17:39:52

Die Pumpe läuft mit ziemlicher Sicherheit nicht permanent. Da werden massive Vibrationen eingekoppelt. Bei uns steht die Pumpe im Nebenraum, die Kammer auf nem eigenen tonnenschweren Fundament. Mit aktivierter Pumpe kannst du jegliche Positionierpräzision vergessen. Wobei ich nicht weiß, wie hoch in der Chipfertigung die stationären Positioniergenauigkeiten sind.

Die Pumpen laufen Permanent sind aber wahrscheinlich weit Weg angeorndet mit einer vorgelagerten Ausgleichskammer. Wenn der Konstrukteur gut war wird sogar der Luftstrom im Raum richtig gelenkt. Der Lufstrom im Vakuum hält sich sowieso in grenzen.

Mal eine andere Frage sind in einer Maske schon verschiedene Layer enthalten? Oder muss für jeden Layer eine Maske hineingeschoben werden? Das stell ich mir viel schwieriger vor.

Gipsel

2018-06-22, 17:51:12

Die Pumpen laufen Permanent sind aber wahrscheinlich weit Weg angeorndet mit einer vorgelagerten Ausgleichskammer. Wenn der Konstrukteur gut war wird sogar der Luftstrom im Raum richtig gelenkt. Der Lufstrom im Vakuum hält sich sowieso in grenzen.Luftstrom im Vakuum?
Wenn die Kiste dicht ist, müssen die Pumpen im Prinzip nur beim Ein- und Ausschleusen des Wafers mal kurz anspringen. Allerdings würde das die Standzeiten der Pumpen wohl massiv verringern und auch die Geschwindigkeit des ganzen Vorgangs verringern. Ohne einen EUV-Belichter mal persönlich in Augenschein genommen zu haben würde ich aber vermuten, daß die Pumpen tatsächlich durchlaufen, aber von der eigentlichen Kammer schwingungstechnisch so gut wie möglich entkoppelt sind. Ob man die Pumpen während der Belichtung z.B. per Schiebeventil abtrennt, hängt wohl davon ab, wieviel Kontamination der Betrieb des Ventils verursacht.
Mal eine andere Frage sind in einer Maske schon verschiedene Layer enthalten? Oder muss für jeden Layer eine Maske hineingeschoben werden? Das stell ich mir viel schwieriger vor.Typischerweise hast Du sogar mehrere Masken pro Layer (mit der heutigen DUV-Belichtung auf jeden Fall bei den kritischen Layern) ;).
Im Prinzip wird eine Maske einem Belichter fest zugeteilt und die Wafer laufen durch verschiedene Belichter für die verschiedenen Masken.

N0rG

2018-06-22, 17:58:05

Warum wird überhaupt EUV benutzt und nicht gleich Röntgen oder Gammastrahlen? Da gäbe es doch sicher "sauberere" Möglichkeiten zum erzeugen der Strahlung.

Gipsel

2018-06-22, 18:22:39

Warum wird überhaupt EUV benutzt und nicht gleich Röntgen oder Gammastrahlen? Da gäbe es doch sicher "sauberere" Möglichkeiten zum erzeugen der Strahlung.Die Handhabung von so energiereichen Photonen erzeugt gleich mal einen ganz neuen Satz an fundamentalen Problemen. Die Materialien werden zu transparent, jedes Photon trägt so viel Energie, daß Gammastrahlen (oder auch harte Röntgenstrahlen) Dir Deine Elektronik im Zweifelsfall gleich kaputt machen, aber zuallererst kann man damit nicht mehr vernünftige Strukturen belichten, da bei angemessenen Energiedosen die Anzahl der Photonen mit der eine Struktur belichtet wird sozusagen rauscht und damit auch die Struktur selber.

ndrs

2018-06-22, 18:46:45

Luftstrom im Vakuum?
Wenn die Kiste dicht ist, müssen die Pumpen im Prinzip nur beim Ein- und Ausschleusen des Wafers mal kurz anspringen. Allerdings würde das die Standzeiten der Pumpen wohl massiv verringern und auch die Geschwindigkeit des ganzen Vorgangs verringern. Ohne einen EUV-Belichter mal persönlich in Augenschein genommen zu haben würde ich aber vermuten, daß die Pumpen tatsächlich durchlaufen, aber von der eigentlichen Kammer schwingungstechnisch so gut wie möglich entkoppelt sind.
Ok, ich wusste nicht, dass der Wafer auch ins Vakuum kommt, guter Punkt. (Ist das sicher? In diesem Video von ASML (https://www.youtube.com/watch?v=XLNsYecX_2Q) bei 3:35 kommt es mir so vor als wäre nur die Lichquelle evakuiert) Dabei würde ich aber davon ausgehen, dass in Anbetracht des großen Arbeitsvolumens definitiv mit Ventilen gearbeitet wird, da würde eins an der Pumpe auch nicht mehr stören. Ich vermute, dass der Wafer erst in einer kleinen Vorkammer lagert, bevor er ins Vakuum eingebracht wird und umgekehrt, damit die Luftmenge so gering, wie möglich ist. Den kompletten Arbeitsbereich zu fluten und wieder abzupumpen würde ewig dauern, wenn man keine großen Vibrationen einbringen will.

Edit: Das mit dem Wafer im Vakuum hat sich erledigt, habe diesen Post übersehen (https://www.forum-3dcenter.org/vbulletin/showpost.php?p=11727505&postcount=602).

BoMbY

2018-06-22, 18:55:50

Die Pumpen müssen permanent laufen wegen des eingeführten Zinns, das verschwindet ja nicht nachdem das Plasma abkühlt. Abgesehen davon scheint das dann wohl eine Fehlkonstruktion zu sein, wenn es nur eine Kammer gibt und da alles vollgesifft wird, inklusive der Masken.

Gipsel

2018-06-22, 18:59:24

Ok, ich wusste nicht, dass der Wafer auch ins Vakuum kommt, guter Punkt. (Ist das sicher? In diesem Video von ASML (https://www.youtube.com/watch?v=XLNsYecX_2Q) bei 3:35 kommt es mir so vor als wäre nur die Lichquelle evakuiert)Das ist natürlich ein Rendering, bei der die vordere Wand der Vakuumkammer weggelassen wurde, damit man reinsehen kann. Oben links (in der "Wand" rechts neben der EUV-Quelle [die ist unten ganz links in der Ecke]) sieht man da sogar zwei Turbopumpen (vermutlich der 2000 l/s Klasse) mitsamt den Vorvakuumanschlüssen. ;)
Der Wafer kommt natürlich mit in die Vakuumkammer. Anders geht es ja nicht, da man mit dem EUV-Licht schlicht nicht aus einer Vakuumkammer heraus bekommen kann. Ich arbeite übrigens beruflich ebenfalls mit EUV, da kannst Du mir schon vertrauen.
Dabei würde ich aber davon ausgehen, dass in Anbetracht des großen Arbeitsvolumens definitiv mit Ventilen gearbeitet wird, da würde eins an der Pumpe auch nicht mehr stören. Ich vermute, dass der Wafer erst in einer kleinen Vorkammer lagert, bevor er ins Vakuum eingebracht wird und umgekehrt, damit die Luftmenge so gering, wie möglich ist. Den kompletten Arbeitsbereich zu fluten und wieder abzupumpen würde ewig dauern, wenn man keine großen Vibrationen einbringen will.Die Wafer kommen sehr sicher über eine Schleuse in die Kammer (und wieder raus). Für den Wafertausch wird sicher nicht die komplette Kammer belüftet. Also Wafer kommt in eine belüftete Schleusenkammer mit zwei großen Ventilen (Ventil zum Belichter ist zu, das zur zur Waferzuführung unter 1 bar Luftdruck hin offen), dann wird diese sehr kleine Kammer geschlossen (beide Ventile zu) und abgepumpt (das geht relativ schnell). Danach wird das Ventil zum Belichter geöffnet und der Wafer da hinein geschoben (da gibt es entsprechende motorisierte Mechanik, die das Waferhandling im Vakuum übernimmt). Danach geht das Ventil wieder zu, die Schleuse wird wieder belüftet. Und während der Wafer belichtet wird, wird schon der nächste Wafer in die Schleuse geschoben und die Schleuse abgepumpt. Und so weiter. Relativ wahrscheinlich kann man auch gleich einen ganzen Carrier mit mehreren Wafern ein- und ausschleusen, um das weiter zu optimieren (sonst kommt man schwerlich auf die beworbenen Durchsatzraten).

Gipsel

2018-06-22, 19:02:48

Die Pumpen müssen permanent laufen wegen des eingeführten Zinns, das verschwindet ja nicht nachdem das Plasma abkühlt.Na ja. Das Zinn trifft auf die nächstgelegene Oberfläche, wird wieder fest und bleibt dann da. Dafür benötigt man genau Null Pumpen. Das Vakuum bleibt gut (solange das Zinn sauber ist). Die Pumpen benötigt man eher für die eben doch vorhandenen Verunreinigungen und den ständigen Eintrag derselben. Bei einem Durchsatz von 200 Wafern pro Stunde muß man auch 200 Wafer pro Stunde ein- und wieder ausschleusen. Deswegen laufen die Pumpen.

ndrs

2018-06-22, 19:13:04

Das ist natürlich ein Rendering, bei der die vordere Wand der Vakuumkammer weggelassen wurde, damit man reinsehen kann. Das war mir natürlich klar, so schlimm ist es bei mir nun noch nicht :D Aber danke für die Klarstellung.
Turbopumpen wurden bei uns ausgemustert, da uns technisches Vakuum (<1mbar) reicht.
Ich arbeite übrigens beruflich ebenfalls mit EUV, da kannst Du mir schon vertrauen.
Tu ich, keine Sorge. Ich komme eher aus der Mechanik und Messtechnik, meine Kompetenz in der Optik hält sich in Grenzen :freak:
[Erklärung Schleuse] Ja so hatte ich mir das auch gedacht. Danke.

Digidi

2018-06-22, 19:46:37

Luftstrom im Vakuum?
Wenn die Kiste dicht ist, müssen die Pumpen im Prinzip nur beim Ein- und Ausschleusen des Wafers mal kurz anspringen. Allerdings würde das die Standzeiten der Pumpen wohl massiv verringern und auch die Geschwindigkeit des ganzen Vorgangs verringern. Ohne einen EUV-Belichter mal persönlich in Augenschein genommen zu haben würde ich aber vermuten, daß die Pumpen tatsächlich durchlaufen, aber von der eigentlichen Kammer schwingungstechnisch so gut wie möglich entkoppelt sind. Ob man die Pumpen während der Belichtung z.B. per Schiebeventil abtrennt, hängt wohl davon ab, wieviel Kontamination der Betrieb des Ventils verursacht.
Typischerweise hast Du sogar mehrere Masken pro Layer (mit der heutigen DUV-Belichtung auf jeden Fall bei den kritischen Layern) ;).
Im Prinzip wird eine Maske einem Belichter fest zugeteilt und die Wafer laufen durch verschiedene Belichter für die verschiedenen Masken.
Ja es gibt auch Luftströmungen im Vakuum wobei es da eine Druckgrenze gibt wo man noch von einer Strömung ausgehen kann und ab wann man Partikel Gesetze Anwenden kann.
Einen Raum richtig Luftdicht zu bekommen ist recht schwer. Es müssen ja Kabel und andere Dinge rein und deshalb gibt es dort bestimmt Einfall Stellen für Luft. Deshalb laufen die Pumpen immer.

@ndrs
Man bedenke auch die Energie die man verliert wenn man ständig auf und abpumpen muss.

Wie gelingt denn die Zentrierung des Wafers wenn der an unterschiedlichen Stationen belichtet wird? Da muss man ja auf den Nanometer genau die Ecken wieder treffen.

Gibt es keine Multimasken? Die erste Ebene Filtert z.B rotes Licht raus die zweite Ebene blaues Licht und die dritte Grünes Licht. Dann knipst man nur das Licht an welche Ebene gerade belichtet werden soll.

Skysnake

2018-06-22, 20:02:09

Danke Gipsel, da haste mir viel Arbeit beim erklären abgenommen :thumbup

Nur um es nochmals klar zu stellen. Die EUV Quelle sitzt wirklich komplett im gleichen Vakuum wie die ganze Optik.

Wie gesagt pellicle gibt es keine mit denen man das abtrennen könnte.

Das Zinn ist an sich auch nicht sooo ein. Riesen Problem. Die Tröpfchen werden zweimal von einem Läsé getroffen. Zuerst von einem schwächeren, der die Tropfen plättet und dann von einem zweiten der sie in Plasma überführt. Das zeug zersteubt dann. An sich ist die Maske auch angebracht dass der Mist nicht drauf fliegen sollte. Aber es kann halt wohl doch passieren.

Ob es jetzt unbedingt durch das Zinn oder was anderes ist ist im Prinzip auch egal. Es gibt die Verschmutzung und das ist neben dem zerstören der Maske ein echtes Problem.

@röntgen oder gamma:
Gipsel hat dad schon richtig angeführt. Man bekommt Shots noise, weil die Photolacke mit nur noch wenigen Photonen belichtet werden. Bereits bei EUV ist das ein ziemliches Problem. Ansonsten hätte man da mit den Optiken noch mehr Probleme als mit EUV. EUV ist da echt der "einfache" Weg:ugly:

Es gibt abseits von EUV eigentlich nur eine vielversprechende Technik. Elektronenstrahllithographie

Die wird heute auch schon zum schreiben der Masken verwendet.

Das Problem ist hierbei der Durchsatz. Eine Maske braucht Stunden um geschrieben zu werden.

Es wird aber massiv an Multistrahlengeräten gearbeitet. 1024 oder so sind da aktuell in Arbeit. Vielleicht wird das noch was. Dauert dann aber sicherlich noch 5 bis 10 Jahre.

Skysnake

2018-06-22, 20:07:08

Wie gelingt denn die Zentrierung des Wafers wenn der an unterschiedlichen Stationen belichtet wird? Da muss man ja auf den Nanometer genau die Ecken wieder treffen.

Mittels Interferometer und Marken auf dem Wäfer soweit ich das im Kopf habe.

Gibt es keine Multimasken? Die erste Ebene Filtert z.B rotes Licht raus die zweite Ebene blaues Licht und die dritte Grünes Licht. Dann knipst man nur das Licht an welche Ebene gerade belichtet werden soll.
Nein. Das kannste total vergessen. Allein für die bestehenden Dinge musst du ja schon optische Korrekturen anwenden. Sprich das auf der Maske ist nicht die Struktur die man am Ende haben will, sondern die Struktur am Ende ist das Beugungsbild der Maske....

Gipsel

2018-06-22, 21:55:14

Ja es gibt auch Luftströmungen im Vakuum wobei es da eine Druckgrenze gibt wo man noch von einer Strömung ausgehen kann und ab wann man Partikel Gesetze Anwenden kann.Das mußt Du mir nicht erzählen, ich habe täglich mit Vakuumkammern zu tun und habe auch bereits selber Gas- und Flüssigkeitsjets (sowohl Dauerstrich, gepulst als auch piezomoduliert) für den Betrieb im Vakuum gebaut. Aber hier mit einem Zinnjet gibt es kaum eine Gaslast. Und ohne eine beträchtliche Gaslast gibt es eben (nach dem Anpumpen) praktisch keine Strömungen in dem Sinne (weil der Druck/Dichte zu gering ist bzw. die mittlere freie Weglänge zu groß*).

*):
Wenn Du Dir mal eine Turbomolekularpumpe (wie an so einem EUV-Belichter verbaut) genauer ansiehst, wirst Du bemerken, daß die zwar auf den ersten Blick wie eine axial verdichtende Turbine aussieht, die "Verdichterschaufeln" allerdings vollkommen flach sind, also anders als bei einer Turbine nicht aerodynamisch geformt sind. Der Grund ist schlicht, daß das Funktionsprinzip nicht auf Aerodynamik basiert (sondern man gibt einzelnen umherirrenden Molekülen/Atomen mit den Schaufeln einen Kick wie Billiardkugeln). Die funktionieren auch nicht gegen Luftdruck (Pumpleistung ist bei reinen Turbopumpen bei >0,1mbar praktisch Null) und benötigen deswegen immer Vorpumpen.

Einen Raum richtig Luftdicht zu bekommen ist recht schwer.Mit dem richtigen Material (ordentlich verarbeiteter für den Zweck geeignetem Edelstahl [304, 316L, 316LN], CF-Flansche mit Kupferdichtungen [Edelstahlkanten in den Flanschen schneiden sich beim Zusammenschrauben in eine hochreine Kupferscheibe, das ist verdammt dicht]) ist es heutzutage gar nicht so schwer. Ist fast mein täglich Brot.
Aber selbst mit einfacheren Dichtungen (z.B. aus Fluorkarbon-Kautschuk, elastisch und anders als Kupfer mehrfach verwendbar) kommt man schon locker in den UHV-Bereich (Ultrahochvakuum).
]Es müssen ja Kabel und andere Dinge rein und deshalb gibt es dort bestimmt Einfall Stellen für Luft.Eine vernünftige UHV-taugliche elektrische Durchführung ist quasi absolut dicht (geschweißt mit Keramik-Metallverbindungen). Nur die billigen haben Elastomerdichtungen. Aber selbst die sind *ziemlich* dicht. Das Hauptproblem ist da eher das Ausgasen nach Belüftungsvorgängen, nicht, daß da Luft reinkommt (außer man hat sehr hohe Anforderungen an den Enddruck [die bei der Chipfertigung eher unrealistisch sind, Partikel sind das Problem, nicht der Druck]).
@ndrs
Man bedenke auch die Energie die man verliert wenn man ständig auf und abpumpen muss.Zeit ist Geld. Die Stromkosten für die Pumpen sind dagegen praktisch irrelevant.
Wie gelingt denn die Zentrierung des Wafers wenn der an unterschiedlichen Stationen belichtet wird? Da muss man ja auf den Nanometer genau die Ecken wieder treffen.Es gibt Markierungen auf dem Wafer, die jeweils extrem genau eingemessen werden (~2nm Abweichungen zwischen verschiedenen Stationen).
Gibt es keine Multimasken? Die erste Ebene Filtert z.B rotes Licht raus die zweite Ebene blaues Licht und die dritte Grünes Licht. Dann knipst man nur das Licht an welche Ebene gerade belichtet werden soll.Breitbandiges Licht (mehrere Farben) war vielleicht ganz am Anfang also vor Jahrzehnten state of the art. Man will möglichst kurzwelliges Licht benutzen (bessere Auflösung), die längerwelligen Anteile stören also sowieso. Bei der bisherigen Lithographie würde auch die Dispersion der optischen Elemente stören (die Linsen haben unterschiedliche Fokuslängen für unterschiedliche Farben). Außerdem funktionieren die ganzen Tricks, die man inzwischen benutzt, nur bei genau definierten Wellenlängen.
Und bei EUV reflektieren die Spiegel (MoSi-Multilayer) halt auch nur einen ganz bestimmten eng begrenzten Wellenlängenbereich (durch die Schichtdicken festgelegt). Da geht das also auch nicht.

Setsul

2018-06-22, 22:32:40

Das Plasma selber schießt kaum durch die Kammer. Das ist ganz gut auf den Schnittpunkt von Laser und Zinnjet begrenzt.
Das meinte ich ja.

Siehe Bild:
https://www.semiwiki.com/forum/attachments/content/attachments/4346d1342226016-euvscanner2.jpg

Wenn der Laser es schafft das Zinn durch Wände in die Maske zu schießen, dann hat man ganz andere Problem, als dass ein paar Zinn Ionen die Maske getroffen haben.

Tobalt

2018-06-22, 22:46:30

muss der Kollektorspiegel eigentlich permanent gewechselt werden wenn er mit Zinn voll ist oder kann der insitu gereinigt werden ?

wenn der nicht mehr ausreichend reflektiert, geht die Intensität ja stetig runter

ndrs

2018-06-23, 19:24:25

Gipsel

2018-06-23, 22:25:41

@Skysnake: Was ein Pellicle ist, hättest du für den Optiklaien bei der ersten Verwendung ruhig mal etwas näher erläutern können. ;) Einfaches Googlen führt auf den ersten Blick nur zu Strahlteilern, was zwar das Richtige ist, aber hier nicht als solcher, sondern als Membran eingesetzt wird.Pellicle an sich bezeichnet nur eine dünne Membran. Die entsprechenden Strahlteiler, die eine dünne Membran einsetzen (statt ein dickeres Spiegelsubstrat oder einen aus zwei Hälften zusammengeklebten Würfel), heißen Pellicle Beamsplitter. ;)
@Gipsel: Welche Drücke sind denn eigentlich relevant für das worüber wir reden? Wir haben letztens ne Maschine ans ITO geliefert, die nur bis <1mbar ausgelegt ist, die auch für Litho genutzt werden soll.Für 1 mbar nimmst Du keine Turbopumpen. Und für 13,5nm reicht das nicht. Bei 13,5nm und 1mbar Stickstoff halbierst Du alle 11cm die Intensität. Bei einem Meter Weg bist Du dann im Promillebereich. Also ein bißchen besser muß der Druck schon sein. An einem Prototypen der ASML-Belichter sieht man auch einen angeflanschten Restgasanalysator (im Prinzip ein kleines Quadrupolmassenspektrometer, sogar das gleiche Modell, was wir hier auch haben). Die funktionieren eher nur unter 10^-4mbar.
@Digidi: Ergänzend zu Gipsels Ausführungen: Unsere zuletzt ausgelieferte Kammer hat um die hundert Kabel- und LWL- und Kühlwasser-Durchführungen. Nach dem Abpumpen und eine Woche warten lag der Druckunterschied im Rahmen der Messungenauigkeit. Also tut sich da quasi nix. Das Größte Problem sind die ersten paar Stunden, wo man regelmäßig nachpumpen muss, weil erstmal alles ausgasen muss. Zwischendurch hat man über nen längeren Zeitraum übrigens 100% Luftfeuchtigkeit. Man glaubt garnicht wo da alles Wasser drin steckt :freak:Verbaut nicht so viel Viton-Dichtungen, Plastik, Teflon oder so ein Schrott, da gast als Faustregel grob 1% der Masse aus ;).

ndrs

2018-06-23, 22:55:39

Danke für die Ausführung zu Pellicles (hatte ich in der Zwischenzeit schon gefunden) und zum Druck.

Verbaut nicht so viel Viton-Dichtungen, Plastik, Teflon oder so ein Schrott, da gast als Faustregel grob 1% der Masse aus ;).
Keine Angst, versuchen wir zu vermeiden. Aber kann schon sein, dass die paar meter PVC-Kühlschlauch und Dichtungen (keine Ahnung vom Material) auf geschätzte 4m^3 einiges ausmachen. :conf2: Der Rest ist Edelstahl, Zerodur oder Invar und Kapton-Kabel.

smalM

2018-06-29, 23:17:36

Scotten Jones bei semiwiki.com: 7nm, 5nm and 3nm Logic, current and projected processes (https://www.semiwiki.com/forum/content/7544-7nm-5nm-3nm-logic-current-projected-processes.html)

rentex

2018-06-30, 13:26:30

Wenn ich das bis jetzt richtig verstanden habe, arbeitet Intel mit einem ausgereizten Belichtungsverfahren bei 10 nm?

Leonidas

2018-06-30, 14:23:35

HOT

2018-07-01, 09:04:38

reaperrr

2018-07-01, 21:56:42

Designkosten eines einzelnen 3nm-Chips bei bis zu 1 Mrd. $. Da muß man bannig viele Chips für verkaufen, um das wieder reinzubekommen ...
Dr. Su wird nicht grundlos gesagt haben, dass sie erwartet, dass 7nm ein sehr langlebiger Prozess wird.

Kann sein, dass sich spätere Prozesse für Grafikchips wie P12 gar nicht mehr lohnen werden, da zu geringe Stückzahlen (Konkurrenz durch eigene APUs, Nvidia und bald auch Intel) und zu hohe Designkosten.

Oder die Preise gehen bei allen Anbietern rauf, kann natürlich auch sein...

N0rG

2018-07-01, 22:35:56

geplant wurde auf jeden fall schon mal bis "2/1,5nm"

https://i.imgur.com/HSNbTPR.jpg

https://www.semiconductors.org/clientuploads/Research_Technology/ITRS/2015/0_2015%20ITRS%202.0%20Executive%20Report%20(1).pdf
Seite 38

=Floi=

2018-07-02, 01:14:07

was will man danach machen? Beziehungsweise wie will man dann die leistung steigern? MCP?

bezogen auf GPUs sind 2 generationen bei gleichem prozess schon heftig.

Digidi

2018-07-02, 01:15:12

Danke noch mal an alle für die Erklärung mit dem Vakuum.

Und hier noch mal was nettes zum Ansehen.

https://mobile.twitter.com/ico_TC/status/1012704728621301765

Leonidas

2018-07-02, 06:03:57

Der sagt aber auch, dass 5nm wieder nur so ein Zwischenschritt wird wie 20 und 10nm - teuer mit verhältnismäßig geringem Effekt. Das wird also wieder nur für SoCs für High-End-Smartphones (und evtl. Zen4) interessant. GloFo lässt den wieder aus und arbeitet mit IBM an 3nm.

Ich sehe da einfach nur unterschiedliche Strategien. TSMC arbeitet mit Steigerungen von 60%* pro Fullnode und geht daher auch jeden einzelnen Node mit. GF arbeitet lieber mit Steigerungen von 160%* pro Fullnode - und läßt dafür jeden zweiten aus. Wobei diese Strategie wohl weniger wegen des Performance-Gewinns sondern wegen der Entwicklungskosten gefahren wird - GF kann es sich einfach nicht leisten, jeden Fullnode zu entwickeln.

* nur ganz grobe Schätzungen. Wichtig war mir hier nur dazustellen, das es im Endeffekt auf dasselbe herauskommt.

mboeller

2018-07-02, 07:05:27

Semiconductor Engineering zu 3nm-Problemen:
https://semiengineering.com/big-trouble-at-3nm/

Designkosten eines einzelnen 3nm-Chips bei bis zu 1 Mrd. $. Da muß man bannig viele Chips für verkaufen, um das wieder reinzubekommen ...

eher US $1,5 Mrd.

Design costs are also a problem. Generally, IC design costs have jumped from $51.3 million for a 28nm planar device to $297.8 million for a 7nm chip and $542.2 million for 5nm, according to IBS. But at 3nm, IC design costs range from a staggering $500 million to $1.5 billion, according to IBS. The $1.5 billion figure involves a complex GPU at Nvidia.

selbst bei 50 Mio APU od. GPU wie bei den Konsolen bleiben damit US $30 alleine für die Entwicklung übrig. Wahrscheinlich also genauso viel wie für die Fertigung. Viele Sachen zahlen sich dann wirklich nicht mehr aus.

Semmel

2018-07-02, 08:32:43

Sehen wir da schon das Ende der wirtschaftlich machbaren Miniaturisierung?

Wenn die 3 nm so teuer sind, dann war es das vielleicht schon.

HOT

2018-07-02, 08:53:04

Na ja, Modularität ist der Schlüssel. Kleinere Chips, weniger Kosten. Zepplin ist hierfür im Prinzip ein Prototyp. Chiplets + aktive Interposer ein mögliches Ziel, da braucht man dann nur die leistungstragenden Teile in 3nm fertigen, der Rest kann dann ja 7nm bleiben z.B. Die Zeit der großen monolithischen Monsterchips geht halt vorbei.

mboeller

2018-07-02, 09:43:36

AffenJack

2018-07-02, 09:58:10

Semiconductor Engineering zu 3nm-Problemen:
https://semiengineering.com/big-trouble-at-3nm/

Designkosten eines einzelnen 3nm-Chips bei bis zu 1 Mrd. $. Da muß man bannig viele Chips für verkaufen, um das wieder reinzubekommen ...

Die Angaben von IBS darf man nicht missverstehen. Gab da mal bei b3d von Rys oder so nen Post dazu, der sich damit auskennt. Es ist nicht wirklich für jeden Chip. Der Großteil der Kosten, z. b. Software gelten für die gesamte Chipfamilie. Wenn man erstmal einen Chip hat, kommen bei den weiteren nicht mehr so hohe Kosten dazu.

Nichtsdestotrotz muss man sich fragen, wie lange das Scaling noch gut gehen wird. Die Dauer der Zyklen wird immer länger werden, damit man genug Zeit fürs Geld verdienen hat. 28 nm hatte 4 Jahre, weil der Prozess länger brauchte, genauso wie 16nm jetzt 3 Jahre werden. In Zukunft könnte aber die Prozessentwicklung nicht mehr der Geschwindigkeitsbestimmende Schritt sein, sondern die Entwicklungskosten. Allerdings wird auch die Prozessentwicklung langsamer werden, so dass sich das vielleicht ausgleicht. Ich hab arge Zweifel, dass 3nm wirklich 2021 kommen wird.

Leonidas

2018-07-02, 10:23:29

AffenJack

2018-07-02, 10:30:44

Bisher hat ja gerade TSMC lieber den Entwicklungsfortschritt runtergeschraubt (anstatt +100% nur noch +60%) und dafür dann eben die Roadmap eingehalten. Aber bei dieser Kostenlage kann ich es mir kaum noch vorstellen, das dies funktioniert. Dann dürfte wirklich gestreckt werden. Wir könnten dies allerdings nicht so direkt mitbekommen, weil Zwischennodes augenscheinlich wieder viel populärer werden. Die bedeuten natürlich nochmals geringere Entwicklungsfortschritte.

Und du trägst 2 mal die hohen Entwicklungskosten bei Zwischennodes. Ein Refresh oder ein TickTock auf dem gleichen Prozess (12nm zähle ich da dazu) ist deutlich billiger und macht mehr Sinn. Die yield sind dann auch deutlich besser nach ~2 Jahren, dass man größere Chips für den gleichen Preis bauen kann.

Leonidas

2018-07-02, 12:36:07

Genau meine Meinung, mit "Zwischennodes" meinte ich die Refreshs und Ticktocks.

kunibätt

2018-07-02, 13:04:52

Kann man schon in etwa sagen, wie viel kleiner ein in TSMC/GF "7nm" gefertigter Chip gegenüber den aktuellen 14nm/12nm- Verfahren wäre?

AffenJack

2018-07-02, 13:32:55

Genau meine Meinung, mit "Zwischennodes" meinte ich die Refreshs und Ticktocks.

Ahh ok, ich dachte du meinst 10nm oder 5nm damit. Da gings mir um zu hohe Kosten.

Kann man schon in etwa sagen, wie viel kleiner ein in TSMC/GF "7nm" gefertigter Chip gegenüber den aktuellen 14nm/12nm- Verfahren wäre?

Laut TSMC etwa 3x Transistordichte, aber das sollte man eher kritisch und für Low-Power Sachen sehen. AMD hat für Vega20 2x Transistordichte veröffentlicht. Das würde ich erstmal als Standard erwarten. Aber ist auch gut möglich, dass AMD am Anfang des Prozesses extra vorsichtig ist, um den Chip überhaupt fertigen zu können.

Gipsel

2018-07-02, 15:05:10

Laut TSMC etwa 3x Transistordichte, aber das sollte man eher kritisch und für Low-Power Sachen sehen. AMD hat für Vega20 2x Transistordichte veröffentlicht. Das würde ich erstmal als Standard erwarten. Aber ist auch gut möglich, dass AMD am Anfang des Prozesses extra vorsichtig ist, um den Chip überhaupt fertigen zu können.Bei der Skalierung der Transistordichte hängt es von vielen Faktoren ab. Ab und zu (will sagen: immer öfter) wird dabei auch der Übergang zu kleineren Standardzellen eingerechnet, um "hyperscaling" zu erreichen (also eine Skalierung der Dichte über den rechnerischen Shrink-Faktor hinaus). Dies ist sowohl bei intels 10nm der Fall (laut intel Faktor 2,7 höhere Transistordichte im Vergleich zu 14nm) als auch bei den oft genannten 7nm-Zahlen von GF und TSMC (allerdings nicht bei den 2x von der Vega20-Präsentationsfolie). Im Detail ist die Skalierung der Transistordichte relativ kompliziert (sie hängt von diversen Minimalabständen ab, die der Prozeß erreichen kann; aber z.B. auch, wie genau man Dummy Gates in einer Zelle baut [single dummy gate vs. double dummy gate]), aber ein wichtiger Einflußfaktor (der geht linear in den Flächenbedarf ein) ist die sogenannte Zellhöhe (üblicherweise gemessen in "Tracks", was den minimalen Metal Pitch angibt). In Zellen geringerer Höhe (relativ zum Metal Pitch) passen natürlich weniger parallel laufende Fins für die Transistoren rein, so daß die normalerweise eine niedrigere Performance aufweisen (I_on ist niedriger). Boostet man aber in einem neuen Prozeß die Performance der Fins (man macht sie z.B. höher) oder skaliert man den Fin Pitch aggressiver als den Metal Pitch (womit mehr Fins in eine bestimmte Anzahl von Tracks passen), kann man z.B. erreichen, daß eine Zelle mit einer Höhe von 6 Tracks (6T cell) eine vergleichbare Performance zu einer 7.5T oder gar 9T Zelle im alten Prozeß aufweist. Damit erreicht man dann eine bessere Skalierung als man beim Vergleich der Größen von z.B. 9T-Zellen erwarten würde (bei 6T vs. 9T gleich mal +50%, was den Unterschied zwischen 2x und 3x in der Dichte erklären würde). Falls aber die Chipdesigner lieber die höhere Performance (statt gleicher Performance) der Transistoren wählen (also z.B. trotzdem 9T-Zellen benutzen wollen), fällt die Skalierung allerdings geringer aus.
Die angeführten Transistordichten bei intels 10nm setzen 6.2T-Zellen und bei TSMC 7nm wohl 6T-Zellen voraus (bei GF wohl auch). AMDs 2x Dichte auf der Vega 20 Folie ist dagegen entweder ein generelles 2x Statement als Hausnummer ohne auf Details zu achten, oder ein Hinweis darauf, daß dort keine 6T-Zellen zum Einsatz kommen (sondern größere).

Leonidas

2018-07-02, 15:25:05

Kann man schon in etwa sagen, wie viel kleiner ein in TSMC/GF "7nm" gefertigter Chip gegenüber den aktuellen 14nm/12nm- Verfahren wäre?

Offizielle Angaben: Hier (https://www.3dcenter.org/news/tsmcs-5nm-fertigung-bringt-nur-unterdurchschnittliche-fortschritte) alles notiert.

Skysnake

2018-07-02, 15:56:58

Bei der Skalierung der Transistordichte hängt es von vielen Faktoren ab. Ab und zu (will sagen: immer öfter) wird dabei auch der Übergang zu kleineren Standardzellen eingerechnet, um "hyperscaling" zu erreichen (also eine Skalierung der Dichte über den rechnerischen Shrink-Faktor hinaus). Dies ist sowohl bei intels 10nm der Fall (laut intel Faktor 2,7 höhere Transistordichte im Vergleich zu 14nm) als auch bei den oft genannten 7nm-Zahlen von GF und TSMC (allerdings nicht bei den 2x von der Vega20-Präsentationsfolie). Im Detail ist die Skalierung der Transistordichte relativ kompliziert (sie hängt von diversen Minimalabständen ab, die der Prozeß erreichen kann; aber z.B. auch, wie genau man Dummy Gates in einer Zelle baut [single dummy gate vs. double dummy gate]), aber ein wichtiger Einflußfaktor (der geht linear in den Flächenbedarf ein) ist die sogenannte Zellhöhe (üblicherweise gemessen in "Tracks", was den minimalen Metal Pitch angibt). In Zellen geringerer Höhe (relativ zum Metal Pitch) passen natürlich weniger parallel laufende Fins für die Transistoren rein, so daß die normalerweise eine niedrigere Performance aufweisen (I_on ist niedriger). Boostet man aber in einem neuen Prozeß die Performance der Fins (man macht sie z.B. höher) oder skaliert man den Fin Pitch aggressiver als den Metal Pitch (womit mehr Fins in eine bestimmte Anzahl von Tracks passen), kann man z.B. erreichen, daß eine Zelle mit einer Höhe von 6 Tracks (6T cell) eine vergleichbare Performance zu einer 7.5T oder gar 9T Zelle im alten Prozeß aufweist. Damit erreicht man dann eine bessere Skalierung als man beim Vergleich der Größen von z.B. 9T-Zellen erwarten würde (bei 6T vs. 9T gleich mal +50%, was den Unterschied zwischen 2x und 3x in der Dichte erklären würde). Falls aber die Chipdesigner lieber die höhere Performance (statt gleicher Performance) der Transistoren wählen (also z.B. trotzdem 9T-Zellen benutzen wollen), fällt die Skalierung allerdings geringer aus.
Die angeführten Transistordichten bei intels 10nm setzen 6.2T-Zellen und bei TSMC 7nm wohl 6T-Zellen voraus (bei GF wohl auch). AMDs 2x Dichte auf der Vega 20 Folie ist dagegen entweder ein generelles 2x Statement als Hausnummer ohne auf Details zu achten, oder ein Hinweis darauf, daß dort keine 6T-Zellen zum Einsatz kommen (sondern größere).

Ja, aber mit mehr Finnen pro Track haste ein größeres Elektromaigration Problem, das eh schon zu groß ist mit FinFETs.

Die kannste eh nicht volle lotte laufen lassen, sonst bruzeln dir die Leitungen weg.

Also kannste die Findichte effektiv nicht auf größere Dimensionen steigern, weil du mehr Freiflächen brauchst um dickere LEitungen zu verlegen...

BoMbY

2018-07-02, 16:03:48

Gipsel

2018-07-02, 16:18:09

Ja, aber mit mehr Finnen pro Track haste ein größeres Elektromaigration Problem, das eh schon zu groß ist mit FinFETs.

Die kannste eh nicht volle lotte laufen lassen, sonst bruzeln dir die Leitungen weg.

Also kannste die Findichte effektiv nicht auf größere Dimensionen steigern, weil du mehr Freiflächen brauchst um dickere LEitungen zu verlegen...Das gleiche Problem hast Du auch bei höheren Finnen (bei intels 10nm machen sie die Fins in 10nm z.B. 25% höher als in 14nm, die können also auch dementsprechend mehr Strom [was wohl mit der Grund für den Schritt von 7.5T auf 6.2T ist *]). Intel hat allerdings auch am aggressivsten den Metal Pitch skaliert (ist geringer als die der DUV 7nm Konkurrenz bzw. gleichauf mit Samsungs EUV 7nm Version). Und sie verbauen angeblich auch mehr Kobalt in M1, was angeblich beständiger gegen Elektromigration ist (dafür aber eine geringere Leitfähigkeit aufweist). Aber je nach Quelle ist das erst ab 5nm eventuell vorteilhaft. Also keine Ahnung, ob das wirklich so viel mehr bringt.
Aber am Ende ist natürlich klar, daß die Skalierung in Bezug auf kleinere Zellen mit höheren Schaltströmen irgendwo an physikalische Grenzen kommt.

*:
Gerade noch mal nachgesehen. Intels 2,7x Dichte bei 10nm vergleicht tatsächlich 7.5T vs. 7.5T (die über 2x hinausgehende höhere Dichte kommt von der Implementation von single dummy gates und contact over active gate). Aber irgendwo habe ich doch letztens gelesen, daß die ersten ausgelieferten 10nm CPUs von intel hauptsächlich 6.2T Zellen nutzen (irgendwer hat die auseinandergesägt und unters Elektronenmiskroskop gehalten). Vermutlich erlauben die 25% höheren Fins dies (die Anzahl der Fins in der Zelle geht ja bei 7.5T vs. 6.2T notgedrungen runter), ohne Performance opfern zu müssen (im Vergleich zu 14nm; obwohl die ausgelieferten 10nm CPUs nicht wirklich hoch takten, also wer weiß, was es da noch für Probleme gibt).

HOT

2018-07-02, 16:22:34

Hm die wollen doch mit 7nm (also mit EUV) nochmal richtig ordentlich mit FinFETs nach unten skalieren. Auch Samsung und TSMC wollen bei ihren Halfnodes nochmals ordentlich runter mit FinFETs. GAAFETs sinds doch erst ab 3nm bei allen Teilnehmern, bei Intels wärs dann 5nm. Klar ist aber, Intel hat auf absehbare Zeit immer den Kleinsten (:D) mit dem größten Namen in einer Generation.

Zudem meine ich mich erinnern zu können, dass die Fins bei 10nm nicht absolut höher sind als bei 14nm, sondern nur relativ zum Prozess. Die 1. und 2. Iteration von 10nm ist ja auch nicht leistungsfähiger als 14nm+(+) nach Intels eigener Angabe, sondern sparen nur enorm Strom. Intel hat 10nm also quasi zu einem Low-Power-Prozess umgebaut, der sehr viel Platz sparen soll. Irgendwie erinnert mich die Nummer eher etwas an AMDs letzten eigenen Prozess 65nm.

Gipsel

2018-07-02, 16:42:39

Zudem meine ich mich erinnern zu können, dass die Fins bei 10nm nicht absolut höher sind als bei 14nm, sondern nur relativ zum Prozess.Doch, sind sie. 53nm vs. 42nm Höhe laut Semiwiki (die intel Präsentationen als Quelle anführen).Die 1. und 2. Iteration von 10nm ist ja auch nicht leistungsfähiger als 14nm+(+) nach Intels eigener Angabe, sondern sparen nur enorm Strom. Intel hat 10nm also quasi zu einem Low-Power-Prozess umgebaut, der sehr viel Platz sparen soll.Das kann gut und gerne auch an anderen Faktoren liegen. Die Fins an sich haben einen größeren Querschnitt (+10%, keine +25% da sie auch minimal schmaler geworden sind). I_on sollte für gleiche Anzahl an Fins also (moderat) höher gehen. Vermutlich limitieren also andere Sachen (Interconnect?).

mboeller

2018-07-02, 16:46:58

SemiAccurate sagt ein "$20+ billion market cap tech giant" hätte alles darauf gesetzt bei Intel 10nm Chips zu fertigen, und dadurch das Intel nicht liefern kann, stehen die praktisch kurz vor der Pleite: Intel Custom Foundry’s 10nm meltdown is crushing a $20+B market cap tech giant (https://semiaccurate.com/2018/07/02/intel-custom-foundrys-10nm-meltdown-is-crushing-a-20b-market-cap-tech-giant/)

Um zu erfahren wer das sein soll, muss man natürlich nur ein Abo abschließen.

Edit: Vermutlich LG Electronics (https://www.extremetech.com/computing/233886-intel-will-fab-arm-chips-for-lg-on-upcoming-10nm-foundry-node)?

Panasonic? LG ist zu klein.

https://ipfs.io/ipfs/QmXoypizjW3WknFiJnKLwHCnL72vedxjQkDDP1mXWo6uco/wiki/List_of_the_largest_information_technology_companies.html

Piefkee

2018-07-02, 16:50:13

Gipsel

2018-07-02, 16:52:02

SemiAccurate sagt ein "$20+ billion market cap tech giant" hätte alles darauf gesetzt bei Intel 10nm Chips zu fertigen, und dadurch das Intel nicht liefern kann, stehen die praktisch kurz vor der Pleite: Intel Custom Foundry’s 10nm meltdown is crushing a $20+B market cap tech giant (https://semiaccurate.com/2018/07/02/intel-custom-foundrys-10nm-meltdown-is-crushing-a-20b-market-cap-tech-giant/)

Um zu erfahren wer das sein soll, muss man natürlich nur ein Abo abschließen.

Edit: Vermutlich LG Electronics (https://www.extremetech.com/computing/233886-intel-will-fab-arm-chips-for-lg-on-upcoming-10nm-foundry-node)?LG hat nur eine Marketkapitalisierung von ~13 Milliarden US-Dollar, keine 20+ Milliarden. ;)
Aber das ist Charlie, keine Ahnung, ob da Alles stimmt (vermutlich nicht).

Edit: Das war nur LG Electronics. Gibt ja noch die Mutterfirma LG Corporation, die liegt tatsächlich (deutlich) drüber.

HOT

2018-07-02, 16:54:29

Gipsel
Danke für die Korrektur.

@Pleite: NVidia :freak: Deshalb kommen die Turings auch nicht :P

AffenJack

2018-07-02, 17:02:51

Weder LG, noch Panasonic, noch Dell machen für Charlies Aussagen irgendeinen Sinn. Dell produziert keine Chips, Pana? Unsicher, aber nix was sie nicht woanders herkriegen und LGs Chip Business ist auch nicht so groß und zur Not kauft man eben bei Qualcomm oder so. Gilt ebenso für alle anderen Smartphonehersteller. Denen kostet sowas zwar Geld, aber es wäre nicht existenzbedrohend.

Kandidaten wäre eher sowas wie Texas Instruments, zuerst dachte ich an Freescale, aber die gehören ja mittlerweile zu NXP. Renesas und NEC gibts z. b. ja noch. Aber ich weiß nicht, ob eine Prozessverzögerung die ins Wanken bringen könnte.

stav0815

2018-07-02, 17:11:47

HTC? denen geht es doch eh gerade nicht besonders... Machen aber auch keine Chips

AffenJack

2018-07-02, 17:26:13

Es kann nur eine Firma aus dem Auto oder KI/HPC Markt sein, wenn man sich die Aussage aus dem Artikel zu gemüte führt:

This is mainly due to a major industry transition that is going on now, the company in question will not have a product to sell into it.

Nur Auto und AI erleben gerade bzw bei Auto demnächst einen Umschwung.

BoMbY

2018-07-02, 18:00:14

Western Digital oder STMicroelectronics könnte auch passen, von den Werten her.

Wobei wenn die Firma dadurch kaputt gehen soll, müsste der Umsatz eigentlich zu einem großen Teil von der Produktion von Microchips abhängig sein (für Handys, oder Festplatten, oder was auch immer könnte man im Zweifel Alternativen einkaufen), und es muss eine starke Konkurrenz in der Nische geben, so dass Mitbewerber mit neueren Produkten den Markt innerhalb von vielleicht einem Jahr übernehmen könnten die man braucht um auf ein andere Fab zu wechseln.

Und angeblich sollen es nicht die bereits allgemein bekannten Foundry-Kunden (https://www.kitguru.net/components/anton-shilov/intel-our-foundry-business-continues-to-go-well-we-have-new-customers/), also Altera, Achronix Semiconductor, Tabula, Netronome, Microsemi und Panasonic sein.

gravitationsfeld

2018-07-02, 18:02:31

Ich dachte zuerst es waere Altera, aber die hat Intel ja gekauft.

AffenJack

2018-07-02, 18:16:38

@ BoMbY

Da ist schon noch etwas Charlieübertreibung mit dabei. Du musst bedenken, dass Charlie glaube ich davon ausgeht, dass Intel 10 nm überhaupt nicht wirklich hinkriegen wird. Da gabs mal bei Twitter Posts zu. Es ginge also nicht um 1 Jahr, sondern der Ausfall einer ganzen Gen. Eine ganze reihe von Chips lässt sich dann nicht mehr so leicht portieren.

Unicous

2018-07-02, 19:07:05

Und er könnte dennoch recht behalten. Denn ihm geht es ja vorrangig um die yields und damit Rentabilität, nicht darum dass Intel gar keine Chips in 10nm herstellen kann.

Wenn Intel es nicht hinbekommt die Yields auf Vorgänger-Niveau zu bringen ist der Prozess gescheitert und da Intel eine katastrophale Salamitaktik mit 10nm fährt und jetzt schon durchsickert dass ein Großteil der Chips gecancelt bzw. verschoben werden kann man hier Parallelen zu 20nm ziehen, wobei letzterer vergleichsweise rund lief.:wink:

Selbst 28nm hat nach langjähriger Verzögerung noch die Kurve bekommen, bei 10nm sieht es derweil sehr düster aus, während Intel so tut als wären gar nichts passiert, und der ex-CEO ein Schwerenöter und "Eidbrecher".:freak:

Skysnake

2018-07-02, 20:23:56

...
Aber am Ende ist natürlich klar, daß die Skalierung in Bezug auf kleinere Zellen mit höheren Schaltströmen irgendwo an physikalische Grenzen kommt.

Gipsel, ich weiß, dass das DIR klar ist, nur vielen ist es überhaupt nicht klar, bzw gibt es leider auch noch eine nicht gerade kleine Menge an Leuten, die es wissen sollten, es aber nicht wahr haben wollen....

@Kobalt etc:

Naja, du kannst wohl höhere Strome treiben, ohne dass dir die Leitungen wegbrutzeln, aber dafür wird halt R größer, was dir die Schaltfrequenz drückt. Ich glaube jetzt auch eher, das man mit Kobalt unterm Strich Vorteile haben wird für die Packdichte, aber ob das am Ende dann wirklich ernsthaft Effizienter sein wird???

Puh ganz ganz schwer zu sagen, man kann ja etwas dichter PAcken, was die Kapazitäten reduziert. Also einfach ist was anderes.

@10nm
Hm... also das müsste eigentlich ziemlich hohe Wellen schlagen und auch öffentlich beantwortet werden von Intel, wenn es durch die Medien schwappt. Immerhin tangiert das ja an sich einen absoluten Kernbereich von Intels Geschäft.

Meiner MEinung nach hat Intel es aber auch einfach bei 10nm total übertrieben. Gate Contact over Active, Single dummy, Kobalt und was weiß ich was noch alles.

Also ich bin ja ECHT für mehr Druck/Mut bei der Technik, aber man muss es auch echt nicht übertreiben...

Setsul

2018-07-02, 23:43:26

Dann stellt sich auch noch die Frage wieviel größer R überhaupt wird. Der Sinn des Ganzen ist ja auch die Liner/Barrier-Dicke zu reduzieren, dann hätte Kobalt eine deutlich größe Querschnittsfläche.

Das hat nichts mit übertreiben zu tun, Intel hat wohl geglaubt das würde funktionieren. Aber man muss sich auch eingestehen können, dass es nicht so funktioniert wie geplant. Und nicht nachdem 14nm ein Jahr zu spät war und 10nm mindestens 3 Jahre zu spät ist als einziges Zugeständnis bei 7nm die Skalierung um unglaubliche 0,3x zurückzunehmen von 2,7x auf 2,4x. Das wird nämlich bestimmt noch lustig.

Blediator16

2018-07-03, 01:27:04

Skysnake

2018-07-03, 07:09:38

Pirx

2018-07-03, 10:15:58

Nokia? (https://www.reddit.com/r/AMD_Stock/comments/8vhryj/intel_custom_foundrys_10nm_meltdown_is_crushing_a/)
Das wäre sehr sehr schade.

Setsul

2018-07-03, 10:35:43

@Blediator16:
Ich weiß nicht ob es in der Hinsicht günstiger ist gar nichts zu liefern.
EDIT: 14nm+ hat auch einen größeren CPP als 14nm und niemand hat Intel deswegen verklagt.
Was spricht denn dagegen, wenn z.B. COAG das Problem ist, nach dem einen mobile chip den sie schon haben die großen Server Dies einfach ohne zu bauen? Es ist ja nicht so dass Intel jetzt sofort die vollen 2,7x braucht weil es alles unter 80 Kernen nicht wert ist. Wenn sie 2018 40 Kerne hätten, wären die doch schon glücklich. Und dann mit Salamitaktik bis 2020 hocharbeiten. Die 10% höheren kosten kann man bei ein paar Tausend Dollar pro Stück verschmerzen.

@Skysnake:
Ich nehme an die haben das vorher für machbar gehalten. Aber nachdem 14nm schon ohne solche Spielereien nicht lief wie geplant, hätte man sich überlegen müssen, ob die Einschätzung richtig war. Man scheint ja immernoch nichts daraus gelernt zu haben, so aggressiv wie 7nm immernoch geplant ist.

Gerade noch mal nachgesehen. Intels 2,7x Dichte bei 10nm vergleicht tatsächlich 7.5T vs. 7.5T (die über 2x hinausgehende höhere Dichte kommt von der Implementation von single dummy gates und contact over active gate). Aber irgendwo habe ich doch letztens gelesen, daß die ersten ausgelieferten 10nm CPUs von intel hauptsächlich 6.2T Zellen nutzen (irgendwer hat die auseinandergesägt und unters Elektronenmiskroskop gehalten). Vermutlich erlauben die 25% höheren Fins dies (die Anzahl der Fins in der Zelle geht ja bei 7.5T vs. 6.2T notgedrungen runter), ohne Performance opfern zu müssen (im Vergleich zu 14nm; obwohl die ausgelieferten 10nm CPUs nicht wirklich hoch takten, also wer weiß, was es da noch für Probleme gibt).
Sicher? Ich habs jetzt endlich gefunden, Seite 19-21. https://newsroom.intel.com/newsroom/wp-content/uploads/sites/11/2017/03/Kaizad-Mistry-2017-Manufacturing.pdf

Die 399nm sind definitiv 7.5T.
M2P für 10nm ist 44nm. 272/44 = 6,18T.

Gipsel

2018-07-03, 10:58:11

Sicher? Ich habs jetzt endlich gefunden, Seite 19-21. https://newsroom.intel.com/newsroom/wp-content/uploads/sites/11/2017/03/Kaizad-Mistry-2017-Manufacturing.pdf

Die 399nm sind definitiv 7.5T.
M2P für 10nm ist 44nm. 272/44 = 6,18T.
Min Metal Pitch für 10nm sind nur 36nm (Seite 6/7 der gleichen Präsentation). Damit sind das beides 7.5T im Vergleich von 14nm und 10nm.

Setsul

2018-07-03, 11:09:40

Gipsel

2018-07-03, 11:31:05

Das ist aber M1.
https://fuse.wikichip.org/news/525/iedm-2017-isscc-2018-intels-10nm-switching-to-cobalt-interconnects/2/

Das wäre schon ziemliche Augenwischerei mit M1P zu rechnen.
Abgesehen davon wäre das Ergebnis mit dem M2P ja besser.
Ha stimmt. Da habe ich nicht aufgepaßt. Hatte nur auf den Minimalpitch geschaut. Bei 14nm hatte ja noch der M2 das Minimum, nun ist der M1 deutlich enger als M2. Und da der M1 Pitch praktisch immer entlang der Finnen läuft (die Leitungen also senkrecht dazu, ist ja unidirektional), macht es eine Messung der Zellhöhe in Einheiten davon tatsächlich wenig relevant.

smalM

2018-07-21, 14:08:40

Aus der TSMC Q2 Bilanzpressekonferenz (http://www.tsmc.com/tsmcdotcom/ExtIRListingQuarterlyAction.do?action=listByYearAndQuarter&year=2018&quarter=2&language=E#)

Let me talk about N7 ramp-up status.
For the tape-outs that we have completed for customers, all have very good yield and performance. We forecast a total of more than 50 customer product tape-outs by end of this year from a wide range of applications covering mobile, server CPU, network processor, gaming, GPU, FPGA, cryptocurrency, automotive and AI. Our 7-nanometer is already in volume production and accounted for less than 1 percent of our total wafer revenue in second quarter. It's expected to jump to more than 10% of our wafer revenue in third quarter and is estimated to contribute more than 20% revenue for us in fourth quarter this year.

Let me talk about the N7+ and EUV.
…we expect to achieve better yield as compared to our N7.
The silicon results from our N7+ today are very encouraging. The lead N7+ product has tape-out early this month, and we expect to receive a few more tape-outs by end of this year. Volume production will start Q2 next year. That is Q2 2019, which will be the world's first EUV foundry production by that time. We have made ready multiple EUV scanners to support not only the N7+ development but also N5 development. Our silicon data have proved all the benefits we expect from process simplification with EUV. In addition, we have also started our N3 technology development using EUV.

Good progress continued to be made in the EUV infrastructure in the last few months. They include photoresist, mask defect and yield, pellicle defects and transmission. Beside the silicon development, EUV technology continues to mature toward high-volume production. We have achieved 250 watts source upgrade in April, and the tools are running smoothly with minimum degradation and high level of uptime. In summary, we started EUV development work early, and we have secured the largest number of EUV tools among our peers to be ready for 2019 volume production for N7+ and 2020 volume production for N5.

Our 5-nanometer technology, N5 is progressing well. The 256 megabits SRAM yield is 1 quarter ahead of schedule, and the device performance is well on track. TSMC's N5 will begin risk production in first half 2019. We are actively engaging with several lead customers, and we are running their test chip now. We expect to receive first customer product tape-out in first half 2019. Volume production is expect to start in first half 2020.

Our 22ULP process is qualified and on track for risk production in August. That is next month. About 40 customer product tape-outs using our N22 are planned in the next few quarters, covering a broad spectrum of applications from digital TV, consumer electronics, to IoT and RF connectivity. N22 have 15% performance gain, 25% power reduction, and 5% to 10% die area shrink when compared with N28.

deekey777

2018-08-04, 21:29:54

Wie geht denn sowas?
https://appleinsider.com/articles/18/08/04/apple-chip-manufacturer-tsmc-factories-taken-down-by-computer-virus

Leonidas

2018-08-28, 08:47:33

GlobalFoundries stoppt die 7nm-Fertigung
https://www.3dcenter.org/news/globalfoundries-stoppt-die-7nm-fertigung

HOT

2018-08-28, 09:27:31

Kosten zu hoch, zu wenig Kunden. AMD wird dies aber kaum betreffen, da die ja offensichtlich vorher schon informiert waren, sonst hätten sie nicht alles auf TSMC gesetzt. Das kann allerdings durchaus mit ein Grund sein, warum man Navi offenbar im fast ein Jahr verschoben hat.

Ich schätze, dass sich AMD jetzt auch auf Samsung bei 7LPP mit konzentrieren wird.

GloFo wird sicherlich weiterhin hochwertige Fertigungsprozesse anbieten, sicherlich stets als "Abfallprodukt" der IBM-Entwicklung. Es gibt halt nur keine eigenen Weiterentwicklungen mehr. Es wär ja auch ziemlich blöde zwei 7nm-Prozesse unter einem Dach zu entwickeln - so gesehen konnte man den Schritt sogar vorausahnen.

Mortalvision

2018-08-28, 09:38:38

Was will man sagen: ein nicht so profitables Unternehmen gibt den Anspruch auf technologische Führung auf, und landet dann trotz gesparten R&D nicht in der Gewinnzone (Prognose!) Bei GloFo dürfte daher noch einiges mehr im Argen liegen...

Pirx

2018-08-28, 10:26:51

Was macht bspw. IBM dann jetzt? Das ist schon ein Schlag ins Kontor.

M4xw0lf

2018-08-28, 10:30:24

Anfang vom endgültigen Ende für GloFo?

HOT

2018-08-28, 11:31:24

Was macht bspw. IBM dann jetzt? Das ist schon ein Schlag ins Kontor.

7HP und 5HP wurden sicherlich nicht gecancelt. Von daher ist die Meldung nur halb so heiß wie man zuerst denken mag. GloFo darf schon 14HP anbieten, das wird bei den weiteren IBM-Prozessen nicht anders sein.

Unicous

2018-08-28, 11:46:53

Ich glaube du hast es nicht richtig verstanden/gelesen.

GF hat alle zukünftigen Nodes gecancelt. Alle. Es wird keinen neuen Prozess geben, weder 7LP noch "7HP". Sämtliche R&D für neue Prozesse wird eingestellt. IBM im Gegensatz zu AMD ist "fucked". Ich könnte mir vorstellen, dass sie bei Samsung anklopfen oder ihre Architektur auf einen Bulk-Prozess umstellen müssen, was angesichts der Tatsache, dass das Volumen so gering ist und die Kosten so hoch auf lange Sicht keine schlechte Idee ist.

HOT

2018-08-28, 12:47:55

robbitop

2018-08-28, 12:53:52

Kehaar

2018-08-28, 13:01:50

Mal eine Frage in die Runde:

Da GF die Entwicklung eigener neuer Fertigungsprozesse gestoppt hat, könnte es sein, dass die vielleicht später doch noch kleinere Nodes einführen? Also die 7nm in 5-10 Jahren, sozusagen als Lizenzvariante (wie bei 14nm). Beispielsweise wenn mal eine Fertigungsstraße erneuert werden muss (wieviele Jahre halten derartige Maschinen eigentlich?).

Ravenhearth

2018-08-28, 14:38:03

Ok, alle 7nm-Prozesse. Aber mit IBM sollen 3 und 5nm durchaus fortgesetzt werden, die hören ja jetzt nicht auf zu forschen. Die versuchen erst mal in die Gewinnzone zu kommen. Und es ist explizit erwähnt, dass das SOI-Geschäft fortgesetzt wird, also sicherlich auch runter bis 12FDX. Das sind sehr günstige Prozesse, da ist man vorne.
Along with the cancellation of the 7LP, GlobalFoundries essentially canned all pathfinding and research operations for 5 nm and 3 nm nodes. The company will continue to work with the IBM Research Alliance (in Albany, NY) until the end of this year, but GlobalFoundries is not sure it makes sense to invest in R&D for ‘bleeding edge’ nodes given that it does not plan to use them any time soon.
https://www.anandtech.com/show/13277/globalfoundries-stops-all-7nm-development

Screemer

2018-08-28, 14:39:48

was ham die vor? die alten anlagen von tsmc kaufen, wenn die ne fab umrüsten :ugly:

Skysnake

2018-08-28, 16:05:14

Das ist ggf ein Teufelskreis / Todesspirale. Zu wenig Gewinn -> weniger Investment in Forschung -> spätere / schlechtere Fertigungsprozess + ggf. reduzierter Ruf wegen diesem -> weniger Umsatz -> weniger Gewinn -> weniger Investment in die Forschung -> ...

Der nächste Prozess war bei GF schon immer der, bei dem wieder alles besser werden sollte. Richtig gut war eigentlich nur der 14nm Prozess - und der war auch noch von Samsung lizensiert.

Wenn die Investoren jetzt auch noch die Investitionen stutzen, ist das für ein Unternehmen, was von neuer Technologie lebt mittelfristig wohl das Ende.
Man kann natürlich noch eine Weile auf alten Prozessen herumkauen - aber mittelfristig will das kaum noch jemand haben.
Das stimmt so nicht. Dadurch dass die Entwicklungskosten für die neuen Nodes immer weiter explodieren macht es für immer weniger Firmen Sinn diese auch zu benutzen.

Sprich auch ohne die hast du genug Kunden. Nur mal so die Einstellung der 180nm Nodes in den letzten paar Jahren hat viele Firmen vor echte Probleme gestellt ihre Chips auf 65nm zu portieren. Und das Ding wird sicherlich noch ein Jahrzehnt laufen.

HOT

2018-08-28, 16:22:00

Na jo, wenn jetzt theoretisch der Smartphonemarkt zusammenbrechen würde, dürften auch die anderen Firmen ihre Forschung stark reduzieren. Nur die sind der Treiber für die erheblichen Investitionskosten. Fallen diese Möglichkeiten weg, müssen die Foundries auch anfangen zu sparen. Nur das ist überhaupt der Grund, warum Intel überholt wurde. Intel begann ja schon bei 22nm damit, die Fertigung auf LP auszurichten, sprich, Kosten nicht allzu stark explodieren zu lassen und gleichzeitig die Dichte zu steigern. Das war sicherlich einer der große Fehler bei denen, die jetzt massiv ins Kontor schlagen.
AMD profitiert also salopp gesagt von TSMCs Smartphone-SoC-Geschäft. GloFo hatte aber kein signifikantes Smartphonegeschäft, daher zogen sie eben die Notbremse. Milliardenverluste am laufenden Meter, das hat sich Abu Dhabi auch etwas anders vorgestellt.

https://www.anandtech.com/show/13277/globalfoundries-stops-all-7nm-development

Oha, das hatte ich echt falsch verstanden. Wenn die sogar bereit sind die Forschungsallianz zu verlassen, ist das wirklich gavierend.

spotz

2018-08-28, 23:02:09

Hat Samsung eigentlich irgendwelche größeren Auftraggeber für Chips? Ich habe das Gefühl, dass alle zu TSMC gehen und alle anderen Foundries leer ausgehen.

Unicous

2018-08-28, 23:10:13

Ja, sie haben z.B. Samsung als Kunden.(y)

HOT

2018-08-28, 23:15:56

Qualcomm wird offenbar auch 7LPP nutzen.
https://www.golem.de/news/snapdragon-5g-qualcomm-nutzt-samsungs-7lpp-euv-fertigung-1802-132895.html

y33H@

2018-08-28, 23:24:15

Aber erst mal 7 nm TSMC.

Leonidas

2018-08-29, 07:12:01

Ok, alle 7nm-Prozesse.

So wie es AnandTech basierend auf AMD-Aussagen schreiben, auch 5nm und 3nm:
https://www.anandtech.com/show/13277/globalfoundries-stops-all-7nm-development

Along with the cancellation of the 7LP, GlobalFoundries essentially canned all pathfinding and research operations for 5 nm and 3 nm nodes. The company will continue to work with the IBM Research Alliance (in Albany, NY) until the end of this year, but GlobalFoundries is not sure it makes sense to invest in R&D for ‘bleeding edge’ nodes given that it does not plan to use them any time soon.

/edit: zu spät, LOL

Hat Samsung eigentlich irgendwelche größeren Auftraggeber für Chips? Ich habe das Gefühl, dass alle zu TSMC gehen und alle anderen Foundries leer ausgehen.

Samsung ist der größte Halbleiterfertiger der Welt, Spitzenrang kürzlich von Intel übernommen. Aber sie fertigen halt sehr viel in der Breite des Geschäfts, sicherlich viel noch auf 45nm und 28nm. Für jede Menge Kunden und Dinge. Der Eigenanteil für Samsung selber dürfte weit unter 50% liegen. Aber natürlich ist der Hebel, welcher dem Gesamtkonzern Samsung hiermit gegeben wird, auch nicht gerade wettbewerbsfreundlich.

Dural

2018-08-29, 10:23:18

Ich kann mich noch gut an Aussagen erinnern als AMD GF abgespalten hat, von wegen die werden in Zukunft den Markt in der Fertigung beherrschen, TMSC und Intel könnte bald Probleme bekommen etc.

Schon damals habe ich gesagt die werden im nirgend wo unter gehen, faktisch haben die noch nie eine Fertigung zeitlich vernünftig hinbekommen, da war es nur eine Frage der Zeit bis man das Dollar verbrennen beendet.

HOT

2018-08-29, 12:32:31

Leo
Samsung dürfte sogar noch sehr viel 180 bis 45 nm fertigen, eben sehr viel für den Eigenbedarf.

Geächteter

2018-08-29, 15:32:55

Man kann natürlich noch eine Weile auf alten Prozessen herumkauen - aber mittelfristig will das kaum noch jemand haben.
Aber auch nur, wenn es neuere Prozesse gibt, die zudem auch noch wirtschaftlich für den jeweiligen Anwendungszweck des Chips sein müssen. Es sieht aber so aus, dass die Halbleiterindustrie abseits ihrer mutigen Bekundungen/Flipcharts/Prognosen schon nahe bei wirtschaftlicher Fertigung an einer Grenze dran ist, die nicht den Charakter einer Schallmauer hat, sondern der der Lichtgeschwindigkeit.
Was kann aber die Halbleiterindustrie machen, wenn die Forschritte und damit Kaufanreize ausbleiben? Muss man sie verstaatlichen oder muss sie bald künstliche Obsoleszenz, also Chiplochfraß, einbauen?
Das wird in der Industrie für Umbrüche/Umdenken beim Umgang mit Rechenleistung sorgen, wenn auch die Halbleiterindustrie am Ende ihrer Entwicklungen wie auch schon andere Branchen angekommen ist.

Mortalvision

2018-08-29, 15:48:28

Naja, ganz sooo schlimm ist es ja noch nicht. Aber was wird in zehn Jahren sein? Bei 3nm soll der Spaß doch angeblich aufhören. EUV dann nur für ganz wenige Spitzenprodukte? Nadelöhr incoming!

Geächteter

2018-08-29, 16:27:52

Naja, ganz sooo schlimm ist es ja noch nicht. Aber was wird in zehn Jahren sein? Bei 3nm soll der Spaß doch angeblich aufhören. EUV dann nur für ganz wenige Spitzenprodukte? Nadelöhr incoming!
Wenn sie bis dahin hinkommen, aber in 10 Jahren sind da meiner Meinung nicht. Spannend wird schon 7 nm bei TSMC werden, ob sie es dieses Jahr wie sie groß verkünden, die ersten SOCs in Massenproduktion fertigen werden. Glaube eher nicht dran, sondern erst 2019 und gegen Ende 2020 dann große Chips. Intel wird wohl bis Ende 2020 auch ihren neuen Prozess zum Laufen bekommen haben, aber danach wird wohl eine riesengroße Durststrecke kommen.
Dass GF in so einem Feld, wo man schon zig Jahre vorher schon riesige Geldmengen für die Zukunft investieren muss, jetzt quasi aufgibt und die Reißleine zieht, also gutem Geld kein schlechtes hinterherwerfen, sondern sich auf das Tagesmassengeschäft als Rettungsanker zurückzieht, spricht dafür, dass in den nächsten Jahren nicht mehr viel zu erwarten ist.

YfOrU

2018-08-29, 21:02:34

Die nächste iPhone Generation kommt in ein paar Wochen und Apples A12 ist ziemlich sicher TSMC@7nm. Bei den Stückzahlen welche hier zur Produkteinführung benötigt werden läuft HVM bei TSMC seit mindestens einem Quartal. Das AMD bereits im Juni (Computex) eine vergleichsweise große Vega GPU gezeigt hat (funktionsfähig) spricht auch eher dafür das es bei TSMC aktuell ziemlich rund läuft. Mit dem Prozess davor (2017, 10nm, Apple A11) war man auch pünktlich.

TSMC hat mit den Smartphone Herstellern/Zulieferern einfach auch eine hervorragende Ausgangsposition. Die brauchen Perf/Watt, haben kurze Produktzyklen und sind bereit dafür zu bezahlen. Dadurch kommen die Zwischenschritte nahezu alle auch tatsächlich zur Produktion. Also 20nm Planar, 16FF, 12FF, 10FF und 7FF. Ist evolutionärer, man sammelt mehr Erfahrung und hat weniger Probleme gleichzeitig zu lösen.

Leonidas

2018-08-30, 04:20:04

Die nächste iPhone Generation kommt in ein paar Wochen und Apples A12 ist ziemlich sicher TSMC@7nm.

Apple frisst (für dieses Jahr) sogar den extremen Löwenanteil von TSMC 7nm. Bin erstaunt, wie viel das ist (Grafik ist eine Analysten-Annahme nur für das Jahr 2018):

https://m.eet.com/media/1306507/TSMC_Apple.png

Quelle: EETimes
https://www.eetimes.com/document.asp?doc_id=1333615

spotz

2018-08-30, 04:59:24

Ein Anteil von 75% ist heftig. Da ist TSMC aber auch gleichzeitig ziemlich abhängig von Apples wirtschaftlichen Erfolg. Da kann man nur hoffen, dass die Leute weiterhin viel Geld für Highend Smartphones ausgeben. Sonst sieht es wohl ziemlich düster aus für die Highend Chipproduktion.
Qualcomm wird offenbar auch 7LPP nutzen.
https://www.golem.de/news/snapdragon-5g-qualcomm-nutzt-samsungs-7lpp-euv-fertigung-1802-132895.htmlSamsung ist der größte Halbleiterfertiger der Welt, Spitzenrang kürzlich von Intel übernommen. Aber sie fertigen halt sehr viel in der Breite des Geschäfts, sicherlich viel noch auf 45nm und 28nm. Für jede Menge Kunden und Dinge. Der Eigenanteil für Samsung selber dürfte weit unter 50% liegen. Aber natürlich ist der Hebel, welcher dem Gesamtkonzern Samsung hiermit gegeben wird, auch nicht gerade wettbewerbsfreundlich.
Vielen Dank für die Antworten. Nach der Meldung über Globalfoundries Ausstieg aus der "Highend Produktion", kam mir der Gedanke wie es um Samsungs Produktion bestellt ist. Ob sie im Grunde nur von Aufträgen für ihre eigenen Handys abhängen oder auch genügend für Fremdanbieter herstellen. Nicht wenn im Smartphone Markt beispielsweise die Nachfrage nach teuren Samsung Handys einbricht, sie mangels Nachfrage dann mittelfristig den Gang von Globalfoundries antreten müssten.

Aber auch nur, wenn es neuere Prozesse gibt, die zudem auch noch wirtschaftlich für den jeweiligen Anwendungszweck des Chips sein müssen. Es sieht aber so aus, dass die Halbleiterindustrie abseits ihrer mutigen Bekundungen/Flipcharts/Prognosen schon nahe bei wirtschaftlicher Fertigung an einer Grenze dran ist, die nicht den Charakter einer Schallmauer hat, sondern der der Lichtgeschwindigkeit.
Was kann aber die Halbleiterindustrie machen, wenn die Forschritte und damit Kaufanreize ausbleiben? Muss man sie verstaatlichen oder muss sie bald künstliche Obsoleszenz, also Chiplochfraß, einbauen?

Durch eine Verstaatlichung wird die Produktion ebenso wenig günstiger, wie durch künstlich erhöhte Nachfrage durch schnellere Alterung der Produkte. Letztendlich wird man wohl neue Verfahren entwickeln müssen, die die Kosten senken. Vielleicht ist FD-SOI schon ein erster Schritt in diese Richtung?

Globalfoundries teilte mit das man zwar aus der Entwicklung von FinFET aussteige, aber FD-SOI weiterentwickeln wolle. Zumindest habe ich das so verstanden. Wenn man FinFET als wirtschaftliche Sackgasse betrachtet, werden kapitalschwache Halbleiterunternehmen wie Globalfoundries nur wieder aufschliessen können, wenn sie neue, kostengünstige Verfahren entwickeln. Vielleicht geht das ja in diese Richtung?

Leonidas

2018-08-30, 05:45:08

y33H@

2018-08-30, 07:18:36

Vor allem wegen DRAM und Flash, nicht wegen SoCs.

HOT

2018-08-30, 07:19:28

Wenn sie bis dahin hinkommen, aber in 10 Jahren sind da meiner Meinung nicht. Spannend wird schon 7 nm bei TSMC werden, ob sie es dieses Jahr wie sie groß verkünden, die ersten SOCs in Massenproduktion fertigen werden. Glaube eher nicht dran, sondern erst 2019 und gegen Ende 2020 dann große Chips. Intel wird wohl bis Ende 2020 auch ihren neuen Prozess zum Laufen bekommen haben, aber danach wird wohl eine riesengroße Durststrecke kommen.
Dass GF in so einem Feld, wo man schon zig Jahre vorher schon riesige Geldmengen für die Zukunft investieren muss, jetzt quasi aufgibt und die Reißleine zieht, also gutem Geld kein schlechtes hinterherwerfen, sondern sich auf das Tagesmassengeschäft als Rettungsanker zurückzieht, spricht dafür, dass in den nächsten Jahren nicht mehr viel zu erwarten ist.
7mm wird seit April in Massen produziert (A12), das läuft längst. Auch die Massenproduktion von V20 hat sicher schon begonnen, wenn die v20 noch in 2018 bringen wollen und Zen2 müssen die langsam anfangen bei dem Marktbedarf, der da herrschen wird. V20 ist also sogar AMDs Pipecleaner. AMD macht traditionell auch nichts mit schlechten Yields.

horn 12

2018-08-30, 07:22:50

Für Epyc, Vega 7 langt dies dann ausreichend von der Kapazität her wenn wie du gesagt seit April am Start
Dann sollten langsam Produkte kommen …

Vega für Gamer in 7nm oder Navi für GAMER ANFANG NÄCHSTEN Jahres ?

HOT

2018-08-30, 07:40:01

Horn, A12. Der kommt bald ins Produkt :D. Wie gesagt, Navi kannst wahrscheinlich erst mal ganz vergessen ohne GloFo - das wird das Design gewesen sein, dass AMD aufgeben musste - und V20 wird erst mal Profi-Exklusiv sein.

mboeller

2018-08-30, 07:47:24

Tobalt

2018-08-30, 07:48:49

Loeschzwerg

2018-08-30, 08:27:46

für mich ist es auch vorstellbar dass Intel nach 10 nm die gelder für neue nodes runterschraubt.

Ist immer davon abhängig Wer da gerade am Drücker sitzt, ein "Kaufmann" oder ein "Unternehmer".

Bei den gigantischen Reserven die Intel hat, würde ich Kürzungen zumindest als fahrlässig erachten. Das ist ein Bereich in dem es schwierig ist wieder Anschluss zu finden, wenn man diesen erst verloren hat.
Dass sich etwas an der Zielsetzung für "Top-End" Prozesse ändern muss bzw. an der Herangehensweise, ist soweit klar. Hier liegt in meinen Augen das eigentliche Problem von Intel 10nm, die Ziele waren zu ambitioniert.

spotz

2018-08-30, 08:38:29

für mich ist es auch vorstellbar dass Intel nach 10 nm die gelder für neue nodes runterschraubt.

dass sie also zunächst auf tsmc setzen und dann mit Reverse engineering später nachziehen.

denn dass glofo aufgibt sagt nicht nur etwas über glofo, sondern über die ganze Branche.
Schon, aber der Unterschied zwischen Glofo und den anderen drei ist auch die Verfügbarkeit von Kapital und die allgemeine Profitabilität. Glofo hat in den letzten Jahren dauernd nur Defizite angehäuft. Nun fehlt ihnen das Geld für die notwendigen Investitionen.
Bei Intel, Samsung und TSMC sieht das anders aus. Daher können die auch das Spiel der immer weiter steigenden Investitionen in feinere Fertigungsstrukturen noch weiter führen.

Für die Branche sagt Glofos Ausstieg aus meiner Sicht eher das die Luft dünner wird. Der finanzielle Spielraum für Fehler oder Rückschläge wird geringer. Ich glaube nicht das es bei Intel jetzt schon soweit ist. Dafür ist deren Ertragslage der letzten Jahre einfach zu gut gewesen. Bevor die Intel, Samsung oder TSMC aus dem Rennen aussteigen, müssen die erstmal eine ähnliche wirtschaftliche Durststrecke mit Defiziten über mehrere Jahre durchmachen.

Spasstiger

2018-08-30, 09:01:44

Bei GloFo dürfte jetzt auch die große Kündigungswelle einsetzen bei derart reduzierten Entwicklungsaktivitäten. Gut für Intel, kann man sich die Talente angeln (beide Unternehmen haben ihren Sitz in Santa Clara, Kalifornien).

Skysnake

2018-08-30, 13:00:31

Bezüglich das Samsung mehr für andere als für sich selber fertigt, gibt es hier im Thread inzwischen auch andere Stimmen. Womöglich liege ich damit falsch und Samsung fertigt primär für sich selber. Die No.1 sind sie allerdings seit diesem Jahr. Sicherlich aber natürlich mit vielen alten Fertigungsverfahren für einfach nur günstigstmöglich herzustellende Allerwelts-Chips.
Es wurde ja schon gesagt, aber um es klar zu machen. Samsung hat drei Bereiche RAM, Flash und Logik. Nur bei Logik arbeiten Sie als Foundry und das ist der bei WEITEM kleinere Part.

Rein als Foundry ist Samsung deutlich kleiner als GlobalFoundries. Guckst du hier:
http://www.eenewsanalog.com/news/second-tier-foundries-lose-market-share

GF ist 50% größer als der Foundry Part von Samsung. Insgesamt wird Samsungs Logikpart wohl etwa so groß sein wie GF. Es gab schon Gründe warum IBM, GF und Samsung zusammen gearbeitet haben bei neuen Prozessen. Man wird da schon schauen müssen, ob Samsung das alleine packt. Wäre auf jeden Fall für mich der nächste Kandidat der die Segel streichen muss.

Nur mal um sich das auf der Zunge zergehen zu lassen. TSMC machte 2017 mehr als den doppelten Umsatz von GF, UMC und Samsung (foundry part only) zusammen...

Complicated

2018-08-30, 14:03:30

Samsung wird IMHO eher nicht die Segel streichen aus eben den von dir genannten Gründen. RAM, Flash und Logik können den kleineren Part besser Querfinanzieren, als das bei Intel der Fall ist. Das ist eben der Grund warum Intel stark 3DXpoint Speicher pusht um dort einen Fuß rein zu bekommen und am liebsten mehr NAND produzieren will. Diversifikation ist der einzige Weg um am Ball bleiben zu können.

Leonidas

2018-08-30, 14:17:41

Wird trotzdem nicht einfach. Für Speicher nimmt man gern die allerneuesten Fertigungsverfahren mit (aber natürlich nur die low-cost-Varianten), aber für alles andere reichen eben heutzutage zurückhängende Fertigungsverfahren aus.

Skysnake

2018-08-30, 14:46:45

DRAM und Flash Prozesse kannst du überhaupt nicht mit Logik-Prozessen vergleichen.

Die sind verdammt uniform im Gegensatz zu Logik. Man hat also ganz andere Ansätze bezüglich Modellen/Designrules etc etc. Mal ganz vom physikalisch anderen Aufbau abgesehen. Meines Wissens nach werden teils auch andere Materialien verwendet.

Also das Zeug hat wirklich nicht sehr viel miteinander zu tun. Vor allem die ganzen Analogmodelle für die Transistoren kannste zwischen Logik und DRAM/Flash überhaupt nicht vergleichen.

Leonidas

2018-08-30, 15:21:19

Complicated

2018-08-30, 16:15:56

Wem gegenüber muss Samsung teure Spitzenprozesse rechtfertigen?
Wenn Samsung keine Spitzenprozesse für SoCs mehr braucht, braucht sie auch kein anderer mehr. Was macht TSMC dann mit 75% ihres Geschäfts?

Skysnake

2018-08-30, 16:27:41

Samsung logic Foundry gegenüber Samsung soc bzw ASICs Entwickler. Es gibt nicht DIE Firma Samsung. Die rechnen untereinander ab wie zwischen völlig fremden Firmen.

Skysnake

2018-08-30, 16:55:21

Das bedeutet, es wird noch schwerer für Samsung, die teuren Spitzen-Prozesse rechtzufertigen. Geht irgendwann der Smartphone-Geschwindigkeitswahn zu Ende, braucht man es dann auch nicht mehr für die eigenen Samsung-SoCs ...
Für Geschwindigkeit braucht man es heute schon nicht. Für Effizienz braucht man die Prozesse.

Was halt spannend wird ist die Sache mit den Logic under Flash Entwicklungen. Das werden aber eben auch keine highPerf/density Logic Prozesse.

Man sieht ja sehr schön an GF und UMC, das einen der Ausstieg aus leading edge nicht unbedingt arg hinter die Konkurrenz fallen lassen muss.

Wenn man gute PDKs, Verfügbarkeit, Preise und Yields vorweisen kann, dann zieht das schon genug Kunden an.

Bei TSMC ist nämlich auch nicht alles Gold was glänzt....

Gut ich kann nur aus meiner Erfahrung mit TSMC 65nm und GF 28nmHPP erzählen, aber immerhin.

Geächteter

2018-08-30, 20:11:37

Durch eine Verstaatlichung wird die Produktion ebenso wenig günstiger, wie durch künstlich erhöhte Nachfrage durch schnellere Alterung der Produkte.
Nicht günstiger, sondern zum Erhalt der Arbeitsplätze/Know-how/Fertigungskapazitäten. Wenn schließlich kein Wachstum sondern auch noch das Gegenteil, bedeutet im Kapitalismus, Abbbau von Personal, Streichungen, Schließungen.

Geächteter

2018-08-30, 20:17:12

7mm wird seit April in Massen produziert (A12), das läuft längst.
In Massen nicht, sonst hätte die Konkurrenz schon längst mitgemischt und nicht noch mal ihre Chips erneut bei Samsung in 10 nm reloaded. Scheint sauteuer zu sein mit viel Ausschuss.

Auch die Massenproduktion von V20 hat sicher schon begonnen, wenn die v20 noch in 2018 bringen wollen
Ja, aber nur laut Verkündungen von AMD. Was die schon alles verkündet haben und wann und was dabei rauskam.

Sunrise

2018-08-30, 21:25:29

In Massen nicht, sonst hätte die Konkurrenz schon längst mitgemischt und nicht noch mal ihre Chips erneut bei Samsung in 10 nm reloaded. Scheint sauteuer zu sein mit viel Ausschuss.
Klar wirds nicht billig, dennoch befindet sich u.a. Apples A12 in der "Mass Production" seit mehreren Monaten, und die Verträge zwischen Apple und TSMC sehen gewisse Stückzahlen vor, da wird der Ausschuss sicher nicht das Problem sein, denn Apple ist mit ein Grund warum TSMC seit dem Exklusiv-Deal dem Rest der Semis davonrennt. Sie sind einfach einzigartig, waren sie eigentlich schon immer, außer vielleicht der stark leakende Prozess für die FX5800 damals. Seither ging es aber stetig nach oben.

HOT

2018-08-30, 23:39:16

Es ist der größte Fertiger mit dem größten Gewinn, Umsatz und Budget. Klar sind die vorne. Und klar fährt Apple den Prozess ein mit den SoCs. Das sind ja keine unkomplizierten Chips, sondern Prozessoren. Das ist ja nicht mehr vergleichbar mit SoCs von vor 5 Jahren. In dessen Windschatten fahren jetzt Qualcomm, AMD und auch NV (mit Ampere) mit. TSMC baut jetzt suksessive die Produktion weiter aus und wird das über das Jahr 2019 ver-x-fachen und nach und nach mit EUV ausstatten. 7nm wird für TSMC die größte Cachcow die die jemals hatten (und wahrscheinlich jemals haben werden).

Das wird schon laufen - zwar wird der Yield bei 7nm DUV niemals so toll sein wie bei 28nm, aber das ist nunmal das Spiel das man mitspielen muss. Das ist auch allen bewusst.

Mortalvision

2018-08-30, 23:41:40

Der Hype der 2000er kommt nach zwei Jahrzehnten zum Ende? Also, Bedarf an Miniaturisierung sehe ich absolut noch gegeben. Die ganze Smart Home, Smart Clothes, Smart Food (Industrie/Handel) Sache funktioniert nicht gut ohne winzigste Chips...

HOT

2018-08-30, 23:44:51

Die sind aber nicht 7nm...

Tobalt

2018-08-31, 08:22:13

bezgl Dichte und Performance sehe ich bei den ganzen smart Anwendung keinen bedarf an 7 nm. da gehts um Preis und power.

basix

2018-08-31, 19:50:29

Huawei hat ihren neuen 7nm SoC Kirin 980 vorgestellt. 3.2x höhere Density als Kirin 950 in 16nm
https://www.computerbase.de/2018-08/huawei-kirin-980-7-nm-soc/

Edit:
Im Vergleich zu Pascal GP104 etwa gleiche Anahl der Transistoren (6.9 Milliarden vs. 7.1 Millarden) bei nur 100mm2 vs 314mm2
https://www.techpowerup.com/gpudb/2981/p104-100

smalM

2018-08-31, 21:57:38

Blediator16

2018-08-31, 23:16:22

Kirin 970: 5,5 Mrd. Transistoren auf 97 mm²
Kirin 980: 6,9 Mrd. Transistoren auf 100 mm²

Sind nicht einmal 22% mehr Transistoren pro mm².
Da waren die von TSMC proklamierten >37% höhere Transistordichte wohl doch eher etwas optimistisch...

>37% höhere Dichte war auf welchen Prozess gemeint? 970 war TSMCs 10nm.
https://www.anandtech.com/show/13298/hisilicon-announces-the-kirin-980-first-a76-g76-on-7nm

smalM

2018-09-01, 01:51:50

Von 10FF auf 7FF. (https://www.anandtech.com/show/12677/tsmc-kicks-off-volume-production-of-7nm-chips)

von 16FF+ auf 10FF = >50%
von 10FF auf 7FF = >37%
macht zusammen von 16FF+ auf 7FF = 70%

Wie gesagt optimistische Angabe, die nur in den SRAM-Zellen des L3 zustande kommt oder so...

Kleine Korrektur im Nachhinein:
Die Prozentangaben sind "area reduction".

Die Erhöhung der Transistordichte ist natürlich der Reziprokwert der relativen reduzierten Fläche:
von 16FF+ auf 10FF = >2
von 10FF auf 7FF = >1,59
von 16FF+ auf 7FF = 3,33

In der Realität hat sich aber die Transitordichte vom Kirin 960 zum Kirin 980 nur um den Faktor 2 erhöht.

deekey777

2018-09-06, 17:43:24

Samsung mit 8LPU, https://www.anandtech.com/show/13329/samsung-foundry-updates-8lpu-for-2019

Skysnake

2018-09-06, 18:27:06

Danke!

Was soll das aber für ein Chip bei dem 2,5D Packaging sein? Ein reiner Testchip, oder meint ihr man bekommt sowas zu sehen?

Unicous

2018-09-06, 18:52:11

Könnte ein Testchip sein, könnte auch das hier sein. (Wobei das ja eigentlich auch ein Testchip ist, aber hier wird ja auch 3rd-Party IP gestestet)

https://news.samsung.com/global/samsung-and-esilicon-taped-out-14nm-network-processor-with-rambus-28g-serdes-solution

Skysnake

2018-09-07, 22:41:26

Kann sein, wobei das Ding schon recht riesig ist.

AffenJack

2018-09-15, 11:04:30

Neulich gab es von David Schor (Wikichip) bei Twitter einen interessanten Post zum 7nm HPC Prozess von TSMC:

https://twitter.com/david_schor/status/1035716476836229120

Dichte 7nm HPC:
67 MTr/mm2 and a 62nm pp (but I can't formally confirm the CPP value as it's behind NDA for now).

Im Vergleich 7nm normal:
~96 MTr/mm2

Ich hätte nicht gedacht, dass die Unterschiede da so riesig sind. Von 7nm HPC gabs ja bisher eher wenig öffentliche Daten. Ich kenne leider auch die Mtr/mm² Angabe von Wikichip bei 16nm/14nm nicht.

Kriton

2018-09-15, 11:08:53

Wir reden hier in beiden Fällen von TSMC-Prozessen?

AffenJack

2018-09-15, 11:13:10

Wir reden hier in beiden Fällen von TSMC-Prozessen?

7nm Mobile etc. vs 7nm HPC, beides TSMC.

Hab zu Samsung und Gf was gefunden:
https://fuse.wikichip.org/wp-content/uploads/2018/07/gf-samsung-density-14nm-10nm-8nm-12nm.png

https://fuse.wikichip.org/news/1497/vlsi-2018-globalfoundries-12nm-leading-performance-12lp/

Ich nehme mal an bei TSMC wird das nicht so anders sein. Die Unterschiede waren bei 14nm also noch nicht so ausgeprägt zwischen den Performance und Density Nodes. Erst mit 7nm sehen wir sehr große Unterschiede.

HOT

2018-09-25, 15:49:37

Hab mal ne technische Frage zu EUV, vielleicht weiss das ja jemand. Kann man eine mit EUV weiterverwenden, wenn man die vorher für DUV designt hat? Oder muss da eh ne neue Maske her?

Brillus

2018-09-25, 17:27:23

Hab mal ne technische Frage zu EUV, vielleicht weiss das ja jemand. Kann man eine mit EUV weiterverwenden, wenn man die vorher für DUV designt hat? Oder muss da eh ne neue Maske her?

Ziemlich sicher Neue Masken, weil der Sinn von EUV gerade ist das man pro Belichtung keine 2 oder gar 4 Masken braucht.

Complicated

2018-09-25, 18:15:08

Nach dieser Quelle gibt es eine Portierung 7nm -> 7nm EUV bei TSMC:
https://www.semiwiki.com/forum/content/7439-tsmc-technologies-mobile-hpc.html

N7+ will also have double digit good die increase over N7 node as it gains traction from capitalizing the use of the same equipment and tooling. She claimed that it has lower defect density than other foundries as well as comparable 256Mb SRAM yield and device performance vs N7 baseline. TSMC provides easy IP porting (layout and re-K) from N7 to N7+ for those design entities that do not need to be redesigned.
https://www.eetimes.com/document.asp?doc_id=1332860&page_number=2

Both companies plan to ramp early next year a second-generation 7-nm process using EUV to make contacts and vias, reducing 15 optical layers to five EUV layers. The process does not provide a shrink, but it shortens cycle times and does not need a pellicle.

GF announced last June its 2019 plan for 7 nm with EUV. “TSMC has privately told customers that they will do this, too,” said Jones.

Chipmakers will probably have to use 30-mJ/cm2 doses of resists, higher than the 20 mJ/cm2 that they target. They also will likely have to use e-beam systems to inspect masks for defects rather than actinic systems still in the works that look for defects using the same 13.5-mm wavelength as the EUV systems.

In addition to the work with contacts and vias, GF, Samsung, and TSMC plan 7-nm variants that use EUV with a pellicle to make 1x metal layers. These processes will provide a shrink and reduce 23 optical layers to nine EUV layers.

https://m.eet.com/media/1302177/EUV.png

Skysnake

2018-09-25, 22:22:26

Ziemlich sicher Neue Masken, weil der Sinn von EUV gerade ist das man pro Belichtung keine 2 oder gar 4 Masken braucht.

Kommt darauf an was du unter Maske verstehst. Die physische Maske ist ja völlig anders. Bei EUV halt ein Spiegel.

Wenn du die logische Maske meinst, dann könnte man die wahrscheinlich schon portieren, also das Design. Dann hat man aber nicht wirklich einen Vorteil im Design durch euv sondern "nur" einen schnelleren Durchlauf durch die Fab. Also schnellere time to market

Naitsabes

2018-09-25, 22:32:24

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Wenn du die logische Maske meinst, dann könnte man die wahrscheinlich schon portieren, also das Design. Dann hat man aber nicht wirklich einen Vorteil im Design durch euv sondern "nur" einen schnelleren Durchlauf durch die Fab. Also schnellere time to market

Ergibt das kostenmäßig überhaupt irgendeinen Sinn? Masken in der Größenordnung sind ja schon für die "einfache" Projektionsbelichtung sch**ße teuer. Bei EUV muss ja zwingend auf Bragg-Reflektoren gesetzt werden. Ich denke mal, dass dort die Maske mittels Epitaxie oder so hergestellt wird? Und spontan würde ich vermuten, dass die EUV-Masken auch eine geringere Haltbarkeit haben als klassische Phasenschiebermasken.

Brillus

2018-09-25, 22:45:32

Kommt darauf an was du unter Maske verstehst. Die physische Maske ist ja völlig anders. Bei EUV halt ein Spiegel.

Wenn du die logische Maske meinst, dann könnte man die wahrscheinlich schon portieren, also das Design. Dann hat man aber nicht wirklich einen Vorteil im Design durch euv sondern "nur" einen schnelleren Durchlauf durch die Fab. Also schnellere time to market

Ja ich dachte wir reden von phyischen.

HOT

2018-09-25, 22:59:03

Ich meinte eher logische :D.
Das die physisch anders sein muss war mir klar. Aber Complicateds Posting scheint hilfreich (danke dafür), es ist erstaunlich, wie wenig Unterschied das letztendlich machen wird, da die Trainsistoren weiterhin klassisch belichtet werden. Also sieht es so aus, als könnte man sicherlich ein Design basteln für beispwielsweise N10 und das sowohl mit DUV als auch später mit EUV produzieren.

Naitsabes

2018-09-25, 23:00:11

Ja ich dachte wir reden von phyischen.

Bei einer normalen Litho werden Quarzglasmasken verwendet. Bei gröberen Strukturen kann da einfach mittels aufgebrachten Chrom (z. B.) eine Abschattung erzielt werden, um den Lack zu belichten. Bei den meisten aktuellen Verfahren setzt man wohl Phasenschiebermasken ein, um auch bei feinen Strukturen einen ausreichenden Kantenkontrast zu erzielen. Das Prinzip ist eigentlich relativ simpel: Man hat weiterhin seine Quarzglasmaske. Aber anstatt dass dort an manchen Stellen Chrom aufgebracht wird, wird die Oberfläche/Struktur der Maske so verändert, dass es zu einem Gangunterschied des Lichtes kommt, und so zu einer destruktiven und konstruktiven Interferenz mit der man seine Strukturen mit einem guten Intensitätsverlauf auf seinen Fotolack übertragen kann.

Bei EUV funktioniert das ganze so nicht mehr (oder nur sehr schlecht?). Linsensysteme degradieren zu schnell, sodass man stattdessen auf Bragg-Reflektoren (quasi Spiegel) angewiesen ist, die das optische System darstellen. Die Maske selbst ist dann auch einer dieser Spiegel, dessen Schichtenstapel so aufgebaut ist, dass es an manchen Stellen zu destruktiver/konstruktiver Interferenz kommt.

amdfanuwe

2018-09-26, 00:53:47

Ergibt das kostenmäßig überhaupt irgendeinen Sinn? Masken in der Größenordnung sind ja schon für die "einfache" Projektionsbelichtung sch**ße teuer.
laut Text: using EUV to make contacts and vias, reducing 15 optical layers to five EUV layers
Jede Maske weniger veringert die Fehlerquote. Scheint sich also zu lohnen.

Naitsabes

2018-09-26, 01:03:43

Das ist aber schon eine ziemliche Änderung des Designs und wird vermutlich auch eine Änderung der logischen Maske benötigen, schätze ich. Skysnake wird da wahrscheinlich mehr wissen (ich bin zur Zeit eher im Bereich Prozessierung und nicht im Design).

Skysnake

2018-09-26, 06:44:57

Nö an sich sollte das keine Änderungen am Design erfordern. Die Masken vom Designer, also z.b. die ground enthält ja z.b. auch die Information für zich physische Masken. Wenn ich mich recht erinnere geht das Design als GDSII an die Fab. Das hat noch nichts mit der physischen Maske zu tun sondern zeigt nur wie es später nach der Produktion mal aussehen sollte.

Aber wie vorher schon gesagt, erlaubt euv mehr Freiheiten beim Design. Ein einfacher Port ist also so ne Sache.

Zumal man auch immer wieder von Problemen mit der Line roughnes liest durch shot noise...

Den einzigen Vorteil den ich in euv mit einem reinen Port sehe ist die reduzierte Anzahl an processing steps wodurch die wafer schneller durch die Fab laufen und halt an sich auch weniger Totalverlust durch misalignment auftreten sollten.

Aber da hängt es aber auch wieder sehr stark davon ab wie kritisch das Design ausgelegt ist.

Und zu allem Überfluss können dir analoge Schaltungen eventuell durch die bessere Abbildungsleistung auch Problemeachen weil sich die R-C verschieben. Normal sollte das ja durch Regelkreis ausgeglichen werden, aber ein Design kann auch immer an ein Regellimit stoßen....

Also sooo einfach und klar kann man das nicht beantworten

Naitsabes

2018-09-26, 09:45:32

Oha, interessant.
Ich hätte gedacht, dass man bei den ganzen Design Rules auch beim logischen Design schon so starke Einschnitte machen muss, dass ein reiner Port kaum möglich ist.

Nightspider

2018-09-26, 09:49:52

Aber wie vorher schon gesagt, erlaubt euv mehr Freiheiten beim Design. Ein einfacher Port ist also so ne Sache.

Kannst du dazu nochmal etwas ausführlicher werden?

HOT

2018-09-26, 10:10:03

AffenJack

2018-09-26, 10:32:32

TSMC sagt für den EUV Mobileprozess 15% mehr Packdichte als beim DUV Prozess, aber dafür braucht man eben ein neues Design. Die interessante Frage ist aber, wie das beim HPC Prozess sein wird. Möglich, dass die Prozesse mit EUV wieder mehr zusammenrücken und wir bei HPC mit EUV daher einen stärkeren Shrink sehen.

basix

2018-09-26, 10:43:58

Hm das könnte dann aber auch erklären, warum Zen3 ein eigenes Design sein soll und nicht einfach nur ein "shrink" wie bei PR. Und mit N10 den kleinsten Navi in DUV zu bringen erscheint dann auch sehr plausibel. Man soll mit EUV ja auch höhere Packdichten erreichen, das wäre dann für größere Navis sicherlich recht hilfreich.

Vielleicht kommt Navi im 7nm Mobile und nicht im 7nm HPC Node. Das würde eine deutlich höhere Packdichte ermöglichen (ca. 3x gegenüber 14nm GloFo) als auch potentiell stromsparender sein. Dafür ist der Chip dann konservativer getaktet. 4096 Shader @ 1.5 GHz @ 100-120W @ 220mm2 wäre ziemlich potent für einen kleinen Mainstream Chip.

Complicated

2018-09-26, 11:13:52

Ich denke sobald 7nm+ (EUV) bereit ist, werden so ziemlich alle Anlagen so schnell wie möglich umgestellt werden um einen größeren Output an Wafern zu realisieren.
TSMC muss ja nur dem Kunden sagen "Wenn ihr mehr Wafer im Monat wollt müsst ihr EUV nutzen" und schon ist ein Unternehmen in der Situation die Zusatzkosten für ein Port DUV->EUV als notwendig zu erachten, wenn die Nachfrage das verlangt. Es könnte teurer sein nicht genug liefern zu können im Zweifel. Es sind schließlich insgesamt 50 Designs mit Tape-Out bis Ende des Jahres.

Auch scheint mir der Zeitplan für 7nm+(EUV) mit Nvidias Roadmap zu korrelieren, sprich, dass Nvidia direkt mit EUV 7nm+ startet, was bei den großen Chips wohl auch eine lohnende Sache wäre, da die Yields deutlich besser werden.

Vega20 wird den Port nicht mitmachen, doch Navi 10 könnte auch schon direkt mit 7nm+ Starten - eventuell wird genau darauf gewartet, ebenso wie Nvidia. Die Erfahrungen aus den ersten 7nm werden allerdings eine größere Rolle spielen IMHO. Und für ZEN2 ist der möglichst frühe Zeitpunkt nun einer der größten Vorteile gegenüber Intel und alleine wegen der Design-Entscheidung für kleine Chips in MCM ein absoluter wirtschaftlicher Volltreffer auf diesem Prozess. Zen2 Produkte werden auch ein guter Kandidat sein für einen möglichst frühen Transit zu 7nm+, sofern es die Umsätze der nächsten 6 Monate erfordern.