Chipfertigung: 10 FF, EUV, 7 nm, 5 nm, 3 nm, GAF, ...

[Sunrise]

Samsungs 14nm FinFET ist in mass production: http://www.golem.de/news/auftragsfertiger-samsung-startet-serienproduktion-des-14-nm-finfet-prozesses-1411-110792.html
Ok, das ist jetzt eine recht heftige Überraschung. Das schüttelt den Markt jetzt aber ordentlich durch. Endlich mal ein paar Fakten. Da hatte man ggü. TSMC mal so eben auf die Überholspur angesetzt und ist auch vorbeigezogen und auch Intel ist im Blickfeld. Eigenartig, dass davon bisher nur sowenige berichtet haben, denn das Samsung Investor Forum 2014 fand bereits am 17. November statt.

Das wäre z.B. der perfekte Node für den S1 der Apple Watch. Jetzt ist auch klar, warum TSMC unbedingt 16nm FF+ einschieben musste, denn 16nm FF wird hier reichlich unattraktiv im Vergleich.

Im Grunde gewinnt hier aber auch AMD, denn hier stehen die Chancen sehr gut, dass hier vor allem durch die Fertigung etwas an Boden gut gemacht wird. Der Prozess soll noch recht teuer sein (logisch), daher vor allem für High-End SoCs oder größer optimal.

Hier nochmal eine gute Zusammenfassung, wie es aktuell im Vergleich aussieht (ist schon älter, stimmt aber größtenteils was dort drinsteht):
http://www.fool.com/investing/general/2014/05/19/semiconductor-industry-is-changing-rapidly.aspx

Ich bin mal gespannt, wie NV reagiert. Bleibt man bei TSMC oder schielt man auch zu Samsung rüber.

[M4xw0lf]

Gibts dann bei GF auch demnächst 14nm? Da war doch mal was von einer GF-Samsung Partnerschaft.

[y33H@]

Eigenartig, dass davon bisher nur sowenige Berichtet haben, denn das Samsung Investor Forum 2014 fand bereits am 17. November statt.Ich hatte den Webcast nicht live angeguckt und dann "vergessen". Ist auch ziemlich sperrig, man muss jede Slide einzeln anklicken und die der Transcript ist ein wenig versteckt.

[disap.ed]

Kann man also davon ausgehen dass sich K12/Zen nicht (oder zumindest nicht aufgrund des Fertigungsprozesses) verzögern? Ist doch dieser Prozess, oder?

[Sunrise]

Gibts dann bei GF auch demnächst 14nm? Da war doch mal was von einer GF-Samsung Partnerschaft.
Ja, wobei Globalfoundries da wohl noch etwas hintendran ist. Samsung geht wohl bereits jetzt (also Ende 2014) bei bestimmten Produkten in die Massenproduktion, während Globalfoundries erst Anfang des nächstes Jahres starten wird. Samsung beansprucht hier sicher auch die Führungsrolle für sich.

Hier steht noch etwas mehr darüber:
http://www.eetimes.com/document.asp?doc_id=1321974

Kann man also davon ausgehen dass sich K12/Zen nicht (oder zumindest nicht aufgrund des Fertigungsprozesses) verzögern? Ist doch dieser Prozess, oder?
Soweit mir bekannt, war von 14nm die Rede. Das sollte also ein bestimmtes Target auf 14nm sein. Warum das noch bis 2016 dauern soll, ist unbekannt. Samsungs "Schätzungen" (die Diagramme im Beitrag von y33H@) zeigen, dass man spätestens im Mai-July zumindest von der Ausbeute auf gleichem Level wie 22nm sein will. AMD hat wohl einfach nicht genug Ressourcen um alle Produkte parallel zu stemmen, da wird es unweigerlich diverse Verzögerungen geben.

Jetzt wissen wir im Übrigen auch, warum Samsung diese massive Investition in die neue Halbleiterfabrik (http://www.dw.de/samsung-to-build-new-semiconductor-plant/a-17975492) getätigt hat. Wenn Samsung in diesem Tempo weitermacht, werden Ihnen die Kunden geradezu den Laden einrennen. Wie immer dürfte Apple da wieder einen Großteil verschlingen wollen.

Schön, dass es mal wieder etwas Bewegung gibt. 2015 und 2016 werden sehr interessant werden.

EDIT: Diagramme sind von Intel, nicht von Samsung. Ist korrigiert.

[y33H@]

Vorsicht, das untere Diagramm ist von Intel.

[Unicous]

GF könnte bei 14nm Samsung auf den Fersen sein, falls diese roadmap authentisch ist:


http://www.bjicpark.com/share/webedit/UploadFile/2014/2014Globalfoundries_plan.pdf

Der gute (Nosta)SeronX:rolleyes: hatte vor zwei, drei Wochen einen Schnipsel (wahrscheinlich) von dieser .pdf ohne Quelle bei S|A veröffentlicht. Ich war dann doch neugierig und habe sie vor ein paar Tagen gefunden.

Das hier ist die offizielle roadmap
http://www.globalfoundries.com/images/default-source/default-album/mpw-2015-high-14-350.jpg?sfvrsn=0

Und ich bin auch noch skeptisch, was Samsung mit Massenproduktion meint. TSMC ist z.B. sehr janusköpfig und meinte damit z.B. auch irgendwelche Piss-IC Chips die in risk production in Masse hergestellt werden.


Achso MPW ist natürlich "multi project wafer", also verschiedene IC-Designs auf einer Maske und das sind dann die Wafer starts bzw. die Zeiträume in denen man das Design einreichen kann etc.

http://www.globalfoundries.com/services/globalshuttle

Von der gleichen website gibt es auch eine ältere roadmap von 2013

http://www.bjicpark.com/share/webedit/UploadFile/MPW/GF/2013%20Global%20Foundries%20Plan.pdf

und von einer anderen Seite von April 2014? (der name der pdf suggeriert es jedenfalls)

http://www.ime.pku.edu.cn/mpw/GF_Schedule201404.pdf

[mboeller]

Ich hatte den Webcast nicht live angeguckt und dann "vergessen". Ist auch ziemlich sperrig, man muss jede Slide einzeln anklicken und die der Transcript ist ein wenig versteckt.
aus deinem Artikel:


Die 14-Nanometer-FinFET-Fertigung soll verglichen mit dem übersprungenen planaren 20-Nanometer-Verfahren eine um 35 Prozent verringerte Leistungsaufnahme,() 20 Prozent höhere Taktfrequenzen und 15 Prozent weniger Die-Fläche ermöglichen.

() = ist da ein UND oder ein ODER dazwischen.

[y33H@]

ODER

[Unicous]

Wobei bei den Foundries und/oder synonym verwendet wird.:tongue:

Habe übrigens die TSMC roadmap für H1'2015 gefunden. 16nm gibt es da noch nicht und nur einen weitere Möglichkeit für 20nm Designs so wie es ausschaut.

http://www.bjicpark.com/share/webedit/UploadFile/2014/2014TSMCCyberShutteSchedule.pdf

[y33H@]

Aber Hauptsache TSMC sagt Vorserienproduktion von 16FF+ läuft.

[Unicous]

Naja, das sind ja die Shuttle Services. Wahrscheinlich bilden die roadmaps nicht alle Produkte ab, die in den Fabs hergestellt werden. Jedenfalls kann man laut der roadmap im H1'15 keine Designs für ein MPW 16nmFF Projekt einbringen.

Der "Beijing IC Design Park" gehört übrigens zu BSAM (Beijing State-Owned Assets Management) ist also "Staatseigentum".:freak:

[Skysnake]

Die Chinesen haben wohl nicht nur eine FAB auf dem aktuell neuesten Stand der Technik hingestellt. Ich habe letztes Jahr auch gehört, dass die Unis zum Teil absolute State of die Art FABs nutzen können, für ihre Forschung. China drückt da scheinbar echt mit Gewalt auf die Tube, was die Forschung und Entwicklung anbelangt.

[mboeller]

ODER

Danke! Hatte ich schon erwartet, aber ein UND wäre natürlich besser gewesen.

[HOT]

Bei TSMC bin ich immernoch extrem skeptisch, dass sie bald in Serienproduktion mit FinFETs gehen können. MMn wird das vor 2016 nichts.
GloFo scheint hier TSMC mit Hilfe von Samsung ein Schnippchen schlagen zu können. Wenn man sieht, dass GloFo schon seit Juli 2014 in der Fab8 "14nm" (AKA 20nm FinFET) laufen lässt, ist die Bekanntgabe des Deals relativ spät erfolgt und GloFo kann somit wirklich relativ kurz nach Samsung mit der Massenproduktion finaler Produkte beginnen. Scheint ja ein gut laufender Prozess zu sein, den Samsung da auf die Beine gestellt hat. Für AMD ne tolle Sache, da wird man sich die 20nm planar vllt. tatsächlich sparen können.

[Skysnake]

Aber nicht nur bei Samsung/GloFo scheint der neuere Prozess besser zu sein.

Ich hatte auch von TSMC mal eine Folie im Netz gefunden, nach der 16nm besser sein sollte als der 20nm Prozess. Also jetzt bezogen auf den Missmatch der Transistoren.

Kann es sein, das für 16/14nm neue Belichter oder sonst was eingesetzt werden? Da scheint sich ja irgendetwas an der Fertigung bei den Herstellern geändert zu haben.

[Sunrise]

Aber nicht nur bei Samsung/GloFo scheint der neuere Prozess besser zu sein.

Ich hatte auch von TSMC mal eine Folie im Netz gefunden, nach der 16nm besser sein sollte als der 20nm Prozess. Also jetzt bezogen auf den Missmatch der Transistoren.

Kann es sein, das für 16/14nm neue Belichter oder sonst was eingesetzt werden? Da scheint sich ja irgendetwas an der Fertigung bei den Herstellern geändert zu haben.
Double Patterning und Triple Patterning, mitunter einer der Kostentreiber. Bei TSMCs 20nm kommt bereits Double Patterning zum Einsatz.

[Skysnake]

Wenn ich es richtig in Kopf habe ist 20nm nicht! der erste Prozess mit Double-Patterning, sondern glaub 28nm waren es.

[AffenJack]

Doch, 20nm ist der erste von TSMC usw. Ich weiß nicht, wie das bei Intel 22nm aussieht, aber ich glaube das hat noch kein Double Patterning. Das TSMCs 16nm deutlich besser als 20nm ist, liegt einfach an Finfet gegen kein Finfet. 20nm ohne Finfet bringen anscheinend kaum Vorteile.

Übrigens in Sachen TSMC, weiß einer was mit dem 16FF Prozess passiert ist? 16FF+ sollte 1 Jahr nach 16FF kommen. Nun ist 16FF+ in Risc production gegangen und soll Mitte 2015 anlaufen. Zwischenzeitlich nahm ich an 16FF wurde gecancelt, da Apple und QC den Prozess im Vergleich zu Samsung wohl zu schlecht fanden. Aber in der 16FF+ Pressemitteilung stand immernoch:

Our successful ramp-up in 20SoC has blazed a trail for 16FF and 16FF+, allowing us to rapidly offer a highly competitive technology to achieve maximum value for customers’ products

[Skysnake]

The big-picture takeaway from TSMC’s announcement is that while double patterning is already in use at 28nm, it’s going to be significantly more important at 20nm
http://www.extremetech.com/computing/160509-seeing-double-tsmc-adopts-new-lithography-technique-to-push-moores-law-to-20nm

Gibt aber auch wirklich Aussagen, das TSMC double-Patterning erst mit 20nm nutzt. :confused:

Nichts genaues weiß man nicht. Mal wieder absolut typisch für die Halbleiterbranche, so lange man nicht nen NDA unterschreibt, bekommt man nur asbachuralt Schinken, oder ne Menge fud...

Btw gerade noch gefunde:

Reference Flow 12.0 and Transparent Double Patterning for 20nm (http://www.tsmc.com/tsmcdotcom/PRListingNewsArchivesAction.do?action=detail&newsid=5861&language=E)
20nm is the first process node where metal pitch is beyond the lithographic capabilities of existing exposure systems. Double patterning is the key enabling lithographic technology to overcome the litho resolution limitations without resorting to as yet production unproven technologies as EUV. TSMC’s Transparent Double Patterning solution enables system and chip designers to access 20nm technology, implemented with double patterning, without any modifications to their current design methodologies or flows. This technology is being delivered to EDA partners and certified for delivery in their commercial products.
Da wird expliziet von "metal pitch" gesprochen. Kann also gut sein, das bei 28nm für die Gates schon double patterning verwendet wird, für den Rest aber noch nicht. Würde durchaus Sinn machen.

[HOT]

Vielleicht gibts Prozesse mit und ohne. Also irgendwelche Billigprozesse, bei denen man grade so ohne auskommt und HKMG-Zeug, bei dem man sonst einfach nicht präzise genug wäre. Ist die Frage wie GloFo das anstellt. Da hat man es sicher auch ohne versucht, aber der SHP/A/HPP/was-auch-immer-Prozess wird sicherlich ebenfalls Double Patterning einsetzen. Tripple Patterning wird sicherlich dann ab "echten" 14nm (also kleiner als GloFo/Samsung/TSMCs 20nm und Intels 14nm) essenziell sein. Der nächste Sprung wird also richtig teuer in der Fertigung. Deshalb bin ich der Ansicht, dass die 20nm-FinFETs, die alle Hersteller einsetzen (ich zähl Intels 14nm mal zu der Generation dazu) auch bestimmt 3-5 Jahre aktuell bleiben werden. Diese Prozesse werden die ohnehin schon lange Lebensdauer von 28/22nm locker nochmal übertreffen.
Wenn TSMC also ein halbes Jahr später mit 16FF+ oder was auch immer (also der fertige Prozess auf deutsch gesagt) ein halbes Jahr später ist als Samsung und GloFo ist das sicherlich kein Beinbruch. Aber klar dürfte sein, wenn es 16FF(ohne+)-Produkte gibt, wird das kein Grafikchip, maximal ein SoC, oder eben, wie schon vermutet, gar nix. Treiber war hier ja Apple und die sind bei Samsung(+ evtl GloFo?).
Interessant wird jetzt sein, was GloFo mit dem High-End-Geschenk anstellt. Man müsste die Prozessentwicklung Dresden mit den IBM-Leuten verschmelzen und sich auf die Kombination FD/ETSOI und FinFETs auf < 20nm + EUV-Lithographie (in Zusammenarbeit mit Samsung sicherlich) konzentrieren. Man hat sicherlich jetzt Zeit genug, da einen brauchbaren Prozess aus dem Boden zu stampfen, der wirklich seines Gleichen sucht (so 2019). Schaun mer mal. Man muss jetzt so langsam nach den letzten Optimierungsmöglichkeiten suchen, auch wenn sie jetzt recht teuer sind. Aber im Endeffekt könnte eine Technik wie SOI beispielsweise letztendlich zur Kostenreduktion beitragen. Die Zeit der Verkleinerung-über-alles ist vorbei, das ist jetzt nurnoch ein Optimierungswerkzeug wie viele weitere.

[Sunrise]

...Übrigens in Sachen TSMC, weiß einer was mit dem 16FF Prozess passiert ist? 16FF+ sollte 1 Jahr nach 16FF kommen. Nun ist 16FF+ in Risc production gegangen und soll Mitte 2015 anlaufen. Zwischenzeitlich nahm ich an 16FF wurde gecancelt, da Apple und QC den Prozess im Vergleich zu Samsung wohl zu schlecht fanden. Aber in der 16FF+ Pressemitteilung stand immernoch:
Habe ich auch gesehen, wird wohl der Vollständigkeit halber noch mit angegeben.

Das wirklich Einzige was für 16FF noch sprach war die geplante Verfügbarkeit, also Risk Production und Volume Availability. Da nun aber aufgrund der >50 Kundenanfragen und mit Hinblick auf die Konkurrenz 16FF+ (da hatte Apple sicher auch ordentlich Einfluss) 16FF in praktisch jeder Hinsicht den Rang abläuft, wirbt es sich auch deutlich besser mit 16FF+ im Vergleich zu 20SOC.

Ich bin mal gespannt, ob NV (bei AMD sehe ich da weniger Probleme) sich von der neuerdings aggressiven Roadmap von Samsung beeinflussen lässt. Einen sehr guten (wenn auch anfangs teuren) Prozess verfügbar zu haben ist eine Sache, aber TSMC hat nun seit einiger Zeit bewiesen, dass hinsichtlich Kapazität sie problemlos mehrere Kunden bedienen könnten. Solange die neue Samsung Fab nicht steht, und Apple und andere hier sehr stark Samsung im Visier haben, dürfte sich die Lage hinsichtlich der Verfügbarkeit bei TSMC auch etwas entspannen.

[Ailuros]

Habe ich auch gesehen, wird wohl der Vollständigkeit halber noch mit angegeben.

Das wirklich Einzige was für 16FF noch sprach war die geplante Verfügbarkeit, also Risk Production und Volume Availability. Da nun aber aufgrund der >50 Kundenanfragen und mit Hinblick auf die Konkurrenz 16FF+ (da hatte Apple sicher auch ordentlich Einfluss) 16FF in praktisch jeder Hinsicht den Rang abläuft, wirbt es sich auch deutlich besser mit 16FF+ im Vergleich zu 20SOC.

Die Geruechte kommen und gehen nach wie vor dass Apple ihr >12" tablet mit einem "A9" schon im Fruehling 2015 plant. Entweder sind die Geruechte totaler Schwachsinn, oder Apple hat doch etwas bei Samsung's 14nm landen koennen denn es wuerde weder nach 16FF noch nach 16FF+ schon so frueh klingen.

Ich bin mal gespannt, ob NV (bei AMD sehe ich da weniger Probleme) sich von der neuerdings aggressiven Roadmap von Samsung beeinflussen lässt. Einen sehr guten (wenn auch anfangs teuren) Prozess verfügbar zu haben ist eine Sache, aber TSMC hat nun seit einiger Zeit bewiesen, dass hinsichtlich Kapazität sie problemlos mehrere Kunden bedienen könnten. Solange die neue Samsung Fab nicht steht, und Apple und andere hier sehr stark Samsung im Visier haben, dürfte sich die Lage hinsichtlich der Verfügbarkeit bei TSMC auch etwas entspannen.

Es koennte schon zwischen den Gruenen und Sammy etwas total unerwartetes kochen, aber das obrige ist so kalt wie es gar nicht geht ;)

Was ich noch hinzufuegen wuerde: ich denke es waere uns allen lieber wenn Apple von jetzt ab hauptsaechlich bei Samsung herstellt.

[AffenJack]

Nen User bei Anandtech hat Infos zu neuen Prozessen aus dem Ultratech Conference Call im Oktober gepostet. Ultratech beliefert wohl den Großteil der Industrie mit irgendwelchen Tools, darunter auch Samsung und TSMC. Ultratechs Zahlen waren allgemein eher schlecht, weil keine größeren Mengen an Tools für die Finfetproduktion gekauft wurden, wie vorher erwartet.

There is anticipation of some minor ramp that we’re aware of in the fourth quarter. There is capacity in place currently. We have equipment that has been relegated to the 14 and 16 nanometer note, primarily 14. And so at this time we have capacity in place to take care of that need as they begin to ramp slowly. So we don’t see a significant ramp in Q4 in FinFETs. We see that occurring later or in 2015 and it’s really hard to project when. The current anticipation is they’re all being overly optimistic as to when they’re going to solve their problems. But the yields on the major companies right now is in the 10% to 20%. And so it's not giving them much indication as to when they’ll grow that problem, that area. So it appears to me right now and the problems aren’t really consistent in one area. They vary in the processing and possibly design.

http://forums.anandtech.com/showpost.php?p=36988332&postcount=110

Der "Minor ramp" ist bestimmt Samsung und zeigt dann wohl, wie man deren Massenproduktionsmeldung einschätzen kann.

[Ailuros]

http://wccftech.com/tsmcs-16nm-finfet-faces-delays-qualcomm-jumps-ship-samsung/

*seufz*@wccftech :rolleyes:

[Sunrise]

Wie erwartet scheint jetzt wohl auch NV Kunde bei Samsungs 14nm zu sein:

http://www.businesskorea.co.kr/article/8864/leading-ap-production-samsung-expected-lead-ap-production-supplying-qualcomm-apple

Ab der zweiten Jahreshälfte gehts dann richtig los, aktuell fertigt wohl nur Samsung selbst und evtl. Apple dort mit nennenswertem Volumen.

Da werden noch goldene Zeiten für Samsung anbrechen, wenn sie im Semiconductor-Business so weitermachen. Allerdings haben sie das aktuell auch nötig.

[AffenJack]

Oder der Analyst hat Amd mit Nvidia verwechselt;D

Wäre aber auch lustig, wenn Globalfoundries als Partner dann Aufträge von Samsung übernimmt und am Ende Nvidia bei GF fertigen würde.

[Ailuros]

Oder der Analyst hat Amd mit Nvidia verwechselt;D

Wäre aber auch lustig, wenn Globalfoundries als Partner dann Aufträge von Samsung übernimmt und am Ende Nvidia bei GF fertigen würde.

NV hat weder fuer Pascal noch fuer Parker den Luxus sich um ~ 6 Monate zu verspaeten um auf Samsung's libraries zu wechseln.

[M4xw0lf]

Und wenn TSMC aber noch später dran wäre?

[AffenJack]

So wie TSMCs Prozess sich dauernd nach hinten verschiebt könnte man selbst mit 6 Monaten Verspätung zum gleichen Zeitraum bei Samsung produzieren wie sonst bei TSMC und das wahrscheinlich in einem ausgereifteren Prozess mit höherer Yield. Bei Pascal glaube ich da auch nicht dran, aber bei Parker könnte ich mir das durchaus vorstellen.

[Sunrise]

Ich denke auch eher, dass es hier um mobile SoCs geht. Denn wenn NV hier auch noch GPUs fertigt, dann wird es ganz schnell eng mit der verfügbaren Kapazität. Zudem passt es (bei Pascal) nicht ins Bild.

Das wird sich 2016/2017 dann aber größtenteils erledigt haben, da auch GloFo dann mit drin hängen wird und die 15 Milliarden-Ausbaustufe von Samsung dann auch bald (H2 2017) zur Produktion freigegeben sein dürfte.

[Ailuros]

So wie TSMCs Prozess sich dauernd nach hinten verschiebt könnte man selbst mit 6 Monaten Verspätung zum gleichen Zeitraum bei Samsung produzieren wie sonst bei TSMC und das wahrscheinlich in einem ausgereifteren Prozess mit höherer Yield. Bei Pascal glaube ich da auch nicht dran, aber bei Parker könnte ich mir das durchaus vorstellen.

Parker ist afaik fuer H2 15' projeziert. Was soll ihnen das Ding in H2 2016 genau nutzen? Parker ist afaik nichts anderes als X1 + Denver.

[Ailuros]

http://english.cw.com.tw/article.do?action=show&id=14895

Link von Erinyes@B3D. Schwer zu glauben dass es nicht stimmt. Mal sehen ob TSMC auch Samsung dafuer in der Zukunft anzeigt.

[Locuza]

Das ist ja ein echter Thriller.
Vor allem ist es ironisch, dass Samsung letztendlich TSMC bei den FinFETs überholt.

Sollte es zur Anzeige kommen, darf man typisch eine Strafsumme erwarten, die deutlich geringer ist als der entstandene Schaden.
Mich würde es interessieren, ob es auch ein gewisses Fertigungsverbot geben könnte?
Vor allem in Bezug auf GloFo sehr interessant, welche den 14nm Prozess adaptieren.
Und alles setzt mehr oder weniger fundamental auf TSMCs Know-How auf.

[Ailuros]

Das ist ja ein echter Thriller.
Vor allem ist es ironisch, dass Samsung letztendlich TSMC bei den FinFETs überholt.

Sollte es zur Anzeige kommen, darf man typisch eine Strafsumme erwarten, die deutlich geringer ist als der entstandene Schaden.
Mich würde es interessieren, ob es auch ein gewisses Fertigungsverbot geben könnte?
Vor allem in Bezug auf GloFo sehr interessant, welche den 14nm Prozess adaptieren.
Und alles setzt mehr oder weniger fundamental auf TSMCs Know-How auf.

Keine Ahnung wie das legale System in Taiwan aussieht. Wenn es wirklich so schwere Beweise dazu gibt, ist es eine Schande wenn sich TSMC nicht dagegen wehren wuerde.

[Unicous]

Der Artikel ist aber auch sehr einseitig geschrieben und bei Gerichtsprozessen in einem pseudo-demokratischen Land bin ich generell immer etwas vorsichtig.

Da es bei Samsung generell nicht ganz koscher zugeht, was Konkurrenz angeht ist man natürlich dennoch geneigt, der Anklage zu glauben.

Dennoch ist das ja völlig unerheblich für die momentane Lage: Samsung hat es anscheinend geschafft min. ein Halbjahr Abstand zu TSMC herzustellen und das kann man ja nun nicht allein den Fähigkeiten eines Mannes zuschreiben. Vllt. war es auch einfach nur die Unfähigkeit von TSMC und sie wollen sich dafür jetzt rächen. Die Indizien/Beweise könnten man auch bei einem Scheidungsprozess vorbringen.:wink:

[robbitop]

Naja es kam 1x Mann, der 5 andere mitgebracht hat. Wenn die alle Experten auf dem Gebiet sind - und direkt in die Prozessfertigung involviert - wenn nicht sogar treibend beteiligt! - waren und Coreknow How mitnehmen - also Lösungsansätze/Vorgehensweisen/Erfahrung - dann hilft das ungemein. Weil man Dinge gleich richtig auslegen kann und weniger Trial/Error machen muss - weil man einfach die Lösung schon kennt.
Das kann eine ganze Menge ausmachen.

[Sunrise]

http://english.cw.com.tw/article.do?action=show&id=14895

Link von Erinyes@B3D. Schwer zu glauben dass es nicht stimmt. Mal sehen ob TSMC auch Samsung dafuer in der Zukunft anzeigt.
Sehr interessanter Artikel, TSMCs 130nm Prozess wird erwähnt, lang ists her. :) Wer sich noch erinnert, das war genau die Phase, als NV in East Fishkill fertigte und dann wieder zu TSMC kam, wegen IBMs Yieldproblemen. Diese Portierung erfolgte damals auch recht schnell.

Das klingt alles ziemlich glaubwürdig, vor allem die Stellen, bei der es sich regelrecht um Kopien der Transistoren handelt, was normalerweise ausgeschlossen ist. Zudem ist Samsung (ähnlich wie TSMC damals bei 130nm) wirklich sehr auffällig plötzlich seit Jahren im Rampenlicht. Sowas ist nicht durch alles Geld der Welt so schnell machbar, da wurde zentrales Know-How getauscht. Einen stichhaltigeren Beweis wie das kann es nicht geben. Der Mann wäre wohl in anderen Ländern auch sofort verklagt worden, die Asiaten haben jedoch dieses Ehrgefühl, das Westeuropähern fremd ist.

Ob sich das genauso zugetragen hat ist irrelevant, es könnte im Nachhinein jedoch Korea/Taiwan mehr Schaden als nutzen. Im Endeffekt (siehe Intel vs. AMD) wird bei einer Klage leider nicht viel geändert. Dennoch extrem interessant, danke für den Link.

[Unicous]

@robbitop

Ich meinte damit: die Fähigkeiten von 1+5 Männern erodieren doch nicht die Fähigkeiten der TSMC R&D Teams, sodass sie auf einmal ein halbes Jahr hinten dranhängen. Wollen sie mir das Gleiche auch bei 28nm erzählen?

Das mit den trade secrets ist immer so eine Sache. Ich denke nicht, dass er wie in anderen Fällen schon oft geschehen, einfach Unterlagen mitgehen ließ. Er hat einfach sein Gehirn mitgenommen, und das gespeicherte Wissen bzw. seine eigenen Erkenntnisse weitergegeben.

Diese Sklavenhaltermentalität kann ich eh nicht unterstützen, daher könnte mir das nicht egaler sein. TSMC ist mitnichten das Unschuldslämmchen und legitimer Foundry-Industrieführer als die sie sich immer gerieren. Da gab es in der Vergangenheit auch viele Mauscheleien. Die sind aber nie hochgekocht, weil die Semi-Industrie in Taiwan und China von oben geschützt wird.

Und dass sich China(/Taiwan) und Südkorea nicht grün sind, ist ja auch hinreichend bekannt.

Ich sehe das als Randnotiz.

[YfOrU]

Hab derartiges schon selbst miterlebt. Langjähriger Mitarbeiter auf einer Schlüsselposition verlässt das Unternehmen kurzfristig und wirbt nebenbei noch ein paar Spezialisten ab. Die sitzen dann zusammen bei der Konkurrenz mit frischen R&D Budget sowie ohne störenden Altlasten aus dem Entwicklungsprozess und haben im Raketentempo das Produkt in der Variante 2.0 für einen um ~20% geringeren VK am Markt. Gleichzeitig geht im ursprünglichen Unternehmen bei solchen Vorgängen überproportional Know-how verloren.

Auf der anderen Seite sind das aber auch meist Managementfehler. Typische Fehleinschätzung bei der Bewertung von Kompetenzen und Qualifikationen. Gibt gerade auf den Ebenen einige welche sich vor allen selbst gut verkaufen können. Die werden bevorzugt und dann kommt der Tag an dem jemand der eigentlich wesentlich kompetenter ist die Nase gestrichen voll hat. Am zeitaufwendigsten und kostspieligsten ist praktisch immer die Erarbeitung von Grundlagen und das nicht nur in Bezug auf die Technik sondern vor allen auch effizienten Strukturen, Abläufe und QA.

[Unicous]

Das ist sicherlich richtig in einem mittelständischen Unternehmen. In einem 37000 Mitarbeiter Unternehmen auf Grund von 6 Personen den Anschluss an die Konkurrenz und gleichzeitig Aufträge zu verlieren würde jedoch zeigen, dass das Unternehmen nicht mehr lange überleben wird, weil die Führungsetage irgendwann in der Vergangenheit mal Fehlentscheidungen getroffen hat und diese dennoch nicht innerhalb von 3,4 Jahren ausbügeln konnte. Und soo doof ist Morris Chang einfach nicht. Sonst würde er das Unternehmen nicht schon seit 28 Jahren leiten.

Darüber hinaus lebt das Foundry-Business von der Iteration im Kleinen, es gibt nur noch selten den Heureka-Moment und von einem auf den anderen Tag schnellt der Prozess-Yield von 0% auf 98%. Kleine Fortschritte werden jeden Tag gemacht. Samsung hätte sicherlich durch ein paar Schlüsselpersonen schneller Parität herstellen können, aber dass TSMC auch noch ein halbes Jahr verliert, wo sie doch sonst eigentlich der Leader im Pureplay-Bereich sind ist mMn Blödsinn.

[YfOrU]

Das die Unternehmensgröße einen direkten Einfluss hat würde ich so nicht unterschreiben. Ist die gleichen Branche und gibt ähnliche Produkte. Interessant ist deshalb vor allen das Wissen außerhalb der gemeinsamen Schnittmenge. Im Regelfall ist man selbst nicht nur in die falsche Richtung gefahren und entsprechend addiert es sich.

Bei TSMC kann ich mir gut vorstellen das der Apple SoC Deal (20nm) ein etwas zweischneidiges Schwert darstellt und mehr Entwicklungskapazität (Zeitfaktor) geschluckt hat als eingeplant war.

[HOT]

Bezüglich der NV nach Samsung News:

Pascal war für 16nm TSMC bestätigt. Man kann die nicht mal eben nach Samsung bringen und das produzieren. Das einzige, was von Samsung kommt sind die Tegras, sonst gar nichts.
Auf Leos Hauptseite war der Wunsch der Vater des Gedanken. Es spielt nämlich sehr wohl eine Rolle, ob Tegra 14nm ist oder nicht, da alle Konkurrenzprodukte ja ebenfalls nach Samsung/GloFo mit 14nm tendieren. Zudem sind Samsungs Kapazitäten beschränkt, da sie bislang nur ein großes Werk auf 14nm umstellen und es eine riesiger Kundenliste gibt. Die können nicht mal eben so den Grafikchipmarkt abdecken.

[N0Thing]

Es macht schon einen Unterschied, ob irgendwelche 6 Leute eine Firma verlassen, oder der Wegbereiter der aktuellen (bzw. inzwischen dazu gewordenen) Technologie ausscheidet. Dass Wissen transferiert wird müssen Firmen hinnehmen, aber der TSMC-Entwickler hat ja auch gegen den Vertrag über die zwei Jahre Schonzeit verstoßen und kurz nach seinem Ausscheiden bei dem direkten Konkurrenten Samsung angefangen.

[robbitop]

Normalerweise hat man in so einer Position eine fette Non-Compete Klausel drin. Die wurde in dem Artikel ja auch erwähnt. Aber die Zeit, in der du nicht im Wettbewerb arbeiten kannst, ist normalerweise lang genug, so dass mitgenommenes Kern Know How (und damit sind keine Unterlagen, sondern Wissen/Erfahrung gemeint) keine so starke Wirkung mehr hat, da inzwischen die Evolution schon entscheidend weiter getrieben ist.

Das Wissen und die Erfahrung basieren ja darauf, lange in einem Unternehmen gearbeitet zu haben, dass Jahre lang Milliarden an Forschung investiert hat - sonst wäre die Erfahrung ja nicht möglich gewesen. Dieses schwer erarbeitete Know How dann zu transferieren (in der bereits von mir benannten Form - nämlich viele schwer erlernte Tricks/Kniffe/Lösungswege/Herangehensweisen mitzubringen, ohne die damit verbundenen Trial/Error Kosten) ist schon folgenschwer und kann schnell dazu führen, dass ein Mitbewerber zumindest sehr schnell aufholt - was ohne diesen Transfer nie passiert wäre.

Der Rückstand von 16FF zu 14nm hat damit vermutlich nichts zu tun. Aber der Fakt, dass Samsung so rasant aufholen konnte schon. Ich persönlich finde es sehr wichtig, dass IP nur demjenigen zusteht, der auch die Arbeit geleistet hat und das Investment geschultet hat. Ripp-offs sind IMO immer irgendwie ungerecht. TSMC hat schlichtweg die Non-Compete Klausel im Arbeitsvertrag nicht sinnvoll dimenisioniert.

[Unicous]

Ich wiederhole nochmals. Wenn der Verlust von 6 Mitarbeitern in Schlüsselpositionen, über 3 bzw. 4 Jahre nicht kompensiert werden kann, ist allein TSMC schuld. Dass der Typ und seine Mitstreiter Samsung einen Entwicklungsfortschritt gebracht haben, bestreite ich gar nicht.

@YfOrU

Genau das denke ich nämlich auch. Sie haben sich zu stark auf 20nm konzentriert der sich auch noch verzögert hat und gedacht/gehofft, dass viele Firmen die auf Leading Edge angewiesen sind, es nutzen werden obwohl der Prozess an sich ziemlich "meh" ist. Da haben sie sich einfach verkalkuliert. Außer Apple und Qualcomm gibt es keine großartigen high volume Kunden. Viele sind einfach bei 28nm geblieben und werden da noch eine Weile bleiben und sich FDSOI anschauen bzw. dann eben auf FinFET wechseln.

TSMC hat in Folge (32nm), 28nm, 20nm und jetzt 16nmFF verschlampt. Alle Prozesse kamen deutlich! zu spät oder wurden gleich ganz gecancelt. Das hat TSMC nicht tangiert, denn sie waren de facto die einzige Anlaufstelle. Innerhalb von wenigen Jahren hat sich das aber komplett gewandelt. Jetzt gibt es Konkurrenz von allen Seiten und sogar Intel könnte sich immer öfter ein Stück vom Kuchen abschneiden wollen. TSMC hat da einfach geschlafen, 6 Mitarbeiter, hin oder her.

[Ailuros]

Unicous es gibt aber leider schon Faelle wo es Firmen gibt wo gewisse Sachen eher eine one man show - Affaere ist und es ist meistens nichtmal der eigentliche Angestellte daran schuld aber einfach nur die pure bloedsinnige Einstellung der Firma.

Ich bin zwar bei weitem kein Genie aber mein Job ist so neuralgisch und vielfaltig dass wenn mir morgen etwas passiert mich keiner so leicht ersetzen kann ohne dass die Firma fuer etliche Monate nicht ziemlich stark darunter leiden wuerde. Dabei hab ich es meinem Chef schon zich Male gesagt er soll mir jemand als Hilfe einstellen, damit ich ihn auch trainieren kann und es jederzeit zumindest eine quasi "Reserve" gibt fuer Notfaelle. Hat zwar nichts direkt mit dem obrigen zu tun, aber daemliche Einstellungen haben viele Firmen. Der primaere Grund warum nichts passiert in dem Bereich ist dass angeblich nichts zur Konkurrenz sickert, als ob die Konkurrenz nicht kinderleicht alles ohne Hilfe von insiders herausfinden kann.....

Apple hat vor Jahren auch den chief-Architekt von ARM's Eagle eingestellt und ARM war ziemlich angepisst damals, aber sich mit einem so grossen Kunden anzulegen wenn man ARM ist ist auch nicht die beste Idee. Relevanz? Cyclone ist auch nicht zwischen Unkraut von sich selber entstanden.

Und ja natuerlich ist TSMC schelber schuld auf die eine oder andere Art.

[Unicous]

Das ist alles richtig und bezieht sich bei TSMC insbesondere auf das BoD. Wenn ein Chairman zu eitel ist sich einzugestehen dass er auch einfach mal (wieder!) in Ruhestand gehen sollte und stattdessen zwei Co-CEOs beschäftigt, erkennt man, dass es hier ein systemisches Problem in dem Unternehmen gibt, dass nicht gelöst werden konnte und auch in den nächsten Jahren nicht gelöst wird. Ich denke Chang will noch die 30 voll machen oder bis er tot umfällt.

Die Fehler die TSMC in den letzten 6 Jahren gemacht hat wurden doch allein dadurch kompensiert dass sie jahrelang eine Quasi-Monopolstellung im Leading Edge-Bereich hatten und die anderen Unternehmen sich um sich selbst gekümmert haben und im eigenen Trott gefangen waren. Den Mobile-Boom hat keiner antizipiert und TSMC war die einzige Foundry die 40nm und auch 28nm zuverlässig liefern konnte.

Die R&D Abteilung kann noch so toll sein, wenn am Ende nicht Geld in die Hand genommen wird um den Prozess zur Marktreife zu führen, oder wenn die Prioritäten falsch gesetzt werden. Und das hat TSMC schlicht und einfach gemacht. Und dann hat man auch noch Personalentscheidungen getroffen, die dem ein oder anderen nicht geschmeckt hat.

Die Person hat aber nicht TSMCs R&D Abteilung sabotiert, sondern maximal dem Feind geholfen Zeit aufzuholen. Aufzuholen! Nicht überholen. Überholen hat sich TSMC in dem sie gleichzeitig noch an einem anderen Rennen mit sich selbst teilgenommen haben und in naiver Arroganz angenommen haben, sie würden beide Rennen gleichzeitig und als Erster beenden. Dem ist aber nicht so.

Die FinFET Technologie beider Unternehmen basieren einem planaren 20nm Prozess und TSMC rühmte sich vor Kurzem erst damit den tollsten rampup in der Geschichte des Unternehmens zu haben. Warum also liegen sie zurück, wenn sie doch den 20nm Prozess vor Samsung in volume production überführen konnten?

Das ist für mich alles nicht so schlüssig und der Artikel an sich ist wie gesagt sehr einseitig geschrieben und stellt eigentlich nur die Perspektive von TSMC dar.

[Skysnake]

Für TSMC existiert aber noch immer sehr viel IP. Das ist auch viel wert.

[Unicous]

Hat doch keiner bestritten?

[ndrs]

Dennoch kann es nicht schaden, diesen Fakt im aktuellen Kontext nochmal ins Gedächtnis zu rufen :) (Auch wenn er das bei dir schon war)

[Sunrise]

Und jetzt wird tatsächlich auch geklagt:

TSMC Sues Over Trade-Secret Leak to Samsung
http://www.eetimes.com/document.asp?doc_id=1325589&_mc=NL_EET_EDT_EET_daily_20150206&cid=NL_EET_EDT_EET_daily_20150206&elq=9efbe98944d346268fc487e551bdc5c0&elqCampaignId=21539

[Unicous]

Tja, dann bleibt Samung nichts anderes übrig: Sie müssen jetzt Chips für TSMC fertigen.


Samsung's new policy: We won't make chips for you unless we are also involved in a big lawsuit with you!

http://techreport.com/news/27768/analyst-samsung-to-manufacture-chips-for-nvidia?post=881353#881353


Häh, warte mal? Das ist doch immer noch der gleiche Fall von dem wir gerade die ganze Zeit reden? Samsung ist doch gar nicht Angeklagter?

[Unicous]

Yet Samsung’s leapfrog over its rival isn’t as simple as a simple guilty/not-guilty verdict. Of the several chip engineers we reached out to for insight on how trade secrets play out in the real world, all of them pointed out the same things — when you hire an engineer, you’re hiring them for what they know. If that engineer has an expertise in SOI, or FinFETs, or cutting-edge III-V materials, you’re obviously intending to tap that expertise. It’s easy to identify some types of IP theft, such as when an employee leaves with a trove of documents or confidential roadmaps. Situations like this are much thornier — TSMC, to date, hasn’t filed a lawsuit against Samsung or its former employee.

It may be tempting to pin Samsung’s rise to power on the actions of a single man, as CommonWealth magazine does, but I think this narrative is fundamentally inaccurate. Modern semiconductor manufacturing requires enormous capital input, teams of hundreds of engineers, and committing to a multi-year roadmap of iterative product improvement. No one person can singlehandedly drive this process for a sustained period of time. Whether Samsung’s 14nm lead turns into a sustained success or a momentary blip before TSMC retakes the pole position will depend not just on Liang, but on the entire ecosystem Samsung has built around its position and its ability to execute the contracts it takes now that its built the process node.
http://www.extremetech.com/extreme/198925-did-chip-espionage-ip-theft-give-samsung-its-14nm-manufacturing-lead

[Hübie]

Steht da irgendwas Neues? :| Ich suchs noch...

[Unicous]

Der Artikel selbst ist ein recap des CommonWealth Magazine Artikels, das was ich zitiert habe, ist die explizite Meinung bzw. Nachhaken von Joel Hruska. Und da ich mit dieser Meinung d'accord gehe, musste ich sie natürlich posten.:tongue:

[Hübie]

Du bist n komischer Kauz X-D (Im positiven Sinne!)

[fondness]

Eine interessante Folie, welche mit Vorsicht zu genießen ist, da direkt von Intel. Aber sie zeigt auch das Samsungs 14nm Prozess höhere Packdichten / kleinere Transistoren als TSMCs 16nm ermöglicht:

http://s24.postimg.org/ys4evwjet/image.png (http://postimg.org/image/v8ih63gox/full/)

[Ravenhearth]

Die Daten stammen laut Intel von den Foundries selbst. Sollten also korrekt sein.

[Snafu]

Aber sie zeigt auch das Samsungs 14nm Prozess höhere Packdichten / kleinere Transistoren als TSMCs 16nm ermöglicht:



Deshalb springt TSMC auch so schnell auf ihren "16FF+" Prozess. Der soll ja etwas dichter sein und auf Samsung aufschließen.

[Unicous]

AFAIK, bleibt man dennoch minimal hinter Samsung, das ist ja das Lustige.:freak:

Und ich verstehe auch die Angaben von Intel nicht. Laut Samsung liegt der Gate Pitch bei 78nm und nicht bei 84 (in der GF Slide-Sammlung die ich vor einer Weile gepostet hatte steht auch 78/84nm also wahrscheinlich 84 für LPE, 78 für LPP)? Bei 16FF+ wird 80nm angenommen. Es scheint, dass Intel hier auch ein wenig flunkert um seinen Vorsprung besser aussehen zu lassen.

[y33H@]

Ja, Intel dürfte da tricksen mit LPE statt LPP. Ich kenne keinen offiziellen Gate Pitch für TSMCs 16FF+, Intel vll auch nicht und deshalb nur der 16FF-Wert. Auf jeden Fall ist die Slide geschönt, klar.

EDIT
Hab geguckt, Gate Pitch bei 16FF+ sind laut TSMC 78 nm statt 90 nm wie bei 16FF. Das dürfte Intel auch wissen ...

[Sunrise]

Als Ergänzung gibt es bei Semiwiki auch noch einen Vergleich, dort gibt es auch einen 10nm-Einblick:
https://www.semiwiki.com/forum/content/3884-who-will-lead-10nm.html

Und es wird wenigstens auch eine nachschlagbare Quelle angegeben. Bei Samsung/GloFo steht allerdings 16nm statt 14nm in der Tabelle, was falsch ist.

[fondness]

Samsung stellt "the world’s first 10nm FinFET semiconductor manufacturing process" auf der ISSCC vor:
http://www.zdnet.co.kr/news/news_view.asp?artice_id=20150224113535

[y33H@]

War abzusehen, schick!

[M4xw0lf]

Tech-Gleichheit mit Intel incoming? :usweet:

[y33H@]

Zen² FTW! :ulol:

[Unicous]

Zen² FTW! :ulol:

Nur wenn AMD bei Samsung fertigen lässt.:tongue:

Ich kann mir vorstellen, dass die Trantüten bei GF da wieder min. ein halbes Jahr dranhängen. Meines Erachtens bräuchten sie für 10nm eine ordentliche Finanzspritze von Scheich Nyan Cat, doer wie er heißt.:freak:

GF hat zwar in den letzten 2,3 Jahren einiges geschafft, aber manchmal hilft viel Geld doch viel. Und die Penunsen die gerade für Dresden in Aussicht gestellt wurden, werden da nicht helfen. Und die 1,5 Milliarden Dollar von IBM auch nicht, denn das ist eine klare Aufwandsentschädigung um die Fabs am Laufen zu halten.

[john carmack]

Fertigungstechnik:
Der 14-Nanometer-Schwindel

http://www.golem.de/news/fertigungstechnik-der-14-nanometer-schwindel-1502-112524.html

[Unicous]

28nm FD-SOI is a thing.

Design Faster, Cooler, Smaller Chips with Samsung Foundry’s 28nm FD-SOI Process Technology (http://www.samsungsemiblog.com/foundry/design-faster-cooler-smaller-chips-samsung-foundrys-28nm-fd-soi-process-technology/)

[tdon]

Tech-Gleichheit mit Intel incoming? :usweet:


Wenn man sich vom Namen blenden lässt und einen frühen Massenstart Glauben schenken will. Minimum metal pitch und gate pitch sind eher mit Intels 14nm vergleichbar. Damit das Verhältnis zu Samsung stimmt, müsste Intel ihr kommendes 10nm auf 7nm umlabeln. Bei TSMC und GF sind das für gewöhnlich Marketing Ausblicke gewesen, die um Jahre verfehlt wurden oder komplett untergingen. Eventuell kann Samsung Verzögerungen in Grenzen halten, das muss man abwarten.

[Unicous]

Häh was? Woher kennst du denn die genauen Angaben? Die hat Samsung doch gar nicht "disclosed"?

[AffenJack]

Letztes Jahr aufn VLSI Symposium wurde von Samsung Leuten nen 10nm Prozess vorgestellt:

http://ieeexplore.ieee.org/xpl/articleDetails.jsp?reload=true&tp=&arnumber=6894342&searchWithin%3Dp_Authors%3A.QT.Seo%2C+K.-%2FI%2F..QT.

Wenn der Prozess diesen Daten entspricht, dann wirds wohl darum gehen eine gute Time to Market zu haben, anstatt nen sehr Leistungsfähigen Prozess.

[Ailuros]

Wenn der Prozess diesen Daten entspricht, dann wirds wohl darum gehen eine gute Time to Market zu haben, anstatt nen sehr Leistungsfähigen Prozess.

....und was haben sie dann davon? (ausserhalb von daemlichen Marketing-Turnereien)

[Skysnake]

Letztes Jahr aufn VLSI Symposium wurde von Samsung Leuten nen 10nm Prozess vorgestellt:

http://ieeexplore.ieee.org/xpl/articleDetails.jsp?reload=true&tp=&arnumber=6894342&searchWithin%3Dp_Authors%3A.QT.Seo%2C+K.-%2FI%2F..QT.

Wenn der Prozess diesen Daten entspricht, dann wirds wohl darum gehen eine gute Time to Market zu haben, anstatt nen sehr Leistungsfähigen Prozess.
Haste dir den Inhalt von dem Paper wirklich selbst angeschaut?

Ich seh da absolut keine Daten, die man sooo einfach vergleichen kann mit denen von Intel. Den einzigen Wert, den man halbwegs vergleichen kann ist das Produkt aus Gate_pitch * Metal_pitch, das wars dann aber auch.

In dem Paper gehts ja ganz allgemein eher darum, das man sehr geringe V_th Variationen über verschiedene Gate L und W, sowie Fin Anzahlen. Also der Mismatch recht klein ist. Das ist meiner eigenen Erfahrung mit nem 65nm Prozess für Highspeed Schaltungen wichtiger, als die nackten nm Zahlen. Denn durch die Variation kann man eh oft nicht die minimalen Transistoren verwenden.

[AffenJack]

Man bringt den Prozess vor TSMC und verdient damit gut Geld. Son Prozess könnte mit Double Patterning funktionieren, während die richtigen 10nm Prozesse glaube ich Tripple Patterning erfordern werden. Hab irgendwo nen Bericht gelesen, dass die IHVs auf nen Prozess drängen der 14/16nm schnell ablöst, da die Transistorkosten da einfach zu hoch sind. Wenn man die gleichen Techniken wie gerade benutzt dürfte der Prozess kaum teurer werden, aber etwas Densityvorteile bringen. TP würde dagegen wieder die Kosten steigern.

@Skysnake, nein, hatte nur den Abstract gelesen, da nur in der Uni Zugriff darauf und generell bin ich da ja eh Laie. Mit Gate_pitch, metal_pitch und Sram Density nahm ich an, dass man zumindest was über die Density aussagen kann. Beim Rest hast du natürlich recht, aber da ists ja immer schwer die Prozesse zu vergleichen.

[Skysnake]

Multipatterning macht aber nicht wirklich Spaß. Schon allein mit Doublepatterning sind die Designrules ein Graus in manchen Bereichen. Also gerade das eine Änderung an einer STelle, ewig weit weg wieder einen neuen Fehler erzeugen kann ist nicht wirklich schick. Auch für die Standardlibs muss man sich ganz neue Methoden einfallen lassen, um beliebige Zellen nebeneinander packen zu können, ohne das einem alles um die Ohren fliegt.

Mit drei Layern wird das nochmals komplizierter.

[Hübie]

Das würde ja auch zwei layer erfordern die alles verbinden. Sehe da gerade nicht den Riesenvorteil. Designaufwand=höher, Materialverbrauch=höher und u. U. mehr data movement wenn mans design verpatzt=mehr Energieverbrauch.
Pro ist natürlich das auf ein sqmm mehr passt und man evtl Hotspots differenzieren kann. Gibt's n Link dazu affenjack? :smile:

[AffenJack]

öhmm, ich versteh gerade nicht, was du meinst Hübie, double patterning wird doch in allen aktuellen prozessen genutzt. Für alles genauere solltest eher mit Leute mit mehr Ahnung wie Skysnake reden;)

[Brillus]

Ich frag mich aber auch gerade warum Skysnake von 2 Layern redet, bei allem was ich verstanden haben wird beim double pattering mt 2 masken und Wellenlängen auf das gleiche Layer belichtet.

Und dass das Platzieren ein Problem ist glaube ich schon allein weil gefühlt die Hälfte der Talk auf der letzten ASPDAC (die ich gehört habe) darum ging welche Strukturen mit double pattering machbar oder auch nciht sind.

Disclaimer: Wobei ich mit dem Thema nicht so ganz auskenne das ist für mich schon zu low levelig. Ich bin eher auf RTL-level unterwegs.

[Skysnake]

Für den Layouter, was ich auch mache, sind es zwei Ebenen/Masken, also da liegst du schon richtig. Dass das dann am Ende nur noch eine Lage ist, ist nicht entscheidend, bzw ist halt impliziet klar. Ist einfach nur Fach-Sprech.

Falls es noch Fragen gibt, immer her damit. Ich schau dann, was ich beantworten kann.

[Unicous]

Gerade über S|A gefunden.

SPQvgzL_DSc

[Skysnake]

danke für den Link, ich schaus mir "gerade" mal an. Ist ja schon ganz schön lang :ugly:

EDIT:
Ok, habs inzwischen ganz angeschaut. Ein paar ganz interessante Sachen sind dabei, wo ein kleiner Einblick gegeben wird, wie solche Sachen laufen. Ist allerdings rein auf Digitaldesigns fokusiert, wobei es schon interessant ist, das man keine fixen Breiten mehr hat für die Digitalzeilen.

Wo ich auch etwas Bauschmerzen habe ist die Sache mit der Approximation bezüglich den Auswirkungen auf die Kapazität durch Maskshifts. Das mag ja für die meisten Fälle eine ganz gute Approximation sein, aber nicht für alle Fälle. Also wenn man zu sehr hohen Taktraten geht, oder echte Analogdesigns macht, wird man das wohl nicht mehr so einfach sehen können, ohne eben zu viel Marge einplanen zu müssen.

Nice war auf jeden Fall auch die Aussage zu dem correlation factor. :up:

Der war mir schon immer bei 65nm mit dem ich gearbeitet habe ein Buch mit sieben Siegeln und ziemlich willkührlich. Ich hatte da immer ziemliche Bauchschmerzen bei. Ich finde es ziemlich gut, das man das jetzt gar nicht mehr nutzen soll ;D

[Unicous]

Nur zur Info:

Globalfoundries fertigt FD-SOI-Chips in Dresden (http://www.heise.de/newsticker/meldung/Globalfoundries-fertigt-FD-SOI-Chips-in-Dresden-2748905.html)

"22nm" FDSOI genannt 22FDX.

[y33H@]

Hier noch ein paar Details samt Video und Slides: http://www.golem.de/news/22fdx-globalfoundries-stellt-neue-chip-fertigungstechnik-vor-1507-115195.html

[y33H@]

Ist offenbar untergegangen:

For 16 nanometer, we are starting our volume shipment as we speak. The ramping of our 16 nanometer will be very steep, even steeper than our 20 nanometer. Ramping profile, similar ramping profile at similar early stage. Looking out to the future, with many more customers joining our 16 nanometer production, we are confident that we will achieve a far majority foundry share in 16 nanometer in 2016 and beyond.

Our 10-nanometer technology is designed with excellent transistor performance spec and very aggressive chip-scaling factors. Compared with TSMC's 16 FinFET+, our 10-nanometer features has more than 15% speed gain at the same total power, or more than 35% power reduction at the same speed, and with gate density of 2.2 times of that of 16 FinFET+. Many of our first-wave technology adopters have signed up for tape-outs with our 10 nanometer. So far, planned tape-outs have already include mobile application processors, network processors, and high-performance computing segments. The development activity on our 7 nanometer is also ongoing with full steam. We have a parallel team working on that program. We target 7-nanometer technology qualification in the first quarter 2017, only five quarters after 10 nanometer. With further transistor speed enhancement and chip scaling from 10 nanometer, our customer can plan their tape-outs using the latest and the greatest technology available at the time when they launch their most competitive products. For 7 nanometer, similar to our 20-nanometer and 16-nanometer relationship, we are developing 7 nanometer to be able to leverage the process tool compatibility and maturity from 10-nanometer volume production.

[Unicous]

Untergegangen nicht, aber auf TSMCs Verlautbahrungen darf man eigentlich nicht viel geben.

Vor zwei Jahren hätte man da nämlich "16nm" gegen 20nm und 20nm gegen 28nm austauschen können und die Lobhudeleien und das auf die Schultern Geklopfe wäre das Gleiche gewesen.

[y33H@]

Gut, dann hat's hier zumindest keiner gepostet ;-)

[Ravenhearth]

10nm klingt ja nicht grade toll. Nur 15% mehr Performance oder 35% weniger Stromverbrauch.

[deekey777]

Ui: http://www.digitimes.com/news/a20150825PD208.html

[Sunrise]

Sollte die Ähnlichkeit wirklich derart hoch sein, das er jetzt u.a. aufgrund dessen überführt wurde, dann würde das z.B. auch Apple voll in die Hände spielen.

Allerdings ist die Strafe dafür ja ein regelrechter Witz, vor allem weil 4 Monate bei den Grundlagen die er bereits vermittelt hat sicher locker bis 10nm reichen, wenn nicht noch weiter. Sind 4 Monate bestbezahlter Urlaub, da hat Samsung sich wohl auch mal ordentlich ins Fäustchen gelacht.

[mboeller]

hier findet man einige nette Präsentationen, unter anderem zum 22FDX Prozess von GF:

http://www.gsaglobal.org/working-groups/analog-mixed-signal/

[Skysnake]

danke, sind ein paar sehr coole und interessante slides dabei. :up:

EDIT:
Das man jetzt propagiert, die "Bulk" Voltage dynamisch für die Anpassung von Vth, also reduktion der PVT-Variation zu nutzen ist neu oder? Ich kann mich zumindest daran erinnern, das man bei 32nm noch gesagt hat, dass das keine gute Idee wäre. Kann mich da aber eventuell auch falsch erinnern. Die Formulierung war da meiner Erinnerung nach etwas krude, und im Endeffekt solls wohl auch nicht wirklich gut funktioniert haben, nach dem was ich mal gelesen hatte.

Das wäre schon SEHR cool, wenn man sich damit quasi zumindest die Prozessvariation eleminieren könnte. Ich fände das auf jeden Fall sehr sehr sehr geil.

[Unicous]

http://www.eetimes.com/document.asp?doc_id=1327709&page_number=2

GF will 10nm und 7nm in house entwickeln.

Jha: We’re developing our own technologies for the next nodes. The whole point of the IBM Microelectronics business acquisition is to leverage IBM’s technologists and technology to accelerate our own development of leading-edge process technologies.

Und EUV werden sie wohl auch nicht nutzen... hmmm.

Jha: We’re not expecting EUV before 2018 or 2019. We’re focused on optical tools for 10nm and 7nm. As EUV stabilizes, we may use EUV for some layers. We’re also using EUV to accelerate prototyping.

[y33H@]

War zu erwarten, aber gut zu lesen, dass es der CEO bestätigt.

EDIT
Auch spannend:Today, we have one 14nm customer ramping to volume right now, followed by two others who will be ramping later this year and early next year. That’s not too bad. When it comes to 14nm volume production, I think we are roughly on par with our competitors.

[Botcruscher]

Apple schon heute, AMD+NV zum Jahresende? Wenn es läuft Karten also 4 bis 6 Monate später.

[Sunrise]

EDIT
Auch spannend:
Also doch 14nm LPE? zumindest für den A9, wenn nicht sogar auch den A9X gleich mit. Dann hätte Samsung mit maximalem Output bereits vorproduziert und damit man die dauerhafte Nachfrage weiterhin befriedigen kann kommt noch GF mit ins Boot.

Bei NV werden die diskreten GPUs weiterhin von TSMC kommen, 14nm maximal für den nächsten Tegra-Ableger. Ansonsten waren ja noch genug potentielle Kunden in der Pipe, wenn GF auch mit ansprechender Ausbeute liefern kann.

Die EUV-Geschichte überrascht nicht, sind die nötigen Investitionen und Anlagen schweineteuer und vor Intel und Co. rechnete wohl niemand mit EUV bei GF. Die sollten sich zuerst mal wieder hocharbeiten, was ja mit 14nm ganz gut aussieht.

[y33H@]

@ Botcruscher

Apple (A9) oder Samsung (7420) ... fraglich ob AMD der zweite (noch 2015) oder der dritte Kunde (Anfang 2016) ist und welches Design - CPUs mit Zen oder ein(ig)e GPU(s) der Arctic Islands Familie.

@ Sunrise

Ja, die bauen offenbar was mit 14nmLPE.

[Hübie]

Ich nehme mal an dass AMD der dritte Kunde ist. Anfang 2016 tapeout und Oktober / November dann Vorstellung. Spürbare Ergebnisse 2017. Passt so. Frage ist: sind die 14-nm-Prozesse Marketing-Sprech oder (wenigstens halbwegs) for real? ;)

[y33H@]

AMD hatte bereits mehrere FinFET-Tape-Outs im Sommer (offiziell von Lisa Su bestätigt). Das könnte eben Zen gewesen sein und eine GPU der Arctic Islands und je nachdem wann Serie losgeht, früh oder spät erscheinen. Arctic Islands dürfte bei TSMC gelandet sein und im Frühling kommen, Zen bei GloFo mit 14nmLPP 2016 starten.

[iuno]

fraglich ob AMD der zweite (noch 2015) oder der dritte Kunde (Anfang 2016) ist und welches Design - CPUs mit Zen oder ein(ig)e GPU(s) der Arctic Islands Familie.
Arctic Islands dürfte bei TSMC gelandet sein und im Frühling kommen, Zen bei GloFo mit 14nmLPP 2016 starten.
Was denn nun? ;)
Erwartest du etwa alle Arctic Islands bei TSMC?
Und was ist mit Zen-APUs mit AI-Grafik? Wäre es nicht einfacher, auch alles was Grafik angeht bei GF machen zu lassen (wenn überhaupt möglich natürlich)?

[HOT]

14LPE wird bei GloFo gar nicht produziert AFAIK. Es gab einfach keine Abnehmer dafür. Der Prozess existierte ja auch nur für early adopters und wird durch LPP ersetzt. Bei Samsung gibt es glaub ich 1-2 Kunden dafür. Alles andere ist LPP.
Die Planung, dass GloFo ab Anfang 2016 in Massenproduktion gehen möchte, existiert ja schon seit 2014. Scheint ja echt zu klappen. Dazu passen die AMD Tapeouts ja auch ganz gut. Wobei ich glaube, dass es sich hier um die Grafikchips handelte - Summit Ridge wird schon früher in Silizium existiert haben. So eine neue Architektur braucht ja einige Respins.

[y33H@]

Welcher Kunde soll das dann sein, den GloFo laut eigener Aussage schon hat für 14nm und vor allem für LPP so wie du es siehst? Du tippst ja offenbar auf Arctic Islands.

@ iuno

Tja, was denn nun ^^ soweit ich hörte, Zen (CPU und APU) bei GloFo und Arctic Islands gesplittet.

[Sunrise]

14LPE wird bei GloFo gar nicht produziert AFAIK. Es gab einfach keine Abnehmer dafür. Der Prozess existierte ja auch nur für early adopters und wird durch LPP ersetzt. Bei Samsung gibt es glaub ich 1-2 Kunden dafür. Alles andere ist LPP.
14nm LPP ist noch garnicht in Produktion (geplant erst ab Exynos M1 und diverse weitere komplexere Designs, inkl. TSV 2.5D und 3D-Packaging), da bleiben nicht viele Optionen offen.

Für "normale" SoCs reicht 14nm LPE völlig aus, wie auch robbitop schonmal erwähnte, mit 14nm LPP wird dann die 2. Phase eingeleitet, und diese Vorteile werden dann auch erst bei kommenden Designs (die aber teilweise schon das Tape Out hatte) mitgenommen, bzgl. bestimmte Designs erst möglich gemacht (AMD, NV usw.).

[iuno]

Die 80% richten sich an die "Schrumpfrate" in einer Dimension für Transistoren, die Fläche schrumpft dabei auf ~64%.
Wie kann das eigentlich sein, dass man bei Apples A9 (14FF) so viel Fläche einspart ggü. dem A8 (TSMCs 20nm Prozess)? Ich dachte von 20 auf 14 (basiert ja eigentlich auf 20 + FF oder?) seien keine besonderen Verkleinerungen zu erwarten?

Mangels besserer Quellen ziehe ich auch wieder diese Angaben heran (http://www.3dcenter.org/news/14nm-und-10nm-fertigung-deutlich-kleiner-werdende-vorteile-bei-platzersparnis-und-kostenredukti) (-12% von 20 auf 14nm). Oder unterscheiden sich die Low-Power Prozesse so stark von den 'großen'?

[Sunrise]

So wirklich erklären kann ich mir das auch nicht, aber erstens wurde ja der Fertiger von TSMC auf Samsung gewechselt und wenn wir uns dann den aktuellen Exynos im S6 anschauen, dann ist auch der extrem geschrumpft und geradezu winzig, selbst im Vergleich zum A8. Eventuell ist 14nm LPE einfach nur extrem gut von Samsung auf SoCs optimiert worden, denn alles was da in letzter Zeit rauskommt ist spitzenklasse.

Eine Sache, die mir zumindest bei den Die-Shots dann doch auffällt (ist mir auch gleich beim A9 ins Auge gesprungen) ist, dass beim A8 trotz relativ geringer Größe viel freie, ungenutzte Fläche, bzw. Füllfläche (Fülltransistoren?) um praktisch jeden IP-Block ist und bei allen Samsung A-SoCs (A7 und A9) alles extrem eng beeinander ohne erkennbar freie Fläche. Das kann eigentlich kein Zufall sein, sprich das Layout umgeht Schwächen des Prozesses/der Libraries oder wie auch immer, man isoliert die Funktionsblöcke voneinander und opfert somit viel Fläche, damit man nicht in Hitzeprobleme rennt.

Das scheint also eine Kombination von mehreren technischen Gegebenheiten zu sein, denn nur weil du theoretisch etwas stark schrumpfen kannst, kann effektiv dein Chip in Probleme rennen, wenn du die Eigenheiten des Prozesses nicht berücksichtigst. Und Samsung scheint nicht nur die Prozesse, sondern auch den Rest perfekt im Griff zu haben. Warten wir mal ab was Chipworks weiter zum A9 meint.

[y33H@]

Samsungs 14FF (LPE) bringt auch beim Interconnect-Pitch Verbesserungen verglichen mit TSMCs 20 nm, allerdings kommen Faktoren wie die Anordnung der Funktionseinheiten hinzu.

[y33H@]

Kitguru sagt, GloFo hätte bestätigt, 14LPP Tape-Outs gehabt zu haben: http://www.kitguru.net/components/anton-shilov/globalfoundries-we-started-to-tape-out-products-using-second-gen-14nm-process-technology/

[horn 12]

Und falls dies so stimmen würde sind immer noch 6 - 9 Monate bis die Karten kaufbar sein werden.
Also vor Mitte 2016 kommt sicher KEIN Fiji Nachfolger von AMD !!

[y33H@]

14FF-LPP ist vorerst für Zen-basierte Chips, denn GPUs wie Greenland sollen im 16FF+ bei TSMC entstehen.

[y33H@]

In Dresden werden ein paar Hundert Leute rausgeschmissen: http://www.golem.de/news/krise-800-werden-bei-globalfoundries-in-dresden-gefeuert-1510-116661.html

[Ailuros]

Say hello to 16FFC TSMC: http://www.fudzilla.com/news/processors/39021-tsmc-releases-low-power-16nm-finfet

[y33H@]

Und wo ist das jez neu? 16FFC wurde auf dem TSMC 2015 Technology Symposium im April angekündigt.

[Sunrise]

Jup, seit spätestens April online:
http://community.cadence.com/cadence_blogs_8/b/ii/archive/2015/04/12/tsmc-symposium-new-16ffc-and-28hpc-processes-target-mainstream-designers-and-internet-of-things-iot

Könnte wohl interessant für die 2nd Gen. Apple Watch sein, dort muss man vor allem Strom sparen und braucht dennoch mehr Platz.

[AffenJack]

Aus anderem Thread:


Ist 10FF oder jeglicher vergleichbarer Prozess zu beschissen, ist es wahrscheinlicher dass es die IHVs einfach wieder ausfallen lassen.

Nur war da der Unterschied, dass 16FF ein enormer Sprung ist. Aber nach 10FF wird 7FF auch nicht besser.
20nm zu 28nm: 1,9 density, 30% Speed or 25 %Lower Power
16FF zu 20nm: 15% density, 40% Speed or 60% Power Saving
10nm: 0,52 Area im Vergleich zu 20nm, 18% Speed oder 40% Power Saving zu 16FF+
7nm zu 10nm: 40% less area, 15% Speed oder 30% Power
http://www.eetimes.com/document.asp?doc_id=1327725

Wenn man sich so die angeblichen Prozessspezifikationen anguckt, dann war 16FF der letzte große Sprung den wir erstmal haben. Anschließend skaliert hauptsächlich nur die Größe.
Generell auch an SoCs gedacht, könnte es sein, dass wir mit 16FF erstmal an ein Taktratenmaximum kommen und es die nächsten Jahre eher zu breiteren Designs bei verringerten taktraten kommen könnte.

[Skysnake]

Wobei Packdichte so komplett sinnfrei ist als sterile Größe...

Man muss sich ja nur mal anschauen, wie sich Intel auf der SC darüber auslässt, das Samsung zwar dichter packt, aber deren Prozess doch schlechter wäre, weil eben unterschiedliche Einheiten unterschiedlich stark vorhanden sind.

Der/die reine/n Transistorlayer sind witzlos. Man sollte/muss heutzutage immer den Metal stack mit dazu nehmen.

[y33H@]

Hmmm ... ich war der Ansicht, die 20m BEoL galt für 14LPE und 14LPP.
Unlike TSMC which puts finFETs on its 20nm interconnects to create its so-called 16nm process, Samsung’s 14nm process uses the same design rules for its interconnects and finFETs, Song told EE Times

http://www.eetimes.com/document.asp?doc_id=1328866

[Ravenhearth]

Für 14nm LPE (und LPP?) verwendet Samsung die BEOL von 20LPM, der gestrichen wurde, nicht von 20LPE (Exynos 5430/5433).

[y33H@]

20LPE hat einen 80nm Metal Pitch, 20LPM und damit 14LPE (und offenbar auch 14LPP) einen 64nm Metal Pitch. Das gilt aber ebenfalls für TSMCs 16FF(+) ... daher bin ich verwirrt.

[Ravenhearth]

Vielleicht sagen sie das nur, weil es keine kaufbaren Chips mit 20LPM gab. Deswegen ist die BEOL bei 14nm halt neu :freak:

[AffenJack]

20LPE hat einen 80nm Metal Pitch, 20LPM und damit 14LPE (und offenbar auch 14LPP) einen 64nm Metal Pitch. Das gilt aber ebenfalls für TSMCs 16FF(+) ... daher bin ich verwirrt.

Das gilt für TSMC 16FF+, 16FF hat den gleichen Metal Pitch wie TSMC 20nm verwendet. Das dieser Prozess eher tot aussieht lässt man halt aus Marketingsicht mal unter den Tisch fallen;-)

[y33H@]

TSCM gibt für 16FF und für 16FF+ jeweils 64nm Metal Pitch an. Der Gate Pitch aber verringert sich von 90nm auf 78nm. Zumindest steht's so im IEEE-Paper von Dezember 2014.

[stinki]

TSCM gibt für 16FF und für 16FF+ jeweils 64nm Metal Pitch an. Der Gate Pitch aber verringert sich von 90nm auf 78nm. Zumindest steht's so im IEEE-Paper von Dezember 2014.
Mit 78nm Gate Pitch und 64nm Metal Pitch bei 16FF+ wäre man bei den gleichen Werten wie Samsung bei 14LPP. Aber der TSMC A9 war ca. 8% größer als Samsung A9.
Ich glaube es war Chipworks die den realen TSMC Metal Pitch mit 67nm vermessen haben.

Samsung geht bei 10nm auf 48nm Metal Pitch und 64nm Gate Pitch und gibt 38% Verkleinerung an (das kommt bei der High-Desity SRAM Celle auch ganz gut hin), TSMC wird wahrscheinlich bei 10FF auf ähnlichen Größen landen gibt aber 48% Verkleinerung an, also müssten sie unter 16FF+ eigentlich größer als Samsung sein...oder sie kommen bei 10FF auf eine kleinere SRAM Cell Size als Samsung, TSMC SRAM Cell Size ist glaube ich 0,07µm² bei 16FF+ (Samsungs 14LPx SRAM Cell Size ist 0,0645µm² was wiederum ungefähr der Größenunterschied von 8% zwischen TSMC A9 und Samsung A9 ist)...

Edit:
TSMC gibt Faktor 0,52 für 20SoC->10FF an und 0,85 von 20Soc -> 16FF+...das wäre dann auch Faktor 0,62 von 16FF+ -> 10FF...also doch etwa der gleiche Faktor wie bei Samsung...

[y33H@]

Die Größe kann ja auch u.a. dem abweichenden Layout geschuldet sein, nicht zwangsläufig (nur) den Pitches.

[Sunrise]

Wurde schon damals auch von Rys analysiert:

I've just had my first good look at both chips. There are significant layout, utilisation and library-level differences between the two variants, and no two layout blocks are identical. So there's a lot more at play than pure transistor manufacturing between the two. I know that's kind of obvious from the low-res imaging that Chipworks put out there, where you could see some differences, but it's worth pointing out they're not minor.

[stinki]

10nm: 0,52 Area im Vergleich zu 20nm, 18% Speed oder 40% Power Saving zu 16FF+
7nm zu 10nm: 40% less area, 15% Speed oder 30% Power


Wobei 40% und 30% Power Savings nicht zu unterschätzen sind.
Das bedeutet z.B. bei GPUs man kann ca. 40% und 30% mehr Schader im gleichen Power-Budget unterbringen (1,4 x 1,3 = 1,82 von 16FF+ nach 7FF, als ca. eine Verdoppelung bei 7FF).
Und man sieht ja auch bei Intel in den letzten Jahren, dass die Taktraten mit neuen Prozessen eigentlich kaum noch steigen.

Edit:
Prozentrechnung ;-)...das bedeutet ca. 67% und 43% mehr Schader im gleichen Power-Budget (1,67 x 1,43 = 2,38 also deutlich mehr als eine Verdoppelung von 16FF+ zu 7FF)

[y33H@]

Wurde schon damals auch von Rys analysiert:Hab's nicht auf Anhieb gefunden, aber der Gedanke liegt ja nahe beim Blick auf die Die-Shots.

[Ravenhearth]

@stinki: Sollte 10nm die Versprechen einhalten und 2018 mit ausreichenden Volumen und Yields für GPUs verfügbar sein, dann dürfte man das also auch nutzen. Denn im Gegensatz zu 20nm kommt dann nicht ein Jahr später schon ein wesentlich besserer Prozess. Das gleiche gilt für 7nm.

[iuno]

TSMC ueber 7FF: http://www.golem.de/news/auftragsfertiger-tsmc-hat-einen-30-prozentigen-yield-beim-7-nm-prozess-1603-119816.html

1200 mm² Interposer in 7FF :confused:

[Sunrise]

...1200 mm² Interposer in 7FF :confused:
Klingt vor allem unglaublich teuer, wenn man mal bedenkt, dass der Fiji-Interposer von UMC auf 65nm ist. Ich glaube kaum, dass sowas so schnell bei AMD oder NV Verwendung findet, eher bei FPGAs.

[Unicous]

Das ist ganz klar erstmal für FPGAs interessant. Xilinx wird das zu 99% nutzen um ihre Myriaden von TSV-Kanälen zu schrumpfen und dadurch noch mehr Kanäle und noch mehr Dies auf einem großen Interposer zu bringen.

[Hübie]

Intel hat da doch auch was in der Pipeline. ;)

[y33H@]

Ja, die Embedded Multi Die Interconnect Bridge klingt interessant.

http://www.golem.de/news/broadwell-ep-intel-zeigt-xeon-e5-mit-arria-fpga-auf-einem-package-1603-119772.html
https://www.altera.com/content/dam/altera-www/global/en_US/pdfs/literature/wp/wp-01251-enabling-nextgen-with-3d-system-in-package.pdf

[Gipsel]

TSMC ueber 7FF: http://www.golem.de/news/auftragsfertiger-tsmc-hat-einen-30-prozentigen-yield-beim-7-nm-prozess-1603-119816.html
1200 mm² Interposer in 7FF :confused:
Klingt vor allem unglaublich teuer, wenn man mal bedenkt, dass der Fiji-Interposer von UMC auf 65nm ist. Ich glaube kaum, dass sowas so schnell bei AMD oder NV Verwendung findet, eher bei FPGAs.
Das dürfte schlicht Blödsinn sein. Für µm messende TSVs und die Verbindungen dazwischen braucht es keinen teuren Prozeß ([passive] Interposer wie für HBM enthalten ja keinen einzigen Transistor, sondern nur Metal-Layer). Das wäre sogar geradezu kontraproduktiv. Da haben die sicher etwas in den falschen Hals bekommen. TSMCs Möglichkeiten für das Assembly solcher Interposer sollen vielleicht in etwa im Zeitrahmen der geplanten 7nm Risk Production einsatzfähig werden.

[Skysnake]

Da kann ich dir nur zustimmen Gipsel

Ja, die Embedded Multi Die Interconnect Bridge klingt interessant.

http://www.golem.de/news/broadwell-ep-intel-zeigt-xeon-e5-mit-arria-fpga-auf-einem-package-1603-119772.html
https://www.altera.com/content/dam/altera-www/global/en_US/pdfs/literature/wp/wp-01251-enabling-nextgen-with-3d-system-in-package.pdf
Ist aber auch ein ziemlicher Äpfel-Birnen-Vergleich....

So bekommt man nie die Anzahl an Datenpfaden hin wie mit TSV+Interposer.

Das ist halt schlicht Flip-Chip, bei dem man die Wege so kurz macht wie man nur kann....

Ich seh da jetzt nichts wirklich besonderes auf den ersten Blick. Packages haben ja gern mal ~10 Lagen oder auch mehr.

Die Argumentation mit den lagen Leitungen ist halt auch etwas naja. Wenn ich bei ner Interposer-Lösung halt fast nichts verdrahte, dann habe ich auch immer nur wenige Leitungen. Und auch die Sache mit dem Laden ist so eine Sache. Die Leitungen an sich sollten ja so lange sein, das man Sie eh als Transmissionline behandeln kann/muss. Ist also weniger schlimmer als man erst denkt. Was aber Probleme macht sind die Rückkanäle und eben die Pads. Genau da sollte aber TSV+Interposer an sich Vorteile haben, so lange man die Fertigung halt gebacken bekommt.

PS:
Viel interessanter finde ich an sich, das man PCI-E4.0 PHYs unterstützt.

PPS: eSillicon macht ein WebSeminar zu 2.5D STacking und wenn ich mich recht erinnere auch HBM Ende März, falls es wen interessiert.

[stinki]

Mal etwas neues zu TSMC "7nm" vom Conference Call:

Our 7-nanometer technology, N7, the technology development is well on track. N7 is a further extension of N10 technology, with more than 60%
in logic density gain and 30% to 40% reduction in power consumption. N7 fully leverages N10 learning and shares more than 95% of common
tools.
We have expanded our N7 design ecosystem development to include both mobile and high-performance computing, to enable our customers to
deliver their first-to-market products. Our N7 adoption is very strong, with customers ranging from mobile GPU, game console, FPGA, network
processors and other consumer product applications. We have more than 20 customers in intensive design engagement with us and expect to
have 15 customer tape-outs in 2017. The volume production of N7 will start from first half 2018.

http://www.tsmc.com/uploadfile/ir/quarterly/2016/1yk4i/E/TSMC%201Q16%20transcript.pdf

[Skysnake]

Gab ja schon lange nichts mehr in dem Topic zu berichten, aber ich wollte das jetzt hier mal posten, da es auf digitaler Ebene (Placement&Route) die gleichen Probleme anspricht, mit denen ich mich als Analogdesigner beim physical Design auch schon bei höheren Nodes beschäftigen musste.

https://www.semiwiki.com/forum/content/6139-new-world-10nm-design-constraints.html

[Ailuros]

Man koennte den thread auch umbenennen damit hier auch die kommenden Prozess-Varianten reinpassen. Ich kann leider nicht zu viel sagen, aber ich wuerde fuer 10FF TSMC fuer keinen GPU chip unbedingt wetten.....

[Ailuros]

Man koennte den thread auch umbenennen damit hier auch die kommenden Prozess-Varianten reinpassen. Ich kann leider nicht zu viel sagen, aber ich wuerde fuer 10FF TSMC fuer keinen GPU chip unbedingt wetten.....

http://www.fudzilla.com/news/processors/41626-gloflo-confirms-skipping-over-10nm

:freak:

[Nightspider]

War imo fast zu erwarten das GloFo nochmal einen Prozess überspringen wird.
Die kommen sonst gar nicht mehr hinterher. Die müssen auf jeden Fall ihre Zusammenarbeit mit Samsung und Co weiter verbessern.

Der 14nm Prozess scheint ja auch recht kläglich anzulaufen bei GloFo.

[Ailuros]

War imo fast zu erwarten das GloFo nochmal einen Prozess überspringen wird.
Die kommen sonst gar nicht mehr hinterher. Die müssen auf jeden Fall ihre Zusammenarbeit mit Samsung und Co weiter verbessern.

Der 14nm Prozess scheint ja auch recht kläglich anzulaufen bei GloFo.

Das hat aber nichts mit dem eigentlichen moeglichen Problem hier zu tun. Ich hab naemlich den vorletzten Post nicht frei erfunden (ergo es kommt schon von hinter den Kulissen) und im obrigen link behauptet Glofo folgendes:

In a statement, GloFo said that it will skip "the marginal performance and power benefits for the high cost of the 10nm process node". This will let it become a leading differentiated 7nm chip fabricator before anyone else.

Meine originale Frage oben war ob es irgendwelche "Aehnlichkeiten" zwischen 20SoC und 10FF geben koennte und die Antwort war positiv. Dafuer darf jeder seine eigenen Schlussfolgerungen ziehen aber seit neuestem erscheint 10FF wieder nach einer Fehlgeburt die womoeglich nur fuer ULP SoCs am Ende benutzt wird. Wenn's stimmt dann hat es mit GloFo per se wenig zu tun.

[iuno]

Und das soll auch TSMC's 10nm Prozess betreffen, oder warum kommt es in diesen Thread?

[Ailuros]

Und das soll auch TSMC's 10nm Prozess betreffen, oder warum kommt es in diesen Thread?

Yup https://www.forum-3dcenter.org/vbulletin/showpost.php?p=11153601&postcount=388

[HOT]

Der Thread macht so irgendwie nicht so recht Sinn, da es ja eigentlich eher spannend ist, die Fertigungsprozesse der verschiedenen Fertiger auch zu vergleichen.

[Unicous]

HOT

Threadstarter

Vielleicht kannst du dich ja mal mit dem Threadersteller in Verbindung setzen und ihm das nahebringen. :up:

[Ailuros]

ROFL :D

Ich bezweifle dass er so spaet etwas aendern kann. Es wird uns aber wohl einer der Mods sicher helfen koennen wenn die Mehrzahl uebereinstimmt.

[Unicous]

Ich dachte, solch einen Thread gäbe es schon, scheint aber nur ein Traum gewesen zu sein.

Ich würde dann aber eher für einen neuen Thread plädieren, der alle Foundries und Intel zusammenfässt.

Und btw. @Nightspider

GF wollte 10nm (gecanceled) und 7nm in house entwickeln, deswegen haben sie ja auch IBMs Fertigung "gekauft". Ich gehe davon nicht von einer unmittelbaren Partnerschaft aus.

[iuno]

Ich würde dann aber eher für einen neuen Thread plädieren, der alle Foundries und Intel zusammenfässt.
Dafuer waere ich auch. So dass es zeitlich aber Foundry-uebergreifend auch zusammenpasst und nicht ewige Threads zu jeder Foundry, die dann den Zeitplan der naechsten 10 Jahre beinhaltet.
IMHO waere das interessanter

[HOT]

Scheisse ist das bescheuert rofl. Der Thread wurde aber glaube ich irgendwo rausgelöst und mein Posting war da zufällig Startpost, also ganz so ist es nun auch nicht :D.

@Mod, bitte einfach das TSMC aus der Überschrift rausstrechen, fertig :D.

Edit: Thx :D

Nochmal als Aufstellung für GloFo nach den derzeitigen Informationen:
22SOI -> 14HP (FF+SOI, IBM) in EastFishkill, Prozess, der beim Power9 verwendet wird. Gerüchten zufolge will AMD Zen+ ebenfalls damit fertigen
28LP -> 14LPP (Samsung FF) in Malta NY, Prozess auf dem AMD Polaris und SummitRidge fertigt, auch Qualcomm lässt hier Chips vom Band laufen (in beiden Prozessen)
28SHP -> 22FDX (FDSOI-planar-Gatefirst-Prozess auf Basis des 28nm FDSOI-Prozesses von STM) aus Dresden, Prozess für Billigprodukte, in 28nm SHP laufen AMD-Chips vom Band

Angekündigt:
7nm FF (100% kleiner als 14??? und 30% bessere Performance), vermutlich basierend auf 14HP
12FDX, sehr wahrscheinlich 14nm-Version des 22FDX-Prozesses

[Ailuros]

http://www.eetimes.com/document.asp?doc_id=1330503

Sun said 7nm “will be a broad, long-lasting platform after 16FFC for many applications,” suggesting the 10nm node could be short lived. Indeed, observers believe the 10nm shrink was driven probably to offer Apple an edge for its next-generation iPhone SoC.

[Ailuros]

http://www.anandtech.com/show/10704/globalfoundries-updates-roadmap-7-nm-in-2h-2018

[Botcruscher]

Start 2H18 bedeutet für komplexe Chips im optimistischen Fall ein Jahr später. Selbst da glaube ich nicht dran. Intel wäre sonst nicht so verdammt vorsichtig.

[HOT]

Sicherlich korrekt. Erst wird Qualcomm da SoCs mit produzieren würd ich sagen, dann AMD in 2019 Navi und Zen+-12-Kerner als Zepplin-Nachfolger, sowie Grey Hawk.
Es gibt ne kleine Chance, dass AMD 7nm von Anfang an mit V20 nutzt, also ähnlich wie bei Polaris mit 200mm²+, aber die Chance ist klein.

[Ailuros]

http://www.anandtech.com/show/10765/samsung-10nm-massproduction

[HOT]

Damit ist Samsung wohl am schnellsten dieses Mal ;).

[Ailuros]

Aus dem Link oben:

This presents itself as an opportunity for vendors such as Samsung and Qualcomm to try to close the performance and efficiency gap seen in the current generation through the manufacturing process' good timing.

Dafuer muessen aber beide ihre jeweiligen hw-bedingten Wehwehchen geloest haben. Wenn nicht wird der Prozess selber auch keine Wunder bringen.

[Hübie]

Siehe 16FF+ vs 14LPP... Vom Namen kann man mittlerweile nix mehr so wirklich ableiten. Also cool bleiben. ;)

[Skysnake]

Ein wie ich finde guter Artikel, den man mal lesen sollte: http://semiengineering.com/why-euv-is-so-difficult/

[N0Thing]

TSMC will einen 12nm betitelten Prozess bringen, der eine verbesserte Variante der 16nm Fertigung darstellt und mit Blick auf Globalfoundries 12-nm-FD-SOI-Fertigung das passende Gegenstück werden soll.

https://www.computerbase.de/2016-11/tsmc-12-nm-prozess/

[Complicated]

Gute Übersicht der kommenden Prozesse und der tatsächlichen Pitch-Größen (kalkuliert). Sehr interessant auch die Timeline:
http://www.eetimes.com/document.asp?_mc=RSS%5FEET%5FEDT&doc_id=1331185&page_number=1
In the chart below, he showed his view that TSMC recently took the lead from Samsung, which took it from Intel last year. The x86 giant will retake the lead with its 10-nm process early this year, with GlobalFoundries stealing it back with its 7-nm node in 2018, he predicted.
http://img.deusm.com/eetimes/2017/01/1331136/2-Node-leadership-over-time-ICK.png

Ergänzend:
http://img.deusm.com/eetimes/2017/01/1331136/1-Node-positioning-ICK.png


Rumors are that Samsung’s 10-nm yields are low and TSMC’s 10-nm node beats it in density, Jones said. However, Intel’s 10-nm node is the densest of the group with yields rising significantly and the process being transferred to fabs in Israel.

TSMC will ramp its 7-nm node this year using similar pitches as in Intel’s 10-nm process. GlobalFoundries’ 7-nm node will come on in 2018 with tighter pitches and a 30% reduction in die cost, he said.

http://img.deusm.com/eetimes/2017/01/1331136/5a-EUV-roadmap-JSR.png

[tm0975]

im conference call der earnings q4/2016 sagte lisa, dass amd bereits an 7 nm arbeitet.

http://www.nasdaq.com/aspx/call-transcript.aspx?StoryId=4041296&Title=advanced-micro-devices-amd-q4-2016-results-earnings-call-transcript

und folgende

[Complicated]

Vor 18 Monaten hat IBM die ersten 7nm Chips produziert in dem Verfahren, welches AMD nutzen wird. Diese 7nm sind keine EUV-Technik, jedoch mit dem kommenden EUV-Verfahren auf "keylevel" Kompatibel. Zusätzlich werden die meisten Tools aus 14nm wiederverwendet und die kommende 7nm-EUV kann direkt auf dem selben Design weiterverwendet werden, sogar nur für bestimmte Layer wo es Sinn macht. Ich denke der 7nm Node wird ein "evolutionärer" Node der mehrere Upgrades bekommen wird in seinem Lebenszyklus.

[stinki]

Mal etwas neues von GF zu 7FF
http://www.anandtech.com/show/11117/globalfoundries-to-expand-capacities-build-a-fab-in-china

https://www.semiwiki.com/forum/content/6596-globalfoundries-makes-pure-play-foundry-great-again.html

http://www.globalfoundries.com/newsroom/press-releases/2017/02/08/globalfoundries-expands-to-meet-worldwide-customer-demand

New York will continue to be the center of leading-edge technology development for 7nm and extreme ultraviolet (EUV) lithography, with 7nm production planned for Q2 2018.

As the company is preparing to start high-volume manufacturing (HMV) of chips using its 7 nm FinFET technology in the second quarter of next year (so, several months ahead of the plan), the actual output of the Fab 8 remains to be seen.

Wenn GF das halten sollte, könnte es vielleicht doch etwas mit 7FF Grafikchips (Vega20 ? oder Navi10/11 ?) in H2/2018 und CPUs (Zen+/Zen2) Q1/2019 werden.
Damit wäre GF nur ein Quartal hinter TSMC, dort soll 7FF nach letzten Informationen in Q1/2018 in Massproduction gehn.

[Skysnake]

Mit EUV wird es wohl doch auch bei 7nm nichts mehr werden: https://www.semiwiki.com/forum/content/6631-euv-not-ready-7nm.html

[AffenJack]

Laut dem Artikel bei Semiwiki der paar tage später kam wirds wahrscheinlich doch was:-)
https://www.semiwiki.com/forum/content/6636-spie-2017-euv-readiness-high-volume-manufacturing.html

Zumindest Samsung scheint weiterhin EUV verwenden zu wollen.

[stinki]

Aktuelles von TSMC
https://community.cadence.com/cadence_blogs_8/b/breakfast-bytes/archive/2017/03/22/tsmc2

Mass-Production für SoCs:
10FF (N10) in 2017
7FF (N7, Risk-Production Q2/2017) in 2018
7FF+ (N7+, EUV, Risk-Production Q2/2018) in 2019
5FF (N5) in 2020 (Risk-Production 2019)

Wenn ich mir 12FFC anschaue glaube ich nicht an Volta in 12FFC...da tippe ich eher auf 10FF...

Im ersten Blog gibt es auch eine Nennung von Gate-all-around für N3 (3gAA ???)
https://community.cadence.com/cadence_blogs_8/b/breakfast-bytes/archive/2017/03/21/tsmc1

Mal schauen wie die anderen großen drei (Intel, Samsung, GF) da mithalten können ...

[HOT]

Na ja, wenn man sich oben die Grafik anguckt, ist N10 eher ein 10FF und N7 eher ein 10FF+ (nach bisheriger Lesart), gehört also zur 10nm-Generation (also eigentlich TSMCs 14nm, wenn man Intel als Maßstab nimmt). Demnach ist TSMC eher verdammt spät dran.
Bei der upcoming Generation (Intel 10nm) kommt Intel wieder zuerst (Produkte ab Ende 2017), Grofo (eigentlich eher IBM mit 7nm) danach (Produkte Ende 2018), Samsung (7nm EUV) später und TSMC hat gar keinen äquivaleten Prozess diese Mal. Man versuchts mit der Brechstange bei EUV, da wird aber IBM und Samsung in Wirklichkeit führend sein. Das korrigiert sich noch.

Ist zwischenzeitlich mal bekannt geworden, ob GloFos 7nm SOI-Waver nutzt? Das wär mal interessant.

[AffenJack]

@stinki
Naja das ganze wird sich eh nach hinten verschieben. Sind eh Marketingzahlen. Außerdem entspricht N7+ GFs 7nm Prozess. GF überspringt halt 10nm und TSMCs normale 7nm.

Die Aufstellung der Prozesse ist hier mal ganz gut erklärt:
20SoC, 16FF+, N10, N7, N7+ for high-end smartphone, HPC, automotive, games
28HPC, 28HPC+,16FFC, 12FFC, 7FFC for mainstream smartphone and automotive
50ULP,28HPC+, 28ULP, 22ULP, 12FFC/ULP for low power applications and IoT


Sieht wie du sagst eher höchstens nach Xavier in 12nm aus, aber eine Sache versteh ich nicht:

Comparing N12 to N16 there is a 20% area reduction with the 6-track library, or a 14% area reduction with the 6-track turbo library. There is also a higher performance 9-track library that obviously gives up more area. For HPC, there is a variant process with overdrive and larger contacted-poly-pitch (CPP)

Also doch eine HPC Variante von 12FFC? Macht irgendwie keinen Sinn.

[HOT]

TSMCs N7+ enspricht eher GloFo 7nm EUV, Samsung 7nm Gen2 und Intels 7nm.
N7+ = 7FF und N5 = 7FF+ nach bisheriger Lesart. Für TSMC ist N7 zu N7+ ein echt gewaltiger Satz, ähnlich wie GloFos 14LPP zu 7nm.

Und klar macht das Sinn, das erklärt sogar einiges. TSMCs N12 ist 16FF/+ ohne die 20nm-Flächengröße, die 16nm ja hat. Deshalb hat TSMC den Prozess ja 16nm genannt, da er größer ist als Intels, Samsungs und GloFos Prozesse und auf 20nm basiert. Im Grunde ist das 14LPP von TSMC. Nicht leistungsfähiger aber erheblich kleiner. Damit bekommt man V100 in 600mm², sonst wär das sicherlich kaum möglich. NV wird auch der einzige Anwendungsbereich für TSMCs HPC-12nm sein.

[stinki]

Ich denke die zeitliche Reihenfolge bezüglich der nächsten "echten" Node wird sein:
Intel 10FF, TSMC N7, GloFo 7FF, Samsung 7FF EUV, TSMC N7+ (EUV), GloFo 7FF EUV

Wobei man dann noch abwarten muss wie sich Chips der vier verschiedenen Hersteller im direkten Vergleich schlagen werden (Packdichte, Taktbarkeit, Verbrauch).

Und dann geht es ja direkt weiter mit 5FF Nodes (7FF bei Intel)...und dann sind neue Konzepte bei den nächsten Nodes gefragt...

Hat Intel eigentlich schon etwas zur Verfügbarkeit von 7FF und EUV gesagt? Sie haben ja noch 10FF+ (2019?) und 10FF++ (2021?) auf ihrer Roadmap...ansonsten sind sie ab der 5FF Node zeitlich definitiv hinten...

[stinki]

Na so groß ist der Sprung von N7 auf N7+ nun auch nicht

N7+, which uses several EUV layers to simplify the process and improve the routing, will get a further 10% performance boost, and the logic will be shrunk a further 15-20%. All design rules remain the same except for the EUV layers, which it seems are more aggressive. So to move from N7 to N7+ will require reimplementation to take advantage of the improved cell libraries, whereas SRAM, analog and I/O will just require re-characterization.

[HOT]

Hm N7+ scheint einfach ein Zwischenschieber zu sein, da ging ich von falschen Voraussetzungen aus.
Intel 10nm (4Q17), TSMC N7 (2Q18), GloFo 7nm non-EUV (4Q18), Samsung 7nm EUV light (2Q19), TSMCs N7+ (EUV light 2019), GloFo 7nm EUV (vielleicht noch 2019), Intel 7nm (2020+), TSMC N5 (2020+), Samsung 7nm EUV (2020+).
Jo Datum ist für Endprodukte.

[iuno]

Sind die Datumsangaben fuer Endprodukte im Markt?

[N0rG]

Wie gehts eigentlich ab ~2022 weiter wenn wir bei 5nm angekommen sind? Viel gößer machen können wir die Chips ja nicht ohne den Takt zu senken wegen dem Verbrauch.

[y33H@]

Intel spricht nun von Hyperscaling :biggrin:

https://www.golem.de/news/moore-s-law-hyperscaling-soll-jedes-jahr-neue-intel-cpus-sichern-1703-126996.html

[gmb]

Es gibt eine ganze Reihe an dazugehörigen pdfs von Intels Technology and Manufacturing Day.

https://newsroom.intel.com/newsroom/wp-content/uploads/sites/11/2017/03/Stacy-Smith-2017-Manufacturing.pdf
https://newsroom.intel.com/newsroom/wp-content/uploads/sites/11/2017/03/Mark-Bohr-2017-Moores-Law.pdf
https://newsroom.intel.com/newsroom/wp-content/uploads/sites/11/2017/03/Ruth-Brain-2017-Manufacturing.pdf
https://newsroom.intel.com/newsroom/wp-content/uploads/sites/11/2017/03/Kaizad-Mistry-2017-Manufacturing.pdf

[Unicous]

Yippie, noch mehr Folien fürs Bullshit Bingo.(y)

[Skysnake]

Naja, nicht nur die Folie 11 von https://newsroom.intel.com/newsroom/wp-content/uploads/sites/11/2017/03/Mark-Bohr-2017-Moores-Law.pdf ist interessant.

Da sieht man einen Gate Kontakt AUF! dem Transistor. Also über dem aktiven Bereich. Das ist schon außergewöhnlich. Normal wird das explizit verboten von den FABs.

Keine Ahnung, ob das Intel schon länger macht, aber es würde schon erklären, warum man eine höhere Packungsdichte erreicht als die Konkurrenz. Ist aber halt mal wieder eine one time show.

In der nächsten Gen kannste den Joker nicht mehr ziehen.

Folie 23 https://newsroom.intel.com/newsroom/wp-content/uploads/sites/11/2017/03/Ruth-Brain-2017-Manufacturing.pdf

Intel verwendet also auch AirGaps. Bisher war mir das nur von IBM bekannt

EDIT:
Haha Folie 15 https://newsroom.intel.com/newsroom/wp-content/uploads/sites/11/2017/03/Kaizad-Mistry-2017-Manufacturing.pdf

Da haben wir es ja. Bringt also 10% das Gate über die aktive Region zu setzen.

Das werden die anderen auch nicht so schnell bringen, weil die Prozesskontrolle da wohl nicht so einfach ist.

EDIT2:
Und auf Folie 17:
Sie nutzen nur ein Dummy Gate pro Zelle. Das kann natürlich einiges bringen. Hat aber eben den Nachteil, das man größere Zelldesign charakterisieren muss. Das ist schon ein ziemlicher Aufwand. Am Ende aber eine reine Kosten<->Nutzen Abwägung.

Bei den Mengen die Intel produziert lohnt es sich halt. Können die anderen FABs aber sicherlich auch binnen eines Jahres machen, wenn Sie denn wollen

[y33H@]

Air Gaps nutzen sie schon seit Jahren, u.a. Core M (Broadwell): https://www.golem.de/news/air-gaps-intel-laesst-bei-broadwell-die-luft-raus-1411-110715.html

[stinki]

Bei 14++ (das wir wahrscheinlich dieses Jahr bei Skylake-X oder nächstes Jahr bei Coffee Lake sehen werden) hat Intel den Gate-Pitch von 70nm auf 84nm vergrößert. Damit holen sie noch einmal einiges an Performance und Effizienz aus dem Transistor heraus, dürften aber wahrscheinlich auch etwas größer dabei werden.

Und die Transistor Performance von 14++ ist besser als die vom 10FF Transistor und vergleichbar mit der 10+ Performance!
Erst 10++ wird 14++ wieder übertreffen.
10+ ist schon für Mitte/Ende 2018 eingezeichnet und damit wird 10FF nur ein kurzes Leben vergönnt sein.
Und 10++ ist dann schon für Ende 2019 geplant.

[Happo]

Das erklärt auch warum Coffee Lake in 14FF++ kommt bzw. kommen muss. Mit 10FF hätte man gegenüber Kaby Lake Probleme mit der Performance.

[Skysnake]

Air Gaps nutzen sie schon seit Jahren, u.a. Core M (Broadwell): https://www.golem.de/news/air-gaps-intel-laesst-bei-broadwell-die-luft-raus-1411-110715.html
Ok, dann nicht neu. Das ging an mir vorbei, aber man muss ja auch nicht alles wissen/kennen ;):tongue::cool:

[Skysnake]

Kleiner Bericht über Probleme mit dem Patterning/Fertigung in den <28nm nodes. Nichts wirklich Neues, aber für Leute die sich an sich nicht mit der Thematik beschäftigen dennoch sehr interessant.

http://semiengineering.com/patterning-problems-pile-up/?utm_content=51235430&utm_medium=social&utm_source=linkedin

[Skysnake]

Mal ein paar Daten zur Skalierung von analogen bzw Mixed Signal Schaltungen.

https://www.semiwiki.com/forum/content/6673-who-knew-designing-pll%C2%92s-so-complicated.html

Es skaliert, teilweise von einem Node zum nächsten gar nicht und insgesamt auch eher schlecht.

[Nightspider]

Mal eine Frage:

Könnte Intel mit ihrer verbesserten EMIB (Embedded Multi-Die Interconnect Bridge) nicht auch HBM2 Stacks mit dem Prozessor verbinden?

Mit FPGAs und dedizierten GPUs von AMD scheint es ja nun auch zu funktionieren. ein paar HBM Stacks sollten doch dann locker auch zu verbinden sein oder?

Könnte man nicht quasi ein L1 RAM (HBM2) mit zwei Stacks und dahinter normalen RAM als L2 kombinieren?

Damit würde man doch auch Geschwindigkeit und Kapazität kombinieren wie mit vers. Cache Stufen.

[ndrs]

Eine Besonderheit von EMIB ist ja, dass es nur kleine Interposer gibt, die die Ränder der Dies verbinden. Beim Logic-Die von HBM sind die Datenpins auf der kompletten Fläche verteilt. Jetzt könnte man einen embedded Interposer bauen, der den kompletten HBM abdeckt (wodurch man bei mehreren Stacks dann fast schon einen großen Interposer nehmen könnte, da man nicht mehr viel spart) oder man entwirft einen neuen Logic-Layer. Hier ist aber fraglich ob das 1024-Bit-Interface sich wirklich viel platzsparender unterbringen lässt.

[Skysnake]

Vergleich der Nodes zwischen GF, TSMC und Intel

https://www.semiwiki.com/forum/content/6713-14nm-16nm-10nm-7nm-what-we-know-now.html

[Complicated]

Der Artikel bei Semiwiki hat nur ein gravierendes Problem:
GLOBALFOUNDRIES (GF) licensed the Samsung 14nm process and we have combined them here as GF/SS.
GF und Samsung nutzen nicht den selben Prozess bei 7nm - sie gehen völlig getrennte Wege.

GF hat den IBM Prozess und Samsung etwas völlig eigenes. In diesem Artikel wird demnach GFs Weg zu 7nm überhaupt nicht berücksichtigt - und das obwohl sie wohl noch vor allen anderen 7nm Produkte anbieten werden können, abgesehen von TSMC vielleicht. Samsung setzt hier bisher auf EUV in 7nm ebenso wie Intel und daher werden diese beiden auch 10nm nutzen dazwischen.
https://www.globalfoundries.com/news-events/press-releases/globalfoundries-deliver-industrys-leading-performance-offering-7nm-finfet
GF's 7nm FinFET technology will be supported by a full platform of foundation and complex intellectual property (IP), including an application-specific integrated circuit (ASIC) offering. Test chips with IP from lead customers have already started running in Fab 8. The technology is expected to be ready for customer product design starts in the second half of 2017, with ramp to risk production in early 2018.

[Leonidas]

Wie gehts eigentlich ab ~2022 weiter wenn wir bei 5nm angekommen sind?


TSMC neue Fab soll für 5nm/3nm sein. Ansonsten gab es hierzu noch keine Wortmeldungen.

[Skysnake]

Mal was interessantes zum aktuellen Zustand in der Fertigung und zu turnaround Zeiten


http://semiengineering.com/moores-law-a-status-report/#.WPktlDNGJMU.linkedin

EUV significantly reduces the number of mask layers required to create chips, which speeds time to silicon. Industry sources say it now takes about 60 to 90 days to get silicon back from foundries for advanced chips, which is up from about 45 to 60 days at previous nodes. Reducing the number of masks using EUV has a direct bearing on that.

[stinki]

Auch mal eine Übersicht von Anandtech
http://www.anandtech.com/show/11337/samsung-and-tsmc-roadmaps-12-nm-8-nm-and-6-nm-added

Samsung hat einen 8nm Prozess und einen 6nm Prozess hinzugefügt.
Der 8nm ist ein verbesserter 10LPP und der 6nm wird wahrscheinlich ein verbesserter 7nm Prozess sein.
Wahrscheinlich kommt Samsungs 7nm wegen EUV erst in der zweiten Jahreshälfte 2019 und sie brauchen etwas für die erste Jahreshälfte 2019 (SoC für S10 Smartphone) und etwas gegen den 7nm Prozess von TSMC.
Sowohl TSMC als auch Samsung werden wohl Mitte 2019 die Massenfertigung von 7nm EUV Chips starten. Mal schauen wie sich GlobalFoundries zeitlich bezüglich 7nm EUV positioniert (wahrscheinlich ebenfalls Mitte oder Ende 2019).

[HOT]

Interessant ist die Entwicklung bei Ryzen. Mit den Baidu-Leaks war ja auf einmal von einem 14 LPU-Prozess die Rede was Zen-CPUs angeht. Könnte auch was angepasstes sein. Da gabs auch keine Ankündigungen zu.

[Complicated]

Mal schauen wie sich GlobalFoundries zeitlich bezüglich 7nm EUV positioniert (wahrscheinlich ebenfalls Mitte oder Ende 2019).
Bei 7nm EUV warten ja alle auf den selben Zulieferer damit das funktioniert. Das wird so ziemlich ein gleichzeitiger Start für alle werden. GF hat ja ihren 7nm DUV kompatibel gemacht zu EUV und wird je nach Fortschritt einzelne Layer zu EUV migrieren.

[HOT]

Das wird so laufen, jo. Ende 2018 bis Anfang 2019 kommen die alle mit fast den gleichen Strukturgrößen, nämlich die, die mit konventioneller Belichtung noch grad so wirtschaftlich möglich sind und später bei EUV nutzen eh alle ähnliche Technologien, was wieder in der fast gleichen Stukturgröße zur gleichen Zeit enden könnte.

[Ravenhearth]

Lisa Su hat gerade gesagt, dass AMD 7nm-Produkte sowohl bei GF als auch bei TSMC fertigen lassen, aber nicht welche wo.

[HOT]

Semi custom wird sicherlich bei tsmc bleiben, das ist dann ja schon ein dicker Anteil.

[Linmoum]

Lisa Su gestern auf der JP Morgan Conference:
Yes, so our goal is to be very competitive in terms of our long-term roadmap. If you look at the foundry 7-nanometer roadmap compared to some of the other technologies out there, it’s actually really competitive. And I think the gap between sort of the foundry roadmap and like the Intel roadmap has gotten a lot closer. Our goal is to be aggressive with 7-nanometer technology. We will be doing tape-outs later this year. And as we get closer to production, we’ll give more insights there. But the idea is to be very competitive throughout the product portfolio.
https://seekingalpha.com/article/4075407-advanced-micro-devices-amd-presents-jpmorgan-technology-media-and-telecom-conference

[HOT]

Zen2. Muss dann auch dieses Jahr kommen das Tapeout, wenn das 2019 was werden soll.

[Complicated]

Tapeout des Ryzen 8-Kern Dies war im Januar 2016, Release im April 2017. 15 Monate wären dies. Sicherlich kann man etwas abziehen für den eingefahren Prozess und 2-3 Monate kürzerer "ramp" Zeit. Die Stückzahlen dürften schneller bei der benötigten Menge liegen bei einem eingefahrenen 14nm Prozess. Ich würde hier auf September/Oktober 2018 setzten wenn alles problemlos läuft.

Pinacle Ridge ist auch für 2018 auf AMDs Roadmap in 7nm
http://www.pcgameshardware.de/screenshots/original/2017/05/AMD-Roadmap-Zen-pcgh.png

Da auch der Nachfolger bis 2020 schon längere Zeit auf dem Markt sein wird mit einem verbesserten 7nm+ Prozess ist 2019 als Erscheinungsjahr für Zen2 zu spät nach den Roadmaps. 7nm+ könnten hier die ersten kompletten EUV-7nm sein.

[HOT]

Das ist aber kein eingefahrener Prozess, sondern ein nagelneuer. Und Pinnacleridge ist Zen1 in 14nm, das sollte doch wohl klar sein mittlerweile. 7nm Zen2 ist ein 12-Kerner, da er als Grundlage für den 48 Kernigen Starship dient, welcher wieder aus 4 Dies besteht. 7nm+ steht übrigens für 7nm voll-EUV offenbar. Zudem markieren Balkenanfang sicher auch in diesem Chart Tapeout und Balkenende Release, was zu Tapeout noch 2017 und Release dann Anfang 2019 passen würde. Wirr finde ich das 14nm+. Das muss ja dann für ein Fertigungsupgrade stehen, also 14LPU oder 14HP für PinnacleRidge (der erste Balken).

[Complicated]

Also der Zen1 in 14nm ist ja Summit Ridge - Pinacle Ridge wird wenn dann in 14nm+ kommen. Aber du hast Recht der gehört eher in den ersten Kasten noch mit Beginn 2017 - der Codename für 7nm ist glaube ich noch nicht gefallen.

Das ändert nichts am Ablauf und Zeitplan der 7nm Produkte die ja unabhängig der 14nm Produkte voranschreiten. Lisa Su hat ja auch in der letzten Konferenz bestätigt, dass praktisch 3 Teams zeitgleich das R&D an Zen1, Zen2 und Zen3 voran treiben. Die zeitlich etwas versetzten Teams profitieren dabei von den "real silicon" Erfahrungen der schon veröffentlichten Produkte.

Aber ich denke nicht dass hier Tapeout auf den Balken zu lesen sind. Tapeout des Zen1 in 14nm war Januar 2016. 7nm Tapeout wurde gerade für H2/2017 bestätigt durch Lisa Su.

7nm+ steht übrigens für 7nm voll-EUV offenbar.
Schrieb ich ja genau so im letzten Satz:
7nm+ könnten hier die ersten kompletten EUV-7nm sein.

[Tamagothi]

Zudem markieren Balkenanfang sicher auch in diesem Chart Tapeout und Balkenende Release, was zu Tapeout noch 2017 und Release dann Anfang 2019 passen würde.

Das haut aber mit Ryzen (Zen) nicht hin :wink:

[HOT]

Klar haut das bei PinnacleRidge hin, SummitRidge ist doch eh schon draußen, der interessiert sowieso nicht.

[Complicated]

Der steht aber mit drauf und wenn deine Interpretation richtig sein soll muss es auch auf Summit Ridge zutreffen ;) - passt nicht mit den Tapeouts. Zudem hat AMD in der Vergangenheit auf den Roadmaps auch einfach das Release-Jahr für solche Timelines verwendet.

[HOT]

Das gilt für RavenRidge (14FF) und PinnacleRidge (14FF+). Warum sollte da da in der aktuellen Roadmap ein Produkt aufgeführt werden, was dafür nicht mehr aktuell ist? Das ist ja eh nix genaues, sondern eben nur ungefähr. Und das passt.
Zen2 Tapeout Ende 2017, Release Anfang 2019.
Zen3 Tapeout Ende 2018, Release Anfang 2020.
Mehr steht da doch nicht. Das passt ebenfalls gut zu GloFos Roadmap.

[StefanV]

Tapeout des Ryzen 8-Kern Dies war im Januar 2016, Release im April 2017. 15 Monate wären dies. Sicherlich kann man etwas abziehen für den eingefahren Prozess und 2-3 Monate kürzerer "ramp" Zeit. Die Stückzahlen dürften schneller bei der benötigten Menge liegen bei einem eingefahrenen 14nm Prozess. Ich würde hier auf September/Oktober 2018 setzten wenn alles problemlos läuft.
Dazu kommt, dass Zen ein komplett neues Design ist, während Zen2 "nur" eine Evolution ist.

Sprich du brauchst für Zen1 deutlich mehr Zeit, um die ganzen Quirks raus zu bekommen...

[y33H@]

https://news.samsung.com/global/samsung-set-to-lead-the-future-of-foundry-with-comprehensive-process-roadmap-down-to-4nm

8LPP (8nm Low Power Plus): 8LPP provides the most competitive scaling benefit before transitioning to EUV (Extreme Ultra Violet) lithography. Combining key process innovations from Samsung’s 10nm technology, 8LPP offers additional benefits in the areas of performance and gate density as compared to 10LPP.


7LPP (7nm Low Power Plus): 7LPP will be the first semiconductor process technology to use an EUV lithography solution. 250W of maximum EUV source power, which is the most important milestone for EUV insertion into high volume production, was developed by the collaborative efforts of Samsung and ASML. EUV lithography deployment will break the barriers of Moore’s law scaling, paving the way for single nanometer semiconductor technology generations.


6LPP (6nm Low Power Plus): 6LPP will adopt Samsung’s unique Smart Scaling solutions, which will be incorporated on top of the EUV-based 7LPP technology, allowing for greater area scaling and ultra-low power benefits.


5LPP (5nm Low Power Plus): 5LPP extends the physical scaling limit of FinFET structure by implementing technology innovations from the next process generation, 4LPP, for better scaling and power reduction.


4LPP (4nm Low Power Plus): 4LPP will be the first implementation of next generation device architecture – MBCFETTM structure (Multi Bridge Channel FET). MBCFETTM is Samsung’s unique GAAFET (Gate All Around FET) technology that uses a Nanosheet device to overcome the physical scaling and performance limitations of the FinFET architecture.


FD-SOI (Fully Depleted – Silicon on Insulator): Well suited for IoT applications, Samsung will gradually expand its 28FDS technology into a broader platform offering by incorporating RF (Radio Frequency) and eMRAM(embedded Magnetic Random Access Memory) options. 18FDS is the next generation node on Samsung’s FD-SOI roadmap with enhanced PPA (Power/Performance/Area).

[BoMbY]

IBM Research Alliance Builds New Transistor for 5nm Technology (http://www-03.ibm.com/press/us/en/pressrelease/52531.wss)

The silicon nanosheet transistor demonstration, as detailed in the Research Alliance paper Stacked Nanosheet Gate-All-Around Transistor to Enable Scaling Beyond FinFET, and published by VLSI, proves that 5nm chips are possible, more powerful, and not too far off in the future.

Compared to the leading edge 10nm technology available in the market, a nanosheet-based 5nm technology can deliver 40 percent performance enhancement at fixed power, or 75 percent power savings at matched performance. This improvement enables a significant boost to meeting the future demands of artificial intelligence (AI) systems, virtual reality and mobile devices.

"This announcement is the latest example of the world-class research that continues to emerge from our groundbreaking public-private partnership in New York,” said Gary Patton, CTO and Head of Worldwide R&D at GLOBALFOUNDRIES. “As we make progress toward commercializing 7nm in 2018 at our Fab 8 manufacturing facility, we are actively pursuing next-generation technologies at 5nm and beyond to maintain technology leadership and enable our customers to produce a smaller, faster, and more cost efficient generation of semiconductors.”


http://i.imgur.com/0IZTEfsl.jpg (http://i.imgur.com/0IZTEfs.jpg)
IBM Research scientist Nicolas Loubet holds a wafer of chips with 5nm silicon nanosheet transistors manufactured
using an industry-first process that can deliver 40 percent performance enhancement at fixed power, or 75 percent
power savings at matched performance

Das Paper dazu soll am 8. Juni vorgestellt werden (http://www.vlsisymposium.org/files/VLSI2017_Tech_program.pdf):


T17-5 - 17:40 (Late News)

Stacked Nanosheet Gate-All-Around Transistor to Enable Scaling Beyond FinFET, [...] , *IBM, **Samsung Electronics Co., Ltd., ***GLOBALFOUNDRIES, USA

In this paper, for the first time we demonstrate that horizontally stacked gate-all-around (GAA) Nanosheet structure is a good candidate for the replacement of FinFET at the 5nm technology node and beyond. It offers increased Weff per active footprint and better performance compared to FinFET, and with a less complex patterning strategy, leveraging EUV lithography. Good electrostatics are reported at Lg=12nm and aggressive 44/48nm CPP (Contacted Poly Pitch) ground rules. We demonstrate work function metal (WFM) replacement and multiple threshold voltages, compatible with aggressive sheet to sheet spacing for wide stacked sheets. Stiction of sheets in long-channel devices is eliminated. Dielectric isolation is shown on standard bulk substrate for sub-sheet leakage control. Wrap-around contact (WAC) is evaluated for extrinsic resistance reduction.


http://i.imgur.com/xkigDZrl.jpg (http://i.imgur.com/xkigDZr.jpg)
Pictured: a scan of IBM Research Alliance’s 5nm transistor, built using an industry-first process to stack silicon
nanosheets as the device structure – achieving a scale of 30 billion switches on a fingernail-sized chip that will
deliver significant power and performance enhancements over today’s state-of-the-art 10nm chips.

(Fotos von IBM's Flickr. (https://www.flickr.com/photos/ibm_research_zurich/sets/72157681654876712/))

[Hübie]

Haha. Das wollte ich auch gerade mal posten. Klingt jedenfalls interessant und vielversprechend. Dank dir für's teilen. :up:

[deekey777]

Globalfoundries 7LP: 7-nm-Chips 2018, zunächst ohne EUV (https://www.heise.de/newsticker/meldung/Globalfoundries-7LP-7-nm-Chips-2018-zunaechst-ohne-EUV-3742543.html)

Der Chip-Auftragsfertiger Globalfoundries kündigt die FinFET-Fertigungsprozesse 7LP und FX-7 ASIC an, die 2018 in Serie laufen sollen – aber zunächst ohne EUV-Lithografie.

[Complicated]

Wenn AMD diese Eckdaten für Zen2 in 2H2018 hinbekommt, geht Intels gesamte 10nm Produktlinie schweren Zeiten entgegen - und zwar bis spät in 2019 rein bis EUV bereit ist:

Für 7LP verspricht Globalfoundries im Vergleich zur aktuellen 14-nm-FinFET-Technik über 40 Prozent mehr Performance bei gleicher Leistungsaufnahme oder bei gleicher Taktfrequenz um mehr als 60 Prozent niedrigere Leistungsaufnahme. Die Fertigungskosten pro Die sollen um bis zu 30 Prozent sinken.

[BoMbY]

Hmm (https://www.globalfoundries.com/sites/default/files/product-briefs/7lp-product-brief.pdf):

https://i.imgur.com/mtqHLH8.png

[Blediator16]

Wie sagt man so schön "Put up or shut up"

[iuno]

https://i.imgur.com/mtqHLH8.png

IMHO im direkten Vergleich zum 14LPP product brief interessant:

https://i.imgur.com/3MA2U32.png
https://www.globalfoundries.com/sites/default/files/product-briefs/product-brief-14lpp.pdf

[Leonidas]

Es ist jedenfals beeindruckend, wie derzeit die zukünftigen Fertigungsverfahren in die Roadmaps gepackt werden - ganz so, als gäbe es keinerlei Probleme, Moores Law zu halten. Kurzfristiger Effekt, Marketing-Getöse - oder tatsächlich die Auflösung einer gewissen Bremse nach 28nm?

[Skysnake]

Naja inzwischen sieht man EUV auch als Marketing Instrument. Brauchen wird man es nicht zwingend, aber man bekommt ein paar Freiheiten beim designprozess sofern man sich nicht eine Hintertür Phone EUV offen halten will.

Ansonsten halt kürzere durchlaufzeiten da weniger Masken. Auf der anderen Seite aber wohl auch weniger Gesamtvolumen

[Kriton]

IMHO im direkten Vergleich zum 14LPP product brief interessant:

https://i.imgur.com/3MA2U32.png
https://www.globalfoundries.com/sites/default/files/product-briefs/product-brief-14lpp.pdf

Wenn sie also so sauber planen wie bei 14 LPP, dann werden sie tatsächlich (nahe) 5 GHz schaffen...

[HOT]

GloFo Pläne:

http://www.anandtech.com/show/11558/globalfoundries-details-7-nm-plans-three-generations-700-mm-hvm-in-2018

[robbitop]

7 LP somit für Starship (12C Zen2 @7nm). H2 2018 kann die Produktion laut Roadmap anlaufen. Für eine Vorstellung in H1 2019 also gerade früh genug.

[LadyWhirlwind]

Wie kompetitiv ist der Prozess gegenüber Intel? Verliert Intel seinen Fertigungsvorsprung?

[robbitop]

Das ist von außen und ohne gleiches/ähnliches Design auf beiden Prozessen (zB A9 @14nm/16nm samsung/tsmc) schwer bis unmöglich zu wissen. Laut den Kennzahlen ist Intel bei gleicher Zahl (zB 14 nm) etwas kleiner. Angeblich liegt Intels 14nm auf dem Niveau von 10 nm von tsmc/samsung. Oder irgendwo dazwischen. Auch takten Intels CPUs ein Stück höher. Ein gutes Stück kommt sicherlich aus dem ausgereiften und getunten Prozess (14nm+/++) und aus dem Design. Broadwell (1.gen 14nm) taktete noch nicht so hoch. SKL schon besser. KBL noch besser. Da hat man seit >2...2,5 Jahren schon viel am Design und Prozess getunt.

Auch hat das Design mittlerweile einen größeren Einfluss als der Fertigungsprozess. An Intels 32nm Prozess kam man bis KBL in Bezug auf maximale Takten nicht mehr heran. AMD erreicht dank automatisiertem Layout mehr Transistoren pro Fläche als Intel - bei leicht schlechterem Prozess. Viele Variablen. Viele Unbekannte. 7nm tritt gegen Intels ähnlich große 10nm an. Beide scheinen drei Evolutionsstufen zu haben, bei dem nochmal ein wenig Performance und Fläche herauskommt.

Eines ist aber klar: der ehemals gewaltige Rückstand hat sich verkürzt. Das Design ist vermutlich bei nahezu Fertigungsgleichstand wichtiger. Einen kleinen Vorsprung wird Intel sicherlich behalten. Man hat vollen Einfluss auf sämtliche Prozessparameter und auf das Design. Und Unmengen an Ressourcen. Das wird nie wirkungslos sein.

[LadyWhirlwind]

Eines ist aber klar: der ehemals gewaltige Rückstand hat sich verkürzt. Das Design ist vermutlich bei nahezu Fertigungsgleichstand wichtiger. Einen kleinen Vorsprung wird Intel sicherlich behalten. Man hat vollen Einfluss auf sämtliche Prozessparameter und auf das Design. Und Unmengen an Ressourcen. Das wird nie wirkungslos sein.

Danke für die Einordnung.

[AffenJack]

7nm tritt gegen Intels ähnlich große 10nm an. Beide scheinen drei Evolutionsstufen zu haben, bei dem nochmal ein wenig Performance und Fläche herauskommt.

Nichtmal da kann man sich sicher sein. Die Angaben von GF neuerdings sind etwas merkwürdig. Es hieß mal 7nm wird deutlich mehr als eine Verdopplung der Transistorendichte und deshalb kommt man an Intel heran. Aber bei GFs neuesten Angaben (siehe iuno's beitrag und anandtech) scheint es nun doch eher nur knapp über 2facher Transistorendichte zu werden. Damit wird so wie es aussieht Gfs 7nm im Vergleich zu Intel 10nm ähnlich wie GF14nm vs Intel 14nm sein.

[HOT]

7 LP somit für Starship (12C Zen2 @7nm). H2 2018 kann die Produktion laut Roadmap anlaufen. Für eine Vorstellung in H1 2019 also gerade früh genug.
Die werden beides anlaufen lassen, das 12 Kern-Die und Profi-Navi. Ich rechne damit, dass wir Navi sogar noch in 2018 sehen werden, da werden 2-3 Monate Vorlauf der Massenproduktion reichen. Die brauchen den Chip unbedingt, der ersetzt ja Hawaii.

Nichtmal da kann man sich sicher sein. Die Angaben von GF neuerdings sind etwas merkwürdig. Es hieß mal 7nm wird deutlich mehr als eine Verdopplung der Transistorendichte und deshalb kommt man an Intel heran. Aber bei GFs neuesten Angaben (siehe iuno's beitrag und anandtech) scheint es nun doch eher nur knapp über 2facher Transistorendichte zu werden. Damit wird so wie es aussieht Gfs 7nm im Vergleich zu Intel 10nm ähnlich wie GF14nm vs Intel 14nm sein.

Das waren 15Mio/mm² bei 28nm und >25Mio/mm² bei 14nm Zen. GloGo spricht von 50% Area Reduction bei der ersten Auskopplung, was wäre 37Mio/mm² nur bei der ersten Auskopplung. Der Sprung von 20nm auf 10nm (um mit Intel nm-Angaben zu rechnen) ist schon gewaltig.




Was soll eigentlich "superior gate control" sein?

[Skysnake]

Na wie das gate ausgesorgt wird
Das hat direkt mit des Variationen der Transistoren zu tun

[Skysnake]

Ein ganz netter Artikel, der auf die Besonderheiten von Automotive, Avionic etc Designs eingeht.

http://semiengineering.com/how-reliable-are-finfets/#.WZXDLUSXZhs.linkedin

Das reist so ein bischen an, warum ich Tegra im Automotive Bereich so kritisch gesehen habe und auch jetzt noch nVidias Aktivitäten da recht skeptisch gegenüber stehe.

Die haben mit so was halt nicht wirklich die Erfahrung, die der Automotive Bereich erwartet.

Zudem gibt es halt auch einen gewissen Tradeoff. Um da wirklich immer auf der sicheren Seite z u sein, muss man richtig was machen und das geht immer! zulasten der Effizienz und kostet auch richtig Aufwand in der Entwicklung.

[AffenJack]

Ein ganz netter Artikel, der auf die Besonderheiten von Automotive, Avionic etc Designs eingeht.

http://semiengineering.com/how-reliable-are-finfets/#.WZXDLUSXZhs.linkedin

Das reist so ein bischen an, warum ich Tegra im Automotive Bereich so kritisch gesehen habe und auch jetzt noch nVidias Aktivitäten da recht skeptisch gegenüber stehe.

Die haben mit so was halt nicht wirklich die Erfahrung, die der Automotive Bereich erwartet.

Zudem gibt es halt auch einen gewissen Tradeoff. Um da wirklich immer auf der sicheren Seite z u sein, muss man richtig was machen und das geht immer! zulasten der Effizienz und kostet auch richtig Aufwand in der Entwicklung.


Nur bekommt Nvidias Xavier als Chip schon ASIL-C und das Board ASIL-D. Also hat man das Ding genau damit im Hinterkopf designt und ist die Tradeoffs die du erwähnst eingegangen. Davon abgesehen siehts bei Intel nicht anders aus, die haben da genausowenig Erfahrung, aber auch die wirst du bald in Autos sehen. Von den herkömmlichen Playern aus dem Automative-Bereich hört man dagegen gar nix und kann annehmen, dass sie zumindest 2,3 Jahre später kommen werden. Es würde mich schon wundern, wenn die zertifizierungsbehörde sich des Finfet Problems nicht bewusst ist und dieses nicht in Betracht zieht. Aber das Problem werden sowieso alle Hersteller haben, da alle auf Finfet setzen werden.

Edit: Wollte eigentlich im Autonomes Fahren Thread antworten. Gehört eher da rein.

[Skysnake]

Intel ist da aber ein ganz schlechtes Beispiel, weil sie durch den Kauf von Altera sogar auf mehr als ein Jahrzehnt an Erfahrung mit Military class chips haben! Das ist nochmals eine ganz andere Liga.

Ich habe jetzt noch nie mit ASIL etc gearbeitet, aber nach dem was ich bisher dazu gelesen habe sieht es für mich nicht danach aus, als ob die angesprochenen Probleme davon abgedeckt sind

[AffenJack]

Intel ist da aber ein ganz schlechtes Beispiel, weil sie durch den Kauf von Altera sogar auf mehr als ein Jahrzehnt an Erfahrung mit Military class chips haben! Das ist nochmals eine ganz andere Liga.

Ich habe jetzt noch nie mit ASIL etc gearbeitet, aber nach dem was ich bisher dazu gelesen habe sieht es für mich nicht danach aus, als ob die angesprochenen Probleme davon abgedeckt sind

Intel alleine wird da auch schon ewig verwendet und auch Nvidia hat da mehr als 10 Jahre Erfahrung drin, genauso wie AMD. Mit Military class hat jeder US Hersteller Erfahrung, weil da gut Geld zu machen ist. Die haben alle Produkte da drin und Nvidia hat da auch sowohl Grafikkarten als auch Tegras drinne. Also wieso soll Nvidia mit autonomen Autos mehr Probleme haben als andere? Die haben alle die gleiche Erfahrung und wenn Finfet zum Problem wird, dann für alle.

[Skysnake]

Das wäre mir aber etwas ganz neues das Intel-CPUs oder AMD oder nVidia verbaut werden. Also ok in irgendwelchen Bürorechnern mit extra Schirmung etc. Aber nicht in Panzern, Flugzeugen usw. Da kommen eigentlich nur FPGAs also große Chips drauf und irgendwelcher Kleinkram.

Zumindest habe ich nie etwas anderes gelesen geschweige denn gesehen.

Hättest du eventuell zu derart7gen Berichten einen Link?

Von Altera und Xillinx ist ja bekannt das man an sich einfach nen automotive Chip + höheres speedrating nimmt um auf die gleichen Eigenschaften wie die Military class zu kommen. Die kannste halt nicht kaufen.

Bei Intel-CPUs sowie AMD und nvidia wäre mir das was ganz neues.

[AffenJack]

Das war vielleicht früher so, schon länger werden da aber wohl auch normale Chips von Intel, Nv, AMD verbaut. FPGAs koexistieren natürlich, aber es dürfte sehr vom Einsatzgebiet abhängen, wo man was verbaut.
Man muss sich nur den Product Sheet von Abaco Systems (Abgespalteter Embeddedlieferant von General Electric und wahrscheinlich einer der größten Zuliefer in dem Bereich) angucken.

https://www.abaco.com/system/files/files/2017_product_selection_guide_2.pdf

Da hast du ein Haufen Intelsysteme und auch Nvidia ist dabei und davon sind einige klar für Panzer/Drohnen.

Oder mehr auf Nvidia bezogen:
https://www.abaco.com/download/gpgpu-cots-platforms

IED Detection und Target Tracking zeigen ja schon, dass die Teile z.B. für Panzer konzipiert sind und mit TX2 bieten man da auch schon Finfetchips an.

[Hugo78]

Das wäre mir aber etwas ganz neues das Intel-CPUs oder AMD oder nVidia verbaut werden. Also ok in irgendwelchen Bürorechnern mit extra Schirmung etc. Aber nicht in Panzern, Flugzeugen usw. Da kommen eigentlich nur FPGAs also große Chips drauf und irgendwelcher Kleinkram.

Zumindest habe ich nie etwas anderes gelesen geschweige denn gesehen.

Nvidia hatte iirc schon zu GF4 Zeiten damit geworben, daß ihre Chips im Apache arbeiten.

[Sunrise]

Die werden beides anlaufen lassen, das 12 Kern-Die und Profi-Navi. Ich rechne damit, dass wir Navi sogar noch in 2018 sehen werden, da werden 2-3 Monate Vorlauf der Massenproduktion reichen. Die brauchen den Chip unbedingt, der ersetzt ja Hawaii.
Vega20 sollte Hawaii ersetzen, Navi ist schon einen Schritt weiter.

[Skysnake]

Das war vielleicht früher so, schon länger werden da aber wohl auch normale Chips von Intel, Nv, AMD verbaut. FPGAs koexistieren natürlich, aber es dürfte sehr vom Einsatzgebiet abhängen, wo man was verbaut.
Man muss sich nur den Product Sheet von Abaco Systems (Abgespalteter Embeddedlieferant von General Electric und wahrscheinlich einer der größten Zuliefer in dem Bereich) angucken.

https://www.abaco.com/system/files/files/2017_product_selection_guide_2.pdf

Da hast du ein Haufen Intelsysteme und auch Nvidia ist dabei und davon sind einige klar für Panzer/Drohnen.

Oder mehr auf Nvidia bezogen:
https://www.abaco.com/download/gpgpu-cots-platforms

IED Detection und Target Tracking zeigen ja schon, dass die Teile z.B. für Panzer konzipiert sind und mit TX2 bieten man da auch schon Finfetchips an.

Ok danke. Das war mir nicht bekannt, dass die inzwischen normales consumer zeug verwenden. PowerPC war klar. Davon gibt es ja extra Versionen die sogar besonders strahlengehärtet sind.

Empfinde ich aber schon als gewagt da normales consumer Zeug zu verwenden. Ich konnte mal mit jemanden von Bosch aus der Chipentwicklung nach einem Vortrag länger sprechen. Die Anforderungen für die sicherheitskritischen Sachen ist schon pervers.

Das hat mich auch zu der Entscheidung geführt das ich NICHT im automotive Bereich in der Chipentwicklung arbeiten will. Und am Ende habe ich auch ne stelle im Messinstrumentenbau belehnt. Wäre da ASIC, PCB und FPGA Design gewesen.

Mir stellt sich da jetzt aber die Frage, inwieweit man auf PCB Ebene die Redundanz und Reliability erreicht.

Es gibt ja nicht ohne Grund spezialchips. Und allein einen Chip zu Designen der bei 100°C+ für mehrere Jahre zuverlässig funktioniert ist kein Kinderspiel

[Affinator]

Ich glaube da muss man die unterschiedlichen Anforderungen verstehen.

Im Militär reden wir zwar von relativ hohen Anforderungen, aber auch von extrem geringeren Stückzahlen. Das heißt die Komponenten sind zwar sehr widerstandsfähig und somit auf gewisse Weise zuverlässig. Das sagt aber nichts über die Verfügbarkeit aus. Eine Fehlerrate von 10^-5 bei den Platinen würde ich jetzt mal als untere Grenze im Militär annehmen. Das macht bei 1000 Panzern halt ab und zu mal eine Reparatur notwendig. Im Automobilbau wäre das gerade mal die untere Grenze für ASIL-A, also nichtmal Ansatzweise im Bereich der Fahrfunktion einsetzbar (außer im Fall einer Dekomposition mit Redundanz).

Wenn ich keine GHV hätte, würde ich hier mehr ins Detail gehen.

Nachtrag: Aber als Maßstab für notwendige Zuverlässigkeit und Verfügbarkeit sollte man im Automobilbau eher in Richtung Luft- und Raumfahrt gucken als zum Militär. Die sind erprobter und weniger experimentierfreudig.

[berhan]

Kann dies nur bestätigen, die Fehlerquoten sind im militärischen Bereich sicher höher als im automotiv Bereich. Die Stückzahlen sind sehr gering und es wird auf Kundenwünsche eingegangen. Ein Panzer gleicht fast nie einem anderen. Was aber viel höher ist, ist die Härtung und der Temperaturbereich sowie die dazugehörigen Tests https://de.wikipedia.org/wiki/MIL-STD-810.

[Complicated]

Hättest du eventuell zu derart7gen Berichten einen Link?
Hier auch ergänzend der wichtigste AMD-Partner in diesem Bereich:
http://mil-embedded.com/news-id/?43563
Boeing selects CoreAVI solutions to harness the high performance capabilities of AMD embedded Radeon(tm) graphics processors to be used in next generation advanced cockpit display systems
https://community.amd.com/community/amd-business/blog/2015/05/12/amd-embedded-technology-takes-flight
Now comes news from CoreAVI (https://community.amd.com/external-link.jspa?url=http%3A%2F%2Fmil-embedded.com%2Fnews-id%2F%3F43563), a long-time technology partner, that Boeing has selected AMD embedded technology for its next generation of high performance avionics cockpit display systems. Working together with CoreAVI, AMD embedded solutions enable the full capabilities of mission critical visual systems, including compute and graphics processors, multi-independent 3-D display outputs, and H.264/MPEG2 Universal Video Decoders that enable a state-of-the-art visual display system for pilots.

[Skysnake]

Ja dabei geht es aber rein um die Displayanzeige. Das ist nicht sicherheitskritiches. Ok wenn die Displays ausfallen würden wäre das schon echt beschissen aber man hat ja noch einen zweiten Satz an Displays die getrennt laufen und sollten die unerwartete doch ausfallen, haben meines Wissens nach selbst die neuen Maschinen noch einen rudimentären Satz an analogen Instrumenten.

Das ist halt etwas komplett anderes als ein Autopilot im Fahrzeug.

Auch in nem Panzer oder Helikopter muss man aufpassen wofür das verwendet wird. Rein für die Anzeige bzw andere untergeordnete Systeme, oder aber für sicherheitskritiches, das zu Toten führen kann wenn es ausfällt

[AffenJack]

Militär hat allerdings den Vorteil der häufigen Wartungszyklen und hohen Kosten an anderen Stellen. Die werden auch kein Problem haben, wenn die Finfetchips nach 10 Jahren alle durch Elektronenmigration kaputt gehen. Dann tauscht man die zur Sicherheit alle 5 Jahre aus und fertig. Das sind Peanuts für die in Anbetracht der anderen Kostentreiber die sie bei der Wartung haben oder alleine den Kosten für Geschosse. Wenn 1 Panzergeschoss genauso viel kostet, wie der Austausch des Computers, dann spielt das einfach keine große Rolle.

Im Automarkt dagegen wird das ne ganz andere Nummer, da freuen sich die Leute nicht gerade, wenn sie sowas nach kurzer Zeit tauschen müssen. Da wirds aber alleine schon spannend zu sehen, was die Leute der ersten Elektrogenerationen machen werden, wenn nach 10 Jahren der Akkutausch teurer als der Autowert sein werden und sie damit eigentlich einen wirtschaftlichen Totalschaden haben.

[gnahr]

militär ist trotzdem kein hexenwerk, man kann nur nehmen was verfügbar ist UND es braucht bei allem eine second source. zudem beginnt jedes projekt mit ner entwicklungsphase und da sind auch staatskonzerne aus sehr großen europäischen ländern froh wenn sie überhaupt funktionstüchtige teile bekommen. ich habe selten jemand so glücklich gesehen wenn man kommuniziert, dass man nach prozess x mehr als 80% yield gehabt hat.
automotive ist auch viel mehr "wo können wir noch 0,02cent sparen?", da werden oftmals ganze linien für ein produkt genutzt die an sich viel zu schade sind. ich rüste lieber 2 mal um und bastel etwas auf kante als nur supply management zu machen und knöpfchen drücken zu lassen. ja es gibt diese defekt-anforderungen, aber wie mit der mil schon gezeigt testen die ja auch bis zum umfallen mit angepassten specs. wenn dadurch keine lösung möglich ist, gibts genauso zugeständnisse.

grüße an die chipfertiger, wenn ihr ein schönes package wollt, ohne eure sachen nach asien zu schicken, sehen wir uns. :)

[HOT]

Auch Samsung macht nach TSMC jetzt einen Zwischenschritt zwischen 10 und 14LPP.
https://www.computerbase.de/2017-09/samsung-foundry-11-nm-7-nm-euv/
Hört sich so an, als wäre dieser Prozess ähnlich leistungsfähig wie Intels 14nm.

Während GloFo im Laufe des Jahres 7nm non-EUV fertig haben will, welcher ja offenbar zuerst exklusiv für Zen2 genutzt werden soll, Schafft es Samsung offenbar 7nm Teil-EUV noch in 2018 fertigzubekommen, sodass erste Produkte (Apples A12?) schon zum Jahresbeginn 2019 denkbar wären. Doch für CPUs/GPUs wird jetzt erstmal GloFos 7nm non-EUV, Samsung 8LPP und TSMCs N7 interessant. AMDs Wahl für N7 (ist ja auch ohne EUV) scheint ja zu bestätigen, dass TSMC am weitesten damit ist.

Spekulativ würde ich schätzen, dass die SoC-Hersteller lieber die Teil-EUV-Prozesse bevorzugen werden (wie bei Apples A12, welcher ja in N7+ kommen soll), weil diese nur mit geringer Verzögerung zu den non-EUV-Prozessen den Markt erreichen sollen aber eben deutlich teurer sind - was bei den Top-Smartphone-SoCs offenbar auch weiterhin eine eher untergeordnete Rolle spielt - aber auch einiges leistungsfähiger sind.
Die non-EUV-Prozesse bleiben dann weiterhin für CPU/GPU-Hersteller und die günstigeren SoCs interessant.
Es ist also keineswegs unwahrscheinlich, dass AMDs Vega 20 dann eines der ersten N7-Produkte werden kann, denn die werden den Prozess vor allem deshalb ausgewählt haben, weil dort recht früh Kapazität zu erwarten ist.
Edit: Korrigiert

[y33H@]

DUV ist ohne EUV, sprich klassische Immersionslithographie.

[Skysnake]

Autsch. Mit EUV brauchen wir eventuell für jeden stepper eine extra Maske 😮

https://semiengineering.com/unsolved-litho-issues-at-7nm/

Das wäre schon sehr krass. Zumal ich mal vor einigen Jahren mit nem leitenden Mitarbeiter von Zeiss für die EUV Spiegel sprechen konnte, und da hatte ich ihn explizit darauf angesprochen, ob man für EUV nicht jedes Spiegelsystem als einzigartig sehen müsste. Man also unterschiedliche yields etc sehen würde. Das verneinte er damals und hatte sogar schon von den next generation Spiegeln mit erhöhter numerischer apparation gesprochen.

Jetzt nach sicherlich 5 Jahren den obigen Artikel lesen zu müssen ist erschütternd. Ich will gar nicht wissen wie schlecht es um EUV wirklich bestellt ist :(

[BoMbY]

Auch wenn es schon was her ist: Aber für besondere Anforderungen von Militär und auch für den Weltraum gibt es z.B. die RAD-Prozessoren/Platinen von BAE (http://www.baesystems.com/en/our-company/our-businesses/electronic-systems/product-sites/space-products-and-processing/processors) welche zusammen mit IBM entwickelt werden und in der "Trusted Foundry (http://www.dmea.osd.mil/trustedic.html)" von GlobalFoundries hergestellt werden. Der RAD5545 (http://www.baesystems.com/en/download-en/20170525130030/1434571328901.pdf) wird zum Beispiel in 45nm SOI hergestellt.

Edit: Für ältere Systeme des US-Militärs wurden und werden zum Beispiel MIL-STD-1750A (https://en.wikipedia.org/wiki/MIL-STD-1750A) CPUs verwendet, zum Beispiel der Honeywell HX1750 (https://aerospace.honeywell.com/en/~/media/aerospace/files/datasheet/hx1750-datasheet.pdf). Ich schätze die aktuellen Standards sind noch geheim.

[Tobalt]

Bei einem kürzlichen Seminar bei Glofo wurde EUV dort unter gefühlt deutlichen vorbehalten gesehen, obwohl man sich andererseits sicher gab, dass es nun wohl fest in der Roadmap drin ist, anders noch als zB bei 14/10 nm wo über sowas manchmal spekuliert wurde

Scheinbar gibt es dieser Zeit auch einen bedeutsamen Teil der Lithografiecommunity (vor allem in Asien), die Nanoimprint größere Chancen zurechnen als EUV.

[Skysnake]

Hier ein nettes Video zu euv https://www.semiwiki.com/forum/f293/whats-new-different-euv-masks-9781.html

Sehr krass das man sich sorgen macht die aktuellen 7nm euv Anlagen eventuell schon für 5nm nicht mehr verwenden zu können:ugly:

Also die ganzen Probleme die es noch an allen Ecken und Enden gibt ist schon erschreckend.

Klar im Vergleich zu dem ganzen multipatterning ein Vorteil gerade bei den Durchlaufzeiten. Aber so "einfach" wie bei 65nm wird es auch mit euv nicht mehr. Man sieht einfach selbst mit euv rennt man direkt wieder in große Probleme. Da ist echt fraglich wie sich das noch rein ökonomisch weiter treiben lässt

[drkohler]

Hier ein nettes Video zu euv https://www.semiwiki.com/forum/f293/whats-new-different-euv-masks-9781.html

Sehr krass das man sich sorgen macht die aktuellen 7nm euv Anlagen eventuell schon für 5nm nicht mehr verwenden zu können:ugly:
Na das war mal eine Präsentation wo ich hauptsächlich unbekannte Abkürzungen gehört habe. Praktisch ein Vortrag in Morsecode :biggrin: Was ich verstanden habe ist 7nm ohne euv -> 100+ Masken und 7nm mit euv -> keiner hat's schon wirklich versucht bis jetzt (mit komplexen Designs).

[Sunrise]

Da ich nicht so richtig weiß, wo ich es posten soll, es aber vor allem um TSMC und generell Chipfertigung (Semis) geht, hau ich das mal hier rein. Ein eigener Thread ist denke ich übertrieben, da es wohl die Wenigsten interessiert, außer die hier mitlesenden.

Kurz: Es geht um 30 Jahre TSMC beim "TSMC 30th Anniversary Celebration Forum", das Live übertragen wurde.

Hier der Webcast als Aufnahme:
https://tsmc.str.hinet.net/liveportal/tccontent.php?pid=501000015

Enthält ein paar interessante Informationen, die man so öffentlich nicht erhält, u.a. Jensens (NVIDIA) Verhältnis zu Dr. Morris Chang (TSMC). Es ist aber u.a. auch Jeff Williams von Apple anwesend, der ein paar Dinge zum Besten gibt.

[Piefkee]

https://fuse.wikichip.org/news/641/iedm-2017-globalfoundries-7nm-process-cobalt-euv/

7nm GloFo Process

Liest sich extrem gut alles.

For chips that make use of large caches, GF can have a significant lead over Intel. Back in October Canard PC Hardware made the bold claim that AMD’s 7nm-based Zen 2 will feature 64 cores and a whopping 256 MiB of L3 cache (or 16 cores and 64 MiB of L3 per die if they still use quad-chiplets). For this kind of application AMD will have significantly denser chips.

[basix]

Siehe dazu meinen Post im EPYC Thread:
https://www.forum-3dcenter.org/vbulletin/showpost.php?p=11584292&postcount=266