Chipfertigung: 10 FF, EUV, 7 nm, 5 nm, 3 nm, GAF, ...

[basix]

Wie viele/wer stellen HBM eig. her ? der Speicher an sich ist doch der gleiche oder wie war das nochmal?

Edit: Samsung und Sky Hynix ?

Micron gibt es auch noch. Also grundsätzlich alle grossen Memory-Player. Ich vermute, die Chinesen werden auch bald etwas vergleichbares für den inländischen Markt haben.

Wenn die KI-Blase platzt kann es auch passieren, dass die Speicherhersteller ihre HBM-Kapazitäten so stark erhöht haben, dass sie sich andere Märkte suchen müssen dafür...
Auch wenn das passieren würde (woran ich nicht glaube), so ist HBM immer noch viel teurer als GDDR und DDR. Das ist technologisch bedingt und wird sich sobald nicht ändern (wenn überhaupt). Beim wegfallen vom KI-Accelerator und somit HBM Markt würde es sich mehr lohnen, Produktionskapazitäten auf z.B. GDDR umzulagern. Ausserhalb von KI und HPC ist soviel Bandbreite schlicht nicht notwendig und günstigerer Speicher gut genug. Ein paar Spezialfälle mal ausgenommen (z.B. MI300C für Microsoft).

[Windi]

Wieso ist HBM eigentlich so teuer in der Herstellung?

Ich dachte immer, dass überall die gleichen Speicherzellen drinstecken. Dann wäre halt nur das Speicherinterface unterschiedlich und dass man halt stapeln muss.

Jetzt scheint mir, dass der Aufbau komplett anders ist.

[w0mbat]

Sind halt viele Stapel mit TSVs.

[Windi]

Wenn man dreimal so viel Fläche für HBM-Speicher benötigt, dann müssten die TSVs ja 2/3 des Platzes beanspruchen.

[davidzo]

Ihr habt den falschen Ansatz. Ihr geht von kommunistischer Preisgestaltung aus, wir leben aber in einer Marktwirtschaft. Und da bestimmen Angebot und Nachfrage den Preis.

Eine Zeit lang war die Verfügbarkeit von Datacenter GPUs durch HBM Verfügbarkeit begrenzt. Das treibt natürlich die preise nach oben.
Marktwirtschaft funktioniert halt nur im Sinne des Kunden wenn es genug Alternativen gibt. Die Liste an Marktteilnehmern ist aber überschaubar klein. Samsung ist aber verspätet und hat zu schlechte qualität/yields, Hynix und Micron nicht genug Kapazität.

Und zu HBM selbst gibt es eben keine Alternativen. Wie will man sonst ein speicherinterface mit 6 oder 8tb/s bauen?

DDR? Man bräuchte gut 200x64bit memory channels um aktuellen HBM3e zu erreichen. Überlegt mal wie ein Epyc 12ch mainboard schon aussieht und der hat lediglich 460gb/s - ein 20stel von dem was du brauchst. DDR für AI würde nicht nur die Density im Datacenter erheblich reduzieren sondern ist auch aufgrund der Leitungslänge auch unmöglich.

GDDR6 / 7 ist noch schlimmer. Ein einzelnes HBMe3 Modul hat schon mehr Bandbreite als eine ganze RTX4090. Schaut mal wie gedrängt das auf einer 5090 zugeht. Da geht es um jeden zehntel Millimeter, mehr als 512bit und 1,8tb/s ist da auch nicht möglich.

HBM hat sich halt seit HBM1 stetig richtung higher End bewegt. Jede Generation hat die Bandbreite mindestens verdoppelt - bzw. sogar fast vervierfacht wenn man die Zwischengenerationen mit einrechnet (HBM1 = 128gb/s, HBM2e = 461gb/s).
Und von 1x4 Stacks ist es auf 3x16 angewachsen.

So eine Skalierung widerspricht dem sich verlangsamenden Trend der Halbtleiterindustrie. Das ist aber nicht etwa moores law in Aktion sondern eben eine ganz bewusste Upmarket Strategie. Nicht nur sind die DRAM-Prozesse heute teurer pro Diefläche und mit EUV Schritten angereichert, noch dazu stapelt man 12x soviele DIEs wie noch bei HBM1.

Und wieso macht man das wenn es doch die Kosten erhöht? - Weil sich der profit noch mehr steigern lässt indem die Zielgruppe dieser Upmarket Bewegung bereit ist die Mehrkosten nicht nur zu ersetzen sondern auch noch etwas oben drauf zu legen.

[HOT]

Genau. Sobald der Druck der KI-Hardware ein bisschen raus ist, rauschen die HBM-Preise aufgrund der massiven Überproduktion in den Keller. Das ist der Moment, bei dem GDDR keine Chance mehr haben wird, denn man wird die Produktionskapazitäten nicht mehr so schnell los, man ist also gezwungen neue Märkte zu erschließen. Letztendlich wird HBM billiger sein als GDDR. Man vergisst ja schnell, dass HBM auch kosten einspart.

[Windi]

OK, also verbraucht HBM nicht drei bis viermal so viel Fläche.

Dann hatte ich dort etwas falsch verstanden.

[HOT]

Wie kommst auf das schmale Brett?

[Windi]

Wie kommst auf das schmale Brett?

Ich hatte das hier so verstanden.
Und beim computerbase link klang es für mich genauso.

https://www.computerbase.de/news/wirtschaft/gewinn-verdoppelt-micron-knackt-milliardenmarke-beim-quartalsumsatz-mit-hbm.91878/

Du brauchst 3x soviel Fläche, dazu dann noch stapeln etc. Du solltest mit einem Faktor 5-10X soviel Kosten pro GB bei HBM rechnen.

[basix]

Das hast du richtig verstanden, bei HBM4 wird es noch schlimmer:
https://www.computerbase.de/news/wirtschaft/gewinn-verdoppelt-micron-knackt-milliardenmarke-beim-quartalsumsatz-mit-hbm.91878/
HBM3E consumes three times the amount of silicon compared to D5 to produce the same number of bits. Looking ahead, we expect the trade ratio to increase with HBM4, and then again with HBM4E when we expect it to exceed 4 to 1.

HBM kann also gar nie so günstig wie DDR5 sein ("D5" oben im Quote). Und das selbe wird auch für HBM vs. GDDR gelten. Solange also GDDR für die Consumer Chips ausreicht, wird man nicht auf HBM wechseln. Das ist simple Kostenrechnung. Und bei HBM kämen noch aufwendigeres Packaging/Stacking des Speichers sowie Interposer dazu. Das bisschen mehr PCB Fläche für GDDR/DDR Chips ist bei dieser Rechnung völlig vernachlässigbar. Dann müsste man eher GDDR + grosser LLC vs. HBM ohne LLC gegenüberstellen. Das würde die GPUs deutlich kleiner und somit günstiger machen. Aber selbst da wird es für HBM schlecht aussehen.

[Windi]

@basix
OK, aber was ist nun bei HBM so viel größer?
Die Speicherzellen?
Die TSVs?
Die Logik?

[basix]

Das ist eine sehr gute Frage. TSVs brauchen sicher Platz. Aber nicht 3x so viel. Da man mehr Channel / Bänke hat, wird die Flächeneffizienz sicher auch sinken. HBM4 soll ja von 1024bit auf 2048bit gehen, was mehr TSVs und mehr Speicherbänke zur Folge haben wird. Also sind die 3x -> 4x ein Indiz dafür. Und dazu noch das Base Die, das man auch rechnen muss. Dann noch der Yield, der bei HBM aufgrund dem Stacking auch geringer sein wird.

Hier ein paar Referenzen:

HBM Base Die
https://figures.semanticscholar.org/8a6b0e52c39cdd3394dde7a1a4587d5a3b311171/4-Figure6-1.png

HBM Memory Die
https://figures.semanticscholar.org/8a6b0e52c39cdd3394dde7a1a4587d5a3b311171/11-Figure16-1.png

DDR4 Memory Die
https://www.techinsights.com/sites/default/files/2019-06/TechInsights_1y_DRAM_Brief-Samsung-DDR4.jpg

[Zossel]

Das ist eine sehr gute Frage. TSVs brauchen sicher Platz. Aber nicht 3x so viel. Da man mehr Channel / Bänke hat, wird die Flächeneffizienz sicher auch sinken.

IMHO werden normale DRAMs auch schon gestapelt.
Hier habe ich was dazu gefunden:
Previously, DDR5 128GB DRAM modules manufactured using 16Gb DRAM required the Through Silicon Via (TSV) process. However, by using Samsung's 32Gb DRAM, the 128GB module can now be produced without using the TSV process
https://semiconductor.samsung.com/news-events/news/samsung-electronics-unveils-industrys-highest-capacity-12nm-class-32gb-ddr5-dram-ideal-for-the-ai-era/
High density memories such as 128 and 256GB DIMMs (16Gb based 2rank DIMMs with 2High and 4High X4 DRAMs) are also adopting 3D-TSV DRAMs in addition to traditional Dual-Die-Packages (DDP) having wire-bonded die stacks. In 3D-TSV DRAMs, 2 or 4 DRAM dies are stacked on top of each other, where only the bottommost die is connected externally to the memory controller. The remaining dies are interconnected through many TSVs internally providing Input/Output (I/O) load isolations.
https://news.skhynix.com/creating-new-values-in-dram-using-through-silicon-via-technology-for-continued-scaling-in-memory-system-performance-and-capacity/

[HOT]

Man muss Kapazität mit Kapazität und GDDR mit HBM vergleichen. Je mehr Kapazität, desto weniger Problem ist der Mehrverbrauch der Fläche.

[Zossel]

Nein! Doch! Ohh!

https://www.heise.de/news/Intel-will-angeblich-Nova-Lake-Chiplets-von-TSMC-fertigen-lassen-10358526.html

[HOT]

War schon lange bekannt, dass jedenfalls die k-Modelle von TSMC kommen. Das ist jetzt zum allerersten Mal ein 1:1-Duell zwischen Intel und AMD auf dem gleichen Prozess. Das ich das mal erleben darf :D.

[basix]

Sicher, dass das die CPU ist und nicht die GPU?

[Badesalz]

18A rennt...

[Oranje7]

@basix
OK, aber was ist nun bei HBM so viel größer?
Die Speicherzellen?
Die TSVs?
Die Logik?

Soweit ich das Verstanden habe braucht HBM3e ~2x so viel Fläche, durch die TSV´s und eben das Base-Die mit der Logik,
Es braucht aber 3x mal so viel Wafer Kapazität da zusätzlich auch noch die Ausbeute bei HBM viel geringer ist. Micron (von denen kommt die Aussage mit 3x mehr Silizium) sprach mal von <70% bei DDR ist man wohl bei >80%

[Zossel]

1400pm geplant ab 2028 bei TSMC, bzgl. Srom von unten bleibt TSMC konservativ, mal schauen wie sich Intel damit schlägt:

https://www.heise.de/news/TSMC-gibt-ersten-Ausblick-auf-A14-Fertigungstechnik-10360278.html

[mboeller]

Kurnal hat einen Beitrag mit der Logik-Dichte für jeden Hersteller + Prozesstechnology:

https://x.com/Kurnalsalts/status/1908838811486089465

Das Chart ist, wenn akkurat ziemlich interessant. Und ja Samsungs (=SEC) 8nm Prozess ist wirklich nicht so prickelnd im Vergleich zu 6nm bei TSMC

https://pbs.twimg.com/media/Gn2Ou-9bEAA4hKv?format=jpg&name=4096x4096

[basix]

Hier im Video sieht man ab 0:15 Die von GDDR6, GDDR6X und GDDR7 im Vergleich.
https://www.bilibili.com/video/BV1iCNNe2Eqx/

Sorry für die Falschfarben Screenshots. Am Schirm sieht das nicht so aus.

Jedenfalls:
Man sieht schon deutliche Unterschiede. Bei GDDR7 sind die Speicherzellen viel dichter, aber der "Uncore" ist deutlich grösser. Insgesamt ist das GDDR7 Die deutlich kleiner, aber die Fertigungsstufen sind nicht bekannt (könnte sehr alter GDDR6 sein).

[Zossel]

Sorry für die Falschfarben Screenshots. Am Schirm sieht das nicht so aus.


Ich hab mal mit meinen Frickel-OS die Farben richtig gezogen, siehe Anhang.

[basix]

Wenn ich das so sehe frage ich mich, ob es sich nicht bald mal lohnt die PHY aus dem Speicher-Die zu lösen und zu stacken.

[Sunrise]

18A rennt...
Hinter den Bergen bei den 7 Zwergen ist es Intel, die den Ton angeben.

[Zossel]

Wenn ich das so sehe frage ich mich, ob es sich nicht bald mal lohnt die PHY aus dem Speicher-Die zu lösen und zu stacken.

Das wird wohl mehr als der PHY sein, und die Schnittstellen von DRAM sind single ended.

[Zossel]

Das Programm von der nächsten Hot Chips:

https://www.servethehome.com/hot-chips-2025-preliminary-schedule-released/

[Nightspider]

Wie breit ist eigentlich der Verschnitt beim Wafer Dicing durch die Säge? Weniger als 1mm ?

[basix]

0.2...0.3mm sind glaube ich typisch (Scribe Lines). Und dann gibt es noch etwas Edge-Loss am Rand des Wafers von ca. 3mm

Die Zahlen sind von hier:
https://semianalysis.com/die-yield-calculator/

[Nightspider]

Thx.

[Tobalt]

Wiki schreibt von 75 um. Hängt sicher auch maßgeblich von der Dicke ab. Mit einem auf unter 100 um gedünnten Wafer wären 0.2-0.3 mm Verschnitt auch ziemlich mies.

Mit Brechen wäre das ganze auch ohne Verschnitt möglich, aber wird scheinbar nicht großindustriell gemacht.

[y33H@]

Laser und dann Diamantsäge.

[Badesalz]

Das Programm von der nächsten Hot Chips: Das sieht man da zwar nicht so deutlich bzw. möchte man das wohl nicht so darstellen, aber mir scheint es schon ne Weile, daß Rechenleistung ("ALU") erstmal zweitrangig ist und der hot shit - auf allen möglichen Ebenen/Stufen - der Durchsatz ist. Und im gleichen Atemzug die Energie, die Durchsatz kostet.

Das ist wohl aktuell DIE Baustelle. Man könnte mit dem schon vorhandenen noch wesentlich schneller rechnen, wenn man nur die Daten schnell genug angekarrt und wieder weg bekäme.

[y33H@]

Daten zu bewegen, kostet elendig viel Energie, die dann bei Compute fehlt - nicht umsonst stehen Silicon Photonics bei Intel und TSMC auf der Packaging Roadmap.

[davidzo]

Daten zu bewegen, kostet elendig viel Energie, die dann bei Compute fehlt - nicht umsonst stehen Silicon Photonics bei Intel und TSMC auf der Packaging Roadmap.

Und nvidia weiß genau dass mit Kupfer irgendwann Schluss ist nach NVL72. Die physischen Entfernungen sind irgendwann mit Kupfer nicht mehr effektiv überwindbar. Die Versuche mit Blackwell NVL144 und NVL576 die nie gelauncht wurden haben wohl die Grenzen aufgezeigt. Ich bin sicher dass Nvidia bei Intel schon mal ein paar co-packaged optics chips test bestellt hat. Wer weiß, vielleicht kommt der nächste NVswitch aus Intels Fab?

Umso mehr ist zu bedauern dass Intel aktuell keine AI Architektur für Scale-Up hat. Co packaged optics wäre ein großer Vorteil für large scale up deployments. Und bei co packaged optics hat eigentlich keiner soviel Erfahrung wie Intel über die Jahre.

Mal sehen wie TSMC sich macht. AMD wird da sicher auch schon schlange für stehen.

[basix]

Innerhalb des Racks wird man sicher versuchen, so lange wie möglich bei Kupfer zu bleiben. NLV144 und NVL576 mit Rubin zeigen das ja auch:
- Mehr GPU Bumms pro Package
- Neues Rack-Design für NVL576, damit man die NVLink-Switches näher an Compute ranbringt (Stecker & PCB basiert, keine Kabel)

NVL576 ist zudem noch nicht der Maximalausbau. Erst 50% der Slots im Rack sind belegt. Und beim Package geht auch noch was. Von 3D-Stacking bis hin zu System-on-Wafer (https://www.anandtech.com/show/21372/tsmcs-system-on-wafer-platform-goes-3d-cow-sow) oder gar System-on-Glass-Substrate (5-6x mehr Fläche als ein 300mm Wafer denkbar). Sobald man au uf SoW oder SoGS wechselt, kann man die NVLink Switches gleich mit auf Wafer/Panel packen und die Rückseite des Racks wird frei. Man könnte die Anzahl "GPUs" also nochmals verdoppeln. Oder das Glas-Substrat einfach so gross machen, dass es ein komplettes Server-Blade belegt. Da ist also noch viel Luft nach oben ;) Solch ein 350 x 700mm SoGS in einem einzelnen Server Blade wäre schon wahnsinn. Und vermutlich fast unbezahlbar, wenn komplett mit GPUs, HBM, DPUs, CPUs und Switches inkl. CPO (Co-Packaged-Optics) bestückt.

Links zu Glas-Substrat:
- https://www.thelec.net/news/articleView.html?idxno=4872
- https://semiengineering.com/cheaper-fan-outs-ahead/
- https://semiengineering.com/the-race-to-glass-substrates/
- https://www.innolux.com/cn/product-and-tech/tech/foplp.html

https://substackcdn.com/image/fetch/f_auto,q_auto:good,fl_progressive:steep/https%3A%2F%2Fsubstack-post-media.s3.amazonaws.com%2Fpublic%2Fimages%2F59ab8f13-3b50-45d6-afe7-8f7a06fb241c_1618x905.png

[Badesalz]

Mal sehen wie TSMC sich macht. AMD wird da sicher auch schon schlange für stehen.Da basteln sie schon knapp über 1,5 Jahre intensiv zusammen. Solche Kooperationen hatten sie schon paar Mal gehabt/gemacht bisher. Apple soll als Juniorpartner =) mit dabei sein.
Innerhalb des Racks wird man sicher versuchen, so lange wie möglich bei Kupfer zu bleiben.wie nötig

[basix]

"möglich" ist schon das richtige Wort ;)

Optisch wird "nötig", wenn Kupfer nicht mehr "möglich" ist ;)

[Badesalz]

Kupfer ist jetzt schon wegen der Energie am quasi Ende.

Das ist nicht viel anders (ANALOGIE) als wenn du 10Gbit auf 40m über Cat6a machst oder über OM3 mit einem 0,5W Transceiver (Chip von Maxim). Das ist mindestens Faktor 10 für die Strecke selbst (im Schnitt eher 14)

PS:
PCIE-SIG ist übrigens auch fast schon soweit (7.0) Kupfer für Daten aufzugeben.

[Skysnake]

Auf kurze Strecken ist optics aber noch immer Energiehungriger und wird es wohl auch bleiben. Die Definition von kurz wird halt nur immer kleiner

[Badesalz]

in-chip Photonics wird wohl noch eine kleine Ewigkeit dauern, bis es durchbricht. on-chip ist schon knapp hinter dem Horizont.

Schon auf dem Board selbst wirds interessant. Und all dem was heute nicht vom Chipsatz, sondern an CPU selbst angeflanscht ist.
Nur gibt es da am Ende der Leitung auch etliche Fallstricke alleine bei der Mechanik/dem Handling der Steckverbindungen.

GPU-Boards und Laptops haben es wieder leichter. Und die Playstation ;)

PS:
Vielleicht ändern sich aber noch zusätzlich paar Paradigmen dabei? Ich hatte vor zig Jahren erzählt, irgendwann werden PC-Netzteile auch einen LWL haben der aufs Board gesteckt wird. Nur als Lichtquelle. Die Erzeugung würde man aus dem Chips selbst rausnehmen und nur das verwerten/schalten übernehmen (Energiebudget).

Es fallen mir dazu aber genauso viele Fallstricke ein wie oben :usweet:

[Skysnake]

Plugable Light Source gibt es ja inzwischen bei großen Switchen.

Also kommen könnte das schon mittelfristig. Ich denke da aber eher ans MB als ans Netzteil.

[Badesalz]

@Skysnake
Passt :up:

Jedenfalls, da dies anscheinend einem SSD-Effect gleichen wird, halte ich das aktuell für wesentlich spannender als 16A und A16 und mehr Power von hinten :wink:

PS:
Die Playstation 8 wird so der Hammer sein :uking:

[Platos]

Bezüglich Photonics-Prozessor:https://www.elektronikpraxis.de/unter-der-haube-des-photonischen-ki-beschleunigers-von-qant-a-4e3a38ff04ecacf1cfcaded0e61edbf4/

Es soll jetzt ein kaufbares Produkt (PCI-E Karte) geben, mit einem "Photonen-Prozessor". Wie schätzt ihr das ein?

Es wurde schonmal darüber berichtet: https://www.pcgameshardware.de/CPU-CPU-154106/News/Q-ANT-Native-Processing-Unit-Photonischer-Prozessor-1461116/

Es hört sich ganz gut an, aber was mich verwirrt ist die Aussage der Webseite selber: https://qant.com/de/photonisches-computing/

Sie schreiben von 100MOps. Wenn damit 100MOPS gemeint ist (also 0.0001TOPS). Das kann ja nicht sein? Das wäre ja ein Witz. Steht im Widersrpuch zu allen anderen Versprechen von "x-Mal" besser/effizienter.

[Skysnake]

Wieso, Effizienz ist der Quotient aus Leistung und Energieverbrauch. Du kannst daraus also keinerlei Rückschlüsse auf die absolute Leistung ziehen.

[Badesalz]

Meinste, das Ding zieht nur 65 µW? :tongue:

@Platos
Für mich ist das erstmal nur ein Haufen PR-Müll.

[Platos]

Ja, irgendwie seltsam. Aber die behaupten ja, in 5-10 Jahren soll AI Hardware dadurch dominiert werden. Aber naja...

Wieso, Effizienz ist der Quotient aus Leistung und Energieverbrauch. Du kannst daraus also keinerlei Rückschlüsse auf die absolute Leistung ziehen.

Da steht 45Watt + 100MOps
Du hast vermutlich keinen der Links angeklickt ?

[Badesalz]

Ja, irgendwie seltsam. Aber die behaupten ja, in 5-10 Jahren soll AI Hardware dadurch dominiert werden. Aber naja...Hast du auch kurz Kernfusion gedacht? ;)

Das ist das Startup-Prinzip. So lange Gaga labern bis man aufgekauft wird und dann aufhören kann zu arbeiten :up:

[davidzo]

Und Intel dünnt weiter ihre operative Kompetenz aus:

Entlassungswelle rollt an: In Intels Fabriken werden bis zu 20 % des Personals gefeuert
https://www.computerbase.de/news/wirtschaft/entlassungswelle-rollt-an-in-intels-fabriken-wird-bis-zu-20-prozent-des-personals-gefeuert.93175/


Bin ich der einzige der denkt dass Lip Bu Tan da maximal naiv rangeht?
As we refocus on engineering, we will also remove organizational complexity. Many teams are eight or more layers deep, which creates unnecessary bureaucracy that slows us down. I have asked the ET to take a fresh look at their respective orgs, with a focus on removing layers, increasing spans of control and empowering top performers. Our competitors are lean, fast and agile — and that’s what we must become to improve our execution.

Der hat allen Ernstes dem Executive management selber die Aufgabe geben überflüssige Organisationslayer ausfindig zu machen. ET hat ja bisher dank der Layer praktisch null Kontakt zu den praktisch operierenden Layern. Die werden natürlich nicht sich selbst vorschlagen sondern die Aufgabe weiter nach unten delegieren, so weit bis es die Leute trifft welche die praktische Arbeit ausführen.

Und wenn die das machen schadet das immens der Produktivität der Fab, denn das da unten sind die Leute die am Ende wirklich für das Tagesgeschäft gebraucht werden und nicht der Wasserkopf obendrauf.


Im Zweifel nach unten delegieren und die eigene Haut retten.

Jedes Layer wird zuerst sich selber sichern und dann die Aufgabe nach unten delegieren.

Das ist der Trickle down Effekt von Verantwortlichkeit der erst aufhört wenn man am Boden angekommen ist.

Die Arbeit der jeweils höheren Layer ist immer schwieriger zu evaluieren, und quasi unmöglich von unten zur Kürzung vorzuschlagen, weswegen diese Layer immer intakt bleiben.

Wenn er das wirklich ernstmeinte das er die unproduktiven Layer herauskürzen möchte die zwischen ihm und Design und Produktion stecken, dann würde er sich mit allen Layertiefen entweder selber beschäftigen oder eine externe Beraterfirma mit dem Assessment beauftragen.

Das ist ja fast so absurd wie die Polizei zu beauftragen bei Regelverstößen in ihren eigenen Reihen zu ermitteln. Da weiß jedes Kind dass da nichts sinnvolles bei herauskommt.

[Wuge]

Beratung... und dann jede Funktion auf deren konkreten Beitrag zur Wertschöpfung checken. Von selbst wird sich der Wasserkopf nicht entwässern.

[Complicated]

Du beförderst aus den Layern 3 und 5 alle die bleiben und lässt sie ihren vorherigen Layer abwickeln. Du sparst alle Agile Master und Teamleiter aus zwei Layern und wen du nicht nach oben schieben willst.

[dildo4u]

Intel 18A vs Intel 3 Im Vergleich


https://www.computerbase.de/news/wirtschaft/intel-18a-vs-intel-3-25-prozent-mehr-leistung-oder-38-prozent-geringerer-verbrauch.93194

[Badesalz]

Intel 18A vs Intel 3 Im Vergleich
Was soll das schon aussagen... wie N2. Sie konnten bisher eh alles was TSMC kann. Teils wirkt das sogar innovativ. Mal davon ab, daß man sich da auf die Finger schaut. Technologie ist weniger das Thema bei Intel.
Das große Thema war und ist "yield".

Broadcom hat das und wohl auch ein paar Sachen mehr bei 18A jedenfalls nicht gefallen...

[davidzo]

Okay, dass der Pitch von 30nm zurück genommen wird auf 32nm ist eine Sache. btw, TSMCs minimum metal Pitch bei N3E ist 23nm, der contacted gate pitch 51nm
Was ich aber nicht checke ist wieso die Cell height sinkt gleichzeitig dazu dass man da noch Powervias auf den M0 Layer zwischen die Cells quetscht. Da muss doch logischerweise die drive current sinken und damit die Performance leiden, oder?

Nicht zu vergessen ist zwar das Power routing sehr viel direkter, aber dafür das Signal routing länger weil es erst durch beide DIEs durch muss. Diese Vias verbrauchen Fläche und sind anfällig für parasitäre Effekte welche neue challenges bei der Signalintegrität schaffen.

Ich frage mich auch was mit der Fläche ist die benötigt wird um die Logiksignale auf das package durch zu routen. Die müssen ja ausreichend weit entfernt von Power Vias und voneinander sein weil es sonst zu Crosstalk kommt. Praktischerweise hüllt man die Logiksignale in ein Schachbrettraster aus return current (gnd) vias ein. Das Backside power delivery network DIE muss also auch die Signal Vias enthalten.
All dass verbraucht mehr Fläche - außer der Chip war vorher schon Routing limitiert und nicht transistorlimitiert.

Und das offenbart viel über den Status von intels Chipdesign Bemühungen. Intels CPUs sind seit Jahrzehnten routing-limitiert und nicht Transistor-featuregrößen- oder SRAM-zellen-größen-Limitiert. Das erklärt auch wieso die erreichten Densities meist Faktor 2x oder 3x hinter intels veröffentlichten theoretischen Fähigkeiten des jeweiligen Prozesses liegt. Übrigens nicht nur bei Intels eigenen Prozessen sondern auch bei den Chips die sie bei TSMC fertigen.

BMG-G21 hat eine unterirdische Transistor Density von 72mm2 dafür dass man TSMCs 5nm nutzt. AMDs Navi3x erreicht im gleichen Prozess das Doppelte und kommt mit N33 im 6nm prozess erstaunlich nah dran.

Auch Arrowlake bekleckert sich nicht mit Ruhm bei der Transistordichte. Von den 17,8Mrd Transistoren gehen nur 10-11 auf das Compute Tile zurück, der Rest sind GPU in N3B, Soc, Ioe.
10-11Mrd Transistoren auf 114,5mm2 liegt noch unter 100Mt/mm2 - etwas was AMD und Nvidia locker bereits mit TSMC N5 überbieten. Dafür bräuchte man kein N3B!

Der Apple M3 schafft es im gleichen Apple N3B prozess bereits ein Jahr früher 25Mrd Transistoren in 145mm2 zu quetschen.

Das sind tiefliegende Probleme beim Signal routing, möglicherweise durch eine konservative Präferenz die power delivery und signal routing grundsätzlich überzudimensionieren.
Vielleicht sind Intels CPU Architekturen aber auch einfach mehr Routing-limitiert als die der Konkurrenz.

Allgemein gibt es ja den Trend dass SRAM und GPUs eher Logikgrößen (M0) limitiert sind, und CPUs mehr Routing-limitiert, aber irgendwie schaffen es Apple und AMD ja auf viel bessere Werte als Intels GPUs?! Btw, Apples Transistordichte sieht eh mehr aus wie die einer GPU.

An Intels Aussage dass 18A mit PowerVia weniger Fläche verbraucht ist also nur etwas dran solange man Intels bisher katastrophale Routinglimitierung zugrunde legt, welche die Flächeneffizienz der Intel Chips bisher klar einschränkt.
Wenn der M0 layer das Bottleneck ist wie das bei vielen Chips der Konkurrenz der Fall ist, dürfte Intel PowerVia eher mehr Fläche verbrauchen als ohne Power Via. Vielleicht ist dass auch ein Grund wieso Nvidia und Broadcom nicht begeistert waren von dem was sie sahen.

Die SRAM Densities sind außerdem sehr enttäuschend. Die High Density Cells von 18A sind gerade mal auf dem Niveau von TSMCs N5 HD Sram Density. N3 und N2 sind mit 0.199 und 0.175 zwei volle Nodes voraus.
Kein Wunder dass AMD großzügig SRAM in die Chiplayouts gießt wenn der so billig ist und das dann für mehr Platz in den Routing-Layern sorgt und somit quasi kostenlos die Transistordensity erhöht.

[mboeller]

Kurnalsalts sagt lol:

Vergleich zw. Intel und TSMC

https://x.com/Kurnalsalts/status/1933475289549705459

https://x.com/Kurnalsalts/status/1933470364425969954

[davidzo]

Kurnalsalts sagt lol:

Vergleich zw. Intel und TSMC

https://x.com/Kurnalsalts/status/1933475289549705459

https://x.com/Kurnalsalts/status/1933470364425969954

Wo hat der seine Zahlen her?
Die scheinen nicht zu stimmen. Laut Wikichip ist die Cell height von N3E 169/143 (HP/HD). Vielleicht verwechselt er das mit N3 / N3B.
Die 182MT/mm2 sind für Hp Zellen nicht HD und letztere liegen bei 215. Also ein gutes Stück vor 18A. Aber terminlich ist TSMC eh einen Fullnode Sprung vorraus weil sie ja schon N2 haben zeitgleich zu 18A.

[Zossel]

Wo hat der seine Zahlen her?
Die scheinen nicht zu stimmen. Laut Wikichip ist die Cell height von N3E 169/143 (HP/HD). Vielleicht verwechselt er das mit N3 / N3B.
Die 182MT/mm2 sind für Hp Zellen nicht HD und letztere liegen bei 215. Also ein gutes Stück vor 18A. Aber terminlich ist TSMC eh einen Fullnode Sprung vorraus weil sie ja schon N2 haben zeitgleich zu 18A.

Und TSMC kann das mit richtigen Stückzahlen fahren.
Die paar EUV-Belichter von Intel sind dagegen einfach nur Kinderkacke.

[iamthebear]

Intel 18A vs Intel 3 Im Vergleich

https://www.computerbase.de/news/wirtschaft/intel-18a-vs-intel-3-25-prozent-mehr-leistung-oder-38-prozent-geringerer-verbrauch.93194

25% mehr Performance bei 1.1V sieht auf den ersten Blick so aus als würde das 6-6.5 GHz bedeuten (Intel 3 war bei 5.1 GHz), eventuell noch mehr bei > 1.1V.

Bei Intel 4 gab es ähnliche Diagramme. Damals war die Erklärung, dass die max voltage bei MTL viel niedriger war und eben kurz noch 1.1V schon Schluss war während Intel 7 fröhlich bis 1.4V und mehr geht.

Bei 18A habe ich eine Zeit gerätselt welches krumme Ding Intel wohl diesmal wieder gedreht hat bis ich diese Grafik gesehen habe:
https://pbs.twimg.com/media/GttIqKqaQAEXtNW?format=jpg

Hier vergleicht Intel die Density bei gleicher Performance. Es gibt die 1.39x Density bzw. 0.72x area nur bei gleicher Performance.
Dies bedeutet wohl im Umkehrschluss, dass die Grafik davor bei gleicher Area vergleicht.
Das ist dann in etwa so als würde TSMC einen 4nm Zen5c Kern mit einem (hypotetischen) 3nm Zen5 Kern vergleichen und sagen "selbe Area aber 30% schneller"

Normalerweise bekommt man bei Node Angaben durch einen Shrink immer:
Density UND
Performance ODER Energy

Intel macht daraus:
Density ODER
Oerformance ODER Energy

[ChaosTM]

Hat China eine EUV Maschine ? (https://min.news/en/digital/8a41a7c1ce9bbf03753a624117b99b84.html)


Der Huawei Ban war dumm und hat nur mehr Geld in die Chip Entwicklung fliesen lassen..


Selbst wenn das nicht stimmen sollte - die Zukunft ist China

[Skysnake]

Iamthebear ja, da kann man schön drehen um auf dem Papier besser dazustehen.

Deswegen halte ich von solchen Marketingvergleichen nicht sehr viel bei Firmen die streicheln und schon gezeigt haben das Sie flexibel in der Wahrheit sind.

[Badesalz]

Wenn Broadcom nicht mochte, dann war da mehr dahinter als einfach nur nicht direkt 100% competetive mit TSMC.

Die Story zu lancieren, sie haben ihre Testmuster noch mit alten Librarys erstellt und das jetzt alles massiv besser aussieht, überzeugt nicht. Auch DAS wird Broadcom abgewogen haben.

[Zossel]

Wenn Broadcom nicht mochte, dann war da mehr dahinter als einfach nur nicht direkt 100% competetive mit TSMC.

Die Story zu lancieren, sie haben ihre Testmuster noch mit alten Librarys erstellt und das jetzt alles massiv besser aussieht, überzeugt nicht. Auch DAS wird Broadcom abgewogen haben.

Ach, die berühmte Schublade von Intel mal wieder?

[davidzo]

Man bekommt leicht den Eindruck als würden die Prozess-Entwicklungs-Ingenieure und die tatsächlichen Designer der Produkte nie miteinander reden.

Wie kommt es dass die einen einen Prozess vorstellen der mit unter 1Volt, hoher Density und Taktraten bis 3Ghz bei Density, Effizienz und performance absolut konkurrenzfähig ist, aber das CPU-team dann damit CPUs mit 1,4V, 5Ghz und nicht mal halber Density baut?

Das ist ein gangbarer Weg um hohe ST Performance zu erziehlen, aber wenn das Ziel ist einen high current+voltage, high performance, low density Prozess zu entwickeln, wieso benchmarkt man dann den Prozess in völlig anderen Gegebenheiten?

https://images.anandtech.com/doci/17448/Intel-PPW-Curve.png

Auch lustig dass Intel ARM IP nehmen muss um diese Vergleiche überhaupt anstellen zu können.

[y33H@]

Es ist völlig normal den ARM Core zu nutzen zwecks Vergleichbarkeit.

[Zossel]

Es ist völlig normal den ARM Core zu nutzen zwecks Vergleichbarkeit.

Da sich die Abbildung nur auf Intel-Prozesse bezieht sind möglicherweise die eigenen X86-Designs einfach nicht flexibel genug um die auf verschiedene Prozesse zu bringen.

[y33H@]

Diverse Intel-Prozesse, u.a. 18A, gibt's ja für Foundry Customer - gerade da ist ein ARM Core interessant.

[davidzo]

Es ist völlig normal den ARM Core zu nutzen zwecks Vergleichbarkeit.

Natürlich, ich meine ja auch dass sie es nehmen müssen.
Aber damit verliert es natürlich jegliche Aussagekräftigkeit in bezug auf die eigenen x86 Designs. Weder die Density, noch Voltage, noch Taktraten haben letzendlich irgendwas mit den theoretischen prozesswerten zutun. Man kann eine gewisse Proportionalität vermuten und dann von alten intel Prozessen und deren tatsächlichen CPU designs vermuten etwas abzuleiten bzw. zu interpolieren, aber das ist auch nicht mehr als Glaskugel raten.

Dadurch dass Intel im Industrie Benchmark der low Power Arm Core meist konkurrenzfähig aussieht, wirkt es halt so als würde Intel selbst den Prozess für Produkte missbrauchen für die der prozess weder designt war noch geeignet ist. Und das ist eine lustige Vorstellung wenn man bedenkt dass Intel einer der wenigen verbliebenden Halbleiterhersteller ist die eine eigene Fab betreiben.

[Skysnake]

Arm cores sind für Fremdkunden halt interessant

[Badesalz]

Ach, die berühmte Schublade von Intel mal wieder?Angeblich hatte Broadcom aber sogar Arm ALUs in den Testdesigns... :usweet:

[basix]

Natürlich, ich meine ja auch dass sie es nehmen müssen.
Aber damit verliert es natürlich jegliche Aussagekräftigkeit in bezug auf die eigenen x86 Designs. Weder die Density, noch Voltage, noch Taktraten haben letzendlich irgendwas mit den theoretischen prozesswerten zutun. Man kann eine gewisse Proportionalität vermuten und dann von alten intel Prozessen und deren tatsächlichen CPU designs vermuten etwas abzuleiten bzw. zu interpolieren, aber das ist auch nicht mehr als Glaskugel raten.

Dadurch dass Intel im Industrie Benchmark der low Power Arm Core meist konkurrenzfähig aussieht, wirkt es halt so als würde Intel selbst den Prozess für Produkte missbrauchen für die der prozess weder designt war noch geeignet ist. Und das ist eine lustige Vorstellung wenn man bedenkt dass Intel einer der wenigen verbliebenden Halbleiterhersteller ist die eine eigene Fab betreiben.

Es ist ein Referenzdesign für den Vergleich. Nicht mehr, nicht weniger. Oder hat AMD damit ein Problem, wenn TSMC ebenfalls ARM Cores nimmt?

Intels Problem ist eher das x86 Core-Design an sich, dass anscheinend ziemlich bloated ist. Anscheinend aber weniger hinsichtlich Transistor-Anzahl, sondern dass sie nur eine geringe Transistor-Density verwenden (können). Ich nehme aber stark an, dass Intel das am ändern ist. Jetzt sind 5 Jahre seit dem 10nm Debakel vorbei und jetzt müssen sie flächeneffizienter werden. 5 Jahre reichen für ein "komplettes" Redesign. Als man noch den Prozess-Vorteil hatte, ist man damit durchgekommen.

Auf der anderen Seite sieht man bei AMD aber auch, dass die Cores immer grösser werden. Zen 2 war sehr kompakt. Zen 3 war noch ziemlich kompakt. Zen 4 und Zen 5 haben deutlich draufgelegt.

[Badesalz]

Intels Problem ist eher das x86 Core-Design an sich, dass anscheinend ziemlich bloated ist. Anscheinend aber weniger hinsichtlich Transistor-Anzahl, sondern dass sie nur eine geringe Transistor-Density verwenden (können). Ich nehme aber stark an, dass Intel das am ändern ist. Jetzt sind 5 Jahre seit dem 10nm Debakel vorbei und jetzt müssen sie flächeneffizienter werden.Die Zusammenhänge zwischen dem 10nm Debakel und der Transistordichte, die erschließen sich mir grad nicht.

[davidzo]

Es ist ein Referenzdesign für den Vergleich. Nicht mehr, nicht weniger. Oder hat AMD damit ein Problem, wenn TSMC ebenfalls ARM Cores nimmt?

Bei AMD ist die Abweichung zu den TSMC ARM standard Core Werten auch sehr hoch im CPU Bereich. Also weniger Density, aber auch mehr Takt. Das ist wohl der Natur von CPUs geschuldet die eher routing limitiert sind als M0 und dem Umstand dass AMD eher eine Server/Desktop first CPU baut, also mit hohen Spannungen und Taktraten. Aber die Abweichung ist nicht halb so hoch wie bei Intel.

Jetzt sind 5 Jahre seit dem 10nm Debakel vorbei und jetzt müssen sie flächeneffizienter werden. 5 Jahre reichen für ein "komplettes" Redesign. Als man noch den Prozess-Vorteil hatte, ist man damit durchgekommen.
Intels Lösungsansatz scheint zu sein nicht etwa die µArch umzuwerfen oder die EDA tools auszutauschen um den Routingoverhead zu senken, sondern lieber die Prozessparameter anzupassen auf größere Routing Density (durch backside power delivery). Mal sehen ob das reicht und nicht im Endeffekt nicht auf die Marge schlägt. Das ist praktisch advanced packaging, nur ohne den Cache benefit den AMD aus vergleichbarem Aufwand herausholt.


Auf der anderen Seite sieht man bei AMD aber auch, dass die Cores immer grösser werden. Zen 2 war sehr kompakt. Zen 3 war noch ziemlich kompakt. Zen 4 und Zen 5 haben deutlich draufgelegt.
Das liegt einfach daran dass AMD in letzter Zeit vermeidet im Desktop/mainstream auf cutting edge prozesse zu gehen.

In 2nm wird das Problem wieder sein genug Fläche für die power delivery und io package connection zu finden. Deswegen packt man den sram ja auch in den CPU-Die - der wäre sonst einfach zu klein für das Packaging.

Bei Zen6 Server soll es ja außerdem nur "Dense" Cores geben, die wieder bei ca. 5mm2 pro Core inkl. Cache herauskommen wie bisher auch (wenn die 175mm2 stimmen). Da man weniger CCDs verbaut steigt der Siliziumbedarf kaum. Die preise werden trotzdem nach oben gehen, aber das liegt in erster Linie an der Marktsituation, also dass AMD bei High performance und Core count Server CPUs praktisch keine ernstzunehmende Konkurrenz hat.

Mal sehen was beim Desktop herauskommt, da nimmt man ja die günstigere N3E Fertigung.
Es wird schon spannend wenn AMD mit 24C/48T gegen Intel mit 52C/52T antritt. Intel wird den Flächenbedarf der P-Cores massiv senken müssen und wenn die Cache reduktion stimmt und nur ein teil davon ist könnte es diesmal AMD sein welche die fetteren P-Cores haben.

[basix]

Die Zusammenhänge zwischen dem 10nm Debakel und der Transistordichte, die erschließen sich mir grad nicht.

Vor dem 10nm Debakel hatte Intel einen riesigen Vorsprung beim Herstellungsprozess. Wenn das CPU-Design dann von der Transistordichte her etwas "ineffizient" war, konnte das der Prozess ausgleichen oder gar überkompensieren. Spätestens seit TSMC 7nm geht das nicht mehr.

Bei AMD ist die Abweichung zu den TSMC ARM standard Core Werten auch sehr hoch im CPU Bereich. Also weniger Density, aber auch mehr Takt. Das ist wohl der Natur von CPUs geschuldet die eher routing limitiert sind als M0 und dem Umstand dass AMD eher eine Server/Desktop first CPU baut, also mit hohen Spannungen und Taktraten. Aber die Abweichung ist nicht halb so hoch wie bei Intel.

Eben, das sage ich ja. Es ist egal, wenn Intel eine ARM CPU für den relativen Prozessvergleich nimmt. Eine x86 CPU ist dazu nicht notwendig. Dass Intels x86 Cores flächenmässig dann aufblähen sollte nicht primär am Prozess oder der Spannung liegen, sondern eher am CPU Design selbst.

Dass man die Routing-Density nun erhöht ist nur ein Kompensations-Effekt. Oder sind Intels Cores in TSMC N3B so viel kleiner? Nein, sind sie nicht. Und von TSMCs Prozessen wissen wir ja, dass man eine sehr hohe Transistordichte erreicht, bei CPUs und GPUs. Vermutlich hat Intel bei Battlemage genau das selbe Problem wie Intels CPUs. Ihr Design lässt maximale Transistordichte einfach nicht zu.

Zu Zen 6:
Alles was ich so sehe und höre, spricht von N2(P) für alle Zen 6 Chiplets. N3P für die APU Versionen.

[davidzo]

Dass man die Routing-Density nun erhöht ist nur ein Kompensations-Effekt. Oder sind Intels Cores in TSMC N3B so viel kleiner? Nein, sind sie nicht. Und von TSMCs Prozessen wissen wir ja, dass man eine sehr hohe Transistordichte erreicht, bei CPUs und GPUs. Vermutlich hat Intel bei Battlemage genau das selbe Problem wie Intels CPUs. Ihr Design lässt maximale Transistordichte einfach nicht zu.

Eben, deswegen vermute ich dass sie diesbezüglich nicht viel an der µArch geändert haben und es eher ein EDA Tool und Traditionsproblem ist. Intel hat ja viele selbstgebaute EDA tools und sollte unter Gelsinger eigentlich langsam auf Industriestandard umschwenken. Das scheint bisher aber nicht gefixt worden zu sein.

Dass sie nun statt das Design den Prozess umbauen mit PowerVia für bessere Routing Density ist wirklich eine reine Kompensationsstrategie. Sie kann funktionieren, aber zu welchem preis? AMD baut mit chip stacking X3D CPUs und Intel braucht das in Zukunft alleine um ihre Density-probleme zu lösen.

[Badesalz]

Das 10nm Debakel ist übrigens 5 Jahre her. Ich sehe noch keine Früchte welche diese Erfahrung getragen hat. Jetzt mal davon ab, daß 10nm schlicht ein Yield-Debakel war und eine nicht so hoche Transistordichte da eher noch abfedernd als verstärkend wirkte.

Wobei im Vergleich, 18A läuft wenigstens und das mittlerweile nicht wirklich schlecht. Für das was es tun soll. Es ist diesmal wohl eher die Frage nach der Wettbewerbfähigkeit gegenüber TSMC.

edit:
Wobei Intel neuerdings die Wettbewerbsfähigkeit der Fabs anders definieren möchte als davor. Mehr so alleine in die Richtung was braucht der Kunde wirklich und wieviel kostet ihn das. Mehr nicht. Einen Streit um den ersten Podiumsplatz mit TSMC hat man wohl von der Agenda und dem Narrativ komplett gestrichen.

Ich sehe diesen Markt nur irgendwie nicht bei 18A, sondern eher in den Millionen Fällen wo die Elektronik im Hintergrund noch auf 22nm wie gar höher läuft und man mit solcher Denke mit irgendwann doch massiv zu spät aber doch brauchbar laufenden 10nm oder gar 14^+ nm Prozessen einfach preislich gegen TSMC 7nm konkurriert (?) Eher Industrie, Militär, Netzwerk unterhalb von top-end, quasi sämtliche sonstige Elektronik usw. usw.

Bei cutting edge dagegen wird so eine Nummer schwierig. Das ist keine Lösung für Broadcom oder Apple oder NV. Oder für Intel selbst...

[basix]

Die Architektur und Designprozesse umzukrempeln benötigt Zeit. Deswegen die genannten 5 Jahre. Arrow Lake usw. basieren immer noch auf der selben Grundarchitektur. Wir werden mit Panther Lake oder Nova Lake sehen, ob Intel effektiv was umkrempeln wird / konnte.

[Badesalz]

und wenn die Cache reduktion stimmt und nur ein teil davon ist könnte es diesmal AMD sein welche die fetteren P-Cores haben.Mit welchen sie dann aber gleichzeitig 2 Threads/Tasks durchschieben.

Außerhalb der kleinen Tecblase sind solche Eckdaten keine welche Admins/Endkundschaft irgendwie triggern. Da zählen nur die praktischen Auswirkungen dessen. Die ich u.a. eher nicht sehe, daß AMD von TSMC irgendwann geknebelt wird.

[davidzo]

Die Architektur und Designprozesse umzukrempeln benötigt Zeit. Deswegen die genannten 5 Jahre. Arrow Lake usw. basieren immer noch auf der selben Grundarchitektur. Wir werden mit Panther Lake oder Nova Lake sehen, ob Intel effektiv was umkrempeln wird / konnte.

Wobei eigentlich der Wechsel zu neuen tools mit dem Wechsel zu TSMC stattgefunden haben sollte. Das man für Alchemist, Battlemage, Meteorlake, Arrowlake noch die eigenen Designprozesse zur TSMC Fertigung hinübergerettet hat ist doch nochmal unwahrscheinlicher Overhead.

Mit welchen sie dann aber gleichzeitig 2 Threads/Tasks durchschieben.

Und Intel hat dann mehr tatsächliche Cores als AMD SMT Threads hat. Ein Zen6 Core muss also auch bei durchschnittlichen MT Taktraten nicht nur mehr als doppelt so schnell sondern rund viermal so schnell sein wie ein intel E-Core. Die 16 P-Cores sind ja auch noch da und wenn die Intel big cores annähernd die performance von Zen6 erreichen, dann bleiben lediglich 8 Zen6 Cores vs 32 Intel E-Cores (und theoretisch +4LPE).

Es wäre mal spannend zu sehen wie die Arrowlake P-Cores in einer bandbreite von MT workloads gegen AMDs Zen5 Kerne abschneiden. CB hat ja mal den 285K durch Cinebench R24 geschickt mit 8P+0E aktiviert und der hatte ohne SMT die nahezu identische performance wie ein 9700X. SMT bringt bei CB R24 dann aber nochmal überdurchschittliche + 30Prozent performance. Zen5 ist hier also 1,3x schneller als Lion Cove, was sicher nicht auf jeden Workload übertragbar ist.

Da sieht man aber mal den enormen Rückstand von Intels big Cores bei der PPA. Trotz einem vollen Node Vorsprung hat Lion Cove nur etwa die halbe PPA im Vergleich zu Zen5.

[Badesalz]

Und Intel hat dann mehr tatsächliche Cores als AMD SMT Threads hat.Ja. 4 Threads mehr.

Ein Zen6 Core muss also auch bei durchschnittlichen MT Taktraten nicht nur mehr als doppelt so schnell sondern rund viermal so schnell sein wie ein intel E-Core.Solche Paarungen, auch ohne 18A, gibt es schon. Da waren die Xeons meist im Epycs Würgegriff. Corecount scheint zwar praxisrelevant, aber tatsächlich nicht primär.

Die 16 P-Cores sind ja auch noch da und wenn die Intel big cores annähernd die performance von Zen6 erreichen, dann bleiben lediglich 8 Zen6 Cores vs 32 Intel E-Cores (und theoretisch +4LPE).Für was soll das sein? Oder für wen? Die Admins wollen keine Hybride und daheim ist das auf die Verkaufsaussichten bezogen, Schwachsinn.

Es wäre mal spannend zu sehen wie die Arrowlake P-Cores in einer bandbreite von MT workloads gegen AMDs Zen5 Kerne abschneiden. CB hat ja mal den 285K durch Cinebench R24 geschickt mit 8P+0E aktiviert und der hatte ohne SMT die nahezu identische performance wie ein 9700X.Die Zeit in der Synthbenches einen Sinn ergaben gab es noch nichtmal als das Thema noch unkorrumpiert war...

[smalM]

Auch lustig dass Intel ARM IP nehmen muss um diese Vergleiche überhaupt anstellen zu können.
Das ist nicht lustig, das ist logisch.
Wer sind nochmal die Kunden, die Intel Foundry gerne zu sich locken möchte?

Bei AMD ist die Abweichung zu den TSMC ARM standard Core Werten auch sehr hoch im CPU Bereich. Also weniger Density, aber auch mehr Takt. Das ist wohl der Natur von CPUs geschuldet die eher routing limitiert sind als M0 und dem Umstand dass AMD eher eine Server/Desktop first CPU baut, also mit hohen Spannungen und Taktraten. Aber die Abweichung ist nicht halb so hoch wie bei Intel.

AMD designed ausschließlich für TSMC-Prozesse.
Intel designed für Intelprozesse und muß dann kurzfristig für TSMC redesignen, wenn der vorgesehene Intelprozeß schon wieder nicht läuft.

[Skysnake]

Ihr wundert euch ernsthaft das ein Hochtaktdesign nicht die gleiche Transistorsichte wie nen ARM Mobilechip erreicht?

Das hat auch eher nichts mit den Tools zu tun sondern einfach damit das man schon seit 28nm die Zransistoren gar nicht mit Strom versorgt bekommen hat, wenn man Sie wirklich hat ballern lassen. Sprich selbst bei 100% Metal für Power und GND kannst du die Transistoren nicht versorgen. Gut das war bei mir jetzt CML Logik, aber das kann an kritischen Stellen durchaus eingesetzt werden. Und heute aktuelle nodes sind nochmals was ganz anderes als 28nm. Die werden einfach den Platz für die Versoegungsspannungen brauchen und daher nicht die entsprechende Density erreichen.

[Complicated]

AMD designed ausschließlich für TSMC-Prozesse.

Nicht ausschließlich: https://www.pcgameshardware.de/CPU-CPU-154106/News/AMD-Zen-6-Neue-Foundry-I-O-Chip-TSMC-erstmals-Samsung-1466017/

[Badesalz]

Ihr wundert euch ernsthaft das ein Hochtaktdesign nicht die gleiche Transistorsichte wie nen ARM Mobilechip erreicht?Hmm. M4(pro?) taktet (ST) die P-Kerne auch schon mit 4.5Ghz bis (MT) 3.8Ghz. Imho könnte man alles nah 4Ghz erstmal noch als Hochtakt betrachten...

[Skysnake]

Na so einfach ist das nicht. Je mehr Transistoren hintereinander, desto schneller muss jeder einzelne Schalten. Ebenso je höher der Fanout, desto stärker muss der Transistor sein, weil die load höher ist.

Aus der Taktrate allein kann man nicht so viel sagen. Wobei ich davon ausgehen würde, daß man selbst mit den schwächsten Transistoren so 2-3 GHz bei einfachen Designs erreichen sollte.

[Badesalz]

Rundum Allgemeinbildung zum Thema ;) (Cutress)

https://www.youtube.com/watch?v=0wRvbIaTUQw

[smalM]

Doch noch keine Massenproduktion des Kirin X90 in SMIC N+3.
WCCFTech plaudert (https://wccftech.com/huawei-kirin-x90-still-produced-on-older-smic-7nm-process/) aus einem Artikel (https://www.techinsights.com/blog/huawei-matebook-contains-kirin-x90-using-smic-7nm-n2-technology?utm_source=direct&utm_medium=website) (hinter Bezahlschranke) von TechInsights.