Chipfertigung: 10 FF, EUV, 7 nm, 5 nm, 3 nm, GAF, ...

[basix]

Wie viele/wer stellen HBM eig. her ? der Speicher an sich ist doch der gleiche oder wie war das nochmal?

Edit: Samsung und Sky Hynix ?

Micron gibt es auch noch. Also grundsätzlich alle grossen Memory-Player. Ich vermute, die Chinesen werden auch bald etwas vergleichbares für den inländischen Markt haben.

Wenn die KI-Blase platzt kann es auch passieren, dass die Speicherhersteller ihre HBM-Kapazitäten so stark erhöht haben, dass sie sich andere Märkte suchen müssen dafür...
Auch wenn das passieren würde (woran ich nicht glaube), so ist HBM immer noch viel teurer als GDDR und DDR. Das ist technologisch bedingt und wird sich sobald nicht ändern (wenn überhaupt). Beim wegfallen vom KI-Accelerator und somit HBM Markt würde es sich mehr lohnen, Produktionskapazitäten auf z.B. GDDR umzulagern. Ausserhalb von KI und HPC ist soviel Bandbreite schlicht nicht notwendig und günstigerer Speicher gut genug. Ein paar Spezialfälle mal ausgenommen (z.B. MI300C für Microsoft).

[Windi]

Wieso ist HBM eigentlich so teuer in der Herstellung?

Ich dachte immer, dass überall die gleichen Speicherzellen drinstecken. Dann wäre halt nur das Speicherinterface unterschiedlich und dass man halt stapeln muss.

Jetzt scheint mir, dass der Aufbau komplett anders ist.

[w0mbat]

Sind halt viele Stapel mit TSVs.

[Windi]

Wenn man dreimal so viel Fläche für HBM-Speicher benötigt, dann müssten die TSVs ja 2/3 des Platzes beanspruchen.

[davidzo]

Ihr habt den falschen Ansatz. Ihr geht von kommunistischer Preisgestaltung aus, wir leben aber in einer Marktwirtschaft. Und da bestimmen Angebot und Nachfrage den Preis.

Eine Zeit lang war die Verfügbarkeit von Datacenter GPUs durch HBM Verfügbarkeit begrenzt. Das treibt natürlich die preise nach oben.
Marktwirtschaft funktioniert halt nur im Sinne des Kunden wenn es genug Alternativen gibt. Die Liste an Marktteilnehmern ist aber überschaubar klein. Samsung ist aber verspätet und hat zu schlechte qualität/yields, Hynix und Micron nicht genug Kapazität.

Und zu HBM selbst gibt es eben keine Alternativen. Wie will man sonst ein speicherinterface mit 6 oder 8tb/s bauen?

DDR? Man bräuchte gut 200x64bit memory channels um aktuellen HBM3e zu erreichen. Überlegt mal wie ein Epyc 12ch mainboard schon aussieht und der hat lediglich 460gb/s - ein 20stel von dem was du brauchst. DDR für AI würde nicht nur die Density im Datacenter erheblich reduzieren sondern ist auch aufgrund der Leitungslänge auch unmöglich.

GDDR6 / 7 ist noch schlimmer. Ein einzelnes HBMe3 Modul hat schon mehr Bandbreite als eine ganze RTX4090. Schaut mal wie gedrängt das auf einer 5090 zugeht. Da geht es um jeden zehntel Millimeter, mehr als 512bit und 1,8tb/s ist da auch nicht möglich.

HBM hat sich halt seit HBM1 stetig richtung higher End bewegt. Jede Generation hat die Bandbreite mindestens verdoppelt - bzw. sogar fast vervierfacht wenn man die Zwischengenerationen mit einrechnet (HBM1 = 128gb/s, HBM2e = 461gb/s).
Und von 1x4 Stacks ist es auf 3x16 angewachsen.

So eine Skalierung widerspricht dem sich verlangsamenden Trend der Halbtleiterindustrie. Das ist aber nicht etwa moores law in Aktion sondern eben eine ganz bewusste Upmarket Strategie. Nicht nur sind die DRAM-Prozesse heute teurer pro Diefläche und mit EUV Schritten angereichert, noch dazu stapelt man 12x soviele DIEs wie noch bei HBM1.

Und wieso macht man das wenn es doch die Kosten erhöht? - Weil sich der profit noch mehr steigern lässt indem die Zielgruppe dieser Upmarket Bewegung bereit ist die Mehrkosten nicht nur zu ersetzen sondern auch noch etwas oben drauf zu legen.

[HOT]

Genau. Sobald der Druck der KI-Hardware ein bisschen raus ist, rauschen die HBM-Preise aufgrund der massiven Überproduktion in den Keller. Das ist der Moment, bei dem GDDR keine Chance mehr haben wird, denn man wird die Produktionskapazitäten nicht mehr so schnell los, man ist also gezwungen neue Märkte zu erschließen. Letztendlich wird HBM billiger sein als GDDR. Man vergisst ja schnell, dass HBM auch kosten einspart.

[Windi]

OK, also verbraucht HBM nicht drei bis viermal so viel Fläche.

Dann hatte ich dort etwas falsch verstanden.

[HOT]

Wie kommst auf das schmale Brett?

[Windi]

Wie kommst auf das schmale Brett?

Ich hatte das hier so verstanden.
Und beim computerbase link klang es für mich genauso.

https://www.computerbase.de/news/wirtschaft/gewinn-verdoppelt-micron-knackt-milliardenmarke-beim-quartalsumsatz-mit-hbm.91878/

Du brauchst 3x soviel Fläche, dazu dann noch stapeln etc. Du solltest mit einem Faktor 5-10X soviel Kosten pro GB bei HBM rechnen.

[basix]

Das hast du richtig verstanden, bei HBM4 wird es noch schlimmer:
https://www.computerbase.de/news/wirtschaft/gewinn-verdoppelt-micron-knackt-milliardenmarke-beim-quartalsumsatz-mit-hbm.91878/
HBM3E consumes three times the amount of silicon compared to D5 to produce the same number of bits. Looking ahead, we expect the trade ratio to increase with HBM4, and then again with HBM4E when we expect it to exceed 4 to 1.

HBM kann also gar nie so günstig wie DDR5 sein ("D5" oben im Quote). Und das selbe wird auch für HBM vs. GDDR gelten. Solange also GDDR für die Consumer Chips ausreicht, wird man nicht auf HBM wechseln. Das ist simple Kostenrechnung. Und bei HBM kämen noch aufwendigeres Packaging/Stacking des Speichers sowie Interposer dazu. Das bisschen mehr PCB Fläche für GDDR/DDR Chips ist bei dieser Rechnung völlig vernachlässigbar. Dann müsste man eher GDDR + grosser LLC vs. HBM ohne LLC gegenüberstellen. Das würde die GPUs deutlich kleiner und somit günstiger machen. Aber selbst da wird es für HBM schlecht aussehen.

[Windi]

@basix
OK, aber was ist nun bei HBM so viel größer?
Die Speicherzellen?
Die TSVs?
Die Logik?

[basix]

Das ist eine sehr gute Frage. TSVs brauchen sicher Platz. Aber nicht 3x so viel. Da man mehr Channel / Bänke hat, wird die Flächeneffizienz sicher auch sinken. HBM4 soll ja von 1024bit auf 2048bit gehen, was mehr TSVs und mehr Speicherbänke zur Folge haben wird. Also sind die 3x -> 4x ein Indiz dafür. Und dazu noch das Base Die, das man auch rechnen muss. Dann noch der Yield, der bei HBM aufgrund dem Stacking auch geringer sein wird.

Hier ein paar Referenzen:

HBM Base Die
https://figures.semanticscholar.org/8a6b0e52c39cdd3394dde7a1a4587d5a3b311171/4-Figure6-1.png

HBM Memory Die
https://figures.semanticscholar.org/8a6b0e52c39cdd3394dde7a1a4587d5a3b311171/11-Figure16-1.png

DDR4 Memory Die
https://www.techinsights.com/sites/default/files/2019-06/TechInsights_1y_DRAM_Brief-Samsung-DDR4.jpg

[Zossel]

Das ist eine sehr gute Frage. TSVs brauchen sicher Platz. Aber nicht 3x so viel. Da man mehr Channel / Bänke hat, wird die Flächeneffizienz sicher auch sinken.

IMHO werden normale DRAMs auch schon gestapelt.
Hier habe ich was dazu gefunden:
Previously, DDR5 128GB DRAM modules manufactured using 16Gb DRAM required the Through Silicon Via (TSV) process. However, by using Samsung's 32Gb DRAM, the 128GB module can now be produced without using the TSV process
https://semiconductor.samsung.com/news-events/news/samsung-electronics-unveils-industrys-highest-capacity-12nm-class-32gb-ddr5-dram-ideal-for-the-ai-era/
High density memories such as 128 and 256GB DIMMs (16Gb based 2rank DIMMs with 2High and 4High X4 DRAMs) are also adopting 3D-TSV DRAMs in addition to traditional Dual-Die-Packages (DDP) having wire-bonded die stacks. In 3D-TSV DRAMs, 2 or 4 DRAM dies are stacked on top of each other, where only the bottommost die is connected externally to the memory controller. The remaining dies are interconnected through many TSVs internally providing Input/Output (I/O) load isolations.
https://news.skhynix.com/creating-new-values-in-dram-using-through-silicon-via-technology-for-continued-scaling-in-memory-system-performance-and-capacity/

[HOT]

Man muss Kapazität mit Kapazität und GDDR mit HBM vergleichen. Je mehr Kapazität, desto weniger Problem ist der Mehrverbrauch der Fläche.

[Zossel]

Nein! Doch! Ohh!

https://www.heise.de/news/Intel-will-angeblich-Nova-Lake-Chiplets-von-TSMC-fertigen-lassen-10358526.html

[HOT]

War schon lange bekannt, dass jedenfalls die k-Modelle von TSMC kommen. Das ist jetzt zum allerersten Mal ein 1:1-Duell zwischen Intel und AMD auf dem gleichen Prozess. Das ich das mal erleben darf :D.

[basix]

Sicher, dass das die CPU ist und nicht die GPU?

[Badesalz]

18A rennt...

[Oranje7]

@basix
OK, aber was ist nun bei HBM so viel größer?
Die Speicherzellen?
Die TSVs?
Die Logik?

Soweit ich das Verstanden habe braucht HBM3e ~2x so viel Fläche, durch die TSV´s und eben das Base-Die mit der Logik,
Es braucht aber 3x mal so viel Wafer Kapazität da zusätzlich auch noch die Ausbeute bei HBM viel geringer ist. Micron (von denen kommt die Aussage mit 3x mehr Silizium) sprach mal von <70% bei DDR ist man wohl bei >80%

[Zossel]

1400pm geplant ab 2028 bei TSMC, bzgl. Srom von unten bleibt TSMC konservativ, mal schauen wie sich Intel damit schlägt:

https://www.heise.de/news/TSMC-gibt-ersten-Ausblick-auf-A14-Fertigungstechnik-10360278.html

[mboeller]

Kurnal hat einen Beitrag mit der Logik-Dichte für jeden Hersteller + Prozesstechnology:

https://x.com/Kurnalsalts/status/1908838811486089465

Das Chart ist, wenn akkurat ziemlich interessant. Und ja Samsungs (=SEC) 8nm Prozess ist wirklich nicht so prickelnd im Vergleich zu 6nm bei TSMC

https://pbs.twimg.com/media/Gn2Ou-9bEAA4hKv?format=jpg&name=4096x4096

[basix]

Hier im Video sieht man ab 0:15 Die von GDDR6, GDDR6X und GDDR7 im Vergleich.
https://www.bilibili.com/video/BV1iCNNe2Eqx/

Sorry für die Falschfarben Screenshots. Am Schirm sieht das nicht so aus.

Jedenfalls:
Man sieht schon deutliche Unterschiede. Bei GDDR7 sind die Speicherzellen viel dichter, aber der "Uncore" ist deutlich grösser. Insgesamt ist das GDDR7 Die deutlich kleiner, aber die Fertigungsstufen sind nicht bekannt (könnte sehr alter GDDR6 sein).

[Zossel]

Sorry für die Falschfarben Screenshots. Am Schirm sieht das nicht so aus.


Ich hab mal mit meinen Frickel-OS die Farben richtig gezogen, siehe Anhang.

[basix]

Wenn ich das so sehe frage ich mich, ob es sich nicht bald mal lohnt die PHY aus dem Speicher-Die zu lösen und zu stacken.

[Sunrise]

18A rennt...
Hinter den Bergen bei den 7 Zwergen ist es Intel, die den Ton angeben.

[Zossel]

Wenn ich das so sehe frage ich mich, ob es sich nicht bald mal lohnt die PHY aus dem Speicher-Die zu lösen und zu stacken.

Das wird wohl mehr als der PHY sein, und die Schnittstellen von DRAM sind single ended.

[Zossel]

Das Programm von der nächsten Hot Chips:

https://www.servethehome.com/hot-chips-2025-preliminary-schedule-released/

[Nightspider]

Wie breit ist eigentlich der Verschnitt beim Wafer Dicing durch die Säge? Weniger als 1mm ?

[basix]

0.2...0.3mm sind glaube ich typisch (Scribe Lines). Und dann gibt es noch etwas Edge-Loss am Rand des Wafers von ca. 3mm

Die Zahlen sind von hier:
https://semianalysis.com/die-yield-calculator/

[Nightspider]

Thx.

[Tobalt]

Wiki schreibt von 75 um. Hängt sicher auch maßgeblich von der Dicke ab. Mit einem auf unter 100 um gedünnten Wafer wären 0.2-0.3 mm Verschnitt auch ziemlich mies.

Mit Brechen wäre das ganze auch ohne Verschnitt möglich, aber wird scheinbar nicht großindustriell gemacht.

[y33H@]

Laser und dann Diamantsäge.

[Badesalz]

Das Programm von der nächsten Hot Chips: Das sieht man da zwar nicht so deutlich bzw. möchte man das wohl nicht so darstellen, aber mir scheint es schon ne Weile, daß Rechenleistung ("ALU") erstmal zweitrangig ist und der hot shit - auf allen möglichen Ebenen/Stufen - der Durchsatz ist. Und im gleichen Atemzug die Energie, die Durchsatz kostet.

Das ist wohl aktuell DIE Baustelle. Man könnte mit dem schon vorhandenen noch wesentlich schneller rechnen, wenn man nur die Daten schnell genug angekarrt und wieder weg bekäme.

[y33H@]

Daten zu bewegen, kostet elendig viel Energie, die dann bei Compute fehlt - nicht umsonst stehen Silicon Photonics bei Intel und TSMC auf der Packaging Roadmap.

[davidzo]

Daten zu bewegen, kostet elendig viel Energie, die dann bei Compute fehlt - nicht umsonst stehen Silicon Photonics bei Intel und TSMC auf der Packaging Roadmap.

Und nvidia weiß genau dass mit Kupfer irgendwann Schluss ist nach NVL72. Die physischen Entfernungen sind irgendwann mit Kupfer nicht mehr effektiv überwindbar. Die Versuche mit Blackwell NVL144 und NVL576 die nie gelauncht wurden haben wohl die Grenzen aufgezeigt. Ich bin sicher dass Nvidia bei Intel schon mal ein paar co-packaged optics chips test bestellt hat. Wer weiß, vielleicht kommt der nächste NVswitch aus Intels Fab?

Umso mehr ist zu bedauern dass Intel aktuell keine AI Architektur für Scale-Up hat. Co packaged optics wäre ein großer Vorteil für large scale up deployments. Und bei co packaged optics hat eigentlich keiner soviel Erfahrung wie Intel über die Jahre.

Mal sehen wie TSMC sich macht. AMD wird da sicher auch schon schlange für stehen.

[basix]

Innerhalb des Racks wird man sicher versuchen, so lange wie möglich bei Kupfer zu bleiben. NLV144 und NVL576 mit Rubin zeigen das ja auch:
- Mehr GPU Bumms pro Package
- Neues Rack-Design für NVL576, damit man die NVLink-Switches näher an Compute ranbringt (Stecker & PCB basiert, keine Kabel)

NVL576 ist zudem noch nicht der Maximalausbau. Erst 50% der Slots im Rack sind belegt. Und beim Package geht auch noch was. Von 3D-Stacking bis hin zu System-on-Wafer (https://www.anandtech.com/show/21372/tsmcs-system-on-wafer-platform-goes-3d-cow-sow) oder gar System-on-Glass-Substrate (5-6x mehr Fläche als ein 300mm Wafer denkbar). Sobald man au uf SoW oder SoGS wechselt, kann man die NVLink Switches gleich mit auf Wafer/Panel packen und die Rückseite des Racks wird frei. Man könnte die Anzahl "GPUs" also nochmals verdoppeln. Oder das Glas-Substrat einfach so gross machen, dass es ein komplettes Server-Blade belegt. Da ist also noch viel Luft nach oben ;) Solch ein 350 x 700mm SoGS in einem einzelnen Server Blade wäre schon wahnsinn. Und vermutlich fast unbezahlbar, wenn komplett mit GPUs, HBM, DPUs, CPUs und Switches inkl. CPO (Co-Packaged-Optics) bestückt.

Links zu Glas-Substrat:
- https://www.thelec.net/news/articleView.html?idxno=4872
- https://semiengineering.com/cheaper-fan-outs-ahead/
- https://semiengineering.com/the-race-to-glass-substrates/
- https://www.innolux.com/cn/product-and-tech/tech/foplp.html

https://substackcdn.com/image/fetch/f_auto,q_auto:good,fl_progressive:steep/https%3A%2F%2Fsubstack-post-media.s3.amazonaws.com%2Fpublic%2Fimages%2F59ab8f13-3b50-45d6-afe7-8f7a06fb241c_1618x905.png

[Badesalz]

Mal sehen wie TSMC sich macht. AMD wird da sicher auch schon schlange für stehen.Da basteln sie schon knapp über 1,5 Jahre intensiv zusammen. Solche Kooperationen hatten sie schon paar Mal gehabt/gemacht bisher. Apple soll als Juniorpartner =) mit dabei sein.
Innerhalb des Racks wird man sicher versuchen, so lange wie möglich bei Kupfer zu bleiben.wie nötig

[basix]

"möglich" ist schon das richtige Wort ;)

Optisch wird "nötig", wenn Kupfer nicht mehr "möglich" ist ;)

[Badesalz]

Kupfer ist jetzt schon wegen der Energie am quasi Ende.

Das ist nicht viel anders (ANALOGIE) als wenn du 10Gbit auf 40m über Cat6a machst oder über OM3 mit einem 0,5W Transceiver (Chip von Maxim). Das ist mindestens Faktor 10 für die Strecke selbst (im Schnitt eher 14)

PS:
PCIE-SIG ist übrigens auch fast schon soweit (7.0) Kupfer für Daten aufzugeben.

[Skysnake]

Auf kurze Strecken ist optics aber noch immer Energiehungriger und wird es wohl auch bleiben. Die Definition von kurz wird halt nur immer kleiner

[Badesalz]

in-chip Photonics wird wohl noch eine kleine Ewigkeit dauern, bis es durchbricht. on-chip ist schon knapp hinter dem Horizont.

Schon auf dem Board selbst wirds interessant. Und all dem was heute nicht vom Chipsatz, sondern an CPU selbst angeflanscht ist.
Nur gibt es da am Ende der Leitung auch etliche Fallstricke alleine bei der Mechanik/dem Handling der Steckverbindungen.

GPU-Boards und Laptops haben es wieder leichter. Und die Playstation ;)

PS:
Vielleicht ändern sich aber noch zusätzlich paar Paradigmen dabei? Ich hatte vor zig Jahren erzählt, irgendwann werden PC-Netzteile auch einen LWL haben der aufs Board gesteckt wird. Nur als Lichtquelle. Die Erzeugung würde man aus dem Chips selbst rausnehmen und nur das verwerten/schalten übernehmen (Energiebudget).

Es fallen mir dazu aber genauso viele Fallstricke ein wie oben :usweet:

[Skysnake]

Plugable Light Source gibt es ja inzwischen bei großen Switchen.

Also kommen könnte das schon mittelfristig. Ich denke da aber eher ans MB als ans Netzteil.

[Badesalz]

@Skysnake
Passt :up:

Jedenfalls, da dies anscheinend einem SSD-Effect gleichen wird, halte ich das aktuell für wesentlich spannender als 16A und A16 und mehr Power von hinten :wink:

PS:
Die Playstation 8 wird so der Hammer sein :uking:

[Platos]

Bezüglich Photonics-Prozessor:https://www.elektronikpraxis.de/unter-der-haube-des-photonischen-ki-beschleunigers-von-qant-a-4e3a38ff04ecacf1cfcaded0e61edbf4/

Es soll jetzt ein kaufbares Produkt (PCI-E Karte) geben, mit einem "Photonen-Prozessor". Wie schätzt ihr das ein?

Es wurde schonmal darüber berichtet: https://www.pcgameshardware.de/CPU-CPU-154106/News/Q-ANT-Native-Processing-Unit-Photonischer-Prozessor-1461116/

Es hört sich ganz gut an, aber was mich verwirrt ist die Aussage der Webseite selber: https://qant.com/de/photonisches-computing/

Sie schreiben von 100MOps. Wenn damit 100MOPS gemeint ist (also 0.0001TOPS). Das kann ja nicht sein? Das wäre ja ein Witz. Steht im Widersrpuch zu allen anderen Versprechen von "x-Mal" besser/effizienter.

[Skysnake]

Wieso, Effizienz ist der Quotient aus Leistung und Energieverbrauch. Du kannst daraus also keinerlei Rückschlüsse auf die absolute Leistung ziehen.

[Badesalz]

Meinste, das Ding zieht nur 65 µW? :tongue:

@Platos
Für mich ist das erstmal nur ein Haufen PR-Müll.

[Platos]

Ja, irgendwie seltsam. Aber die behaupten ja, in 5-10 Jahren soll AI Hardware dadurch dominiert werden. Aber naja...

Wieso, Effizienz ist der Quotient aus Leistung und Energieverbrauch. Du kannst daraus also keinerlei Rückschlüsse auf die absolute Leistung ziehen.

Da steht 45Watt + 100MOps
Du hast vermutlich keinen der Links angeklickt ?

[Badesalz]

Ja, irgendwie seltsam. Aber die behaupten ja, in 5-10 Jahren soll AI Hardware dadurch dominiert werden. Aber naja...Hast du auch kurz Kernfusion gedacht? ;)

Das ist das Startup-Prinzip. So lange Gaga labern bis man aufgekauft wird und dann aufhören kann zu arbeiten :up:

[davidzo]

Und Intel dünnt weiter ihre operative Kompetenz aus:

Entlassungswelle rollt an: In Intels Fabriken werden bis zu 20 % des Personals gefeuert
https://www.computerbase.de/news/wirtschaft/entlassungswelle-rollt-an-in-intels-fabriken-wird-bis-zu-20-prozent-des-personals-gefeuert.93175/


Bin ich der einzige der denkt dass Lip Bu Tan da maximal naiv rangeht?
As we refocus on engineering, we will also remove organizational complexity. Many teams are eight or more layers deep, which creates unnecessary bureaucracy that slows us down. I have asked the ET to take a fresh look at their respective orgs, with a focus on removing layers, increasing spans of control and empowering top performers. Our competitors are lean, fast and agile — and that’s what we must become to improve our execution.

Der hat allen Ernstes dem Executive management selber die Aufgabe geben überflüssige Organisationslayer ausfindig zu machen. ET hat ja bisher dank der Layer praktisch null Kontakt zu den praktisch operierenden Layern. Die werden natürlich nicht sich selbst vorschlagen sondern die Aufgabe weiter nach unten delegieren, so weit bis es die Leute trifft welche die praktische Arbeit ausführen.

Und wenn die das machen schadet das immens der Produktivität der Fab, denn das da unten sind die Leute die am Ende wirklich für das Tagesgeschäft gebraucht werden und nicht der Wasserkopf obendrauf.


Im Zweifel nach unten delegieren und die eigene Haut retten.

Jedes Layer wird zuerst sich selber sichern und dann die Aufgabe nach unten delegieren.

Das ist der Trickle down Effekt von Verantwortlichkeit der erst aufhört wenn man am Boden angekommen ist.

Die Arbeit der jeweils höheren Layer ist immer schwieriger zu evaluieren, und quasi unmöglich von unten zur Kürzung vorzuschlagen, weswegen diese Layer immer intakt bleiben.

Wenn er das wirklich ernstmeinte das er die unproduktiven Layer herauskürzen möchte die zwischen ihm und Design und Produktion stecken, dann würde er sich mit allen Layertiefen entweder selber beschäftigen oder eine externe Beraterfirma mit dem Assessment beauftragen.

Das ist ja fast so absurd wie die Polizei zu beauftragen bei Regelverstößen in ihren eigenen Reihen zu ermitteln. Da weiß jedes Kind dass da nichts sinnvolles bei herauskommt.

[Wuge]

Beratung... und dann jede Funktion auf deren konkreten Beitrag zur Wertschöpfung checken. Von selbst wird sich der Wasserkopf nicht entwässern.

[Complicated]

Du beförderst aus den Layern 3 und 5 alle die bleiben und lässt sie ihren vorherigen Layer abwickeln. Du sparst alle Agile Master und Teamleiter aus zwei Layern und wen du nicht nach oben schieben willst.

[dildo4u]

Intel 18A vs Intel 3 Im Vergleich


https://www.computerbase.de/news/wirtschaft/intel-18a-vs-intel-3-25-prozent-mehr-leistung-oder-38-prozent-geringerer-verbrauch.93194

[Badesalz]

Intel 18A vs Intel 3 Im Vergleich
Was soll das schon aussagen... wie N2. Sie konnten bisher eh alles was TSMC kann. Teils wirkt das sogar innovativ. Mal davon ab, daß man sich da auf die Finger schaut. Technologie ist weniger das Thema bei Intel.
Das große Thema war und ist "yield".

Broadcom hat das und wohl auch ein paar Sachen mehr bei 18A jedenfalls nicht gefallen...

[davidzo]

Okay, dass der Pitch von 30nm zurück genommen wird auf 32nm ist eine Sache. btw, TSMCs minimum metal Pitch bei N3E ist 23nm, der contacted gate pitch 51nm
Was ich aber nicht checke ist wieso die Cell height sinkt gleichzeitig dazu dass man da noch Powervias auf den M0 Layer zwischen die Cells quetscht. Da muss doch logischerweise die drive current sinken und damit die Performance leiden, oder?

Nicht zu vergessen ist zwar das Power routing sehr viel direkter, aber dafür das Signal routing länger weil es erst durch beide DIEs durch muss. Diese Vias verbrauchen Fläche und sind anfällig für parasitäre Effekte welche neue challenges bei der Signalintegrität schaffen.

Ich frage mich auch was mit der Fläche ist die benötigt wird um die Logiksignale auf das package durch zu routen. Die müssen ja ausreichend weit entfernt von Power Vias und voneinander sein weil es sonst zu Crosstalk kommt. Praktischerweise hüllt man die Logiksignale in ein Schachbrettraster aus return current (gnd) vias ein. Das Backside power delivery network DIE muss also auch die Signal Vias enthalten.
All dass verbraucht mehr Fläche - außer der Chip war vorher schon Routing limitiert und nicht transistorlimitiert.

Und das offenbart viel über den Status von intels Chipdesign Bemühungen. Intels CPUs sind seit Jahrzehnten routing-limitiert und nicht Transistor-featuregrößen- oder SRAM-zellen-größen-Limitiert. Das erklärt auch wieso die erreichten Densities meist Faktor 2x oder 3x hinter intels veröffentlichten theoretischen Fähigkeiten des jeweiligen Prozesses liegt. Übrigens nicht nur bei Intels eigenen Prozessen sondern auch bei den Chips die sie bei TSMC fertigen.

BMG-G21 hat eine unterirdische Transistor Density von 72mm2 dafür dass man TSMCs 5nm nutzt. AMDs Navi3x erreicht im gleichen Prozess das Doppelte und kommt mit N33 im 6nm prozess erstaunlich nah dran.

Auch Arrowlake bekleckert sich nicht mit Ruhm bei der Transistordichte. Von den 17,8Mrd Transistoren gehen nur 10-11 auf das Compute Tile zurück, der Rest sind GPU in N3B, Soc, Ioe.
10-11Mrd Transistoren auf 114,5mm2 liegt noch unter 100Mt/mm2 - etwas was AMD und Nvidia locker bereits mit TSMC N5 überbieten. Dafür bräuchte man kein N3B!

Der Apple M3 schafft es im gleichen Apple N3B prozess bereits ein Jahr früher 25Mrd Transistoren in 145mm2 zu quetschen.

Das sind tiefliegende Probleme beim Signal routing, möglicherweise durch eine konservative Präferenz die power delivery und signal routing grundsätzlich überzudimensionieren.
Vielleicht sind Intels CPU Architekturen aber auch einfach mehr Routing-limitiert als die der Konkurrenz.

Allgemein gibt es ja den Trend dass SRAM und GPUs eher Logikgrößen (M0) limitiert sind, und CPUs mehr Routing-limitiert, aber irgendwie schaffen es Apple und AMD ja auf viel bessere Werte als Intels GPUs?! Btw, Apples Transistordichte sieht eh mehr aus wie die einer GPU.

An Intels Aussage dass 18A mit PowerVia weniger Fläche verbraucht ist also nur etwas dran solange man Intels bisher katastrophale Routinglimitierung zugrunde legt, welche die Flächeneffizienz der Intel Chips bisher klar einschränkt.
Wenn der M0 layer das Bottleneck ist wie das bei vielen Chips der Konkurrenz der Fall ist, dürfte Intel PowerVia eher mehr Fläche verbrauchen als ohne Power Via. Vielleicht ist dass auch ein Grund wieso Nvidia und Broadcom nicht begeistert waren von dem was sie sahen.

Die SRAM Densities sind außerdem sehr enttäuschend. Die High Density Cells von 18A sind gerade mal auf dem Niveau von TSMCs N5 HD Sram Density. N3 und N2 sind mit 0.199 und 0.175 zwei volle Nodes voraus.
Kein Wunder dass AMD großzügig SRAM in die Chiplayouts gießt wenn der so billig ist und das dann für mehr Platz in den Routing-Layern sorgt und somit quasi kostenlos die Transistordensity erhöht.

[mboeller]

Kurnalsalts sagt lol:

Vergleich zw. Intel und TSMC

https://x.com/Kurnalsalts/status/1933475289549705459

https://x.com/Kurnalsalts/status/1933470364425969954

[davidzo]

Kurnalsalts sagt lol:

Vergleich zw. Intel und TSMC

https://x.com/Kurnalsalts/status/1933475289549705459

https://x.com/Kurnalsalts/status/1933470364425969954

Wo hat der seine Zahlen her?
Die scheinen nicht zu stimmen. Laut Wikichip ist die Cell height von N3E 169/143 (HP/HD). Vielleicht verwechselt er das mit N3 / N3B.
Die 182MT/mm2 sind für Hp Zellen nicht HD und letztere liegen bei 215. Also ein gutes Stück vor 18A. Aber terminlich ist TSMC eh einen Fullnode Sprung vorraus weil sie ja schon N2 haben zeitgleich zu 18A.

[Zossel]

Wo hat der seine Zahlen her?
Die scheinen nicht zu stimmen. Laut Wikichip ist die Cell height von N3E 169/143 (HP/HD). Vielleicht verwechselt er das mit N3 / N3B.
Die 182MT/mm2 sind für Hp Zellen nicht HD und letztere liegen bei 215. Also ein gutes Stück vor 18A. Aber terminlich ist TSMC eh einen Fullnode Sprung vorraus weil sie ja schon N2 haben zeitgleich zu 18A.

Und TSMC kann das mit richtigen Stückzahlen fahren.
Die paar EUV-Belichter von Intel sind dagegen einfach nur Kinderkacke.

[iamthebear]

Intel 18A vs Intel 3 Im Vergleich

https://www.computerbase.de/news/wirtschaft/intel-18a-vs-intel-3-25-prozent-mehr-leistung-oder-38-prozent-geringerer-verbrauch.93194

25% mehr Performance bei 1.1V sieht auf den ersten Blick so aus als würde das 6-6.5 GHz bedeuten (Intel 3 war bei 5.1 GHz), eventuell noch mehr bei > 1.1V.

Bei Intel 4 gab es ähnliche Diagramme. Damals war die Erklärung, dass die max voltage bei MTL viel niedriger war und eben kurz noch 1.1V schon Schluss war während Intel 7 fröhlich bis 1.4V und mehr geht.

Bei 18A habe ich eine Zeit gerätselt welches krumme Ding Intel wohl diesmal wieder gedreht hat bis ich diese Grafik gesehen habe:
https://pbs.twimg.com/media/GttIqKqaQAEXtNW?format=jpg

Hier vergleicht Intel die Density bei gleicher Performance. Es gibt die 1.39x Density bzw. 0.72x area nur bei gleicher Performance.
Dies bedeutet wohl im Umkehrschluss, dass die Grafik davor bei gleicher Area vergleicht.
Das ist dann in etwa so als würde TSMC einen 4nm Zen5c Kern mit einem (hypotetischen) 3nm Zen5 Kern vergleichen und sagen "selbe Area aber 30% schneller"

Normalerweise bekommt man bei Node Angaben durch einen Shrink immer:
Density UND
Performance ODER Energy

Intel macht daraus:
Density ODER
Oerformance ODER Energy

[ChaosTM]

Hat China eine EUV Maschine ? (https://min.news/en/digital/8a41a7c1ce9bbf03753a624117b99b84.html)


Der Huawei Ban war dumm und hat nur mehr Geld in die Chip Entwicklung fliesen lassen..


Selbst wenn das nicht stimmen sollte - die Zukunft ist China

[Skysnake]

Iamthebear ja, da kann man schön drehen um auf dem Papier besser dazustehen.

Deswegen halte ich von solchen Marketingvergleichen nicht sehr viel bei Firmen die streicheln und schon gezeigt haben das Sie flexibel in der Wahrheit sind.

[Badesalz]

Wenn Broadcom nicht mochte, dann war da mehr dahinter als einfach nur nicht direkt 100% competetive mit TSMC.

Die Story zu lancieren, sie haben ihre Testmuster noch mit alten Librarys erstellt und das jetzt alles massiv besser aussieht, überzeugt nicht. Auch DAS wird Broadcom abgewogen haben.

[Zossel]

Wenn Broadcom nicht mochte, dann war da mehr dahinter als einfach nur nicht direkt 100% competetive mit TSMC.

Die Story zu lancieren, sie haben ihre Testmuster noch mit alten Librarys erstellt und das jetzt alles massiv besser aussieht, überzeugt nicht. Auch DAS wird Broadcom abgewogen haben.

Ach, die berühmte Schublade von Intel mal wieder?

[davidzo]

Man bekommt leicht den Eindruck als würden die Prozess-Entwicklungs-Ingenieure und die tatsächlichen Designer der Produkte nie miteinander reden.

Wie kommt es dass die einen einen Prozess vorstellen der mit unter 1Volt, hoher Density und Taktraten bis 3Ghz bei Density, Effizienz und performance absolut konkurrenzfähig ist, aber das CPU-team dann damit CPUs mit 1,4V, 5Ghz und nicht mal halber Density baut?

Das ist ein gangbarer Weg um hohe ST Performance zu erziehlen, aber wenn das Ziel ist einen high current+voltage, high performance, low density Prozess zu entwickeln, wieso benchmarkt man dann den Prozess in völlig anderen Gegebenheiten?

https://images.anandtech.com/doci/17448/Intel-PPW-Curve.png

Auch lustig dass Intel ARM IP nehmen muss um diese Vergleiche überhaupt anstellen zu können.

[y33H@]

Es ist völlig normal den ARM Core zu nutzen zwecks Vergleichbarkeit.

[Zossel]

Es ist völlig normal den ARM Core zu nutzen zwecks Vergleichbarkeit.

Da sich die Abbildung nur auf Intel-Prozesse bezieht sind möglicherweise die eigenen X86-Designs einfach nicht flexibel genug um die auf verschiedene Prozesse zu bringen.

[y33H@]

Diverse Intel-Prozesse, u.a. 18A, gibt's ja für Foundry Customer - gerade da ist ein ARM Core interessant.

[davidzo]

Es ist völlig normal den ARM Core zu nutzen zwecks Vergleichbarkeit.

Natürlich, ich meine ja auch dass sie es nehmen müssen.
Aber damit verliert es natürlich jegliche Aussagekräftigkeit in bezug auf die eigenen x86 Designs. Weder die Density, noch Voltage, noch Taktraten haben letzendlich irgendwas mit den theoretischen prozesswerten zutun. Man kann eine gewisse Proportionalität vermuten und dann von alten intel Prozessen und deren tatsächlichen CPU designs vermuten etwas abzuleiten bzw. zu interpolieren, aber das ist auch nicht mehr als Glaskugel raten.

Dadurch dass Intel im Industrie Benchmark der low Power Arm Core meist konkurrenzfähig aussieht, wirkt es halt so als würde Intel selbst den Prozess für Produkte missbrauchen für die der prozess weder designt war noch geeignet ist. Und das ist eine lustige Vorstellung wenn man bedenkt dass Intel einer der wenigen verbliebenden Halbleiterhersteller ist die eine eigene Fab betreiben.

[Skysnake]

Arm cores sind für Fremdkunden halt interessant

[Badesalz]

Ach, die berühmte Schublade von Intel mal wieder?Angeblich hatte Broadcom aber sogar Arm ALUs in den Testdesigns... :usweet:

[basix]

Natürlich, ich meine ja auch dass sie es nehmen müssen.
Aber damit verliert es natürlich jegliche Aussagekräftigkeit in bezug auf die eigenen x86 Designs. Weder die Density, noch Voltage, noch Taktraten haben letzendlich irgendwas mit den theoretischen prozesswerten zutun. Man kann eine gewisse Proportionalität vermuten und dann von alten intel Prozessen und deren tatsächlichen CPU designs vermuten etwas abzuleiten bzw. zu interpolieren, aber das ist auch nicht mehr als Glaskugel raten.

Dadurch dass Intel im Industrie Benchmark der low Power Arm Core meist konkurrenzfähig aussieht, wirkt es halt so als würde Intel selbst den Prozess für Produkte missbrauchen für die der prozess weder designt war noch geeignet ist. Und das ist eine lustige Vorstellung wenn man bedenkt dass Intel einer der wenigen verbliebenden Halbleiterhersteller ist die eine eigene Fab betreiben.

Es ist ein Referenzdesign für den Vergleich. Nicht mehr, nicht weniger. Oder hat AMD damit ein Problem, wenn TSMC ebenfalls ARM Cores nimmt?

Intels Problem ist eher das x86 Core-Design an sich, dass anscheinend ziemlich bloated ist. Anscheinend aber weniger hinsichtlich Transistor-Anzahl, sondern dass sie nur eine geringe Transistor-Density verwenden (können). Ich nehme aber stark an, dass Intel das am ändern ist. Jetzt sind 5 Jahre seit dem 10nm Debakel vorbei und jetzt müssen sie flächeneffizienter werden. 5 Jahre reichen für ein "komplettes" Redesign. Als man noch den Prozess-Vorteil hatte, ist man damit durchgekommen.

Auf der anderen Seite sieht man bei AMD aber auch, dass die Cores immer grösser werden. Zen 2 war sehr kompakt. Zen 3 war noch ziemlich kompakt. Zen 4 und Zen 5 haben deutlich draufgelegt.

[Badesalz]

Intels Problem ist eher das x86 Core-Design an sich, dass anscheinend ziemlich bloated ist. Anscheinend aber weniger hinsichtlich Transistor-Anzahl, sondern dass sie nur eine geringe Transistor-Density verwenden (können). Ich nehme aber stark an, dass Intel das am ändern ist. Jetzt sind 5 Jahre seit dem 10nm Debakel vorbei und jetzt müssen sie flächeneffizienter werden.Die Zusammenhänge zwischen dem 10nm Debakel und der Transistordichte, die erschließen sich mir grad nicht.

[davidzo]

Es ist ein Referenzdesign für den Vergleich. Nicht mehr, nicht weniger. Oder hat AMD damit ein Problem, wenn TSMC ebenfalls ARM Cores nimmt?

Bei AMD ist die Abweichung zu den TSMC ARM standard Core Werten auch sehr hoch im CPU Bereich. Also weniger Density, aber auch mehr Takt. Das ist wohl der Natur von CPUs geschuldet die eher routing limitiert sind als M0 und dem Umstand dass AMD eher eine Server/Desktop first CPU baut, also mit hohen Spannungen und Taktraten. Aber die Abweichung ist nicht halb so hoch wie bei Intel.

Jetzt sind 5 Jahre seit dem 10nm Debakel vorbei und jetzt müssen sie flächeneffizienter werden. 5 Jahre reichen für ein "komplettes" Redesign. Als man noch den Prozess-Vorteil hatte, ist man damit durchgekommen.
Intels Lösungsansatz scheint zu sein nicht etwa die µArch umzuwerfen oder die EDA tools auszutauschen um den Routingoverhead zu senken, sondern lieber die Prozessparameter anzupassen auf größere Routing Density (durch backside power delivery). Mal sehen ob das reicht und nicht im Endeffekt nicht auf die Marge schlägt. Das ist praktisch advanced packaging, nur ohne den Cache benefit den AMD aus vergleichbarem Aufwand herausholt.


Auf der anderen Seite sieht man bei AMD aber auch, dass die Cores immer grösser werden. Zen 2 war sehr kompakt. Zen 3 war noch ziemlich kompakt. Zen 4 und Zen 5 haben deutlich draufgelegt.
Das liegt einfach daran dass AMD in letzter Zeit vermeidet im Desktop/mainstream auf cutting edge prozesse zu gehen.

In 2nm wird das Problem wieder sein genug Fläche für die power delivery und io package connection zu finden. Deswegen packt man den sram ja auch in den CPU-Die - der wäre sonst einfach zu klein für das Packaging.

Bei Zen6 Server soll es ja außerdem nur "Dense" Cores geben, die wieder bei ca. 5mm2 pro Core inkl. Cache herauskommen wie bisher auch (wenn die 175mm2 stimmen). Da man weniger CCDs verbaut steigt der Siliziumbedarf kaum. Die preise werden trotzdem nach oben gehen, aber das liegt in erster Linie an der Marktsituation, also dass AMD bei High performance und Core count Server CPUs praktisch keine ernstzunehmende Konkurrenz hat.

Mal sehen was beim Desktop herauskommt, da nimmt man ja die günstigere N3E Fertigung.
Es wird schon spannend wenn AMD mit 24C/48T gegen Intel mit 52C/52T antritt. Intel wird den Flächenbedarf der P-Cores massiv senken müssen und wenn die Cache reduktion stimmt und nur ein teil davon ist könnte es diesmal AMD sein welche die fetteren P-Cores haben.

[basix]

Die Zusammenhänge zwischen dem 10nm Debakel und der Transistordichte, die erschließen sich mir grad nicht.

Vor dem 10nm Debakel hatte Intel einen riesigen Vorsprung beim Herstellungsprozess. Wenn das CPU-Design dann von der Transistordichte her etwas "ineffizient" war, konnte das der Prozess ausgleichen oder gar überkompensieren. Spätestens seit TSMC 7nm geht das nicht mehr.

Bei AMD ist die Abweichung zu den TSMC ARM standard Core Werten auch sehr hoch im CPU Bereich. Also weniger Density, aber auch mehr Takt. Das ist wohl der Natur von CPUs geschuldet die eher routing limitiert sind als M0 und dem Umstand dass AMD eher eine Server/Desktop first CPU baut, also mit hohen Spannungen und Taktraten. Aber die Abweichung ist nicht halb so hoch wie bei Intel.

Eben, das sage ich ja. Es ist egal, wenn Intel eine ARM CPU für den relativen Prozessvergleich nimmt. Eine x86 CPU ist dazu nicht notwendig. Dass Intels x86 Cores flächenmässig dann aufblähen sollte nicht primär am Prozess oder der Spannung liegen, sondern eher am CPU Design selbst.

Dass man die Routing-Density nun erhöht ist nur ein Kompensations-Effekt. Oder sind Intels Cores in TSMC N3B so viel kleiner? Nein, sind sie nicht. Und von TSMCs Prozessen wissen wir ja, dass man eine sehr hohe Transistordichte erreicht, bei CPUs und GPUs. Vermutlich hat Intel bei Battlemage genau das selbe Problem wie Intels CPUs. Ihr Design lässt maximale Transistordichte einfach nicht zu.

Zu Zen 6:
Alles was ich so sehe und höre, spricht von N2(P) für alle Zen 6 Chiplets. N3P für die APU Versionen.

[davidzo]

Dass man die Routing-Density nun erhöht ist nur ein Kompensations-Effekt. Oder sind Intels Cores in TSMC N3B so viel kleiner? Nein, sind sie nicht. Und von TSMCs Prozessen wissen wir ja, dass man eine sehr hohe Transistordichte erreicht, bei CPUs und GPUs. Vermutlich hat Intel bei Battlemage genau das selbe Problem wie Intels CPUs. Ihr Design lässt maximale Transistordichte einfach nicht zu.

Eben, deswegen vermute ich dass sie diesbezüglich nicht viel an der µArch geändert haben und es eher ein EDA Tool und Traditionsproblem ist. Intel hat ja viele selbstgebaute EDA tools und sollte unter Gelsinger eigentlich langsam auf Industriestandard umschwenken. Das scheint bisher aber nicht gefixt worden zu sein.

Dass sie nun statt das Design den Prozess umbauen mit PowerVia für bessere Routing Density ist wirklich eine reine Kompensationsstrategie. Sie kann funktionieren, aber zu welchem preis? AMD baut mit chip stacking X3D CPUs und Intel braucht das in Zukunft alleine um ihre Density-probleme zu lösen.

[Badesalz]

Das 10nm Debakel ist übrigens 5 Jahre her. Ich sehe noch keine Früchte welche diese Erfahrung getragen hat. Jetzt mal davon ab, daß 10nm schlicht ein Yield-Debakel war und eine nicht so hoche Transistordichte da eher noch abfedernd als verstärkend wirkte.

Wobei im Vergleich, 18A läuft wenigstens und das mittlerweile nicht wirklich schlecht. Für das was es tun soll. Es ist diesmal wohl eher die Frage nach der Wettbewerbfähigkeit gegenüber TSMC.

edit:
Wobei Intel neuerdings die Wettbewerbsfähigkeit der Fabs anders definieren möchte als davor. Mehr so alleine in die Richtung was braucht der Kunde wirklich und wieviel kostet ihn das. Mehr nicht. Einen Streit um den ersten Podiumsplatz mit TSMC hat man wohl von der Agenda und dem Narrativ komplett gestrichen.

Ich sehe diesen Markt nur irgendwie nicht bei 18A, sondern eher in den Millionen Fällen wo die Elektronik im Hintergrund noch auf 22nm wie gar höher läuft und man mit solcher Denke mit irgendwann doch massiv zu spät aber doch brauchbar laufenden 10nm oder gar 14^+ nm Prozessen einfach preislich gegen TSMC 7nm konkurriert (?) Eher Industrie, Militär, Netzwerk unterhalb von top-end, quasi sämtliche sonstige Elektronik usw. usw.

Bei cutting edge dagegen wird so eine Nummer schwierig. Das ist keine Lösung für Broadcom oder Apple oder NV. Oder für Intel selbst...

[basix]

Die Architektur und Designprozesse umzukrempeln benötigt Zeit. Deswegen die genannten 5 Jahre. Arrow Lake usw. basieren immer noch auf der selben Grundarchitektur. Wir werden mit Panther Lake oder Nova Lake sehen, ob Intel effektiv was umkrempeln wird / konnte.

[Badesalz]

und wenn die Cache reduktion stimmt und nur ein teil davon ist könnte es diesmal AMD sein welche die fetteren P-Cores haben.Mit welchen sie dann aber gleichzeitig 2 Threads/Tasks durchschieben.

Außerhalb der kleinen Tecblase sind solche Eckdaten keine welche Admins/Endkundschaft irgendwie triggern. Da zählen nur die praktischen Auswirkungen dessen. Die ich u.a. eher nicht sehe, daß AMD von TSMC irgendwann geknebelt wird.

[davidzo]

Die Architektur und Designprozesse umzukrempeln benötigt Zeit. Deswegen die genannten 5 Jahre. Arrow Lake usw. basieren immer noch auf der selben Grundarchitektur. Wir werden mit Panther Lake oder Nova Lake sehen, ob Intel effektiv was umkrempeln wird / konnte.

Wobei eigentlich der Wechsel zu neuen tools mit dem Wechsel zu TSMC stattgefunden haben sollte. Das man für Alchemist, Battlemage, Meteorlake, Arrowlake noch die eigenen Designprozesse zur TSMC Fertigung hinübergerettet hat ist doch nochmal unwahrscheinlicher Overhead.

Mit welchen sie dann aber gleichzeitig 2 Threads/Tasks durchschieben.

Und Intel hat dann mehr tatsächliche Cores als AMD SMT Threads hat. Ein Zen6 Core muss also auch bei durchschnittlichen MT Taktraten nicht nur mehr als doppelt so schnell sondern rund viermal so schnell sein wie ein intel E-Core. Die 16 P-Cores sind ja auch noch da und wenn die Intel big cores annähernd die performance von Zen6 erreichen, dann bleiben lediglich 8 Zen6 Cores vs 32 Intel E-Cores (und theoretisch +4LPE).

Es wäre mal spannend zu sehen wie die Arrowlake P-Cores in einer bandbreite von MT workloads gegen AMDs Zen5 Kerne abschneiden. CB hat ja mal den 285K durch Cinebench R24 geschickt mit 8P+0E aktiviert und der hatte ohne SMT die nahezu identische performance wie ein 9700X. SMT bringt bei CB R24 dann aber nochmal überdurchschittliche + 30Prozent performance. Zen5 ist hier also 1,3x schneller als Lion Cove, was sicher nicht auf jeden Workload übertragbar ist.

Da sieht man aber mal den enormen Rückstand von Intels big Cores bei der PPA. Trotz einem vollen Node Vorsprung hat Lion Cove nur etwa die halbe PPA im Vergleich zu Zen5.

[Badesalz]

Und Intel hat dann mehr tatsächliche Cores als AMD SMT Threads hat.Ja. 4 Threads mehr.

Ein Zen6 Core muss also auch bei durchschnittlichen MT Taktraten nicht nur mehr als doppelt so schnell sondern rund viermal so schnell sein wie ein intel E-Core.Solche Paarungen, auch ohne 18A, gibt es schon. Da waren die Xeons meist im Epycs Würgegriff. Corecount scheint zwar praxisrelevant, aber tatsächlich nicht primär.

Die 16 P-Cores sind ja auch noch da und wenn die Intel big cores annähernd die performance von Zen6 erreichen, dann bleiben lediglich 8 Zen6 Cores vs 32 Intel E-Cores (und theoretisch +4LPE).Für was soll das sein? Oder für wen? Die Admins wollen keine Hybride und daheim ist das auf die Verkaufsaussichten bezogen, Schwachsinn.

Es wäre mal spannend zu sehen wie die Arrowlake P-Cores in einer bandbreite von MT workloads gegen AMDs Zen5 Kerne abschneiden. CB hat ja mal den 285K durch Cinebench R24 geschickt mit 8P+0E aktiviert und der hatte ohne SMT die nahezu identische performance wie ein 9700X.Die Zeit in der Synthbenches einen Sinn ergaben gab es noch nichtmal als das Thema noch unkorrumpiert war...

[smalM]

Auch lustig dass Intel ARM IP nehmen muss um diese Vergleiche überhaupt anstellen zu können.
Das ist nicht lustig, das ist logisch.
Wer sind nochmal die Kunden, die Intel Foundry gerne zu sich locken möchte?

Bei AMD ist die Abweichung zu den TSMC ARM standard Core Werten auch sehr hoch im CPU Bereich. Also weniger Density, aber auch mehr Takt. Das ist wohl der Natur von CPUs geschuldet die eher routing limitiert sind als M0 und dem Umstand dass AMD eher eine Server/Desktop first CPU baut, also mit hohen Spannungen und Taktraten. Aber die Abweichung ist nicht halb so hoch wie bei Intel.

AMD designed ausschließlich für TSMC-Prozesse.
Intel designed für Intelprozesse und muß dann kurzfristig für TSMC redesignen, wenn der vorgesehene Intelprozeß schon wieder nicht läuft.

[Skysnake]

Ihr wundert euch ernsthaft das ein Hochtaktdesign nicht die gleiche Transistorsichte wie nen ARM Mobilechip erreicht?

Das hat auch eher nichts mit den Tools zu tun sondern einfach damit das man schon seit 28nm die Zransistoren gar nicht mit Strom versorgt bekommen hat, wenn man Sie wirklich hat ballern lassen. Sprich selbst bei 100% Metal für Power und GND kannst du die Transistoren nicht versorgen. Gut das war bei mir jetzt CML Logik, aber das kann an kritischen Stellen durchaus eingesetzt werden. Und heute aktuelle nodes sind nochmals was ganz anderes als 28nm. Die werden einfach den Platz für die Versoegungsspannungen brauchen und daher nicht die entsprechende Density erreichen.

[Complicated]

AMD designed ausschließlich für TSMC-Prozesse.

Nicht ausschließlich: https://www.pcgameshardware.de/CPU-CPU-154106/News/AMD-Zen-6-Neue-Foundry-I-O-Chip-TSMC-erstmals-Samsung-1466017/

[Badesalz]

Ihr wundert euch ernsthaft das ein Hochtaktdesign nicht die gleiche Transistorsichte wie nen ARM Mobilechip erreicht?Hmm. M4(pro?) taktet (ST) die P-Kerne auch schon mit 4.5Ghz bis (MT) 3.8Ghz. Imho könnte man alles nah 4Ghz erstmal noch als Hochtakt betrachten...

[Skysnake]

Na so einfach ist das nicht. Je mehr Transistoren hintereinander, desto schneller muss jeder einzelne Schalten. Ebenso je höher der Fanout, desto stärker muss der Transistor sein, weil die load höher ist.

Aus der Taktrate allein kann man nicht so viel sagen. Wobei ich davon ausgehen würde, daß man selbst mit den schwächsten Transistoren so 2-3 GHz bei einfachen Designs erreichen sollte.

[Badesalz]

Rundum Allgemeinbildung zum Thema ;) (Cutress)

https://www.youtube.com/watch?v=0wRvbIaTUQw

[smalM]

Doch noch keine Massenproduktion des Kirin X90 in SMIC N+3.
WCCFTech plaudert (https://wccftech.com/huawei-kirin-x90-still-produced-on-older-smic-7nm-process/) aus einem Artikel (https://www.techinsights.com/blog/huawei-matebook-contains-kirin-x90-using-smic-7nm-n2-technology?utm_source=direct&utm_medium=website) (hinter Bezahlschranke) von TechInsights.

[Zossel]

Der Wechsel auf TSMC ist für Google übrigens ein langfristiger. Wie zuletzt durchgesickert ist, haben die beiden Unternehmen ein mehrjähriges Abkommen unterzeichnet. Das heißt auch, dass Google künftig immer die aktuell besten Fertigungstechniken bekommen soll, so soll schon kommendes Jahr beim Tensor G6 dann der Wechsel auf 2 nm folgen.

https://www.derstandard.at/story/3000000276387/pixel-10-was-bisher-ueber-googles-naechste-smartphonegeneration-bekannt-ist

[Badesalz]

GaN oder nicht GaN. Das ist hier die Frage ;)
https://www.computerbase.de/news/wirtschaft/galliumnitrid-gan-halbleiter-infineon-faehrt-300-mm-werk-hoch-waehrend-tsmc-aussteigt.93368/

[Zossel]

GaN oder nicht GaN. Das ist hier die Frage ;)
https://www.computerbase.de/news/wirtschaft/galliumnitrid-gan-halbleiter-infineon-faehrt-300-mm-werk-hoch-waehrend-tsmc-aussteigt.93368/

Das "G" in "GaN" steht nicht für "GPU".

[Tobalt]

GaN und andere WBG semis sind irrelevant für CMOS. Afaik gibt's da keine PMOSFETs (bzw. p-type HEMTs im Falle von GaN).

Und wie Skysnake schon schrieb, die einzelnen Transistoren bei Si CMOS sind locker schnell genug. Es ist halt eine Frage der Tradeoffs beim Schaltungsdesign, wieviel Strom man zur Verfügung stellt, und wieviele Gates pro Takt man durchläuft usw.

Um deutlich höhere Takte in ASICs für boolsche Logik zu sehen, müsste man sich von MOSFETs als Schaltern trennen, weil diese immer mindestens 0.6 V oder so brauchen werden wegen ihres Slope Limits. Auch WBG semis lösen das Problem nicht an sich.

Mit anderen Schaltern, wie Tunnel FETs oder ähnlichen Konzepten, könnte man vielleicht auf 0.2 V runter, wodurch man viel mehr Overdrive hätte bei praktiblen Spannungen und damit deutlich schneller wäre.

[Badesalz]

Das "G" in "GaN" steht nicht für "GPU".Bei GAF auch nicht... Flatterte kurz über den Bildschirm, dachte es ist allgemein eine Info für einen Thread mit jenem Betreff :rolleyes:

[Skysnake]

GaN und andere WBG semis sind irrelevant für CMOS. Afaik gibt's da keine PMOSFETs (bzw. p-type HEMTs im Falle von GaN).

Und wie Skysnake schon schrieb, die einzelnen Transistoren bei Si CMOS sind locker schnell genug. Es ist halt eine Frage der Tradeoffs beim Schaltungsdesign, wieviel Strom man zur Verfügung stellt, und wieviele Gates pro Takt man durchläuft usw.

Um deutlich höhere Takte in ASICs für boolsche Logik zu sehen, müsste man sich von MOSFETs als Schaltern trennen, weil diese immer mindestens 0.6 V oder so brauchen werden wegen ihres Slope Limits. Auch WBG semis lösen das Problem nicht an sich.

Mit anderen Schaltern, wie Tunnel FETs oder ähnlichen Konzepten, könnte man vielleicht auf 0.2 V runter, wodurch man viel mehr Overdrive hätte bei praktiblen Spannungen und damit deutlich schneller wäre.

Keine Ahnung, ob man auf 0.2V mit TunnelFETs realistisch sind oder nicht. Man muss da aber sehr aufpassen und alle möglichen Werte gleichzeitig betrachten. G_m/I_d ist daher ein ziemlich guter Parameter um zu beurteilen was ein Transistor bei einer bestimmten Spannung und Stromstärke kann. Wobei man aufpassen muss das man realistische Lasten anhängt. Der Interconnect ist heutzutage leider nicht mehr vernachlässigbar und daran ändert ein anderen Transistordesign nur bedingt etwas. Macht es eventuell sogar schlechter und zerstört damit alle Vorteile des Transistors an sich.

Was man aber auch heute schon machen könnte wäre es Logik in Weak Inversion zu bauen. Damit könnte man auch massiv runter mit der Spannung würde aber halt auch viel Speed verlieren.

Für MHz Anwendungen wird das aber vermutlich schon teils gemacht wenn ultra low Power benötigt wird

[Tobalt]

Keine Ahnung, ob man auf 0.2V mit TunnelFETs realistisch sind oder nicht. Man muss da aber sehr aufpassen und alle möglichen Werte gleichzeitig betrachten. G_m/I_d ist daher ein ziemlich guter Parameter um zu beurteilen was ein Transistor bei einer bestimmten Spannung und Stromstärke kann. Wobei man aufpassen muss das man realistische Lasten anhängt. Der Interconnect ist heutzutage leider nicht mehr vernachlässigbar und daran ändert ein anderen Transistordesign nur bedingt etwas. Macht es eventuell sogar schlechter und zerstört damit alle Vorteile des Transistors an sich.

Was man aber auch heute schon machen könnte wäre es Logik in Weak Inversion zu bauen. Damit könnte man auch massiv runter mit der Spannung würde aber halt auch viel Speed verlieren.

Für MHz Anwendungen wird das aber vermutlich schon teils gemacht wenn ultra low Power benötigt wird

0.2 V DC sind schon gut möglich, aber mir ging es darum, dass man mit einer rail Spannung von z.B. 0.6 V man dann sehr viel Overdrive hat und entsprechend schneller die Gates auf die nötigen 0.2 V bekommt.

[Badesalz]

Ich vermute das ist zwar die Knallertechnik, aber betrifft am allermeisten Schaltnetzteile u.ä. Bzw. eher die Energieerzeugung als dahinter ihre transistorbasierte Verwertung :wink:

[Tobalt]

Ich vermute das ist zwar die Knallertechnik, aber betrifft am allermeisten Schaltnetzteile u.ä. Bzw. eher die Energieerzeugung als dahinter ihre transistorbasierte Verwertung :wink:
TFETs sind ein Konzept was man am ehesten in der boolschen Logik sieht.

GaN etc. was weiter oben gepostet wurde ist dagegen für Schaltnetzteile relevant

[Badesalz]

@Tobalt
Danke für die Bestätigung =)

edit:
Eigentlich hört sich das alles immer so vernünftig an...
https://www.hardwareluxx.de/index.php/news/allgemein/wirtschaft/66491-sf2p-und-sf2p-samsung-spricht-%C3%BCber-vorteile-und-verz%C3%B6gerungen-von-sf1-4.html

Nur...
https://www.elektroniknet.de/halbleiter/samsung-gewinn-bricht-um-56-prozent-ein.226120.html

Schleppende Verkäufe von HBM?? :|

[Skysnake]

Habt ihr das von terra quantum und deren Wundertransistor gelesen? 40x schneller und 20 mal energieeffizienter. Kann ich kaum glauben.

Wenn ich mir das mit CN FET so anschaue, dann werden die sicherlich größer sein und auch teurer als das was sonst gemacht wird.

Und beim NTV Interview hört sich das auch eher so an als ob man nur Teile eines Chips so fertigen will.

Hört sich irgendwie nach nem Einhorn an das gekauft werden will. Hab aber nicht wirklich was zu denen gefunden.

[Badesalz]

Hört sich irgendwie nach nem Einhorn an das gekauft werden will. hmm...
https://www.handelsblatt.com/unternehmen/start-ups/quantencomputer-terra-quantum-leidet-unter-streit-zwischen-chef-und-investoren/100137420.html

[Tobalt]

Habt ihr das von terra quantum und deren Wundertransistor gelesen? 40x schneller und 20 mal energieeffizienter. Kann ich kaum glauben.

Wenn ich mir das mit CN FET so anschaue, dann werden die sicherlich größer sein und auch teurer als das was sonst gemacht wird.


die schneller/effizienter Faktoren kann ich mir schon vorstellen, je nachdem wie man misst. CN haben ne deutlich höhere Mobility afaik. Also braucht man kleinere Channels und Gates für den gleichen strom. Wenn man das nun im Kopf skaliert, kommt man vielleicht auf solche Werte. Allerdings ist IMO fraglich, wie man das auf die Straße bringt, da ja die meisten kleinen Logik-FETs schon jetzt einfach nicht noch kleiner gebaut werden können. Und du sagst ja auch schon, dass das mit CNs noch unwahrscheinlicher wird wegen der komplizierten Herstellung.

Vielliecht macht sowas Sinn für bisher sehr große Transistoren mit riesigem Fanout, die auch irgendwie schnell geschalten werden müssen. Und selbst dann ist natürlich fraglich ob die zusätzlichen Prozessschritte es wert sind. Für Si CMOS ASICs imo: nein. Bei Mixed Signal oder Analog: vielleicht ja. Aber: hier sind natürlich auch andere Kaliber mit im Rennen als der Si MOSFET....

Habe beim kurzen Stöbern auch gesehen, dass es auch bei den CNFETs eine Tunnel-Unterart gibt, die mit steilerem Slope natürlich ganz andere Vorteile eröffnen würde für Bool Logik, wie zuvor schon beschrieben. Aber kA, ob Terra Quatnum diese baut.

[Skysnake]

Ich glaube nicht das die Sie wirklich selbst bauen abgesehen von eventuellen Prototypen wo dann ne Hand voll Transistoren da sind.

Aber ja, für large Fan out wäre das eventuell tatsächlich eine nützliche Anwendung.

Allerdings habe ich damit genau ein Problem.

Schon bei 28nm hatten die Transistoren so nen hohen gain, das mir die Leitungen einfach weggebrutzelt sind bei CML Logik. Also selbst wenn ich nicht alles nur mit Power und GND vollgekleistert habe.

Mit den heutige. FinFET Monstern wird das wohl eher kaum besser werden.

Sprich man wird schauen müssen ob die Power Delivery nicht so massiv ausfallen muss das man am Ende vom. Tag keine Vorteile mehr hat in realen Chips die den Aufwand wert sind.

[Badesalz]

Warum sagt hier keiner, daß es mit SRAM doch weiter geht? =)
https://www.tomshardware.com/tech-industry/sram-scaling-isnt-dead-after-all-tsmcs-2nm-process-tech-claims-major-improvements

[mboeller]

Habt ihr das von terra quantum und deren Wundertransistor gelesen? 40x schneller und 20 mal energieeffizienter. Kann ich kaum glauben.


das einzige was ich gefunden habe ist schon ein wenig älter:
https://www.eenewseurope.com/en/swiss-quantum-startup-proposes-ferroelectric-fet-extends-series-a/


ferroelectric negative capacitance field effect transistor

The ferroelectric FET has proved a popular area of academic research in recent years and is one that is expected to have implications for terahertz sensing and computation

[mboeller]

Warum sagt hier keiner, daß es mit SRAM doch weiter geht? =)
https://www.tomshardware.com/tech-industry/sram-scaling-isnt-dead-after-all-tsmcs-2nm-process-tech-claims-major-improvements

die Tabelle ist "lustig" Vor allem im Bezug auf das was über ZEN6 im anderen Thread diskutiert wird. 4nm ist in der Tabelle zwar nicht enthalten, aber 5nm.

[Tobalt]

das einzige was ich gefunden habe ist schon ein wenig älter:
https://www.eenewseurope.com/en/swiss-quantum-startup-proposes-ferroelectric-fet-extends-series-a/
FeFET sind nicht CNFET. Glofo in Dresden hat afaik ein paar Eisen im Feuer bezüglich FeFET für nonvolatile memory.

[smalM]

Der vorläufige Umsatz für TSMCs zweites Quartal ist raus:
Gut 933 Mrd. NT$ bzw. ca. 32 Mrd. US$.
Die Prognose war 28,4–29,2 Mrd. US$.
Die Bilanz wird am 17. Juli veröffentlicht werden.

[ChaosTM]

zufällig drüber gestolpert

JzmU5X0R0I8

mal abwarten wie das ausgeht..

[Badesalz]

@Chaos
Jep. Hab ich schon im k-computer Thread letztens kurz angesprochen.

Das ist aber kein comeback. Falls in Taiwan alles in die Luft geht, wollen sie das bis 2027 auch selbst machen können. Das ist alles, imho. Die Möglichkeit haben den eigenen Bedarf zu decken.

Das ist für mich also eher strategisch als wirtschaftlich. Da setzt man auch andere Metriken bei der Abwägung was sich wie lohnt.

[Badesalz]

Ich bin ja, man merkt immer mal, ziemlich genügsam ;) Ich find die TSMC-Roadmap aber trotzdem irgendwie recht knapp.

Auch wenn wir sagen, das ist ab N5 (?) mehr oder weniger teils PR für die Massen und grob ist A16 1.8nm und A14 1.6nm usw. - oder allgemein den Wechsel von ITRS zu IDRS ;) was man jetzt wieder mit NanoFlex bisschen herrichtet - ist das einerseits auch schon recht ok, andererseits geht die Roadmap ab jetzt nur noch 3 Jahre?

Einerseits gibt man da ziemlich viel Gas mit A16 (imho), dann noch ein N2X, A14 schon wieder 2 Jahre danach... Das ist für mich noch recht schnell. Sie haben schon im April sogar zu A14 eigentlich gezeigt, der Node ist schon entwickelt. Für mich ist das also sehr schnell.

Die Infos für danach aber... Was gibt es da halbwegs greifbares?

Oder planen sie anders? Erstmal "bis China kommt" und dann kommt erstmal eine nicht abschätzbare Verzögerung "bis wir alle nach Arizona umgesiedelt sind"?

PS:
Ich meine TSMC. Nicht DARPA.

[amdfanuwe]

I
Die Infos für danach aber... Was gibt es da halbwegs greifbares?


Mit N2 gibt es erst mal GAA. A16 bringt dann noch BSPD.
A14 wird das ganze optimieren und durch multi-patterning etwas geshrinkt.
2029 muss man mal abwarten, ob denen im Transistoraufbau wieder was neues einfällt ( CFET, nanosheet ) oder ob sie mit High-NA EUV alles nur etwas kleiner hinbekommen. Jedenfalls wird im Labor kräftig geforscht und letztendlich zählt nur die rentable Massenproduktion.
Schau mal hier:
https://www.computerbase.de/news/wirtschaft/kein-bedarf-an-high-na-euv-mehrfachbelichtung-mit-euv-ist-bis-2029-tsmcs-zielvorgabe.92883/
https://www.anandtech.com/show/18873/tsmc-we-have-working-cfets-in-the-lab-but-they-are-generations-away
https://www.trendforce.com/news/2024/02/23/news-tsmcs-latest-advancements-in-cfet-3d-stacking-and-silicon-photonics/

[Badesalz]

CFET. Generations away passt ja zu post 2029. Würde aber bedeuten, GAA überlebt nur N2, A16 und A14 (?) Wieviele Nodes hat FinFET überlebt?

Aber ok, auch hier drückt der Schuh immer weniger. Bis auf das Zeug für KI, was dafür energetisch sowieso eine Katastrophe ist und wohl bleibt.
Es läuft mit den Nodes aber so langsam wohl ähnlich wie mit CPU-Leistung und bald auch mit der GPU-Leistung (Desktop). Früher war nichts schnell genug für die 1001 IDeen die noch anstanden. Heute muss man schon überlegen wie sinnvoll fett man einkauft, wenn man das auch brauchbar gebrauchen kann.
Und am meisten bremst immernoch der Hauptspeicher...

[Zossel]

CFET. Generations away passt ja zu post 2029. Würde aber bedeuten, GAA überlebt nur N2, A16 und A14 (?) Wieviele Nodes hat FinFET überlebt?


CFETs sind auch normale GAAs, lediglich das Komplementärpärchen was eine Gegentaktendstufe bildet wird nach oben anstatt in die Breite gestapelt.

[w0mbat]

"Lediglich" würde ich das nicht nennen, ist schon ein bedeutender Unterschied. Problem: nach GAA ist es schluss mit mehr Gate-Kontrolle.

[Tobalt]

"Lediglich" würde ich das nicht nennen, ist schon ein bedeutender Unterschied. Problem: nach GAA ist es schluss mit mehr Gate-Kontrolle.

Naja. GAA sagt ja auch erstmal nichts darüber aus wie viel Channelquerschnitt da von dem Gate kontrolliert wird. Deshalb wird ja von einigen nochmal der Nanosheet Typus extra danach aufgeführt wo dann der Channel in mehrere kleine gestackte Channel geteilt wird. CFET wäre dann die Extremform davon und da würde ich auch zustimmen, dass CFET das logische Ende der Gatekontrolle bei MOSFET sind.

Aber da wir ja erst vor kurzem die Diskussion um Subthreshold Slope hatten: MOSFETs selbst sind halt nicht das Ende der Fahnenstande. Andere Technologien können steiler schalten

[Badesalz]

Wie funktioniert eigentlich die post-Silicium Geschichte? Spricht man da noch von Belichtung oder was passiert dabei? Oder sind das alles ertmal Hybride wo Silicium auch mit dabei ist?

[Tobalt]

Si als Substrat wird sehr oft immernoch implizit als Rahmenbedingung genommen, schon alleine deswegen, weil es kein Konzept gibt was die gesamte Palette der Funktionalität von Si ASIC abdeckt. Vieles davon wäre entweder nur für Power (WBG Semis) oder nur für Logik, nur für Speicher usw. Deshalb wird "Kompatibilität mit Si CMOS" SEHR GROSS geschrieben.

Heißt, dass ein Tunnel FET bspw. nur relevant wird, wenn man ihn im Si CMOS Prozess mit unterbringen kann, ggf. als zusätzlichen Step. Litografie und Beschichtung wird sich sehr ähneln, aber es werden eben zusätzliche Masken und andere Materialien verwendet.

[w0mbat]

Bin echt gespannt. N2P/X scheint für 2026 zu stimmen, Zen 6 könnte also echt gleich in der optimierten Variante kommen.

[KarlKastor]

Bin echt gespannt. N2P/X scheint für 2026 zu stimmen, Zen 6 könnte also echt gleich in der optimierten Variante kommen.
Das ist nicht die aktuelle Roadmap. Diese hier ist von April 2025:
https://semiwiki.com/wp-content/uploads/2025/04/TSMC-Advanced-Tecnology-RoadMap-2025-SemiWiki-1200x678.jpg

Und selbst N2P gibt TSMC mit H2 2026 an. Dann kommen Produkte frühestens Q1 2027.
Aber würde mich auch nicht wundern, wenn das ein Custom Prozess wird. Wäre nicht das erste mal.

[w0mbat]

A16 vor N2X? Das wäre ja mal was.

[basix]

Scheint gut zu laufen. Oder die Nachfrage nach A16 ist schlicht höher als bei N2X (z.B. Smartphone Markt). Für mich sieht das nach einem Alignment mit dem Bedarf aus (Smartphone, AI/HPC Accelerator Release Cycles).

[Badesalz]

Smartphones? Ich glaub ich hatte seit dem iphone6pro kein langsames Smartphone mehr...

A16 sieht wirklich wie ein A.I.-Node aus :freak:

[basix]

Ja, Smartphones. Dort ist Energieeffizienz Trumpf. Nicht, dass man mehr Leistung unbedingt benötigt (ich nicht) aber in den letzten Jahren waren Mobile SoCs jeweils die ersten auf einem neuen Node. N2(P) ist jetzt eine erste Ausnahme, da N2 anscheinend etwas zu spät dran ist.

A16 ist für 2026er Smartphones vermutlich in der Tat zu spät. Mitte 2027 für AI Accelerators (Rubin un Co.): Kann sein. Evtl. aber auch N2X für Rubin Ultra. Dito N2X für den Zen 6 Refresh? Vielleicht. Deswegen sage ich ja Alignment mit Produktcycles. Man hat A16 etwas vorgezogen oder N2X etwas nach hinten geschoben. A14 würde mit Zen 7 und Nvidia Feynman korrelieren.

[Badesalz]

Ja, Smartphones. Dort ist Energieeffizienz Trumpf. Wieviel vom ganzen zieht so ein SoC mittlerweile? Jetzt so... im Gegensatz zum Display?

[KarlKastor]

A16 ist aber nicht vorgerückt in der Roadmap. Nur N2X nach hinten.
Ich denke es kommt recht früh, da es das ist was früher einmal N2P sein sollte (N2 mit BSPD).

@Badesalz
Hängt stark von der Last ab.

[Badesalz]

Hängt stark von der Last ab.Ja, Binse. Danke. Danke, daß es dich gibt...

[basix]

Wieviel vom ganzen zieht so ein SoC mittlerweile? Jetzt so... im Gegensatz zum Display?

Kann einen sehr grossen Unterschied bei z.B. Video-Wiedergabe, Fotos und Videos aufnehmen machen. Ein Samsung S23 (oder S22?) mit Exynos verballerte den Akku nur so in den Ferien und wurde auch richtig warm (Fotos und Videos aufnehmen). Und Akku-Lebensdauer ist beim Reisen oder generell in Gegenden ohne konstanten Zugang zu Strom schon ziemlich relevant. Für Alltagsgebrauch natürlich weniger relevant, aber man ist doch immer mal wieder in den Ferien ;)

[Badesalz]

Das wird sich so aber nicht ändern, weil Samsung nicht bei TSMC fertigen möchte oder? =)

[basix]

Das sollte nur aufzeigen, dass der Fertigungsprozess schon einige Relevanz haben kann ;)

Ich habe momentan ein S25 mit Qualcomm SoC, gefertigt bei TSMC in N3E ;)

[Badesalz]

Mal so zwischendurch

https://www.youtube.com/watch?v=hDo5P578wJI

[KarlKastor]

Ja, Binse. Danke. Danke, daß es dich gibt...
Ist es so schwer zu schreiben welcher Fall dich interessiert? Aber hey, ich bin nach deinem unsachlichen Post natürlich voll motiviert dir zu antworten.

[basix]

Mal so zwischendurch

https://www.youtube.com/watch?v=hDo5P578wJI
Das Video ist nicht schlecht, IMEC wird aber etwas zu sehr in den Himmel gelobt. IMEC macht Vorstudien sowie Engineering Dienstleistungen. Aber die effektive produktive Umsetzung machen ASML, TSMC, Intel und Co.

Und wer mal mit Prototypen vs. HVM / Reliability zu tun hatte weiss, dass das zwei sehr unterschiedliche paar Schuhe sind.

[Badesalz]

IMEC macht Vorstudien sowie Engineering Dienstleistungen. Aber die effektive produktive Umsetzung machen ASML, TSMC, Intel und Co.Ich glaub das war der Grundton des Videos :wink:

[Badesalz]

Die kompletteste Roadmap von imec.
Ich war nicht in der Lage herauszufinden, ob wir das hier schon hatten :frown:

Ab der Mitte zu CFET und danach, musste ich paar mal zurückspulen. Mein Gehirn machte mehrmals nicht direkt mit :usweet:
(Link bei w0mbat)

PS:
Bekannt, aber das Thema "Metal Pitch" ist nach N5 schon ziemlich ernüchternd ;)

[basix]

Falscher Link?

[w0mbat]

Ich glaube er meinte dieses Video:
0wRvbIaTUQw

[Badesalz]

Bingo :redface: Der Link war aus einem anderen Thread :frown:

[Zossel]

Mal ein paar Die-Shots der anderen Art: https://www.richis-lab.de/

[Badesalz]

Wie klein die Teile schon damals waren und wie riesig die Gehäuse, damit die Bestückung handhabbar bleibt :usweet:

[Zossel]

Wie klein die Teile schon damals waren und wie riesig die Gehäuse, damit die Bestückung handhabbar bleibt :usweet:

Und auch der Platzverbrauch der ROMs für den µ-code, übrigens war das wohl auch eine Motivation für RISC.

[drkohler]

Und auch der Platzverbrauch der ROMs für den µ-code

Das sind Bilder von "Original" ROMs. Da ist kein Mikrocode, nur Decoder 1:1 mit Transistoren gebaut...

Wie klein die Teile schon damals waren und wie riesig die Gehäuse, damit die Bestückung handhabbar bleibt

Das waren damals die Standard DIL Grössen. Doppelt so breit für ROMs, Normal breit für 74HCxxx Bauteile. Sehr viel Luft und Draht in der Kapselung. War optimal damals als man/ich noch Karten für Apple/PC selber ätzten in der Küche. Trotzdem ging sicherheits halber nur eine Leitung zwischen den Pins durch. :-)

Das ging dann erst runter mit SMD Bauteilen (sehr fieselig mit der Heimwerker-Lötkolbenausrüstung)

[smalM]

[I]Das ging dann erst runter mit SMD Bauteilen (sehr fieselig mit der Heimwerker-Lötkolbenausrüstung)
Und deshalb war auch das Umlöten von SIMD-Bausteinen auf einer Apple-G4-CPU-Karte das letzte Mal, daß ich für Elektronik zum Lötkolben gegriffen habe.
Seitdem gibt es nur noch Grobmotorisches für Stromstecker. :smile:

[Zossel]

Und auch der Platzverbrauch der ROMs für den µ-code

Das sind Bilder von "Original" ROMs. Da ist kein Mikrocode, nur Decoder 1:1 mit Transistoren gebaut...

Du hast dir auch die CPUs angeschaut? Hier kann man die ROMs wunderbar erkennen:

https://www.richis-lab.de/cpu03.htm
https://www.richis-lab.de/cpu04.htm

[Badesalz]

Die Presse-Push Artikel von TSMC... Die Lesen sich alle irgendwie in so einem O-Ton:

Wir bringen 2026 N2P und N3A, und 2027 bringen wir noch N2X. Ah und ja, irgendwo dazwischen bringen wir auch A16. ABER, ABER 2028 bringen wir A14 (!!1! und 1337!)

Was ist denn mit A16? :| Ist das nur Marketing und eher so ein knapp half-node REAL und erst A14 ist wieder so ein richtiger Schritt? Oder täuscht mich jenes Narrativ?

[HOT]

A16 ist offenbar so ne Art N2 mit backside power delivery, also so ein Prototypnode wie N7+ oder N3(B) war aus meiner Sicht. Erst A14 ist ein wirklich neuer Node.

[y33H@]

N2P+ wenn man so will, ja.

[HOT]

Der wird auch genauso enden wie N7+ und N2 ohne P, es wird dafür quasi keine Kunden geben, sondern nur ein Haufen Testchips von verschiedenen Companies mMn, aber keine ernsthafte Produktion...

AMD und Intel gehen mMn den weg

N2P 2026 (Nova Lake/Zen6) -> A14 2028 (Titan Lake/Zen7)

[Badesalz]

Also schon für Kunden, aber eher als eine Übungswiese für A14?

Fand ich irgendwie seltsam, weil das kein * und kein P und kein X und kein A ist, sondern ein ganzer (offiziell) Node, den man aber quasi umgeht. Während die anderen kein 18A wirtschaftlich hinbekommen :|

[HOT]

Ich glaube, das Backside Power Delivery spielt hier ne Rolle. Es ist ja auffällig, dass alle Prozesse, die damit kommen, erst mal nicht wirtschaftlich sind und TSMC das sogar bei A14 nur als Option anbietet.

[Zossel]

"Sollten wir nicht in der Lage sein, einen bedeutenden externen Kunden zu gewinnen und wichtige Kundenmeilensteine für Intel 14A zu erreichen, besteht die Gefahr, dass die Entwicklung und Herstellung von Intel 14A und den Nachfolge-Prozessen der Spitzenklasse nicht wirtschaftlich ist. In einem solchen Fall könnten wir unsere Bemühungen um Intel 14A und die Nachfolge-Prozesse sowie diverse Projekte zur Erweiterung unserer Produktion unterbrechen oder einstellen", erklärt der Konzern.

https://www.heise.de/news/Intel-gibt-Magdeburg-Fab-auf-und-stellt-Foundry-Ende-in-den-Raum-10499163.html

[Complicated]

https://www.tagesschau.de/wirtschaft/unternehmen/intel-chipfabrik-100.html
Der Chipkonzern Intel hat nach eigener Aussage seine Pläne für eine Fabrik in Magdeburg endgültig aufgegeben. Auch ein geplantes Werk in Polen solle nicht gebaut werden. Laut Intel sollen Produktionskapazitäten optimiert werden. Hintergrund sind Verluste in Milliardenhöhe, die der Konzern bekanntgegeben hat. Außerdem seien Massenentlassungen geplant.

[Skysnake]

In einem solchen Fall könnten wir unsere Bemühungen um Intel 14A und die Nachfolge-Prozesse sowie diverse Projekte zur Erweiterung unserer Produktion unterbrechen oder einstellen", erklärt der Konzern.

Wie um himmels Willen kann man sowas sagen??? Das ist doch der Dolchstoß ins Herz. Welche Firma mit Verstand ist denn bei solchen Ansagen bereit in die Erprobung eines neuen Nodes eines neuen Herstellers zu investieren? Klar qenn man schon test Chips hatte in der letzten Gen hat man viele Prozesse schon aufgesetzt, aber kein Neukunde tut sich das an. Das ist doch nur noch reines Glücksspiel und bei den Summen von hunderten Millionen bis Milliarden ist doch niemand mit Verstand so verrückt auf so einen Node zu setzen.

Intels Joker war ja immer, das Sie eigene Produkte liefern und das Zeug daher an sich funktionieren muss sonst schaden Sie sich selbst. Aber scheinbar ist denen das Risiko inzwischen selbst zu groß. Warum zur Hölle sollte da ein Externer drauf anspringen sofern Intel die Chips nicht verschenkt???

Und bezüglich verschenken. Ich wüsste nicht das Intel in TestChip Programmen mit öffentlichen Einrichtungen wie TSMC usw sind.

[HOT]

Wieso? In dem Falle würde man eh jegliche Fertigung abstoßen und damit wieder wirtschaftlich werden. 14A wäre also reines Marketing für einen potenziellen Käufer der Fabs. Ich denke, dass die Entscheidung eh schon längst gefallen ist, die Fertigung aufzugeben. Solche Sätze bestätigen aus meiner Sicht genau das. MMn fängt jetzt der Ausverkauf an, erst werden alle Expansionspläne aufgegeben, dann wird der Fabausbau der vorhandenen Fabs gestoppt, dann wird die Prozessentwicklung aufgegeben, dann werden erste Fabs einzeln verkauft, dann werden unwirtschaftliche Fabs zugemacht und die Reste verkauft und so geht das seinem Ende entgegen...

[Badesalz]

Viel Rätseln muss man da eigentlich nicht. Die ansage war schon zuvor klar, daß damit es damit weitergeht, 18A es bringen muss. Wie wir wissen hat es das nicht, also wars das.

[HOT]

Nach genauem Lesen des Statement muss ich sagen, 14A ist bereits tot. Dieses "sollte sich kein Kunde finden" ist bereits die Rechtfertigung. Es wird also sicherlich kein 14A mehr geben. Das hört sich für die Aktionäre nur noch gut an, aber das wars.

[Badesalz]

Das war noch im April...
https://www.golem.de/news/intel-foundry-direct-connect-18a-im-zeitplan-14a-bereits-in-vorbereitung-2504-195813.html

[HOT]

Ist im Prinzip das gleiche, "die Vorbereitungen haben bekonnen", na toll, das heißt, es ist bisher nix passiert. Und auch in dem Artikel steht klar drin, dass es trotz Gespräche keinen Kunden gibt.

[Skysnake]

Tja, wer einmal lügt....

Und Intel hat schon viel viel viel zu oft bezüglich ihrer Fertigung gelogen. Die Leute haben da einfach kein Vetrauen in die. Und das ist jetzt kein neues Thema. Schon zu Zeiten der Einführung von QPI haben sie es sich teils verschissen weil Sie nicht mehr wie beim FSB die Möglichkeit einer direkten Integration ins Cache Cohärenzprotokoll erlaubt haben.

Und mit solchen Geschichten ist Intels Pfad gepflastert. Das ist natürlich die perfekte Grundlage für das Foundry Geschäft wo es auf Vertrauen ankommt...... NOT!

[Zossel]

Netzwerk von Intel (ursprünglich von DEC übernommen) wird wohl auch dran glauben müssen:

https://www.servethehome.com/intel-looking-to-spin-and-sell-its-networking-and-edge-business/

[Skysnake]

Autsch. Das wäre aus meiner Sicht der falsche Weg. Mir plugable Light Sources und fibre to Chip hätte man eigentlich die Chance die Nics direkt zu integrieren. Vor allem auch weil man mit UltraEthernet auch wirklich eine breite Kompatibilität erwarten kann. Sprich man wird mehr Volumen absetzen können als mit so was proprietären wie Omnipath.

Oh man echt mies was da gerade bei Intel abgeht. Die schlachten sich gerade selbst.

[Orko]

Oh man echt mies was da gerade bei Intel abgeht. Die schlachten sich gerade selbst.

Etablierter Prozess im börsennotierten Kapitalismus. Unternehmen die aktuell / in absehbarer Zukunft als nicht mehr wettbewerbsfähig wahrgenommen werden, und per Börse zu kaufen sind, diese sind zum Abschuss (aka Übernahme) freigegeben, und werden "abgeschlachtet" (aufgespalten, liquidiert, nur sehr selten saniert). Es geht dann primär nur noch darum, kurzfristig möglichst viel Geld herauszupressen (Markennamen versilbern, Patente versilbern, Wissen abziehen, wertvollere Unternehmensteile retten oder versilbern, Qualität vermindern, Personal sparen, Entwicklung einstellen, existierende Produkte noch möglichst lange ausliefern, etc). Die Frage ist dann meist nur, wer das Abschlachten übernimmt und das vermutlich letzte grosse Geld einsackt. Wenn nicht in Eigenregie, dann steht eine Phalanx an willigen Investoren bereit. Langfristige Perspektiven werden dadurch dann bedeutungslos.

Besser Intel schlachtet sich mit dem Ziel den Unternehmenskern zu retten. Als wenn ein Investor das Schlachten übernimmt und quasi nichts übrigbleibt.

Der dritte Weg wäre ein staatlicher Einstieg oder ein Schirmprotektorat. Das bedeutet dann für den Staat aber eine voraussichtlich endlose Zuschussgeschichte (siehe DB).

Meiner Meinung nach bedeutet dies, dass die Schonfrist für Intel vorbei ist, und die ersten Investoren anfragen bzw beginnen Druck aufzubauen um den Laden auseinanderzunehmen. Intel ist damit dann unter Zugzwang.

Beobachten wir das mal. Übliche Kennzeichen wären: Managemententscheidungen sehen eher nach kurzfristiger Panik als nach durchdachter Langzeitstrategie aus. Es geht dann in den obersten Etagen primär nicht mehr ums Geschäft, sondern darum eine Übernahme abzuwehren oder aktiv mitzugestalten, anstatt über sich hereinbrechen zu sehen. Selbstverteidigungsmodus halt.

Meine Meinung: Gelsinger war der Versuch den Laden als Ganzes zu sanieren, und der ist gescheitert. Mit Lip Bu Tan kommt nun konsequenterweise der Schlachter, und er hat gerade erst begonnen. Damit sich alle darauf einstellen können, deutet er seine nächsten Schritte schon mal vorab an.

[Badesalz]

Netzwerk von Intel (ursprünglich von DEC übernommen) wird wohl auch dran glauben müssen:
DAS ist tatsächlich mies. Was will der Propan Butan denn noch machen? Nur noch Militär? War, übrigens, Intels Networking nicht auch teils für Militär zugange??

Das ist echt übel :frown: Für mich :rolleyes: war intel mehr Netzwerk als CPU :freak:

[HOT]

https://wccftech.com/apple-is-reportedly-showing-interest-in-intel-14a-process-for-future-m-series-chip/

Apple und NV haben Interesse an 14A ... für Testchips. Ich möchte daran erinnern, dass das bei 18A auch so war ... mMn dient das ausschließlich zum Preisedrücken bei TSMC. Beide Unternehmen haben eine Geschichte mit sowas.

[Skysnake]

Das ist definitiv zum drücken der Preise. Das ausschließlich würde ich jetzt aber nicht direkt unterschreiben. Die zwei sind groß genug um ein eigenes physikalisches Design eines Chips aufzulegen und haben auch mehrere Chips.

Nvidia könnte nen mobile Chip fertigen lassen für ne Console zum Beispiel und Apple für ein Tablet oder auch für ein Smartphone mit Dusl Sourcing.

[Badesalz]

Das ist definitiv zum drücken der Preise. Das ausschließlich würde ich jetzt aber nicht direkt unterschreiben.Ja richtig. Da ist bestimmt auch eine Trump-Geste dabei ;)

[Zossel]

Das ist definitiv zum drücken der Preise. Das ausschließlich würde ich jetzt aber nicht direkt unterschreiben. Die zwei sind groß genug um ein eigenes physikalisches Design eines Chips aufzulegen und haben auch mehrere Chips.

Ob Intel überhaupt ernsthafte Stückzahlen liefern könnte um TSMC überhaupt günstigere Preise abnötigen zu können?

[y33H@]

Das letzte (und einzige?) Dual Sourcing von Apple war beim A9, von Samsung und TSMC - 14LPE vs 16FF.

[Skysnake]

Ich denke auch nicht, das sie das in relevanten Mengen machen würden. Aber um Trump zu schmeicheln eventuell eine Möglichkeit ohne tu viel Schaden zu riskieren.

[aceCrasher]

Das ist definitiv zum drücken der Preise. Das ausschließlich würde ich jetzt aber nicht direkt unterschreiben. Die zwei sind groß genug um ein eigenes physikalisches Design eines Chips aufzulegen und haben auch mehrere Chips.

Nvidia könnte nen mobile Chip fertigen lassen für ne Console zum Beispiel und Apple für ein Tablet oder auch für ein Smartphone mit Dusl Sourcing.
Vielleicht ein paar Low-End GPUs in 14A? Wie damals der GP107, der als einziger Pascal Chip bei Samsung gefertigt wurde.

[Zossel]

Vielleicht ein paar Low-End GPUs in 14A? Wie damals der GP107, der als einziger Pascal Chip bei Samsung gefertigt wurde.

Und Apple?

[davidzo]

Am ehesten würde ich bei Apple noch auf Modemchips tippen. Die sind klein und häufig nicht cutting edge nodes. Aber ab 2028 sollen ja die SOCs selber das Modem on DIE enthalten, der Bedarf wäre also sehr kurzfristig oder nur für einige weniger relevante Produktlinien älterer M- und A-Chips.

Was für Apple interessanter sein düfte ist das packaging. Da ist TSMC derzeit das Bottleneck und Intel hat anscheinend mehr als genügend Kapazitäten. Zumal ich mir vorstellen kann dass man so die Zölle ggf. unterlaufen kann indem man "günstige" Wafer von TSMC Taiwan zu Intel nach Rio Rancho, New Mexico schickt und dort mit Foveros packagen lässt.

Ich stimme Zossel zu dass für richtige A-Socs wahrscheinlich nicht genug Kapazitäten vorhanden sind. Das sind immerhin die SOCs mit der größten Stückzahl weltweit. Für großflächige M-Socs wären Denbsity und Power nachrangig, aber da spielt der Yield eine viel größere Rolle. Also auch unwahrscheinlich.

Richtig cool wären custom AI chips mit HBM und silicon photonics fabric statt NVlink. Aber das ist ne Träumerei und bisher keinerlei Anzeichen dass Apple da was eigenes zusamenbraut.

[basix]

Tesla mit grossem Auftrag für Samsung: 16.5 Milliarden USD von 2027 bis 2033 -> SF2A und vermutlich auch neuer
https://www.computerbase.de/news/wirtschaft/chip-fertigung-in-sf2a-samsung-foundry-gewinnt-milliardenauftrag-von-tesla.93675/
Heruntergebrochen auf die blanken Zahlen entspricht die Vereinbarung letztlich anfänglich einem Auftragsvolumen von 2 Milliarden US-Dollar pro Jahr.

The $16.5B number is just the bare minimum. Actual output is likely to be several times higher.

[AffenJack]

Tesla mit grossem Auftrag für Samsung: 16.5 Milliarden USD von 2027 bis 2033 -> SF2A und vermutlich auch neuer
https://www.computerbase.de/news/wirtschaft/chip-fertigung-in-sf2a-samsung-foundry-gewinnt-milliardenauftrag-von-tesla.93675/


Könnte für Tesla nen sehr guter Deal sein, da Samsung ihnen den Node wahrscheinlich hinterher geschmissen hat, um wenigstens irgendeinen Kunden zu haben. Kann mir auch gut vorstellen, dass Tesla bei schlechter Yield nicht pro Wafer, sondern pro Chip zahlt und wenig Risiko hat.

Samsung dürfte nicht viel verdienen, aber immernoch billiger als die Fabrik ohne Auslastung rumgammeln zu lassen und man hat immerhin einen Referenzkunden.

Also am Ende gut für beide Seiten erstmal und nur schlecht für Intel, dass man nichtmal irgendwen größeren als Kunden schafft.

Man fragt sich ein wenig, ob Intel am Ende nicht am meisten darunter leiden wird, dass die USA mehr Chipindustrie in den USA wollen, weil damit selbst "Made in USA" als letzter Pluspunkt für Intel weggefallen ist.

[basix]

Man fragt sich ein wenig, ob Intel am Ende nicht am meisten darunter leiden wird, dass die USA mehr Chipindustrie in den USA wollen, weil damit selbst "Made in USA" als letzter Pluspunkt für Intel weggefallen ist.

Definitiv. Der einzige Pluspunkt ist noch, dass Intel eine amerikanische Firma ist.

[davidzo]

Das hat nicht soviel mit der SF2 Performance, yield und Preis zutun als vielmehr mit Elnos Ego.

Das hier klingt eher so als hätte Samsung in naturalien (Gefälligkeiten) bezahlt:
"Samsung agreed to allow Tesla to assist in maximizing manufacturing efficiency."

"walk the line personally to accelerate the pace of progress,"

"the fab is conveniently located not far from" Elnos House in Texas.


Der größte Benefit gegenüber Intel ist wohl dass die Samsung Fabrik näher an Elmos Privatwohnsitz ist und dass Samsung ihm eingeräumt hat in der Fab seine Ego-show ab zu ziehen.

Das ist gar nicht mal so dumm, denn Elnos Ego zu streicheln kostet Samsung fast nichts und wer weiß, vielleicht hat ein Tesla Management für die fab sogar einen positiven Effekt auf die yields? Selbst im worstcase kann man das immer noch abschreiben und man ist eben nicht selbst schuld bzw. die wichtigeren koreanischen Fabs wären nicht betroffen wenn Elmo den Karren gegen die Wand fährt.

[basix]

Das hat nicht soviel mit der SF2 Performance, yield und Preis zutun als vielmehr mit Elons Ego.
Weiss man überhaupt, was SF2A liefert verglichen mit TSMC N2P/A16 und 18A-P/14A?

[Sunrise]

Das hat nicht soviel mit der SF2 Performance, yield und Preis zutun als vielmehr mit Elnos Ego.

Das hier klingt eher so als hätte Samsung in naturalien (Gefälligkeiten) bezahlt:


Der größte Benefit gegenüber Intel ist wohl dass die Samsung Fabrik näher an Elmos Privatwohnsitz ist und dass Samsung ihm eingeräumt hat in der Fab seine Ego-show ab zu ziehen.

Das ist gar nicht mal so dumm, denn Elnos Ego zu streicheln kostet Samsung fast nichts und wer weiß, vielleicht hat ein Tesla Management für die fab sogar einen positiven Effekt auf die yields? Selbst im worstcase kann man das immer noch abschreiben und man ist eben nicht selbst schuld bzw. die wichtigeren koreanischen Fabs wären nicht betroffen wenn Elmo den Karren gegen die Wand fährt.
TSMC Arizona ist komplett dicht mit Aufträgen, das ist daher für beide Seiten ein sinnvoller Deal. Samsung hat Aufträge bitter nötig, die eine Hand wäscht die andere. Samsung hat sich erst kürzlich einen Ex-TSMC mit ins Boot geholt. HW4/AI4 kommt nebenbei auch von Samsung, also sind sie wohl relativ zufrieden damit. Wenn man dann noch mehr Kontrolle bekommt, um alles zu maximieren, umso besser. Wer hier glaubt, dass Nvidia nicht mittlerweile die gleiche Kontrolle bei TSMC hat, der glaubt auch an den Weihnachtsmann.

Übrigens, wenn du diesen “Elmo”-Kindergarten weglässt, lesen sich deine Beiträge leichter.

[HOT]

SF2 sah ja auch nicht schlecht aus vom Yield her, das ist ja im Prinzip ein reparierter SF3-Prozess.
Samsung hatte ja vor allem das Problem, dass die Yields furchtbar schlecht waren, selbst SF4X geht jetzt ins 3. Jahr mit endlich akzeptableren Yields, aber das war wirkliche ne Katastrophe seit 7LPP - diese ganze Generation war problematisch.

[Complicated]

Am ehesten würde ich bei Apple noch auf Modemchips tippen. Die sind klein und häufig nicht cutting edge nodes.
Nachdem Intel schon mal an Apples Modem gescheitert ist und Apple für 5. Mrd$ Intels Modemsparte gekauft hat daraufhin, halte ich das für am wenigsten wahrscheinlich.

[KarlKastor]

Modems werden eigentlich schon immer im aktuellen Node gefertigt oder einen höher, wenn die Kapazität nicht verfügbar ist.
A und M kann ich mir auch nicht vorstellen. Die ganzen anderen Connectivity Chips sind passen nicht zu A14.
Was gut passt sind die S SoC. Die hängen noch bei N4P. Und die zweitbeste Wahl würde da locker reichen.

[HOT]

Klar, man kann darüber spekulieren, was wie zu 14A passen würde, in der Zeit ist die Entscheidung aber mit Sicherheit schon längst getroffen worden, sowohl von NV als auch von Apple, die SoCs/KI-Chips in A14 zu desginen. Das 14A dient wie ich vermute eh nur zum Preise drücken, ich glaube nicht, dass 14A überhaupt noch ne denkbare Option ist. Ich denke, Intel wird die Prozessentwicklung in den Bereichen wegen der hohen Kosten einfach einstampfen und bei 18A bleiben - große Teile des Personals wird ja eh schon entlassen. Es ist für Intel erheblich wichtiger Intel7, Intel3 und 18A Massenproduktionsfähig zu bekommen für externe Kunden als einen State-of-the-Art-Prozess anzubieten. Die werden bei dem bleiben, was sie haben und ihre eigenen CPUs bei TSMC produzieren mMn.
Intel muss die Foundries in die Gewinnzone bringen, das wird aus 3 Säulen bestehen:

- Massieve Kostenreduktion, Streichen der modernen Prozessentwicklung, Konzentration auf externe Kundengewinnung bei existierenden Prozessen
- Schließen oder Verkauf aller unlukrativen Fabs und damit ein weiterer massiver Personalabbau
- langsames Auslagen der Foundysparte aus dem Kerngeschäft

Währenddessen will sich Intel auf das konzentrieren, was sie am besten können:

- CPU-IPs entwickeln und exekutieren
- bei Server-Infrastruktur wieder hoch kommen und am besten wieder führen
- an Grafik- und KI-Chipentwicklung dranbleiben (wobei es hier keine Unterscheidung mehr geben wird)

[Der_Korken]

Da ich keinen besseren Thread gefunden habe:

Im Anandtech-Forum hat jemand auf Basis dieser Gerüchte (https://www.tomshardware.com/tech-industry/semiconductors/tsmc-could-charge-up-to-usd45-000-for-1-6nm-wafers-rumors-allege-a-50-percent-increase-in-pricing-over-prior-gen-wafers) eine historische Tabelle mit TSMC-Fertigungskosten erstellt: https://forums.anandtech.com/threads/tsmc-nodes-over-last-20-years-n2-is-going-to-change-everything.2631101/

Fand ich ganz interessant, da ich zwar wusste dass die Fertigung im Verhältnis immer weniger wirtschaftliche Vorteile mitbringt, aber dass N2 so ein krasser Wendepunkt ist, war mir nicht bewusst. Als Consumer sollte man dann wohl keine günstigen N2-Produkte einplanen auf absehbare Zeit.

[dildo4u]

Hängt doch wie immer von der größer der Chips ab Ryzen und Mobile SOC werden bezahlbar bleiben.
GPU nutzen 2nm erst wenn es ein Legacy Node ist.

RDNA5 ist angeblich 3nm.

[Zossel]

Fand ich ganz interessant, da ich zwar wusste dass die Fertigung im Verhältnis immer weniger wirtschaftliche Vorteile mitbringt, aber dass N2 so ein krasser Wendepunkt ist, war mir nicht bewusst. Als Consumer sollte man dann wohl keine günstigen N2-Produkte einplanen auf absehbare Zeit.

Das ist halt aufwendig: https://www.youtube.com/watch?v=xaKyDrWfHes

[Badesalz]

Samsung hat wohl die 2nm GAA hinbekommen :freak: Ehrlich nach den ähh... so einigen =) Reinfällen, haben sie 2nm GAA hingekriegt. Ich glaubs fast nicht :rolleyes:
Machen auch gleich den Exynos 2600 damit, um zu zeigen, daß es rennt.

Bieten es knapp 1/3 billiger an als TSMC (!) Das zum Thema Anandtech-Forum. TMSC = Nvidia? :tongue:

PS:
oh Intel... oh Intel...

[ChaosTM]

Das sind/wären ziemlich gute Nachrichten. Elons Milliarden-Bestellung war schon ein Hinweis.

Jetzt müsste nur noch Intel ihren "Shit Together" kriegen, dann wären Chips in Zukunft deutlich günstiger.

[Badesalz]

Bei Samsung ist dann wohl noch so eine Bestellung eingegangen. Kunde ist weiterhin noch unklar (?) Das hat sie sogar insgesamt dann zurück ins Plus geschoben. War echt knapp ;)

Desto besser natürlich, wenn sie auch abliefern. AMD hat ja auch ewig "von Hand zu Mund" gelebt :D Und sind nicht Anatzweise NV ($$$) aber sie liefern brauchbar bis gut ab, können davon leben und können seit einiger Zeit auch ordentlich R&D machen.

Solange Samsung das auch so halten kann wird Südkorea das nicht aufgeben.

[Badesalz]

Apropos Samsung. Scheint die haben u.a. auch - like a Intel - eine Art 7nm++ :usweet:

Jedenfalls wenn man den Power10 und Power11 so vergleicht :rolleyes: (beide 7nm bei Samsung)

[HOT]

Samsung hat wohl die 2nm GAA hinbekommen :freak: Ehrlich nach den ähh... so einigen =) Reinfällen, haben sie 2nm GAA hingekriegt. Ich glaubs fast nicht :rolleyes:
Machen auch gleich den Exynos 2600 damit, um zu zeigen, daß es rennt.

Bieten es knapp 1/3 billiger an als TSMC (!) Das zum Thema Anandtech-Forum. TMSC = Nvidia? :tongue:

PS:
oh Intel... oh Intel...

Hö? ist doch old news. Musk hat für 16,5Mia$ Chips bei denen in SF2 bestellt...
https://www.fr.de/wirtschaft/samsung-und-tesla-besiegeln-16-milliarden-dollar-deal-fuer-ki-chips-zr-93859599.html

Dafür haben sie bei SF4X seit Anfang des Jahres immer noch keine Fortschritte gemacht wie es aussieht, 70% Yield ist AMD einfach zuwenig gewesen, daher haben sie alle SF4X-Projekte gecancelt. Sollten wohl IODs gewesen sein - nächste Generation jetzt doch wieder mit dem bekannten 6nm-IOD, weil das erweiterte IOD gecancelt wurde? MLID deutete ja an, dass bei AMD nur noch von einem 6nm-IOD die Rede sei bei Zen6...
https://sammyguru.com/samsung-faces-another-setback-as-amd-cancels-4nm-sf4x-deal/

[Badesalz]

Hö? ist doch old news.Es tut ir leid. Es tut mir wirklich leid...

Wahrscheinlich haben sie die gleiche Nummer gemacht wie Intel. Ne das nicht, das nächste. Ne das nicht, das nächste...
Wenigstens aber irgendwann etwas hinbekommen :tongue: Ich glaub IBM ist da bisschen stärker als Technologiepartner eingestiegen (munkelt man...)

70% Yield ist AMD einfach zuwenig gewesenWas interessieren AMD die Yieldrates? :| Sie möchten eine Menge zu bestimmten Terminen zum abgemachten Preis. Entweder man kann das dann oder man kann es nicht.

[AffenJack]

Die Frage ist doch, welchem TSMC Node entspricht Samsung 2nm GAA am ehesten?

TSMC soll für 2nm 50% mehr pro Wafer wollen, wie für 3nm. Wenn Samsung 2nm GAA aber real eher dem N3 Node von TSMC entspricht, ist die Meldung über Preise nix mehr als heiße Luft, weil der falsche Node als Vergleich genutzt wird. Ich würde den Node so irgendwo dazwischen einschätzen, mit GAA sollte da an sich schon was möglich sein, aber dafür ziemlich sicher geringere Density als TSMC.


Was interessieren AMD die Yieldrates? :| Sie möchten eine Menge zu bestimmten Terminen zum abgemachten Preis. Entweder man kann das dann oder man kann es nicht.

Es heißt immer, dass die Hersteller pro Wafer liefern, nicht pro Chip, daher sind Yield natürlich essentiell.

[Badesalz]

Wenn Samsung 2nm GAA aber real eher dem N3 Node von TSMC entspricht, Und warum nochmal sollte man das annehmen?
ist die Meldung über Preise nix mehr als heiße Luft, N2.24 ;) mit GAA? Da gibts anderes an "heiße Luft".
Ich würde den Node so irgendwo dazwischen einschätzen, mit GAA sollte da an sich schon was möglich sein, aber dafür ziemlich sicher geringere Density als TSMC.Warum? Anhand? Weil?

Wer bei so einem Thema bzw. einem so technischen, sich von der Couch aus nur fürs Mitfiebern um irgendwelche Kämpfe um den ersten Podiumsplatz interessiert, der sollte sich irgendeinen Ligasport aussuchen... Oder längst eine PS5pro und keine Xbox haben.

edit:
Es heißt immer, dass die Hersteller pro Wafer liefern, nicht pro Chip, daher sind Yield natürlich essentiell.Ja das wäre dann klar. Das würde ich aber niemals unterschreiben :hammer: Es sei denn ich kann mir das grob durchrechnen, weil z.B. sowieso immer >85% erreicht werden.
Das ist nur bisschen Mathe. AUCH bei 70%. Hängt ja nur vom Preis pro/Waffer ab.

[Skysnake]

.

edit:
Ja das wäre dann klar. Das würde ich aber niemals unterschreiben :hammer: Es sei denn ich kann mir das grob durchrechnen, weil z.B. sowieso immer >85% erreicht werden.
Das ist nur bisschen Mathe. AUCH bei 70%. Hängt ja nur vom Preis pro/Waffer ab.

Naja, das ist schon dein Problem im wesentlichen. TSMC gibt nur design rules vor die du definitiv einhalten musst.

Aber es gibt Unmengen an Punkten wo du als Designer selbst entscheiden kannst ob du mehr auf Yield oder Performance/Power gehst.

[Orko]

Waferyield und Bezahlung pro Wafer vs pro guten Chips:

Mir ist folgendes Vorgehen bekannt, ich weiss allerdings nicht inwieweit dies üblich ist. Es wird pro Wafer bezahlt. Desweiteren wird eine Yieldschwelle-pro-Wafer vereinbahrt. Liegt der Wafer darüber wird er geliefert. Liegt er darunter wird er verschrottet. Hintergrund ist die Annahme, dass ein zu geringer Yield pro Wafer auch ein höheren Zuverlässigkeitsrisiko (Ausfallrisiko im Betrieb) für die initialen guten Chips bedeutet.

[AffenJack]

Und warum nochmal sollte man das annehmen?
N2.24 ;) mit GAA? Da gibts anderes an "heiße Luft".
Warum? Anhand? Weil?

https://www.tomshardware.com/tech-industry/intels-18a-and-tsmcs-n2-process-nodes-compared-intel-is-faster-but-tsmc-is-denser

Weil bekannt ist, dass TSMCs Prozesse zumindest bei den HD-Zellen deutlich dichter gepackt sein können. Allerdings gibt es nunmal zuviele unterschiedliche Prozessparameter und wie Leistungsfähig das ganze Design am Ende sein kann? Schwierig einzuschätzen ohne parallel produzierte ähnliche Designs. Frühere Dual-Sourcing Designs von QC haben aber bei gleichem Namen auch immer einen Leistungsvorteil von TSMC gezeigt.

Wer bei so einem Thema bzw. einem so technischen, sich von der Couch aus nur fürs Mitfiebern um irgendwelche Kämpfe um den ersten Podiumsplatz interessiert, der sollte sich irgendeinen Ligasport aussuchen... Oder längst eine PS5pro und keine Xbox haben.

Dann versuch doch mal irgendetwas technisches anzubringen. Bisher hört man dir in diesen Topics keinerlei technische Diskussionen, sondern immer nur deine Gefühle.

Ja das wäre dann klar. Das würde ich aber niemals unterschreiben :hammer:

Dann produzierst du halt nirgends Chips. Kein Hersteller lässt sich drauf ein deinen Designmist auszubaden, wenn deine Designentscheidungen schlechte Yields erzeugen. Ein TSMC hat sicher nicht für Nvidias Mist bei GF100 geblecht usw. Irgendwelche prozentuallen Yields sind sowieso nur völlig fiktive Nummern, weil alles vom Design abhängt.

Wie orko schon schreibt kann man sich das sicher gut in Kombi mit einer Yieldschwelle vorstellen, aber auch da ist dürfte man am Ende erstmal rausfinden ob es Probleme vom Prozess oder vom Design sind, die zu der Yield führen.

[Skysnake]

Waferyield und Bezahlung pro Wafer vs pro guten Chips:

Mir ist folgendes Vorgehen bekannt, ich weiss allerdings nicht inwieweit dies üblich ist. Es wird pro Wafer bezahlt. Desweiteren wird eine Yieldschwelle-pro-Wafer vereinbahrt. Liegt der Wafer darüber wird er geliefert. Liegt er darunter wird er verschrottet. Hintergrund ist die Annahme, dass ein zu geringer Yield pro Wafer auch ein höheren Zuverlässigkeitsrisiko (Ausfallrisiko im Betrieb) für die initialen guten Chips bedeutet.

Es gibt durchaus eine Wafer Yield, allerdings hat das nichts mit dem.Kundendesign zu tun sondern bezieht sich auf die Teststruckturen für das Monitoring der Prozessparameter. Wenn da was nicht passt geht es tatsächlich auf die Kappe der FAB. Wenn das aber passt, dann ist alles weitere das Problem des Kunden.

Du kannst höchstens bei systematischen Problemen versuchen nachzuweisen das es ein Problem mit dem Prozess bzw den LIBs gibt. Aber vielleicht Spaß dabei wenn du nicht Apple, Nvidia oder AMD heißt.

[Nightspider]

Lag der N5 nicht knapp 20% hinter TSMC damals, also von der Effizienz her?

Samsung hat sich ja ziemlich zeitig an GAA versucht, vielleicht ist deren 2nm Node jetzt tatsächlich auch wieder nah am TSMC N2 Prozess.

Und selbst wenn er 20% hinterher hängt, wäre es noch immer ein sehr guter Prozess.

Die Yieldrate ist aber eben auch wichtig, da sah es bei Samsung ja auch immer nicht so gut aus.

Und wie siehts mit Stacking und Advanced Packaging aus bei Samsung?
Ist ja mittlerweile genauso wichtig.

[HOT]

Irgendwie bezweifle ich, dass man 18A, SF2 und N2 noch so toll vergleichen kann... oder gar mit N3, der nicht GAA ist...

[Badesalz]

Wie orko schon schreibt kann man sich das sicher gut in Kombi mit einer Yieldschwelle vorstellen, aber auch da ist dürfte man am Ende erstmal rausfinden ob es Probleme vom Prozess oder vom Design sind, die zu der Yield führen.Das hat am Ende noch Skysnake soweit ergänzt :up:
Danke an beide für die tieferen Infos. Zusammengefügt klingt das jedenfalls von A bis Z rund.

@Nightspider
Und wie siehts mit Stacking und Advanced Packaging aus bei Samsung?Haben die überhaupt schon mal derartiges gebaut? :usweet:

@all
Ich find das von IBM auch bisschen seltsam. Oder kann mich da noch wer aufklären? Die scheinen mir zum Thema Nodes nenneswert viel zu forschen und ähh... halbentwickeln. Ohne Fabs. Sind sie im Lizenzgeschäft? Nie was von gehört :|
https://research.ibm.com/blog/2-nm-chip

Andererseits betrachte ich oft die andere Seite, statt sich an top-end aufzugeilen. Es gibt weiterhin noch soviel Zeug (auch frischer) was weder richtig schnell noch besonders sparsam läuft in 14nm (was aber schon geht) aber auch in 32nm oder gar noch 45nm und 65nm), daß ich sowas wie anscheinend einen auf maximum ausentwickelten, gut preiswerten und mit richtig guten Yieldraten und 7nm(++), eigentlich sehr interessant finde.
Wenn ähh... der Markt, da mal nachziehen und sowas dann auch nutzen würde...

edit:
An der Stelle ein Entschuldigung an AfterJack :rolleyes: Nicht nur, daß ich nicht jeder TSMC-Folie untersuche, sonder auch dafür, daß wenn ich z.B. über eine Liste von SFP+-Modulen scrolle die zwischen 1.5W und 2.3W liegen und plötzlich eins mit 0.5W auftaucht (für nur paar Groschen mehr), ich das irgendwie toll finde :wink:

[AffenJack]

@Nightspider
Haben die überhaupt schon mal derartiges gebaut? :usweet:

Man hört immer mal Berichte und sogar angebliche Design Wins:

https://www.thelec.net/news/articleView.html?idxno=4795

Aber dann ist es wieder sehr still und ich hab keine Ahnung, ob da jetzt wirklich irgendwas läuft. Die Ausbaustufen der Packaging Technologien und Effizienzen finde ich noch undurchsichtiger, als schon die normalen Prozesse.


@all
Ich find das von IBM auch bisschen seltsam. Oder kann mich da noch wer aufklären? Die scheinen mir zum Thema Nodes nenneswert viel zu forschen und ähh... halbentwickeln. Ohne Fabs. Sind sie im Lizenzgeschäft? Nie was von gehört :|
https://research.ibm.com/blog/2-nm-chip

Der 2nm Prozess wird tatsächlich jetzt mit Rapidus zur Marktreife gebracht. Ohne IBMs Knowhow könnte selbst Japan nicht einfach so nen modernen Prozess aus dem Hut zaubern.

https://research.ibm.com/blog/rapidus-ibm-move-closer-to-scaling-out-2-nm-chip-production

Ich finde IBMs Arbeit da aber wirklich auch sehr interessant. IBM betreibt sehr viel Grundlagenforschung, die denen wenig bringt. Teilweise, weil sie gegen Patenttrolle arbeiten wollen, aber ansonsten? Wenn jetzt nicht Rapidus gerade angekommen wäre, dann hätte man die Prozessforschung z.B. völlig umsonst gemacht. Manchmal hat man das Gefühlt IBM arbeitet zum Teil eher wie ne Forschungseinrichtung, die nicht auf kommerziellen Gründen forscht.


Andererseits betrachte ich oft die andere Seite, statt sich an top-end aufzugeilen. Es gibt weiterhin noch soviel Zeug (auch frischer) was weder richtig schnell noch besonders sparsam läuft in 14nm (was aber schon geht) aber auch in 32nm oder gar noch 45nm und 65nm), daß ich sowas wie anscheinend einen auf maximum ausentwickelten, gut preiswerten und mit richtig guten Yieldraten und 7nm(++), eigentlich sehr interessant finde.
Wenn ähh... der Markt, da mal nachziehen und sowas dann auch nutzen würde...

Ist nicht gewisserweise Samsungs 8nm Prozess gerade sowas in die Richtung? Deshalb nutzt man das Ding ja auch für die Switch2, wo es gerade um Kosten geht, weil die anderen moderneren Prozesse teurer sind. Aber es sieht jetzt nicht so aus, als wenn sonst viele sich für Samsungs Prozesse interessieren würden.


edit:
An der Stelle ein Entschuldigung an AfterJack :rolleyes: Nicht nur, daß ich nicht jeder TSMC-Folie untersuche, sonder auch dafür, daß wenn ich z.B. über eine Liste von SFP+-Modulen scrolle die zwischen 1.5W und 2.3W liegen und plötzlich eins mit 0.5W auftaucht (für nur paar Groschen mehr), ich das irgendwie toll finde :wink:

Ist ja auch ne coole Sache, wenn etwas neues mit deutlich weniger Verbrauch auftaucht. Ist so ein großer Unterschied aber alleine durch die Fertigungsprozesse möglich oder eher in Kombi mit Silicon Photonics?

Irgendwie bezweifle ich, dass man 18A, SF2 und N2 noch so toll vergleichen kann... oder gar mit N3, der nicht GAA ist...

Irgendwie vergleichen muss man, auch wenn die anderen kein GAA haben. Nur weil der Prozess von TSMC kein GAA hat, muss er nicht automatisch unterlegen sein. Das gleiche später mit BSPD. Die Kunden müssen ja auch vergleichen, was für Vorteile für ihre Designs sich beim jeweiligen Prozess ergeben. Die Frage ist eben womit am ehesten vergleichen kann.

[Skysnake]

Also bezüglich SFP+ Modulen. Das sollte in wesentlichen durch Silicon photonics kommen meines Wissens nach zumindest

[Badesalz]

SiPho (silicon photonics), da hab ich tatsächlich nicht nachgeschaut, aber imho müsste das Ding dann 2x soviel kosten und als DIE NextGen halslaut ausgelobt werden oder nicht? :wink:
Ich hab da, es war "MAXIM" nichts derartiges vernommen. Kann aber alles sein. KP grad.

@Jack
Ja das mit Rapidus schrieb ich imho schon selbst hier ;) aber davor fielen mir solche Aktionen eher nicht auf. Mit Samsung kooperieren sie bisher auch traditionell gerne. Ggf. fällt da auch was ab. Oder ist es das schon vor Rapidus passiert...(?)
Das gab es ja auch schon
https://www.youtube.com/watch?v=6zh1zU_TkXE

Halbwegs direkt vergleichen funzt imho leider schon unter 14nm nicht mehr :usweet:

Manchmal hat man das Gefühlt IBM arbeitet zum Teil eher wie ne Forschungseinrichtung, die nicht auf kommerziellen Gründen forscht.Jep. Erinnert irgendwie an Intel...

[iamthebear]

Die Frage ist doch, welchem TSMC Node entspricht Samsung 2nm GAA am ehesten?

Ich würde sagen bestenfalls N3E, vermutlich etwas schlechter, was jedoch nicht unbedingt ein Problem ist wenn der Preis und Yields stimmen.

TSMC soll für 2nm 50% mehr pro Wafer wollen, wie für 3nm. Wenn Samsung 2nm GAA aber real eher dem N3 Node von TSMC entspricht, ist die Meldung über Preise nix mehr als heiße Luft, weil der falsche Node als Vergleich genutzt wird. Ich würde den Node so irgendwo dazwischen einschätzen, mit GAA sollte da an sich schon was möglich sein, aber dafür ziemlich sicher geringere Density als TSMC.

Du hast Recht, dass man die Oreise eher mit N3 vergleichen sollte. Allerdings bezweifle ich, dass die 50% stimmen. Bei der letzten Analyse hat N3 damals 22K gekostet. Mittlerweile sollen wir bei 26K sein während N2 um 30K launched. Für große Dies wie GPUs macht N3 Sinn, da die Yields besser sind. Für CPUs eher N2 wegen gleichen Kosten/Transistor aber deutlich besseren Taktraten bzw niedrigerem Verbrauch.

Es heißt immer, dass die Hersteller pro Wafer liefern, nicht pro Chip, daher sind Yield natürlich essentiell.

In der Regel ja. Der Yield hängt ja in erster Linie vom Design ab z.B. wie groß sind die Chips, gibt es Strategien den Chip teildeaktiviert nutzen zu können oder nicht etc.

Und warum nochmal sollte man das annehmen?
N2.24 ;) mit GAA? Da gibts anderes an "heiße Luft".
Warum? Anhand? Weil?

Weil der Prozess ursprünglich SF3 hieß und Samsung diesen auf Grund der Verzögerungen umbenannt hat damit man mit der Bezeichnung wieder auf demselben Level wie der Mittbewerb liegt.

[HOT]

Umbenannt ist der nicht, er ist sicherlich schon recht stark überarbeitet worden. Da muss schon einiges passiert sein, denn SF2 läuft ja und SF3 nicht.

[Badesalz]

Faszinierend :usweet: Sie waren genauso gefährdet wie Intel und gingen den gleichen Weg. Nur haben sie doch noch grad so die Kurve hinbekommen...
Ich bin aber irgendwie überzeugt, auch da hat IBM die Finger im Spiel.

Samsung hat jedenfalls auch keine Hybris beim Kundenumgang.

edit:
Aber ja, ich meine wie Jack, der 8nm sollte imho auch der neue Shit was Wald&Wiesen Nodes angeht. Für all die, die ihr Zeug noch in >14nm durchschleppen. Vielleicht ändert sich das doch noch, da Nintendo/NV damit angeblich völlig zufrieden sind. Erste Bewegungen diesbezüglich (?):
https://www.digitimes.com/news/a20250729PD210/samsung-hpc-samsung-foundry-5nm-4nm.html

[HOT]

IBM dient doch für die ganze Fertigungsindustrie als Andockpunkt für Knowhow und Patente soweit ich weiss, deswegen gibts ja auch die Forschung. Die verdienen Geld damit an TSMC, Samsung und Intel.

[Zossel]

Aber ja, ich meine wie Jack, der 8nm sollte imho auch der neue Shit was Wald&Wiesen Nodes angeht. Für all die, die ihr Zeug noch in >14nm durchschleppen. Vielleicht ändert sich das doch noch, da Nintendo/NV damit angeblich völlig zufrieden sind. Erste Bewegungen diesbezüglich (?):
https://www.digitimes.com/news/a20250729PD210/samsung-hpc-samsung-foundry-5nm-4nm.html

Samsung plans to leverage mature and yield-stable 4nm, 5nm, and 8nm processes to drive up wafer fabrication utilization rates.

Ist/War sich Intel zu fein dazu oder hat Intel da nix brauchbares im Angebot?

[Badesalz]

Ist/War sich Intel zu fein dazu oder hat Intel da nix brauchbares im Angebot?Sich erstmal übers Wasser halten (wirtschaftlich) war wohl nicht. zu stolz (?) Könnte aber vieles sein oder einiges oder nichts davon :rolleyes: Ich würde aufzählen:
- Hybris + nur top-end ist uns gerecht

- fehlende Erfahrungen mit in dem Metier vernünftigen Kundenumgang + entsprechende LIBs

- Eigenheiten der Nodes beim design mit welchen die eigene Truppe vertraut war, man das aber nicht Fremden zumuten/offenbaren wollte

- Die Yieldraten gingen grad so fürs Daheim, für Fremde offenbart waren sie aber schon da nicht der Hybris entsprechend

skip and skip and again skip... Samsung hat sich dagegen so richtig nur bei 3nm gemault. Wäre zwar dann auch stehen geblieben, aber mit IBM 2nm GAA doch hinbekommen und darauf baut jetzt Rapidus auf.

Intel ist damit imho raus. Die anderen abseits TSMC bringen es gut genug und der Umgang mit den Japanern braucht man nicht lernen, wenn man schonmal mit TSMC klarkam. Die Koreaner sind dem Westen noch am ähnlichsten. Nach Samsung gehen ist halt wie nach GF gehen. Überschaubar.
Ich hab auch das Gefühl (?) was Masken angeht müsste man bei Intel am ehesten Umdenken. Ggf. hemmte das auch noch.

Da einzig interessante bei Intel ist jetzt nur Faveos.

[Oranje7]

Naja das die Switch 2 in 8nm von Samsung kommt liegt einfach an dem uralt Design.
Ist ja uralte IP wenn man so will

[Voodoo6000]

Tegra Orin wird doch schon Jahre bei Samsung gefertigt, natürlich lässt man dann die Switch 2 Version nicht plötzlich grundlos bei TSMC oder Intel fertigen.

@Samsung 2nm
Tesla AI4 nutzt 4nm Samsung, Tesla AI5 nutzt 3nm TSMC, Tesla AI6 nutzt 2nm Samsung. Ich glaube Tesla wird nicht für den AI6 Chip auf Samsung wechseln wenn der Prozess nicht besser als TSMC 3nm wäre.

[Badesalz]

Naja das die Switch 2 in 8nm von Samsung kommt liegt einfach an dem uralt Design.
Ist ja uralte IP wenn man so will
Das sind doch die Vorteile des Nodes, daß man seine alten 22nm oder 14nm Designs ohne gleich alles komplett neu zu machen nach 8nm migrieren kann.

Ist wahrscheinlich meine Marotte, aber ohne Not den Schwerpunkt hier ständig Richtung top-end zu drücken nervt mich irgendwie. Als wenn immer nur irgendwelche Kronen interessant wären :|

@Voodoo6000
:up: Sehr gut rausgesucht.

[Oranje7]

Das sind doch die Vorteile des Nodes, daß man seine alten 22nm oder 14nm Designs ohne gleich alles komplett neu zu machen nach 8nm migrieren kann.

Ist wahrscheinlich meine Marotte, aber ohne Not den Schwerpunkt hier ständig Richtung top-end zu drücken nervt mich irgendwie. Als wenn immer nur irgendwelche Kronen interessant wären :|


Nein, einfach nur nein, deine Marotte ist über Dinge zu schreiben wo du sichtlich nicht informiert bist.
Der Chip von Nvidia ist so alt, der verwendete T239 ist ein abgespeckter T234 (gute 4 Jahre alt) welcher genau wie die Ampere IP (5Jahre) schon immer 8nm Samsung war.

Nix migriert oder was du gerade für Phantasien schiebst

Edit:Voodoo hat es ja auch schon geschrieben und ich bezog mich auf diesen Satz:
Vielleicht ändert sich das doch noch, da Nintendo/NV damit angeblich völlig zufrieden sind

[davidzo]

Naja GA100 war auch TSMC N7. Also ich denke schon dass TSMC im Rennen war, wenn auch nur um Samsungs Preise zu drücken. Insbesondere während der vier Jahre Bedenkzeit zur Massenproduktion wird man sicher viele Überlegungen und Anfragen angestellt haben.

T239 ist zudem ein völlig anderer Chip als T234, neue Masken, ganz anderes Layout und andere SMs als Orin NX.

[Badesalz]

Danke davidzo :rolleyes: Ich war schon kurz davor... Ich glaub ich gebe da einfach auf.

[Oranje7]

Naja GA100 war auch TSMC N7. Also ich denke schon dass TSMC im Rennen war, wenn auch nur um Samsungs Preise zu drücken. Insbesondere während der vier Jahre Bedenkzeit zur Massenproduktion wird man sicher viele Überlegungen und Anfragen angestellt haben.

T239 ist zudem ein völlig anderer Chip als T234, neue Masken, ganz anderes Layout und andere SMs als Orin NX.

GA100 also der HPC Chip aus der Generation. Klasse das man genau die Sachen bei Samsung nicht fertigt wo riesige die-flächen gebraucht werden, spricht für Samsung 10nm done better.

Außerdem schrieb ich abgespeckt und nicht Resteverwertung aka salvage.
T239 ist halt die letzten 5 Jahren in der Schublade versauert. Trotzdem kein Grund zu jubeln das man 2025 was in dem node released weil Design und IP schon alt

[Badesalz]

Es jubelt keiner deswegen :rolleyes: Und Leute wenn denn jubeln bisschen über die Switch2, weil das weiterhin eine Switch ist, mit der Grafik Stückchen über PS4. Die interessieren die Codes nen feuchten.

@all
Man muss halt auch sagen, der Rest sind mal schlechtere, mal eben bessere Zweitrollen. Nicht Zwei-Trollen. Meine Zweit-Rollen :D

Aber TSMC ist einfach in einer eigenen Welt
https://www.computerbase.de/news/wirtschaft/2-nm-chips-von-tsmc-fertigung-steigt-bis-2026-auf-60-000-wafer-pro-monat.93769/

[Zossel]

Mal wieder E-DRAM: (Das könnte aber gut zu GPUs passen)

https://semianalysis.com/2025/07/21/vlsi2025/#tsmc-dram-in-beol

[Badesalz]

Ergänzend...
https://chipsandcheese.com/p/broadwells-edram-vcache-before-vcache

HBM4 passt zu GPUs jedenfalls nicht mehr so ganz, bald :usweet:
https://www.computerbase.de/news/wirtschaft/500-usd-pro-stapel-sk-hynix-erhoeht-hbm4-preis-wohl-um-70-prozent.93772/

[Oranje7]

Es jubelt keiner deswegen :rolleyes: Und Leute wenn denn jubeln bisschen über die Switch2, weil das weiterhin eine Switch ist, mit der Grafik Stückchen über PS4. Die interessieren die Codes nen feuchten.

Es ging um deine Aussage hier:

Das sind doch die Vorteile des Nodes, daß man seine alten 22nm oder 14nm Designs ohne gleich alles komplett neu zu machen nach 8nm migrieren kann.

Genau das geht halt nicht:P
Du du designst deinen Chip komplett neu und machst nicht einfach einen refresh.
NV/N sind mit 8nm zufrieden weil sie einfach alte Hardware von damals nun im Jahre 2025 releasen, auch der TX1 war schon gute 2 Jahre alt bis er Nintendo günstig genug war.

[Badesalz]

Ja. Ist schon ok.

Samsung N2
https://www.trendforce.com/news/2025/07/09/news-samsung-foundrys-q2-loss-estimated-above-krw-2t-advanced-node-clients-remain-critical/

https://sammyguru.com/samsung-targets-70-2nm-yield-in-6-months-to-win-big-clients/

[Zossel]

https://sammyguru.com/samsung-targets-70-2nm-yield-in-6-months-to-win-big-clients/

Die sollen erstmal liefern........

[Oranje7]

:rolleyes: Ohje da will wohl jemand vom Thema ablenken mit Link Bombing zum neuesten Top end

Ist wahrscheinlich meine Marotte, aber ohne Not den Schwerpunkt hier ständig Richtung top-end zu drücken nervt mich irgendwie. Als wenn immer nur irgendwelche Kronen interessant wären :|

;D

[Badesalz]

1. Samsungs N2 soll laut interessierten Laien doch kein top-end sein (?) :usweet:

2. Je 2 Links in 2 Beiträgen -> link bombing...

Überschlag dich jetzt nicht mit dem anschließenden Rumkaspern. Wenn du überall im Stoff bist, hättest du das Thema Samsung längst selbst bringen können (war ja nicht uninteressant wie man sah)

@Zossel
Schon klar. Auch wenn die Folien weit von der Intel-Quali entfernt sind :wink:

[HOT]

https://wccftech.com/intel-is-reportedly-struggling-with-its-next-gen-panther-lake-chips/

Panther Lake schafft offenbar leider die Takte nicht und der Yield ist offenbar nach wie vor schlecht...

Wenn das stimmen sollte können wir uns auf eine kräftige Verschiebung einstellen, es wäre jetzt schlicht zu spät für so schlechte Yields.

[Badesalz]

AHA :usweet:
https://www.computerbase.de/news/wirtschaft/spionageskandal-bei-tsmc-ex-angestellte-sollen-2-nm-technologie-veraeussert-haben.93782/

[HOT]

Böse Chinesen oder doch eher verzweifelte Koreaner? :freak:

[davidzo]

Böse Chinesen oder doch eher verzweifelte Koreaner? :freak:

eher dreiste Japaner.

Den Gerüchten nach steckt wohl Rapidus dahinter. Kein Wunder, die haben noch keine Chips geliefert aber schon 10x EUV Maschinen bestellt/installiert und sogar die ersten high NA maschinen überhaupt. Die versuchen sich nun anscheinend die Anleitung von TSMC zu holen um die möglichst schnell in den produktiven Betrieb zu bekommen. Da nützen vermutlich sogar die vermeintlichen basics aus dem TSMC Alltagsbetrieb sehr viel.

[Zossel]

eher dreiste Japaner.

Wer ohne Schuld ist werfe den ersten Stein.

[Badesalz]

Ich glaub das läuft auf wenigstens kleine Lizenzzahlungen hinaus :ulol:

Ist aber schon interessant, daß man mit knapp 400 Fotos, so grob 45 pro Person, aus dem Stand gleich 2nm machen kann.
Wogegen Intel Milliarden für nichts ausgegeben hat :whistle:

Die Koreaner werden es wahrscheinlich nicht sein. IBM steckt da mit drin und die sind auch bei den Dreibuschtabigen BESTENS vernetzt. Das würden sie nicht riskieren, daß sie mitgehangen-mitgefangen sind, wenn was schief geht.

Wogegen ich bei Rapidus aber eine "collaboration" zwischen US und Japan sehe. Da haben Blinken, Raimondo, Hayashi und Hagiuda über irgendwas mal gequatscht :wink: Davor schon Biden mit Kishida.

Japan und Australien gehören mit zu den Akteuren welche die USA in die Pflicht nimmt Chinas Invasion zu verhindern... Das ist jetzt grad bisschen tricky sich untereinander zu streiten :rolleyes:

[HOT]

eher dreiste Japaner.

Den Gerüchten nach steckt wohl Rapidus dahinter. Kein Wunder, die haben noch keine Chips geliefert aber schon 10x EUV Maschinen bestellt/installiert und sogar die ersten high NA maschinen überhaupt. Die versuchen sich nun anscheinend die Anleitung von TSMC zu holen um die möglichst schnell in den produktiven Betrieb zu bekommen. Da nützen vermutlich sogar die vermeintlichen basics aus dem TSMC Alltagsbetrieb sehr viel.

Das ist mir immer noch lieber so...
Ich meine, Intel geht out of business bei Foundries (GN hat ein Video dazu gemacht), es gibt mMn keinen Zweifel mehr, Samsung hat haarscharf die Kurve gekriegt, ein weiteres japanisches Fertigungskonglomerat (das ist ja ein Zusammenschluss aller japanischen Großkonzerne in dem Bereich, das wurde ja schon vor vielen Jahren so beschlossen bei denen) kann nur Konkurrenz auf den Markt bringen, selbst wenn sie das Knowhow geklaut haben.
Das ist ja keine kleine Klitsche in Japan die plötzlich auf die Idee gekommen ist, och wir könnten ja 2nm produzieren :freak:. Nein, da steckt der japanische Staat und vor allem die Großkonzerne dahinter.

[Complicated]

Eher simple Industrie-Spionage aus einem Joint Venture:
Ab 7nm kommen EUV Layer ins Spiel, die bis ans GAA-Limit bringen in der Fertigung.
https://en.m.wikipedia.org/wiki/Japan_Advanced_Semiconductor_Manufacturing
The Phase*2 factory is under construction as of January 2025 next to the Phase 1 facility and is expected to be completed by 2027.*It will manufacture semiconductors using a 6*nm process.

[HOT]

Jensen war bei Trump, dann war Tim Cook bei Trump, dann trifft sich Tan mit Trump plus Handels- und Finanz(!)-Minister, da wird ein Deal versucht 14A zu retten. Mal sehen, ob das klappt.

[mboeller]

Jensen war bei Trump, dann war Tim Cook bei Trump, dann trifft sich Tan mit Trump plus Handels- und Finanz(!)-Minister, da wird ein Deal versucht 14A zu retten. Mal sehen, ob das klappt.

???

AMD + Nvidia "dürfen" 15% vom China-Umsatz Trump "schenken", sonst...
Apple "darf" ihre Produktion nach USA verlagern, sonst...

Was hat das alles mit Intel zu tun?

[HOT]

Das sind alles Zufälle :freak:

[Zossel]

Jensen war bei Trump, dann war Tim Cook bei Trump, dann trifft sich Tan mit Trump plus Handels- und Finanz(!)-Minister, da wird ein Deal versucht 14A zu retten. Mal sehen, ob das klappt.

Wenn eine Gleichung mehrere Lösungen haben kann ist nicht gesagt das es auch die Lösung X sein wird.

[HOT]

Warten wir es mal ab, was daraus kommt ;). Ich bin mir aber sehr sicher, dass das durchverhandelt wird und Medien transportieren halt nur was sie bekommen und schlussfolgern auch 99% falsch, sind halt keine Analysten mehr da.

[basix]

Apple und Nvidia könnten Interesse an Intel 14A haben:
https://www.pcgameshardware.de/Chipsatz-Markt-Thema-131300/News/Intel-Apple-Nvidis-Interesse-14A-Fertigung-Gradmesser-1479549/

Aus meiner Sicht hat Intel hier schon einen Vorteil:
Sie sind Amerikaner. Die US-Regierung könnte hier gewisse Leitplanken aus Steuern und Zöllen setzen, sodass einheimische Fertigung gegenüber TSMC attraktiv wird, auch wenn Intel 14A gegenüber TSMC N2P / A16 schlechtere Kennwerte liefern würde.

Die Frage ist dann, welche Produkte es umfassen würde. Nvidia könnte eventuell die Vera-CPU oder ihre Networking Geschichten zu Intel umlagern. Bei den GPUs sehe ich keine Chancen. Bei Apple allenfalls der kleinste M-Chip und/oder der kleinste Smartphone SoC. Dual-Sourcing (Intel & TSMC) vom selben Chip halte ich für relativ unwahrscheinlich. Aber vielleicht würden Apple und Nvidia das trotzdem machen, um Risiken zu verringern falls etwas bei 14A schief laufen würde.

[Badesalz]

Da hat AMD mit ihren Stückzahlen diesmal Glück da mit dem S... bei Donald nicht so stark in der Kette zu stecken.

[HOT]

Kommt noch. Aber AMD wird niemals bei Intel produzieren, deshalb spielen die momentan für diese Sache keine Rolle.


Die Rettung von 14A kann aber auch noch scheitern, MLID leakte ja, dass nur das 4+0-Die 18A werden soll bei NVL, was leicht auch wieder gecancelt werden kann. 18A scheint also nicht nur schlechte Yields zu haben sondern es mangelt auch massiv an der Leistungsfähigkeit... Das wäre auch kein wirklich gutes Zeichen für die Leistungsprojektion von 14A, welcher ja auf 18A baisert. Wir werden erfahren, was da rauskommt.

[Badesalz]

Die wollen das nicht so richtig, aber die echten Cracks hinter der Show über national security hätten es wohl am liebsten, wenn IBM das Foundry übernehmen würde.

[Zossel]

Die wollen das nicht so richtig, aber die echten Cracks hinter der Show über national security hätten es wohl am liebsten, wenn IBM das Foundry übernehmen würde.

Haben die US-Reps das Kapitel "staatliche Eingriffe in die Wirtschaft sind böse weil das Sozialismus ist" aus ihrer Ideologie gestrichen?

[HOT]

Sowas sagt man höchstens fürs eigene Marketing, das sollte man doch eigentlich begriffen haben, jeder macht staatliche Eingriffe wenns opportun ist.

[Zossel]

Sowas sagt man höchstens fürs eigene Marketing, das sollte man doch eigentlich begriffen haben, jeder macht staatliche Eingriffe wenns opportun ist.

Derartig weitreichend?

[Badesalz]

Die Spur führt nach TEL

https://finance.yahoo.com/news/tsmc-secrets-leak-puts-japan-012345343.html

[Zossel]

Die Spur führt nach TEL

https://finance.yahoo.com/news/tsmc-secrets-leak-puts-japan-012345343.html

https://de.wikipedia.org/wiki/%C3%96konomie_der_Aufmerksamkeit ?

[Badesalz]

Ist mir in dem Fall zu hoch.

[Zossel]

Kommunismus made in USA by Genosse Krasnow:

https://www.wiwo.de/politik/ausland/intel-willkommen-im-trump-sozialismus/100148618.html

[ChaosTM]

Momentan passieren viele, viele seltsame Dinge dort drüben.
Und Aufmerksamkeit ist die größte Triebfeder des Königs.

Solche "semilegalen" Know How Transfers* gehören zum Geschäft.
ASML gab vor ein paar Jahren ang. 25% des Umsatzes für Security aus.

*wenn dadurch Monopole verhindert werden, man denke an Klaus Fuchs und Los Alamos, ist das eigentlich positiv zu bewerten

[HOT]

Als wenn das was neues wär. Ist ja lächerich...

MMn wird das auch nichts, denn Intel muss den Prozess dafür auch hinbekommen und man hat ja schon verzögert und 18A läuft ja nicht für Customer.

ChaosTM
Selten so einen Schwachsinn wie mit deinem Klaus Fuchs gelesen :freak:. Nachts ist kälter als draußen :freak:

[Badesalz]

MMn wird das auch nichts, denn Intel muss den Prozess dafür auch hinbekommen und man hat ja schon verzögert und 18A läuft ja nicht für Customer.Geht es darum? Strategisch gesehen :wink: muss es nicht darum gehen.

Wenn der Staat da stark mit drin hängt, kann es auf gleiche Weise mitbestimmen wie der Kuchen und vor allem an wen aufgeteilt wird...

[ChaosTM]

Als wenn das was neues wär. Ist ja lächerich...

MMn wird das auch nichts, denn Intel muss den Prozess dafür auch hinbekommen und man hat ja schon verzögert und 18A läuft ja nicht für Customer.

ChaosTM
Selten so einen Schwachsinn wie mit deinem Klaus Fuchs gelesen :freak:. Nachts ist kälter als draußen :freak:


Wenigstens hat es einer registriert. Der Vergleich war bestenfalls provokativ.

[Badesalz]

Grad auf CB mein Englisch aufpoliert... Rund heißt Waffer. Quadratisch heißt Panel :rolleyes:
https://www.computerbase.de/news/wirtschaft/tsmc-copos-ergaenzt-cowos-der-wechsel-auf-bis-zu-750-x-620-mm-grosse-panel-steht-an.93888/