Chipfertigung: 10 FF, EUV, 7 nm, 5 nm, 3 nm, GAF, ... [Archiv] - Seite 11

Unicous

2021-09-20, 00:50:06

Der Standard-Artikel ist auch ganz schlecht abgeschrieben von diesem Artikel:

https://fortune.com/2021/09/17/chip-makers-carmakers-time-get-out-semiconductor-stone-age/

Und dennoch lebt die Autoindustrie in der Steinzeit. Sie leben seit Jahrzehnten von der Tried and True Philosphie und jetzt wurde ihnen durch mehrere Events mal so richtig in den Arsch getreten. Durch ihren Unwillen und ihre Kurzsichtigkeit entgehen ihnen nun Milliarden an Umsatz.

Schlüsselzitat aus dem Artikel:

“Because of a 50-cent chip, we are unable to build a car that sells for $50,000,” said Murat Aksel, head of procurement for Volkswagen Group, during a press briefing in Munich last week.

Es geht auch nicht um die neuesten Nodes- Die Autoindustrie nutzt wirklich Steinzeitprozesse. 45nm würde ich ja gerade noch so als Abwägung zwischen Zuverlässigkeit, Kosteneffektivität und Versorgungssicherheit darstellen, aber alles darüber ist einfach nur absolute Idiotie. Wenn im Jahre 2021 noch Autos auf dem Markt sind die einen Chip nutzen der in 130nm gefertigt wird, also einen 20 Jahre alten Prozess, der hat es als Hersteller echt verdient, dass er die Konsequenzen seines Handelns in vollem Umfang trägt. Aber was passiert stattdessen? Die Preise für den Endkunden steigen.:freak:

Hinzu kommt dass für die Prozesse entsprechend die Tools, Ersatzteile etc. vorgehalten werden müssen. Die Fab muss also statt in neue Prozesse zu investieren einen alten am Laufen halten und das ist im Endeffekt mit ähnlich hohen Kosten verbunden. Und was dem noch die Krone aufsetzt. Diese Fabs laufen zumeist noch mit 200mm Wafern. Also wirklich die dümmste Verschwendung von Ressourcen. Es wird dadurch auch ein Teil der Halbleiterindustrie gefangen gehalten. Es sind ja nicht nur Fabs davon betroffen, sondern sämtliche Zulieferer.

Die Autoindustrie lügt und betrügt wo sie nur kann und dann sparen sie auch noch an Chips die nicht einmal einen Euro kosten. :facepalm::facepalm:

Skysnake

2021-09-20, 06:16:49

Naja, es gibt auch noch Waschmaschinen usw usf. Da braucht es nichts Neues.

Und z.b. im Motorraum auf 180nm oder so zu setzen ist ja nicht zwingend falsch. Bei manchen Sachen musst du ja hohe Spannungen und Temperaturen vertragen. Ist aber halt die Frage, ob man Dutzende Steuergeräte wirklich brauch oder auch zentralisierten kann und dann eben auch an etwas weniger kritische Stellen packen kann.

Mal ganz davon abgesehen, dass die die Ersatzteile auch deutlich günstiger machen könnten. Dann wäre es auch nicht so schlimm wenn man sagen würde nach 20 Jahren ist das Ding durch mach bitte nen Wechsel. Wie beim Keilriemen halt auch...

Ich frage mich aber z.b. auch immer, warum ein Auto zwingend noch anspringen muss, nachdem ein Blitz eingeschlagen hat...

Ne andere Sache ist, das es wohl doch auch viel Sonderbau bei den Steuergeräten gibt. Also öfters auch mal FPGAs eingesetzt werden. Da frage ich mich dann auch inwieweit man selbst schuld ist an seiner Lage, weil man so extrem schwache Hardware verbaut, das man schnell DAU gezwungen ist und sie insgesamt halt auch treten muss wie blöd.

Zossel

2021-09-20, 06:27:26

Wenn im Jahre 2021 noch Autos auf dem Markt sind die einen Chip nutzen der in 130nm gefertigt wird, also einen 20 Jahre alten Prozess, der hat es als Hersteller echt verdient, dass er die Konsequenzen seines Handelns in vollem Umfang trägt.

Nur zur Erinnerung worum es hier geht: Ein Cortex-M0 geht ab 12000 Gattern los.

mr coffee

2021-09-20, 06:28:17

Sie sind austauschbar und selbst wenn Sie komplett wegfallen würden wäre das nicht mehr als eine Randnotiz wert.

Wenn die gesamte deutsche Automobilindustrie komplett wegfallen würde wäre das mehr als eine Randnotiz wert.

Warum baut Bosch ein Werk mit 130nm? Gibt es womöglich Bereiche wo kleinere Strukturbreiten keinen Vorteil bringen?

Brillus

2021-09-20, 07:21:05

Wenn die gesamte deutsche Automobilindustrie komplett wegfallen würde wäre das mehr als eine Randnotiz wert.

Warum baut Bosch ein Werk mit 130nm? Gibt es womöglich Bereiche wo kleinere Strukturbreiten keinen Vorteil bringen?
Ja kann sogar Nachteile bringen. Kleinere Strukturen haben kürzere Lebenszeiten, geringere Zuverlässigkeit und vertragen auch nicht so gut höhere Spannungen. Und je nachdem wie IO zu Logik Verhältniss is bringt kleinere Strukturen auch 0 Ersparniss.

Unicous

2021-09-20, 08:02:32

Nur zur Erinnerung worum es hier geht: Ein Cortex-M0 geht ab 12000 Gattern los.

Nein, es geht nicht nur um einen einzigen ARM-Chip es geht um zum Teil hunderte von Mikrocontrollern. :rolleyes:

Die Hersteller haben über die Jahre so viel Schindluder mit der Bordselektronik getrieben, dass sie selbst nicht mehr aus der Misere herausfinden. Jedes Fitzelchen wird von einem eigenen Mikrocontroller überwacht bzw. gesteuert.

Es gab in den letzen 10, 20 Jahren immer wieder Versuche da etwas zu modernisieren, weil da zum Teil so viel Redundanz vorherrscht, dass die Hersteller selber nicht mehr wissen, was sie da zusammengebaut und programmiert haben, vor allem weil sie von zig verschiedenen Zulieferern und Chipherstellern ein vollkommenes Kuddelmuddel erschaffen haben.

Die Elektroauto-Hersteller stressen die "klassischen" Autohersteller so richtig. Denn die haben sowohl Redundanz als auch eine zentrale Anlaufstelle für Sensoren, Steuerung, etc. und brauchen dazu nicht hunderte oder gar tausende an Mikrokontrollern.
Autonomes Fahren ist ein weiterer Innovationstreiber in der Hinsicht. Denn hier müssen die Daten schnell verarbeitet und ein schrottiger 50MHz ARM, oder irgendwelche PowerPC Schreckgestalten.

Tesla z.B. konnte relativ flexibel auf andere Mikrocontroller wechseln, während die anderen Hersteller Autos nicht ausliefern konnten weil genau eine Art von Mikrocontroller fehlte und sie sich dazu entschieden haben einfach abzuwarten, die toten Autos auf Halde zu parken anstatt etwas konkret zu unternehmen.

Halt, sie haben etwas unternommen. Sie haben gebeten und gebettelt, sie haben die Politik eingeschaltet, auch ein paar leere Drohungen waren dabei, die Halbleiterhersteller mögen sie doch bevorzugt behandeln und die Kapazitäten ausbauen. Sie haben leider nicht gesagt, hey wir müssen unsere komplette Elektronik neu gestalten und modernisieren wo möglich. Nein, das wäre ja visionäres Denken und sowas gibt es in der (klassischen) Automobilbranche schon lange nicht mehr.

Die Chip-Knappheit zeigt auf wie fragil die Automobilbranche ist, wenn sich ein Lieferkettenproblem ergibt. Und wie unflexibel und beratungsresistent. Aber kein Problem, das wird dann im Schlimmstfall politisch gelöst, Deutschland ist ja schon in Taiwan vorstellig geworden. Kapazitäten werden priorisiert und gleichzeitig steigen die Preise.:freak:

Diese Kurzsicht, Sturheit und Unflexibilität darf am Ende wie bereits der Kunde bezahlen.:facepalm:

unl34shed

2021-09-20, 09:04:34

Tesla hatte Glück, dass sie auf einen anderen Controller wechseln konnten. Aktuell hast du vermutlich egal bei welchem Microcontroller eine Lieferzeit von ca. einem Jahr von früher 10 Wochen.

Und wie schon gesagt wurde gibt es auf Grund von IO Spannungen und analog Schaltungen keinen Vorteil auf kleinere Nodes zu setzten. 40, 65 und 90nm sind hier die gängigen Größen. Bei Leistungselektronik sogar noch größer.

Und bezüglich Kunde zahlt die Unflexibilität sei angemerkt, dass der Wechsel des Controllers ein Rattenschwanz an Zertifikaten mit sich führt, die auch jemand zahlen muss.

Es ist übrigens bei vielen Herstellern bereits problematisch nur das MCU Package zu wechseln auf Grund der Folgekosten.

Skysnake

2021-09-20, 09:35:32

Wenn die gesamte deutsche Automobilindustrie komplett wegfallen würde wäre das mehr als eine Randnotiz wert.

Warum baut Bosch ein Werk mit 130nm? Gibt es womöglich Bereiche wo kleinere Strukturbreiten keinen Vorteil bringen?

Bosch macht MEMs und Sonsorik. Das ist ein komplett anderes Geschäft.

Mir ging es ums TSMC, GloFo und Intel. Klar gibt es z.b. noch Infineon etc die viel für Luft und Raumfahrt sowie Automotiv etc machen, aber da geht es halt nicht um leading edge, sondern ziemlich altes Zeug und auch Leistungshalbleiter etc.

Wie gesagt, es gibt schon Gründe warum sie altes Zeug nehmen. Aber dann muss man bei solchen Cent Artikel halt auch auf die Lagerhaltung achten. Vor allem bei nem Markt, bei dem man nicht einfach so mal mehr produzieren kann wenn die Nachfrage steigt...

Aber hey, wenn man selbst quasi nichts macht außer das Blech und den Motor zusammen zu bauen, und die Zulieferer auspresst bis auf den letzten Cent muss man sich nicht wundern wenn es knirscht...

disap.ed

2021-09-20, 11:16:58

Weiß jemand, in welcher Strukturgröße Infineon im neuen Werk in Villach fertigt?

Triskaine

2021-09-20, 12:53:39

Weiß jemand, in welcher Strukturgröße Infineon im neuen Werk in Villach fertigt?

Dort werden Leistungshalbleiter gefertigt, bei denen kann man nicht von einer Strukturbreite im klassischen Sinne sprechen (65nm, 40nm, 28nm usw.). Bei Leistungshalbleitern sind Design und Fertigungsprozess so eng verzahnt das sie kaum auseinander zu halten sind.

Ein MOSFET der 20V schalten soll benötigt z.B. für die nötige Spannungsfestigkeit minimal 30nm Abstand zwischen bestimmten Strukturen, einfach shrinken ist hier nicht. Die Verbesserungen bei solchen Bauelementen kommen viel mehr durch ganz andere Optimierungen/Neuerungen die man mit primär digitalen Bauelementen wie CPUs oder GPUs überhaupt nicht vergleichen kann.

Zossel

2021-09-20, 14:30:09

Nein, es geht nicht nur um einen einzigen ARM-Chip es geht um zum Teil hunderte von Mikrocontrollern. :rolleyes:

Also keine Bussysteme mehr sondern viele Leitungen?

Skysnake

2021-09-20, 18:03:18

Na es ist schon die Frage, warum jeder Pups zick Steuergeräte haben muss. Das macht die ganzen PCBs komplexer und fehleranfälliger. Aber klar man kapselt damit viel weg und macht manches auch theoretisch austauschbar

Nur in der Realität hat man halt Zertifizierungen und bis auf den letzten Cent Kostenoptimierten Dreck... da tauscht man dann am Ende doch nicht so leicht.

Zossel

2021-09-20, 21:13:05

Na es ist schon die Frage, warum jeder Pups zick Steuergeräte haben muss. Das macht die ganzen PCBs komplexer und fehleranfälliger. Aber klar man kapselt damit viel weg und macht manches auch theoretisch austauschbar

Moderne Verbrenner sind komplex, ein E-Motor kommt mit wesentlich weniger Steuerung aus. Allerdings kann ich mir heute ein Servo ohne µc heute nicht mehr vorstellen.

Gibt es den Beispiele was z.b. bei Tesla anders konstruiert ist oder wird da lediglich ein Nimbus gepflegt?

Zossel

2021-09-21, 07:10:11

Die Wetten auf die Phasenlage des nächsten Schweinezyklus der die Halbleiterbranche sind eröffnet: https://www.heise.de/news/Chipmangel-soll-2022-ausgeraeumt-sein-Fertigern-droht-Ueberkapazitaet-2023-6196867.html

basix

2021-09-21, 09:01:39

Überkapazität ab 2023? Wohl eher nicht. Nicht ohne Grund bauen alle Foundries und Fertiger wie verrückt Fabs. Und diese Fabs werden zum Grossteil nicht bereits 2023 fertig.

Die Chipfabriken sehen also definitiv einen Vorteil in mehr Kapazität. Klar, staatliche Subventionen verwaschen das Bild etwas hinsichtlich des effektiv benötigten Waferoutputs (man baut heute grösser, da durch Subventionen günstiger). Bleibt der Bedarf nach Cloud, Gaming und Mining auf ähnlichem Niveau sehe ich keinen Grund für eine hohe Überkapazität.

Skysnake

2021-09-21, 09:21:25

Die neuen nodes brauchen ja auch immer mehr Maschinenkapazität durch Doppelbelichtung und mehr Metallayern.

Ich denke das sind die Vorboten des breit angelegten stackings und eben mehr Fläche Fläche Fläche, weil es immer schwieriger wird kleiner zu werden.

Der nächste Schritt ist ja auch sich immer weiter Richtung sub threshhold zu bewegen. Dann haben wir aber halt nur noch Chips mit ein paar MHz. Für PC eher nicht so knallen, aber bei vielen anderen Bereichen ok. Man braucht entweder eh wenig Leistung oder ist parallel genug.

Loeschzwerg

2021-09-30, 10:32:21

Zusammenfassung von CB zum ASML Analyst Day:
https://www.computerbase.de/2021-09/asml-analyst-day-die-zukunft-mit-duv-euv-und-high-na-ist-rosig/

davidzo

2021-10-02, 21:59:40

Erster angekündigter production chip aus Intel4 Fertigung (vorher 7nm), Intels erster EUV Prozess: https://www.anandtech.com/show/16960/intel-loihi-2-intel-4nm-4

money quote: density at 71.2 million per mm2

Intels Prozess- Marketing hatte uns für Intel 7nm mal was von 200 bis 250 MTr versproche :freak:
Wenn das echt die finalen Intel4 Zahlen sind, dann ist der trotz EUV nicht viel besser bei der Density als TSMCs alter 7nm DUV Prozess.

Und dabei haben sie sogar ein Design genommen welches praktisch nur aus HD-Zellen und SRAM besteht und nicht wie die CPUs auf Hochtakt optimiert ist:
given that neuromorphic hardware requires the high density and low static power afforded by the leading edge process nodes.
Also eigentlich ein Design das im Gegensatz zu CPUs optimale density zeigen dürfte.

SRAM scaling scheint besonders schlecht zu sein. Anders ist es kaum zu erklären das damit lediglich Densities unwesentlich besser als TSMCs 7nm DUV Prozesse erreicht, also noch hinter N7+, N6 und N5.

Seit Jahren schon ist nichts was Intel shipped auch nur annähernd an den Transistorangaben dran die Intel aus dem Labor/Marketing meldet. Bisher war man immer um gut Faktor 2x off, neuerdings wird da wohl eher Faktor 3x draus.

14nm claimed: 37.5MTr/mm2
14nm+ Skylake: 14,3MTr/mm2 (1,75Mrd / 122mm2)

14nm++ claimed: 44MTr/mm2
14nm++ Comet lake: 21MTr/mm2 (4.2Mrd / 210mm2)
14nm+++ Rocketlake: 22MTr/mm2 (6Mrd / 270mm2)

GF14nm AMD Summit Ridge: 22,5MTr/mm2 (4.8Mrd / 213mm2)

10nm claimed: 106MTr/mm2
10nm LP Lakefield: 49,3MTr/mm2 (4.02Mrd / 82mm2)
10nmSF Tigerlake-H: ca. 42-47MTr/mm2 (8-9Mrd / 190mm2)
TSMC N7 AMD Cezanne: 59,8MTr/mm2 (10,78Mrd / 180mm2)

Auch bei TSMC und Samsung werden nicht ganz die Marketing-Densities erreicht, aber immerhin schafft AMD trotz HP Zellen 60% der TSMC Density Angaben und es gibt auch mobile SOCs die in der Praxis 70-90% der Laborzahlen erreichen.

Bei Intel gibt es dagegen kein einziges shipping Produkt welches auch nur 60% der Marketingangaben erreicht.

smalM

2021-10-03, 09:03:56

davidzo

2021-10-03, 10:04:01

@davidzo
Ja, Intels Angaben beziehen sich auf HD-Prozeßvarianten, die in der Realität nirgens zu sehen sind.
Die gut 100 MT/mm² des 10FF stellten sich nur mit ULP-Libraries ein. Der Compute-Die des i5-L16G7, obwohl ein ausgesprochenes ULP-Design, kommt nur auf 49,4 MT/mm²; offensichtlich wurde er in einer HP-Prozeßvariante hergestellt.
Oder die 106MTr waren eine Lüge / kreative Interpretation der Prozessparameter.

Es sieht so aus, als hätte Intel so eine ULP-Prozeßvariante überhaupt nicht zur Serienreife gebracht. Dabei stellt sich dann die Frage, ob es nur an Desinteresse liegt, oder ob es bspw. eine Problem mit der Fin-Reduction gibt und Intel gezwungener Maßen auf eine ULP-Prozeßvariante verzichten mußte.

Wow und das gleich dreimal hintereinander:
14nm
10nm
7nm

An 22nm kann ich mich nicht mehr erinnern, könnte aber sein dass es da so ähnlich war.

Das ist doch Material für eine Shareholder class action lawsuit. So eine Cancellation oder Revidierung eines Prozesses ist doch etwas was man Shareholdern auch mitteilen muss, genau wie man ihnen vorher die großartigen scaling-Ergebnisse präsentiert hat.

Die Erfindung eines ULP Prozesses, die es nur im Labor bzw. Marketing gibt ist doch reine Augenwischerei.

Im Gegensatz zu TSMC hat Intel überhaupt keine Ultra high Density Anwendungen, Kunden bzw. hatte auch nie welche. Wo sind denn die ganzen Mobilchips von Qualcomm, Mediatek, Apple, etc. wenn dieser ULP Prozess so toll sein soll? Die würden doch Schlange stehen wenn der wirklich so gut ist?

Wie ist das denn mit den ganzen internen Chips, Mobilprozessoren, FPGAs, Chipsets, Modems, Networking, GPUs, AI-Chips, etc. - Da auch kein Chip dabei der für ULP Density in Frage kommt? Was für ein Zufall dass man dann gerade diesen ULP Prozess dreimal in unterschiedlichen Base-nodes entwickelt hat? Was macht der Intel CEO eigentlich beruflich? Vielleicht sollten die Designteams und die prozess-Ingenieure mal miteinander reden?

Nee, der vermeintliche ULP Prozess hat noch nie wirklich funktioniert.
Intel haut da ein wenig Ressourcen raus um plakativ immer wieder "ganz vorne" mit dabei zu sein. Für mehr als ein paar Laborchips reicht das nicht und für eine Serie sind yield, performance einfach nicht praktikabel. Wo sind denn sonst die ganzen Serienchips in Intel ULP wenn der so gut ist? Ein reiner Marketingstunt den man mindestens seit 14nm so durchzieht und Jahrelang haben wir das auch alles geglaubt.

Intel hat irgendwann 2011 oder 12, also nach ivybridge aufgehört Transistorzahlen zu ihren Prozessoren zu veröffentlichen. "Firmengeheimnis" und so, du weißt schon. Zufall dass das in etwa mit dem Zeitraum übereinstimmt an dem Intels Technology-Leadership-Marketing so richtig an Fahrt aufgenommen hat und mind-boggling Transistor densities für den neuen 14nm Prozess veröffentlich wurden, der einen eher langsamen, problembehafteten Start hatte?

Hätte 2017 mal jemand gesagt das AMDs 14nm GF Zen1 eine höhere Density hat als Intels Coffee lake, dann wäre der ausgelacht worden. Intel process Leadership und so. Selbst mit dem Cannon Lake 10nm Fiasko haben wir uns eingeredet in wenigen Monaten kommt stattdessen Icelake und wischt mit AMD den Boden auf.

"Wenn das echt die finalen Intel4 Zahlen sind, dann ist der trotz EUV nicht viel besser bei der Density als TSMCs alter 7nm DUV Prozess."
Wir sind selbst nach Intels Plänen noch ein Jahr weg von der Einführung von Intel 4. Da würde ich nicht zuviel von einem Preproduction-Chip ableiten.

Deswegen halt die historischen Zahlen dazu. Verbesserungen mag es noch geben, aber statistisch gesehen werden wir einfach auch mit Intel 4 nicht über 100MTr in shipping products sehen.
Ein Jahr vor dem production Ramp ist nicht viel Zeit. Traditionell wird diese Zeit eher in yield, performance-optimierung und Aufbau einer breiteren Produktionslinie gesteckt, bei der Density kann sich eigentlich nicht mehr viel ändern.
Wenn der Prozess gut wird, wird der in production vielleicht vergleichbar zu TSMCs N6 sein. - das ist die statistische realität mit der wir uns anfreunden müssen. N6 hat genau wie Intel4 noch vergleichbar wenige EUV Steps, was zu Intels begrenzter EUV Ausrüstung passen dürfte. - Wenn der Prozess gut wird vorrausgesetzt, was bei dem Track record bisher nicht so eindeutig ist.

Kein Wunder dass man also für PV lieber TSMCs N5 nimmt und nicht wie ursprüngliche geplant Intels 7nm. Nicht weil man zu wenig EUV Belichter hat um den Prozess früh genug zu Rampen - die hat man einfach nicht bestellt weil man wusste dass man eh nicht konkurrenzfähig wäre.

Btw, Aurora war mal für Ende 2018 geplant, in 2015 ist man also noch davon ausgegangen bis dahin N7 in Produktion zu haben. In dem Zeitraum als N7 also das erste mal gefailt ist, fällt das große divesting von Intels ASML-Anteilen. Man hat aus den eigenen Erfahrungen abgeleitet das EUV an sich failen oder zumindest lang verzögern wird und daher seinen großen Anteil an ASML abgestoßen. Da hat man sich gewaltig verschätzt da ASML kurz darauf zu Börsenhöhenflügen ansetzte und TSMC sich auf die gecancelten EUV orders stürzte.

smalM

2021-10-03, 11:41:08

Wow und das gleich dreimal hintereinander:
:biggrin:

Es ist nicht so, daß ich nicht bei Dir wäre und die Wahrscheinlichkeit, daß Intel4 murksig wird, nicht hoch wäre, ich bin nur vorsichtiger mit Vorhersagen, die bekanntlich am schwierigsten sind, wenn sie die Zukunft betreffen...
Davon abgesehen - ja, ich glaube keinen Augenblick, daß Intels Prozeß-Roadmap, so wie skizziert, Wirklichkeit wird.

davidzo

2021-10-03, 12:26:37

:biggrin:

Es ist nicht so, daß ich nicht bei Dir wäre und die Wahrscheinlichkeit, daß Intel4 murksig wird, nicht hoch wäre, ich bin nur vorsichtiger mit Vorhersagen, die bekanntlich am schwierigsten sind, wenn sie die Zukunft betreffen...
Davon abgesehen - ja, ich glaube keinen Augenblick, daß Intels Prozeß-Roadmap, so wie skizziert, Wirklichkeit wird.

Genau, allerdings würde ich ergänzen dass das nicht nur die Zukunft betrifft, sondern wir mit heutigem Wissen auch in die Vergangenheit extrapolieren müssen.

Die ganze Process Node Advantage Lüge geht nämlich bis zum heutigen Datum weiter, minus des technological Leadership claims.

Auf Basis der verzerrten Density Angaben aus der Vergangenheit rechtfertigte Intel nämlich noch im Juli 2021 ihr großs process Node renaming und lässt sich dafür sogar von der versammelten Fachpresse feiern. Es wäre zwar auch nicht ganz ehrlich, aber endlich gäbe es parity, bzw. bessere Vergleichbarkeit und so...

Die Presse hat da einfach zu wenig Skepsis, Dr. Ian Cutress eingeschlossen. Dabei gibt es seit Gelsinger wieder erste echte Transistor Count figures für 14++++ und 10SF anhand deren man die Behauptungen an drei Fingern nachrechnen kann.

Stellt sich heraus, Intel hatte eigentlich schon gegenüber Zen1 einen Prozess-Node Rückstand, hat das aber durch eine bessere Architektur und geschicktes Marketing zu verstecken gewusst.
Dass man mit Comet Lake und Rocketlake noch einigermaßen konkurrieren konnte mit einem Prozess der nur die halbe Density und power efficiency erreicht, ist eine bemerkenswerte Leistung des µArch teams.

Diese Intel 4 Lüge sollten wir denen einfach nicht durchgehen lassen. Sicher, alle Foundries lügen mehr oder weniger bewusst um ihre Prozesse schöner aussehen zu lassen. Aber Intel tut so als wenn die anderen schlimmer sind, dabei ist man da ganz vorne mit dabei und hat mit der wiederholten Veröffentlichung von Fantasiezahlen und dem Verschweigen der echten Transistorcounts ein gigantisches Lügengebäude aufgebaut neben dem die anderen nur neidisch dreinblicken können.

basix

2021-10-03, 13:10:22

Naja, 14nm(+++) war auch besser als GloFo, Samsung, TSMC 12/14/16nm. Evtl. nicht, was maximale Transistordichte angeht (wobei Intel seine Caches extrem dicht packt), aber was Energieverbrauch, Leakage und Taktraten betrifft.

Ein Teil der reduzierten Dichte ist genau auf diese Prozessvorteile zurückzuführen. Und diese waren für Intels Produkte wichtiger als maximale Packdichte (ein Skylake Quad Core war gerade mal 122mm2 gross, inkl. GPU). Und man muss auch sagen, dass Intel bereits 2015 mit 14nm Produkten am Markt war und TSMC / GloFo erst zwei Jahre später. Intel war also schon führend, nur hat seitdem ziemlicher Stillstand eingesetzt aufgrund der Probleme mit 10nm.

Und vor 14nm war Intels Vorteil ebenso gegeben. 45nm, 32nm und 22nm waren allesamt sehr gute Prozesse.

Edit:
AMDs Zen 1 mit 8C war 212mm2 gross, ohne GPU --> Wo siehst du hier den Packdichtenvorteil verglichen mit Skylake oder Coffe Lake-R (8C ~177 mm2 (https://www.anandtech.com/show/13400/intel-9th-gen-core-i9-9900k-i7-9700k-i5-9600k-review)) und hatten eine iGPU? Performance pro Core war besser, Energieverbrauch gleichwertig oder besser (solange man die Chips nicht an der Kotzgrenze betrieb). Man muss schon sehen, dass TSMC N7 vs. N16 ein riesiger Sprung war. -65% Power und Grösse einer SRAM Zelle ging von 0.074um2 auf 0.027um2 runter, was fast Faktor 3x entspricht (reale Produkte etwas mehr als 2x).

Intels Fehler von 10nm und 7nm in die Vergangenheit zu transportieren halte ich aus diesen Gründen also für falsch. Intel hatte die Technologieführerschaft. Von Seiten Lithographie wie auch aus x86 Architektur Sicht. Dies kann seit Zen 2 als "gebrochen" angesehen werden, vorher aber definitiv nicht. Und wenn ich mir Alderlake anschaue: Sieht vielversprechend aus. Einzige Ungewissheit ist der Energieverbrauch. Wenn sich die Chips aber wie Coffee Lake-R verhalten, wenn man sie auf 125W begrenzt: Sie bleiben schnell und sind von der Effizienz her vorne mit dabei. Auch von der Siliziumfläche her gesehen wird man bezüglich Performance/mm2 nicht drastisch von Zen 3 unterscheiden, eher sogar besser abschneiden (ich erwarte ADL-S 8+8 bei <200mm2)

Tobalt

2021-10-03, 13:41:14

Thema Chipkrise: Also aus meiner Erfahrung ist die Verfügbarkeit seit Beginn bis jetzt eher noch schlechter geworden. Jetzt sind halt auch kleinere Logik ICs und Analog-ICs betroffen, selbst bei diskreten Transistoren tut sich mancher Abgrund langsam auf. Hamsterkäufe verschlimmern alles. (zwei Stichworte: Klopapier, 2020)

Für die modernen Fertiger wie Intel, Samsung etc. ist es auch eher nicht rentabel da Werke für die alten Nodes nachzubauen, da die um einen ganz anderen Markt kämpfen: CPU, GPU, FPGA.

Keine Ahnung ob die zweite Reihe an Fertigern gewillt ist mehr Kapazität in den älteren Nodes zu schaffen, Nexperia, Infineon, Microchip, ST, Texas, onsemi usw.

basix

2021-10-03, 13:54:16

Der Chipmangel ist extrem. Mir ist bekannt, dass gewisse Chips für die Industrie zum Teil für den 10-20-fachen Preis eingekauft werden müssen (weiss nicht, gibt es da nicht irgendwelche Wucher-Gesetze?). Viele Fertiger fokussieren auch auf Automotive, da dort verglichen mit Industrieprodukten die höhere Margen zu holen sind.

Und bezüglich Fokus auf ältere Prozesse: Der Wachstum ist dort grösser als bei Bleeding Edge.

ceed

2021-10-03, 15:21:11

Genau, allerdings würde ich ergänzen dass das nicht nur die Zukunft betrifft, sondern wir mit heutigem Wissen auch in die Vergangenheit extrapolieren müssen.

Die ganze Process Node Advantage Lüge geht nämlich bis zum heutigen Datum weiter, minus des technological Leadership claims.

Auf Basis der verzerrten Density Angaben aus der Vergangenheit rechtfertigte Intel nämlich noch im Juli 2021 ihr großs process Node renaming und lässt sich dafür sogar von der versammelten Fachpresse feiern. Es wäre zwar auch nicht ganz ehrlich, aber endlich gäbe es parity, bzw. bessere Vergleichbarkeit und so...

Die Presse hat da einfach zu wenig Skepsis, Dr. Ian Cutress eingeschlossen. Dabei gibt es seit Gelsinger wieder erste echte Transistor Count figures für 14++++ und 10SF anhand deren man die Behauptungen an drei Fingern nachrechnen kann.

Stellt sich heraus, Intel hatte eigentlich schon gegenüber Zen1 einen Prozess-Node Rückstand, hat das aber durch eine bessere Architektur und geschicktes Marketing zu verstecken gewusst.
Dass man mit Comet Lake und Rocketlake noch einigermaßen konkurrieren konnte mit einem Prozess der nur die halbe Density und power efficiency erreicht, ist eine bemerkenswerte Leistung des µArch teams.

Diese Intel 4 Lüge sollten wir denen einfach nicht durchgehen lassen. Sicher, alle Foundries lügen mehr oder weniger bewusst um ihre Prozesse schöner aussehen zu lassen. Aber Intel tut so als wenn die anderen schlimmer sind, dabei ist man da ganz vorne mit dabei und hat mit der wiederholten Veröffentlichung von Fantasiezahlen und dem Verschweigen der echten Transistorcounts ein gigantisches Lügengebäude aufgebaut neben dem die anderen nur neidisch dreinblicken können.

https://www.youtube.com/watch?v=1kQUXpZpLXI

Vergleich von Intel 14nm mit AMD/TSMC 7nm bei einem Transistor. Ergebnis: kaum ein Unterschied in der Dimension und er sagt klar: es ist eigentlich alles nicht vergleichbar

davidzo

2021-10-03, 15:30:28

Naja, 14nm(+++) war auch besser als GloFo, Samsung, TSMC 12/14/16nm. Evtl. nicht, was maximale Transistordichte angeht (wobei Intel seine Caches extrem dicht packt), aber was Energieverbrauch, Leakage und Taktraten betrifft.

Okay, ich hatte wohl falsche Daten zu Summit ridge (192mm2 statt 213mm2). Also bei der Density gleichstand mit 3 Jahre jüngeren Intel 14nm Produkten. Und nein, die neuesten 14nm Designs sind nicht grober als die ersten 14nm Produkte, die sind eher denser, was auch dem Zuwachs an SRAM geschuldet ist. Ja, SRAM ist eine der Stärken von Intels 14nm und eine der Schwächen von Samsung 14nm, selbst wenn das bei TSMC N7 vs Intel 10SF wieder umgekehrt ist.

Es geht mir aber auch gar nicht um die performance oder das resultierende Produkt, ich habe in meinem Post ja auch klar gestellt wie bemerkenswert es ist, dass Intel mit einem Prozessnachteil bei der Density weiterhin sehr kompetitiv war.

Es geht mir darum klar zu stellen dass Intel seit Jahren pathologisch zu ihren Prozess-Densities lügt und Leute wie du das auch noch weiterhin glauben selbst wenn man Beweise vorlegt in welchem Umfang gelogen wurde.

Ein Teil der reduzierten Dichte ist genau auf diese Prozessvorteile zurückzuführen. Und diese waren für Intels Produkte wichtiger als maximale Packdichte (ein Skylake Quad Core war gerade mal 122mm2 gross, inkl. GPU).

Skylake 4C+GT2 hat 1,75Mrd Transistoren. Wo siehst du da einen Density-Vorteil wenn Summit ridge sogar 4,8Mrd in 213mm2 quetscht?

Und man muss auch sagen, dass Intel bereits 2015 mit 14nm Produkten am Markt war und TSMC / GloFo erst zwei Jahre später. Intel war also schon führend, nur hat seitdem ziemlicher Stillstand eingesetzt aufgrund der Probleme mit 10nm.

Das ist für die Density claims egal wann das war, denn die 44.67MTr/mm2 für 14nm+ und ++ hat Intel schon geclaimt als Glofo/Samsung mit 33.32MTr/mm2 vergleichsweise tief gestapelt haben.

Und vor 14nm war Intels Vorteil ebenso gegeben. 45nm, 32nm und 22nm waren allesamt sehr gute Prozesse.
Ja, die Produkte waren extrem kompetitiv, bzw. lange zeit konkurrenzlos. Aber was ist mit den Density Claims, fing die Strategie für kreatives Prozess-Node Marketing nicht auch damals schon an?
Wieso sollte man die Lügerei durchgehen lassen, bloß weil damals die Produkte noch leistungsmäßig konkurrenzlos waren? Btw, von den Zahlen her gehen die claims und Realität immer weiter auseinander, je tiefer Intel in die Process-Node-Krise geschlittert ist.

Intels Fehler von 10nm und 7nm in die Vergangenheit zu transportieren halte ich aus diesen Gründen also für falsch. Intel hatte die Technologieführerschaft. Von Seiten Lithographie wie auch aus x86 Architektur Sicht.

Wie gesagt, nicht von der Prozess-Density her wenn man sich die real erreichbaren Densities anguckt. Intel hatte absolut keinen Grund bei der density so stark zu lügen, weil die Produkte gut waren, eine bessere Architektur hatten und der Prozess höhere taktraten erziehlte. Aber man hat es trotzdem gemacht, man hat bei der Density beschissen und zwar in einem solchen Ausmaß, dass wir heute noch glauben Intels 10nm wäre äquivalent oder gar dichter als TSMCs N7 und nicht etwa einen half Node hinterher.

Deswegen sollten wir das Renaming nich so einfach hinnehmen. Intel4 ist weiterhin gerade eben ein "7" process Node und genau mit TSMCs N7 und N7+ bzw. dessen Nachfolger N6 und Samsungs 7EUV sollte er auch verglichen werden. Der Vergleich zu N5 oder dessen half node shrink N4 ist anhand der real erziehltenn densities einfach abwegig.

Und 10SF ist eben auch kein N7 äquivalenter Prozess, jedenfalls nicht von der Density her wie Intel uns das glauben lassen will.

Die praktisch gelieferten Produkte haben aber rund 20% weniger Density als das was AMD/TSMC zur selben Zeit abliefern, selbst wenn die erreichbaren Taktraten zwischen N7 und 10SF praktisch identisch sind. 20% weniger Density bei Tigerlake-H vs Cezanne ist heutzutage bereits ein half Process Node step (N7 auf N6 sind nur 18% Diff).
Und Respekt an Intel dass sie trotzdem die Single Core Performancekrone halten können, dafür muss die µArch diesen Node defizit erstmal wett machen.

Aber in diesem Thread geht es nunmal nicht um Architekturvergleich, Produkt SKU Positionierung, Konkurrenzfähigkeit etc., sondern allein um Process Nodes.

https://www.youtube.com/watch?v=1kQUXpZpLXI

Vergleich von Intel 14nm mit AMD/TSMC 7nm bei einem Transistor. Ergebnis: kaum ein Unterschied in der Dimension und er sagt klar: es ist eigentlich alles nicht vergleichbar

kenn ich auch. Vergleich eines Finfet(3D) Prozesses mit diversen Metal Layern und unterschiedlichen Fet sizes anhand eines einzelnen 2D Schnittbilds eines beliebig ausgewählten layers eines zufällig ausgewählten Transistors. Ganz großes Kino, da sollte man unbedingt Annahmen zur Prozess density draus ableiten!

Platos

2021-10-03, 15:50:43

Ihr diskutiert hier über eine völlig andere Architektur, die sich völlig von "normalen" Desktopchips unterscheidet. Da gehts um Neuromorphe Chips. Ich bin mir sicher, dass man daraus nicht einfach Ableitungen zu "normalen" Architekturen machen kann.

Also daraus was ableiten ist halt schon sehr fantasievoll.

smalM

2021-10-03, 15:56:53

Und man muss auch sagen, dass Intel bereits 2015 mit 14nm Produkten am Markt war
Es sei daran erinnert, daß 14FF starke Schwierigkeiten machte, die Intel erst durch das Zurücknehmen des Poly-Pitch von 70nm auf 84nm in den Griff bekam. Die reale Transistordichte fiel dadurch von 44 auf 37MT/mm².

Für die modernen Fertiger wie Intel, Samsung etc. ist es auch eher nicht rentabel da Werke für die alten Nodes nachzubauen, da die um einen ganz anderen Markt kämpfen: CPU, GPU, FPGA.
Keine Ahnung ob die zweite Reihe an Fertigern gewillt ist mehr Kapazität in den älteren Nodes zu schaffen, Nexperia, Infineon, Microchip, ST, Texas, onsemi usw.
TSMC baut die Fab16 aus (28nm) und will Fab14 Phase 8 bauen (12–90nm); GloFo baut in Singapur (40–90nm) und will die Malta-Fab voll machen (12–28nm); SMIC baut bei Shanghai (28nm und größer).
Also ja, die Foundries sind durchaus gewillt, ein paar Milliarden in die Hand zu nehmen, um die Kapazitäten älterer Nodes auszuweiten.

https://www.youtube.com/watch?v=1kQUXpZpLXI

Vergleich von Intel 14nm mit AMD/TSMC 7nm bei einem Transistor. Ergebnis: kaum ein Unterschied in der Dimension und er sagt klar: es ist eigentlich alles nicht vergleichbar
Ein SRAM-Transistor aus dem L1.
Der fetteste SRAM-Transistor, den es auf dem ganzen Chip gibt.
Sowas von sinnlos vergeudetem Aufwand...

Zossel

2021-10-06, 21:06:56

Samsung kündigt mal wieder was an: https://www.anandtech.com/show/16995/samsung-foundry-2nm-silicon-in-2025

Platos

2021-10-06, 22:28:09

Also irgendwie ist der ganze Artikel auf das kürzbar:

3GAE will go into mass production by EoY 2022
3GAP will follow in one year for mass production at EoY 2023
2GAP will take another couple of years, mass production in 2025

Tobalt

2021-10-07, 12:22:27

Sobald in den Ankündigungen "will" vorkommt, sollte man das statement erstmal durch den Stock-Market-Descrambler jagen. :freak:

Die Verlässlichkeit solcher Aussagen hat in den vergangenen Jahren gefühlt abgenommen (liegt das nur an intel ?)

HOT

2021-10-07, 13:06:26

basix

2021-10-07, 13:09:18

Damit wäre man auf einem guten Weg seitens Samsung. Ich würds ja begrüßen, wenn Samsung einen guten 3nm-Prozess hinbekommt.
Samsung hat aber bei 7LPP mit Verzögerungen und schlechten Yields zu kämpfen gehabt, es wäre schön, wenn GAAF jetzt mal glatt laufen würde.

Ja, ein guter Samsung Prozess täte dem Markt gut. Momentan ist TSMC vorneweg, vor allem bezüglich Yield und Energieeffizienz.

smalM

2021-10-07, 16:36:37

Samsung hat aber bei 7LPP mit Verzögerungen und schlechten Yields zu kämpfen gehabt, es wäre schön, wenn GAAF jetzt mal glatt laufen würde.
Samsung hatte einen 7LPE, der so schlecht war, daß er der damnatio memoriae anheim fiel.
Wollen wir hoffen, daß Samsung mit dem 3GAE nicht wieder als Tiger springt um dann als TSMCs Bettvorleger zu landen.

davidzo

2021-10-07, 17:19:41

Noch vor kurzem hieß es doch das Samsung gar kein 3GAE ihren Foundrykunden anbieten wird.
The absence of 3GAE process from the public roadmap may be explained by the fact that it will only be available to Samsung's own LSI division, just like some other (E)arly nodes.

https://www.anandtech.com/show/16815/samsung-deployment-of-3nm-gae-on-track-for-2022

Dadurch das damit praktisch erst in 2023 mit GAP der erste GAA Prozess für Foundrykunden verfügbar wird, ist das de facto eine Verschiebung des GAA Prozesses, zumindest für Außenstehende. Für die Anlegerversprechen ist aber womöglich wichtig irgendwas mit GAA schon in 2022 zu machen, wieso also dann nicht limitierte Stückzahlen an eigenen Chips?

smalM

2021-10-07, 18:44:32

wieso also dann nicht limitierte Stückzahlen an eigenen Chips?
System LSI ist eine Business-Unit.
So richtig die Freude werden nicht daran haben, teuer einen Chip zu entwickeln, der dann nur mehr schlecht als recht produziert wird und dessen Lieferfähigkeit so ungewiß ist, daß man ihn Dritten nicht oder nur zu unterirdischen Konditionen anbieten kann.

Zossel

2021-10-08, 15:01:23

Der Todesstern will Daten von TSMC:

https://www.golem.de/news/halbleiterfertigung-tsmc-verweigert-kundendaten-fuer-us-regierung-2110-160199.html

basix

2021-10-08, 16:22:01

Fragen kann man, ja. Aber erwarten, dass eine entsprechende Antwort kommt auf keinen Fall. Was denkt sich hier die US-Regierung?

Complicated

2021-10-08, 16:28:16

Da fällt mir ja nichts mehr ein bei der dann noch erweiterten Drohung :confused:
Die US-Regierung kümmert das wenig, stattdessen droht sie: "Wir haben noch andere Möglichkeiten, damit sie uns die Daten überlassen. Ich hoffe, wir kommen nicht an diesen Punkt - aber wir werden es tun, wenn wir es müssen", sagte Gina Raimondo, die Vorsitzende des US-Handelsministeriums.

AffenJack

2021-10-08, 16:34:21

Lurtz

2021-10-08, 16:41:22

Der Todesstern will Daten von TSMC:

https://www.golem.de/news/halbleiterfertigung-tsmc-verweigert-kundendaten-fuer-us-regierung-2110-160199.html
https://i.kym-cdn.com/entries/icons/original/000/010/679/cCVqHor.png

Relic

2021-10-11, 10:35:51

Ich gehe auch von aus, dass sie es durchziehen werden. Tsmc wird die Daten rausrücken und am Ende von den USA angeordnet die US Hersteller bevorzugen. Tsmc lamentiert da nur vorher ein wenig rum. Wie es laufen wird hat man doch schon mit dem Huawei Ban gesehen. Theoretisch hatte die USA keinerlei Rechte tsmc die Produktion zu verbieten, praktisch haben sie es getan und tsmc hat gekuscht.

Ich glaub du unterschätzt die Auswirkungen, die ein Verbot von TSMC Produkten auf die US Wirtschaft hätte. Was meinst du den was los wäre, wenn kein Iphone mehr verkauft werden dürfte in den USA.
TSMC sitzt da eindeutig am längeren Hebel als Huawei, dass ist überhaupt nicht vergleichbar.

Zossel

2021-10-11, 18:32:12

Ich glaub du unterschätzt die Auswirkungen, die ein Verbot von TSMC Produkten auf die US Wirtschaft hätte. Was meinst du den was los wäre, wenn kein Iphone mehr verkauft werden dürfte in den USA.
TSMC sitzt da eindeutig am längeren Hebel als Huawei, dass ist überhaupt nicht vergleichbar.

TSMC nutzt auch US-Produkte und US-Patente.

Die Welt ist größer und vernetzter als du möglicherweise denkst.

basix

2021-10-11, 19:56:25

Ist dennoch nicht das gleiche. Die USA kann auch ohne Huawei Produkte leben, ja wollen es sogar (keine 5G Netzwerk Produkte von Huawei, weniger Huawei Smartphones). Kann das die USA ohne TSMC? Zig Firmen sind auf TSMC angewiesen. AMD ist eine davon. Intel produziert ebenfalls vieles bei TSMC, Apple noch mehr. Nvidia ebenfalls. TSMC Produkte werden garantiert nicht verboten werden. Da geht es wohl eher darum, dass US-Firmen und Autobauer mehr Chips erhalten und dadurch einen wirtschaftlichen Vorteil erlangen.

Aber: Sind die US-Firmen wirklich froh über diesen Vorstoss des US-Handelsministeriums? Gibt es dazu Stimmen der besagten Firmen? China wird das ebenfalls nicht freuen, wenn TSMC aus "ihrem" Taiwan von der US-Regierung um Betriebsgeheimnisse drangsaliert wird. Europa wird den absehbaren wirtschaftlichen Nachteil ebenfalls nicht einfach so hinnehmen wollen.

Aus meiner Sicht ist das eine ganz andere Liga als Huawei.

Skysnake

2021-10-11, 20:31:49

Jup und wird nochmals mehr zum Bumerang im Vergleich zu Huawei Aktion....

Tobalt

2021-10-12, 05:10:48

ein solches forsches vorgehen ohne erkennbare Not macht doch eigentlich nur Sinn wenn es schon einen Plan B gibt.

für außenstehende ist aber unklar wie man TSMC derzeit kurzfristig ersetzen könnte.. vielleicht würde die USA sonst Taiwan besetzen und TSMC als kritisch für die nationale Sicherheit definieren. Ziemlich zynisch aber naja wenn es hier schon un Bumerang geht

Skysnake

2021-10-12, 08:15:32

Der Bumerang kommt nicht von TSMC oder Taiwan, sondern vom Rest der Welt. Bis jetzt konnten Verfechter des Transatlantischen Bündnisses immer sagen, dass das halt Trump war, aber die USA noch immer unsere Verbündeten und sogar Freunde sind und sich die Lage nach Trump wieder normalisiert.

Tja Pustekuchen. Es geht gerade so weiter. Ich habe ja damit gerechnet, dass die Sichtweise nicht rein Trump spezifisch ist, aber die Aktion hätte ich jetzt nicht erwartet. Das ist 100% Trump....

Die ganzen Bestrebungen anderer Länder für eigene Fabs werden damit als genau richtig erklärt und eben endgültig auf das Niveau von Airbus, Ariane und den ganzen Rüstungskonzernen gehoben.

Die Devise jetzt muss eigentlich heißen und jetzt erst recht als strategische Industrie bewerten und den Geldhahn zur Not aufdrehen und eben z.b. Belichter mit Exportbeschränkungen versehen, damit die eigenen Fabs genug bekommen.

Slipknot79

2021-10-12, 08:50:40

Also ich hätte nichts dagegen wenn man TSMC zerschlägt, in jene Stückzahl wie es Länder auf der Welt gibt und in jedes Land dropt eine Minifab um die Nachfrage des jeweiligen Landes zu stillen. :redface:
Sogar der Papst könnte dann eine Amensimulation ballern. :redface:

smalM

2021-10-12, 11:56:05

Tja Pustekuchen. Es geht gerade so weiter. Ich habe ja damit gerechnet, dass die Sichtweise nicht rein Trump spezifisch ist, aber die Aktion hätte ich jetzt nicht erwartet. Das ist 100% Trump....
Du leidest offensichtlich immer noch am Orange-Man-Bad-Syndrom. :wink:

davidzo

2021-10-12, 13:32:31

Der Todesstern will Daten von TSMC:

https://www.golem.de/news/halbleiterfertigung-tsmc-verweigert-kundendaten-fuer-us-regierung-2110-160199.html

Das wird hier ein bisschen Überinterpretiert. Das Handelsministerium dient da nur als Statistikquelle und hat keinerlei Weisungsbefugnis an die Hersteller, darf keine priorisierungen etc. durchsetzen. Die Sammeln nur die Informationen und geben dann gefiltert einzelne Infos an die Marktteilnehmer weiter.
Prinzipiell dürften die meisten Hersteller diesen Move begrüßen und ehrlich gesagt profitiert auch TSMC nur davon den tatsächlichen Bedarf in den nächsten Jahren genauer abschätzen zu können. Ich kann mir also nicht vorstellen dass die da etwas gegen haben.

Biden benutzt dasselbe System mit dem Theodor Roosevelt in den 30ern die Weltwirtschaftskrise bewältigt hat und die USA in den 40ern zur Supermacht aufgestiegen sind. Insbesondere bei der Rüstung während des zweiten Weltkriegs haben die Statistiken des Handelsministeriums die leistungsfähigkeit der Wirtschaft sehr effektiv erhöht.

Die freie Marktwirtschaft hat nämlich ein Problem in Vertrauenskrisen. In einem funktionierenden, ausreichend transparenten markt regelt die Nachfrage und der Preis das Angebot, also die Produktion. So weit so gut.
Im Falle eines Lieferengpasses bzw. einer Krise diesen Ausmaßes kommt es allerdings dazu, dass einige Marktteilnehmer sich irrational verhalten. So wie die Jungs aus Tenessee und kentucky mit ihrem hand-desinfektionsmittel gibt es auch bad guys in der Industrie die große Bestände an Chips aufgekauft haben, ob nun als Reserve oder als Geldanlage. Auch das Vertrauen der normalen Markteilnehmer in die Lieferanten geht so kaputt, wenn am einen tag noch 400K Stück lieferbar garantiert werden, am nächsten tag diese aber vergriffen sind. Man fühlt sich dann zu Hamsterkäufen genötigt. Der Aufbau von Lagerbeständen verzerrt aber den realen Bedarf. So gibt es einige Halbleiteranbieter die die Produktion einiger Produktlinien um Faktor 2x bis 3x gesteigert haben und immer noch nicht dem augenscheinlichen bedarf nachkommen. Die denken sich dann auch ihren Teil, nämlich dass die Nachfrage der Käufer nur vorgetäuscht sein kann und nicht dem realen Bedarf entspricht.
Sobald der Markt nämlich wieder gesättigt ist, werden die Käufer dann erst einmal ihre Lagerbestände wieder abbauen, was Jahre dauern kann. Die Halbleiteranbieter müssen sich also auf Umsatzeinbußen gefasst machen, es kann durch diesen Jojo-Effekt sogar zu Pleiten kommen. Welche wieder die nächste Welle der Halbleiterkrise lostreten würden.

Unsere freie Marktwirtschaft ist einfach extrem fragil. Funktioniert gut im Alltagsbetrieb, aber eher ungeeignet für globale Krisen.

Dieses fehlende Vertrauen kann nur wiederhergestellt werden indem Informationen über tatsächlichen Verbrauch und Bedarf und Lagerbestände Industrieweit ausgetauscht werden. So wie das zum Beispiel in Kriegszeiten gemacht wurde, was z.B. den US-Flottenbau im WK2 um Jahre beschleunigt hat. Da das allerdings in einer freien Marktwirtschaft auch Geschäftsgeheimnisse sind, braucht es eine unabhängige Instanz, welche diese Geheimnisse bewahrt und jedem Marktteilnehmer nur das mitteilt was er wissen muss. Diese Instanz muss für alle Marktteilnehmer vertrauenswürdig sein. Insofern wäre es besser wenn die WHO das macht, aber da das nur abhängige Eunuchen sind, muss es wohl das US Handelsministerium in die Hand nehmen, ist besser als nichts.
Die Marktteilnehmer können mit den Infos dann machen was sie wollen, was im allermeisten Fall dann aber sinnvolle business-Entscheidungen sind, etwa was den Ausbau der Kapazitäten und die Verteilung der Ressourcen auf bestimmte Produktreihen angeht.

Ich gehe auch von aus, dass sie es durchziehen werden. Tsmc wird die Daten rausrücken und am Ende von den USA angeordnet die US Hersteller bevorzugen. Tsmc lamentiert da nur vorher ein wenig rum. Wie es laufen wird hat man doch schon mit dem Huawei Ban gesehen. Theoretisch hatte die USA keinerlei Rechte tsmc die Produktion zu verbieten, praktisch haben sie es getan und tsmc hat gekuscht.
Ich denke eher das TSMC das begrüßen wird, denn in erster Linie bekommen sie Daten vom Handelsministerium zum Markt und ihren Kunden. Damit können sie ihren Kapazitätsausbau besser planen.

basix

2021-10-12, 13:49:35

Kann schon sein, dass auch sowas dahinter steckt. Die Acta Huawei ist halt noch jung und ob es ausserhalb von Kriegszeiten dann auch von den beteiligten Firmen konsequent und vernünftig umgesetzt wird? Ich bezweifle es irgendwie.

davidzo

2021-10-12, 14:34:55

Ja, Biden hat da eine Menge verloren gegangenes Vertrauen wieder auf zu bauen. Insofern wird man sehen müssen ob es noch so effektiv ist wie Roosevelts Maßnahmen damals.

Der Green New Deal ist ein ähnliches Konstrukt, wo mit planwirtschaftlichen Methoden Stabilität in einen neuen Markt gebracht wird, um ihn dann in die freie Marktwirtschaft zu entlassen. Ein Großteil der historisch gewachsenen Wirtschaftsmacht der USA basiert auf solchen Programmen. Erst mit Reagan in den 80ern hat sich der fundamental-liberalismus ausgebreitet wie eine ansteckende Krankheit.
Jeder kann ja mit eigenen Augen sehen was Peak-Kapitalism heute bedeutet: Leere Regale, kein klohpapier, keinen Sprit an Tankstellen, monatelange Liefertermine für Alltags-Waren wie Waschmaschinen, Autos, Prozessoren, Handys, Baustoffe.

Und die Halbleiterhersteller sind es seit langem gewohnt eng mit Regierungen und Ministerien verbandelt zu sein, anders kommen solche Forderungen ja wohl kaum zu Stande wie Intels 'Mindestens 50% staatliche Förderquote sonst bauen wir nicht".

Ich glaube für das Vorgehen des handelsministeriums, wie auch dem New Green Deal gibt es einen industrieweiten respektive gesellschaftlichen Konsens. Auch wenn einem natürlich Bewusst sein muss dass solche Programme extrem Korruptionsanfällig sind. Umso transparenter müssen sie sein, umso genauer müssen wir hinsehen.

smalM

2021-10-12, 16:19:00

Jeder kann ja mit eigenen Augen sehen was Peak-Kapitalism heute bedeutet: Leere Regale, kein klohpapier, keinen Sprit an Tankstellen, monatelange Liefertermine für Alltags-Waren wie Waschmaschinen, Autos, Prozessoren, Handys, Baustoffe.

Peak-Kapitalism?
Wen willst Du damit veräppeln?
Man kann sehen, was passiert, wenn der Staat massiv in die Wirtschaftkreisläufe eingreift.

Lehdro

2021-10-12, 16:38:18

Peak-Kapitalism?
Wen willst Du damit veräppeln?
Man kann sehen, was passiert, wenn der Staat massiv in die Wirtschaftkreisläufe eingreift.
Man kann auch sehen was passiert wenn der Staat gar nicht eingreift: Monopolbildung und Ausbeutung. ;)

Skysnake

2021-10-12, 17:13:17

Du leidest offensichtlich immer noch am Orange-Man-Bad-Syndrom. :wink:

Was soll da Orange-Man-Bad-Syndrom sein?

Trump hat sich da schon deutlich anders verhalten als seine Vorgänger. Klat die haben auch immer versucht mit Macht ihre Interessen durch zu setzen. Das war aber nicht so plump und offensichtlich wie bei Trump.

Mit Biden hat man sich da eine Rückkehr zu alten Werten versprochen und die ist eben nicht da wenn man sich solche Dinge gibt.

Sag von mir aus, dass die jetzt einfach nur den Stellenwert erkannt haben. Dann sag ich denk mal an die Cryptowars der 80er(?).

Trotzdem ist das heute ne andere Qualität, weil es gesamte Wirtschaftszweige bedroht die heute wichtig sind. Kein Vergleich zu früher.

smalM

2021-10-12, 19:40:31

Klar hat sich Trump anders verhalten, so hat er bspw. keinen Krieg angefangen und stattdessen den Friedensprozeß von Israel mit mehreren muslimisch Staaten befördert. Wie gut, daß der Kerl jetzt durch einen Freidensexperten mit wachem Geist im Weißen Haus ersetzt wurde....

Zurück zum Thema Chipfertigung:

Samsung Foundry 2nm Silicon in 2025 (https://www.anandtech.com/show/16995/samsung-foundry-2nm-silicon-in-2025)

Unicous

2021-10-12, 20:21:00

Kannst du den Scheiß mal lassen und dich auf das Thema konzentrieren? Niemand interessiert sich in diesem Thread und Unterforum für deine politischen Ansichten.:freak:

smalM

2021-10-14, 13:57:45

TSMC Quartalszahlen
Präsentation (https://investor.tsmc.com/english/encrypt/files/encrypt_file/reports/2021-10/af12cfa80ff8f0f2525377fa574bdc00c2ac2a87/3Q21Presentation%28E%29.pdf)
Bilanz (https://investor.tsmc.com/english/encrypt/files/encrypt_file/reports/2021-10/0cf16496cf67e79afa6a254c06bc78891f6bdb16/FS.pdf)
Pressekonferenz (https://webpage-ott2b.cdn.hinet.net/webpage/watch?contentProvider=tsmc&v=54671) – keine Sorge, es wird nur am Anfang Chinesisch gesprochen...

AnandTech: TSMC to Build Japans Most Advanced Semiconductor Fab (https://www.anandtech.com/show/17010/tsmc-to-build-japans-most-advanced-semiconductor-fab)

AnandTech: TSMC Roadmap Update: 3nm in Q1 2023, 3nm Enhanced in 2024, 2nm in 2025 (https://www.anandtech.com/show/17013/tsmc-update-3nm-in-q1-2023-3nm-enhanced-in-2024-2nm-in-2025)

ComputerBase: ASML Quartalszahlen (https://www.computerbase.de/2021-10/asml-quartalszahlen-15-euv-systeme-in-sehr-gutem-quartal-ausgeliefert/)

ComputerBase: Micron will 150 Mrd. USD in der nächsten Dekade investieren (https://www.computerbase.de/2021-10/halbleiterbranche-micron-will-150-mrd.-usd-in-der-naechsten-dekade-investieren/)
Zur Erinnerung: SK Hynix to Build $106 Billion Fab Cluster (https://www.anandtech.com/show/16595/sk-hynix-to-build-106-billion-fab-cluster-800000-wafer-starts-a-month)

Zossel

2021-10-20, 17:41:50

Laut Micron kostet die Speicherfertigung in den USA „35 bis 45 Prozent mehr“ als in „Niedrigpreismärkten“. Aus diesem Grund sei finanzielle Unterstützung auch in puncto Steuerbegünstigungen durch den Staat „entscheidend für eine potenzielle Erweiterung der US-Fertigung“, lässt Micron als unübersehbares Signal an die eigene Regierung wissen.

https://www.computerbase.de/2021-10/halbleiterbranche-micron-will-150-mrd.-usd-in-der-naechsten-dekade-investieren/

smalM

2021-10-26, 15:07:17

ComputerBase: Fünfter „5-nm-Prozess“: TSMC legt N4P als Alternative zu N3 für 2023 auf (https://www.computerbase.de/2021-10/fuenfter-5-nm-prozess-tsmc-legt-n4p-als-alternative-zu-n3-fuer-2023-auf/)

smalM

2021-10-27, 16:00:36

Dacin – TSMC Hsinchu: TSMC Fab 12a P8 (https://www.dacin.com.tw/en/upload/catalog_b/4136ff22789a4834505961bbd78b32e6.jpg)
Sieht schon weitestgehend fertig aus.
In der Bildmitte wird ein Bürogebäude errichtet, rechts davon dann P9; dahinter P6, P4/5 und P7. Südlich von P9 (rechtunten) soll sich später dann Fab 20 erstrecken.

Dacin – TSMC Tainan: Baugelände Fab18 P8 (https://www.dacin.com.tw/en/upload/catalog_b/b1d21f923cb5e39b199a0cf4a02dcf36.jpg)
Die alte (LED?)Fab ist bereits weg, der Gasehersteller wird auch noch verschwinden.
In der Bildmitte entsteht Fab18 P8, weiter linksoben Fab14 P8; im Hintergrund Fab 14 P6 & P7 und dazwischen die anscheinden bereits fertiggestellte Fab AP2C (Packaging).

TSMC: Gemeinschaftsunternehmen mit Sony (https://pr.tsmc.com/english/news/2880) (Sony Semiconductor Solutions Corporation)
Neue Spezialitäten-300mm-Fab in Kumamoto (auf Kyushu): Japan Advanced Semiconductor Manufacturing, Inc.; anfangs 28nm & 22nm, 45.000wpm.
Besitzverhältnisse: Sony unter 20% Anteil.
Start Bauarbeiten 2022, Fertigstellung Ende 2024.

Zossel

2021-11-11, 15:55:18

Eigene Fabs scheinen nicht überall zu helfen: https://www.pcengines.ch/leadtime.htm

Well, that was their advertising tag line in the 1970s. Times change. Due to an extended shortage for the NICs used on our boards, we will not be able to make regular deliveries in the next few months. The lead time for new NIC orders is quoted around 52 weeks.

basix

2021-11-23, 15:41:44

Ich habe mir überlegt, ob zukünftig in Zeiten von Chiplets auf Seiten der Belichter ein neues Feature hinzugefügt wird: Spiegelung der Maske an einer Achse.

Siehe dazu Sapphire Rapids, welcher vermutlich mit zwei Masken daherkommt. Würde das nicht auch gehen, in dem das optische System des Belichters die Maske spiegelt?

amdfanuwe

2021-11-23, 17:35:49

Die Masken nutzen sich ab. Spielt bei entsprechender Menge also keine Rolle, wenn 2 Masken für die Spiegelung angelegt werden müssen. Sind auch nicht der wesentliche Kostenfaktor.

Wörns

2021-11-23, 20:14:40

Masken kann man zwar reparieren, aber man hat sowieso mehr als nur eine (sonst würde die Produktion ja auch stillstehen, wenn die Maske gerade repariert wird). Aber ich sehe auch kein Problem darin, wenn man mehrere hat, also auch gespiegelte Versionen. Zumindest für ein Massenprodukt.
MfG

konkretor

2021-11-26, 07:47:31

Denke das Thema passt hier rein

https://www.world-today-news.com/amd-and-qualcomm-want-to-run-away-from-samsung-they-are-bothered-by-the-benefits-of-apple/

Samsung should have its 3nm process ready in the first half of next year, but then it will be more of an “early” version of 3GAE (Early), while the 3GAP (Plus) version suitable for the production of more powerful chips will start at the end of 2023.

Ist Samsung wirklich Bereit das zu liefern?

Volker bringt etwas Licht ins Thema

https://www.computerbase.de/forum/threads/foundry-geruechte-amd-geht-vielleicht-zu-samsung.2055018/

Tobalt

2021-11-26, 08:35:34

basix, das gezeichnete Pattern würde mit einfacher Spiegelung trotzdem nur 2 der 4 Tiles abdecken können. Die zusätzliche Inversion für die anderen Beiden Tiles müssten ja nochmal weitere Spiegel erfordern.

Wie andere schon sagten, wird in den EUV Anlagen ja ein enormer Aufwand betrieben um die optischen Elemente vom Zukleistern zu bewahren. Jedes zusätzliche Element wird dort gern vermieden. Die Masken im Gegensatz sind eh als austauschbare Elemente integriert.

Dazu kommt dass die Reflektivität der EUV Spiegel *extrem klein* ist. Man verliert bei jedem Spiegel ordentlich an Intensität. Ein weiterer Grund, warum die Anzahl der Reflektionen auf das absolute Minimum gedrückt wird. Zusätzliche Spiegel würden den Waferdurchsatz deutlich senken.

Und schlussendlich, ist eine globale Spiegelung des Designs auf dieser Skala schlicht nicht plausibel. Es wird IMO immer Elemente geben deren Händigkeit in allen Quadranten gleich bleiben muss. Bei der Spiegelung würde die aber vertauscht werden.

basix

2021-11-26, 10:39:26

basix, das gezeichnete Pattern würde mit einfacher Spiegelung trotzdem nur 2 der 4 Tiles abdecken können. Die zusätzliche Inversion für die anderen Beiden Tiles müssten ja nochmal weitere Spiegel erfordern.

Nö, nö. Um 180° drehen geht ja auch ;) Macht Intel mit Sapphire Rapids genau so.

Wie andere schon sagten, wird in den EUV Anlagen ja ein enormer Aufwand betrieben um die optischen Elemente vom Zukleistern zu bewahren. Jedes zusätzliche Element wird dort gern vermieden. Die Masken im Gegensatz sind eh als austauschbare Elemente integriert.

Dazu kommt dass die Reflektivität der EUV Spiegel *extrem klein* ist. Man verliert bei jedem Spiegel ordentlich an Intensität. Ein weiterer Grund, warum die Anzahl der Reflektionen auf das absolute Minimum gedrückt wird. Zusätzliche Spiegel würden den Waferdurchsatz deutlich senken.

Und schlussendlich, ist eine globale Spiegelung des Designs auf dieser Skala schlicht nicht plausibel. Es wird IMO immer Elemente geben deren Händigkeit in allen Quadranten gleich bleiben muss. Bei der Spiegelung würde die aber vertauscht werden.

Das hatte ich mir auch überlegt. Und stimmt definitiv, ist aufwändig und vor allem bei EUV nachteilig. Eine 180° Spiegelung bedarf in der Theorie aber nur +1 Spiegel, deshalb der Gedanke.

Tobalt

2021-11-26, 10:59:43

Wenn man die Maske zwischen den Belichtungen dreht, dann reicht eine einfache Spiegelung aus, aber dann kann man auch direkt die andere Maske einsetzen :p

basix

2021-11-26, 13:51:11

Wenn man die Maske zwischen den Belichtungen dreht, dann reicht eine einfache Spiegelung aus, aber dann kann man auch direkt die andere Maske einsetzen :p
;D

Wieso die Maske drehen, wenn man den fertig hergestellten Chip drehen kann ;)

Zossel

2021-12-02, 17:14:52

3-nm-Chips: TSMC startet Pilotproduktion auf N3-Fertigungslinien:

https://www.computerbase.de/2021-12/3-nm-chips-tsmc-startet-pilotproduktion-auf-n3-fertigungslinien/

RBG

2021-12-02, 22:10:11

Reicht der Start der N3 Pilotproduktion zeitlich für Apples A16 im September? Gab ja Meldungen das Apple auf den N4 Prozess ausweichen müsste.

Distroia

2021-12-02, 23:26:21

Reicht der Start der N3 Pilotproduktion zeitlich für Apples A16 im September? Gab ja Meldungen das Apple auf den N4 Prozess ausweichen müsste.

Massenproduktion soll zwar Ende 22 starten, aber erste Produkte sollen erst in Q1 23 erhältlich sein:

"N3 risk production is scheduled in 2021, and production will start in second half of 2022," said C.C. Wei, CEO of TSMC. "So second half of 2022 will be our mass production, but you can expect that revenue will be seen in first quarter of 2023 because it takes long — it takes cycle time to have all those wafer out."

https://www.anandtech.com/show/17013/tsmc-update-3nm-in-q1-2023-3nm-enhanced-in-2024-2nm-in-2025

smalM

2021-12-03, 08:30:17

Es ist normal für TSMC, daß sich die Umsätze zu einem neuen Node erst später widerspiegeln; daraus sollte man nicht zuviel ableiten.
Was wir nicht wissen ist, wann in der 2. Jahreshälfte die HVM startet, ein halbes Jahr ist ja für den Produktzyklus eines iPhone-SoCs schon eine lange Zeit.
Für N4 spricht, daß Apple gerne seine festen Termine für die Einführung einer neuen iPhonegeneration hält. Aber Apple hat, wenn es nicht anders ging, die Verfügbarkeit auch schon mal bis zu 2 Monate nach hinten geschoben.
Gegen N3 spricht, daß es mindestens 4 Monate ab HVM-Start dauern dürfte, bis ein fertiges iPhone bei Foxconn vom Band purzelt.
Es ist auch fraglich, ob Apple bereits in der Risk-Production A16 fertigen läßt und wieviele so überhaupt hergestellt werden könnten.

Man kann auch spekulieren, daß es eine N3- und eine N4-Version des A16 geben wird: N3 für iPhone 14 Pro und N4 für iPhone 14 und als Plan B für iPhone 14 Pro...

Zossel

2021-12-03, 15:58:13

Intel und TSMC: Ohne die weltbeste Foundry geht es nicht: https://www.computerbase.de/2021-12/intel-und-tsmc-ohne-die-weltbeste-foundry-geht-es-nicht/

TSMC-Gründer Morris Chang bezeichnete Gelsinger zuletzt zwar als sehr talentiert, aber auch als „very discourteous“ – extrem unhöflich. Letztlich arbeiten sie zusammen, Chang betont, dass Intel dabei so behandelt wird, wie sie TSMC behandeln.

TSMC-Chairman Mark Liu reagiert heute ebenfalls noch auf die Aussagen von Intels CEO. Diplomatisch verpackt erklärt er, dass die Aussagen von Gelsinger keine Antwort wert sind, man rede nicht schlecht über Kollegen aus der Industrie.

Zossel

2021-12-03, 18:12:53

Interessant, ein Haupt-Die ohne IO aus dem package raus, dafür mehrere kleine Chiplets mit PHYs und IO-Logik drumherum:

Chiplet-Aufbau: Amazons Graviton3-Prozessor besteht aus sieben Einzelchips: https://www.heise.de/news/Chiplet-Aufbau-Amazons-Graviton3-Prozessor-besteht-aus-sieben-Einzelchips-6284537.html

Mal schauen wie sich das im Stromverbrauch gegen andere Chiplet Konzepte schägt.

Und auch ziemlich breit: (S. a. Apple)

https://api.heise.de/svc/embetty/tweet/1466222704957145090-images-0

CrazyIvan

2021-12-04, 08:57:31

Bis jetzt habe ich noch nichts konkretes zum Interconnect gelesen. Anhand der Bilder würde ich auf Silicon bridges analog AMDs EFB tippen. Was denkt Ihr?

smalM

2021-12-04, 09:10:27

@Zossel

Gehört das nicht eher in diesen Thread (https://www.forum-3dcenter.org/vbulletin/showthread.php?t=599135)?
Du solltest ihn eigentlich kennen... ;D

PS: Vielleicht könntest Du dem bei der Gelegenheit einen anderen, allgemeineren Namen verpassen (lassen), 'ARM Serverlösungen' oder was ähnliches?

Zossel

2021-12-04, 09:52:43

Gehört das nicht eher in diesen Thread (https://www.forum-3dcenter.org/vbulletin/showthread.php?t=599135)?
Du solltest ihn eigentlich kennen... ;D
Die Architektur, Aufbau und Verbindung von Chiplets passt aus meiner Sicht eher zum Thema "Chipfertigung". Packaging wird immer wichtiger.
PS: Vielleicht könntest Du dem bei der Gelegenheit einen anderen, allgemeineren Namen verpassen (lassen), 'ARM Serverlösungen' oder was ähnliches?
@Admin: Kann gerne umbenannt werden.

smalM

2021-12-04, 13:40:47

[QUOTE=Zossel;12864488]Die Architektur, Aufbau und Verbindung von Chiplets passt aus meiner Sicht eher zum Thema "Chipfertigung". Packaging wird immer wichtiger.

Ja, Aufbau und Verbindung von Chiplets sehe ich auch hier situiert.
Aber ob AWS im Graviton 3 V1- oder N2-Kerne verbaut und wie die aufgebaut sind, gehört mMn. nicht hierher.

Zum Graviton Packaging: Wir könnten hier InFO_LSI sehen, mit einer Direktanbindung der Tochter-Dies an die interne Fabric des Mutter-Dies.

CrazyIvan

2021-12-04, 16:48:31

@smalM
Nach meinem Verständnis ist EFB (elevated fanout bridge) im Grunde nur AMDs Bezeichnung für Info-LSI (integrated fanout - local silicon interconnect), oder liege ich da falsch? In jedem Fall schön zu sehen,dass hier mal nicht HBM angebunden wird, sondern IO mit Logik verbunden.

Complicated

2021-12-05, 19:59:39

https://www.anandtech.com/show/17054/amd-announces-instinct-mi200-accelerator-family-cdna2-exacale-servers/2
For their new GPUs, AMD is relying on a technology called Elevated Fanout Bridge 2.5D, which takes fanout packaging to the next level by incorporating a small silicon bridge above the substrate itself to connect two dies.
https://images.anandtech.com/doci/17054/AMD%20ACP%20Press%20Deck_23.jpg

So what makes Elevated Fanout Bridge 2.5D different? In short, EFB builds above the substrate, rather than inside it. In this case, the entire chip pair – the GPU and the HBM stack – are placed on top of a mold with a series of copper pillars in it. The copper pillars allow the coarse-pitched contacts on the chips to make contact with the substrate below in a traditional fashion. Meanwhile, below the high-precision, fine-grained microbumps used for HBM, a silicon bridge is instead placed. The end result is that by raising the HBM and GPU, it creates room to put the small silicon bridge without digging into the substrate.

Compared to a traditional interposer, such as what was used on the MI100, the benefits are obvious: even with the added steps of using EFB, it still avoids having to use a massive and complex silicon interposer. Meanwhile, compared to bridge-in-substrate solutions like EMIB, AMD claims that EFB is both cheaper and less complex. Since everything takes place above the substrate, no special substrates are required, and the resulting assembly process is much closer to traditional flip-chip packaging. AMD also believes that EFB will prove a more scalable solution since it’s largely a lithographic process – a point that’s particularly salient right now given the ongoing substrate bottleneck in chip production.

Overall, EFB looks very similar (if not identical) to TSMC’s InFO-L packaging technology (https://www.anandtech.com/show/16031/tsmcs-version-of-emib-lsi-3dfabric), which was announced back in 2020 and uses an above-substrate bridge. Given the close working relationship between AMD and TSMC, it’s not clear how much of EFB is really an AMD innovation versus them employing InFO-L. But regardless, a more cost-effective means of implementing HBM is a very important step forward for AMD’s GPU team.

smalM

2021-12-06, 10:25:54

Meinem Verständnis nach ist es mehr oder weniger dieselbe Technik, nur von einem anderen Anbieter als TSMC.
AMD läßt ja nicht sein gesamtes Packaging bei TSMC machen.

CrazyIvan

2021-12-06, 12:21:24

@smalM
Ähnliches wurde auch im AT Forum geschrieben - oder warst das gar Du? Ich nehme mal an, AMD lizenziert bei TSMC. Wer dann konkret produziert, habe ich allerdings bisher nicht verstanden. War bisher davon ausgegangen, dass TSMC auch das Packaging übernimmt.

Locuza

2021-12-06, 15:36:03

Meinem Verständnis nach ist es mehr oder weniger dieselbe Technik, nur von einem anderen Anbieter als TSMC.
AMD läßt ja nicht sein gesamtes Packaging bei TSMC machen.
@smalM
Ähnliches wurde auch im AT Forum geschrieben - oder warst das gar Du? Ich nehme mal an, AMD lizenziert bei TSMC. Wer dann konkret produziert, habe ich allerdings bisher nicht verstanden. War bisher davon ausgegangen, dass TSMC auch das Packaging übernimmt.
Es ist vermutlich ASE/SPIL:
https://www.forum-3dcenter.org/vbulletin/showthread.php?p=12842327#post12842327

Zossel

2021-12-06, 16:43:34

Bei AMD läuft ja jetzt der 6nm Rampup, kann 6nm Vorteile bei den Stückzahlen haben?

smalM

2021-12-08, 09:18:23

@Zossel
N6 spart gegenüber N7 ca. 15 Mask-Layer ein. Das sollte zu einem schnelleren Durchsatz führen.
Zwar verlassen mehr und mehr Designs N7 in Richtung N5, aber es gibt dafür bestimmt genug Nachfrage für Designs, die auf N7 wechseln sollen.
Die Kapazitätsausweitung dürfte bei N7 ziemlich ausgelutscht sein, unwahrscheinlich, daß sich da noch was bewegendes tut. TSMC dürfte inzwischen aus den Produktionslinien so viel rausquetschen, wie irgend möglich. Neubauten gibt es keine und sind auch nicht geplant, es sei denn Fab14 P8 würde umgewidmet (bisher nur runter bis N12 und geht frühestens Ende 2024 online).

BavarianRealist

2021-12-08, 12:42:01

@Zossel
N6 spart gegenüber N7 ca. 15 Mask-Layer ein. Das sollte zu einem schnelleren Durchsatz führen.

Soweit ich das verstanden habe, sollen daher die N6-Wafer auch etwas günstiger sein: TSMC will seine Kunden zu N6 bringen, um schon so seine Kapazität zu vergrößern. Es macht dann Sinn, wenn TSMC einen Teil der Kostenvorteile von N6 dem Kunden weiter gibt, weil der Kunde für den Umstieg N7 nach N6 erstmal ein Redesign auf N6 mit Tapout und neue Masken braucht, was hohe einmalige Kosten verursacht.

Dafür bringt N6 aber auch etwas mehr Takt (paar %) oder spart etwas Energie ein. Und auch die Diesize wird etwas kleiner (bis 15%), was die N6-Dice noch etwas günstiger macht, weil man etwas mehr Dice aus einem Wafer erhält.

basix

2021-12-08, 12:54:12

Soweit ich das verstanden habe, sollen daher die N6-Wafer auch etwas günstiger sein: TSMC will seine Kunden zu N6 bringen, um schon so seine Kapazität zu vergrößern. Es macht dann Sinn, wenn TSMC einen Teil der Kostenvorteile von N6 dem Kunden weiter gibt, weil der Kunde für den Umstieg N7 nach N6 erstmal ein Redesign auf N6 mit Tapout und neue Masken braucht, was hohe einmalige Kosten verursacht.

Dafür bringt N6 aber auch etwas mehr Takt (paar %) oder spart etwas Energie ein. Und auch die Diesize wird etwas kleiner (bis 15%), was die N6-Dice noch etwas günstiger macht, weil man etwas mehr Dice aus einem Wafer erhält.

Das macht grundsätzlich Sinn, wenn TSMC genug EUV-Belichter zur Verfügung hat. Klassische Win-Win Situation für TSMC wie auch die Kunden. Mehr Ertrag für beide Seiten.

TSMC selbst erwartet zum jetzigen Zeitpunkt einen 50:50 7nm/6nm Split: https://www.computerbase.de/2021-06/tsmc-technology-symposium-feuer-aus-allen-rohren-n3-n4-n5hpc-n6-n7hpc-und-mehr/

Beim Thema EUV sehe ich aber eine entsprechende Begrenzung:
ASML ist bezüglich Auslieferungen von EUV-Belichtern konstant im Rückstand.

Platos

2021-12-08, 13:48:42

Hiess es nicht mal, dass man für N6 die gleichen Masken nutzen kann?

smalM

2021-12-08, 18:47:06

Nein, aber man könnte sein N7-Design mit einem Re-Tape-out nutzen. Nur schöpft man damit die Vorteile von N6 gegenüber N7 nicht so aus.

Zossel

2021-12-08, 21:34:19

Nein, aber man könnte sein N7-Design mit einem Re-Tape-out nutzen. Nur schöpft man damit die Vorteile von N6 gegenüber N7 nicht so aus.

Wäre was für PS5 und XBox?

amdfanuwe

2021-12-08, 22:24:05

Reine Kostenkalkulation. Wenn AMD die Chips in N6 günstiger fertigen kann, werden sie das machen. Mehr Gewinn für AMD.

Platos

2021-12-09, 00:40:16

Nein, aber man könnte sein N7-Design mit einem Re-Tape-out nutzen. Nur schöpft man damit die Vorteile von N6 gegenüber N7 nicht so aus.

Ach so, ja genau, das wars. Dann ohne Perfomancevorteile usw.

MSABK

2021-12-09, 12:29:25

Ist Amd nur durch 7nm so limitiert bei der Produktion und könnte sich das durch einen Wechsel auf 6/5nm entspannen?

CrazyIvan

2021-12-09, 15:15:12

Das glaube ich nicht. Erstens wird auch der Bedarf bei 6/5nm ähnlich hoch sein. Und zweitens wird es auch an anderer Stelle mangeln - vom Substrat bis zum "Vogelfutter". Der Markt für Halbleiter und Elektronikbauteile ist derzeit im allgemeinen eine einzige Katastrophe.

Zossel

2021-12-13, 18:23:07

Die unsichtbare Hand des Marktes ist wieder mal unterwegs:
Bei Spielekonsolen wie der Playstation 5 von Sony, die zum Weihnachtsgeschäft kaum zu haben war, wurde die Knappheit hingegen nicht durch Engpässe in den Fabs verursacht. Hier fehlte es vor allem an einer speziellen Isolierfolie, die für die Produktion von Trägerplatten für die bereits gefertigten Chips benötigt wird. Für den Grundstoff der sogenannten ABF-Folie gibt es aber weltweit nur einen Hersteller, den japanischen Konzern Ajinomoto, der einem breiteren Publikum eher als Produzent des Geschmacksverstärkers Glutamat bekannt ist. Ajinomoto hatte an ABF aber bislang kaum etwas verdient und deshalb wenig Interesse, diesen Bereich aufzustocken.

"Für die Chiphersteller ist das sehr frustrierend. Der Silizium-Wafer ist belichtet und eigentlich fertig. Und dann fehlt es mit ABF an einem vergleichsweise billigen Material, um den letzten Produktionsschritt zu absolvieren", sagt Jan-Peter Kleinhans, der zusammen mit Julia Hess für die Stiftung Neue Verantwortung eine Studie zu den Ursachen der Chipkrise veröffentlicht hat. "Dieses Problem wird auch nicht durch mehr Fabs gelöst." Auf Druck der Kunden baut Ajinomoto nun seine ABF-Produktion aus.

https://www.n-tv.de/wirtschaft/Wie-die-Lieferkette-fuer-Mikrochips-ins-Chaos-stuerzte-article22995563.html

Zossel

2021-12-15, 06:03:11

Während Intel immer noch einen vom Pferd erzählt legt Hynix schon mal mit auf EUV-Belichtern produzierten DRAM los:

https://www.anandtech.com/show/17117/sk-hynix-to-manufacture-48-gib-and-96-gib-ddr5-modules

Nightspider

2021-12-15, 10:44:21

Angeblich will Intel ja komplett eigene N3 Produktionslinien.

https://www.computerbase.de/2021-12/foundry-geruechte-intel-will-eigene-tsmc-n3-produktionslinien/

Ist dafür überhaupt noch Platz in TSMCs geplanten Fabriken?

Oder muss da noch mehr aus dem Boden gestampft werden? Letzteres würde ja deutlich mehr Zeit benötigen,
selbst wenn sie versuchen das à la Elon Musk anzugehen.

mboeller

2021-12-15, 14:16:19

vertikale Transistoren:

https://www.nextbigfuture.com/2021/12/vertical-semiconductor-breakthrough-for-85-less-energy-usage.html

angeblich 85% weniger Verbrauch

basix

2021-12-15, 18:44:53

vertikale Transistoren:

https://www.nextbigfuture.com/2021/12/vertical-semiconductor-breakthrough-for-85-less-energy-usage.html

angeblich 85% weniger Verbrauch

War gestern auch auf CB eine News. Sieht sehr interessant aus.

IBM und Samsung Zusammenarbeit. Intel geht IBM Partnerschaft ein. Sieht gut für die drei aus.

Ist die Frage, ob hier jemand wie TSMC etwas ähnliches umsetzen kann / darf.

smalM

2021-12-15, 21:43:41

Angeblich will Intel ja komplett eigene N3 Produktionslinien.

Das wollten Apple und Qualcomm auch mal und TSMC hat dankend abgelehnt.

Ist dafür überhaupt noch Platz in TSMCs geplanten Fabriken?

Die Phasen 4 und 5 werden bis Mitte '23 voll einsatzfähig sein, Phase 6 dann bis Ende des Jahres, für Phase 8 sind erst die Bodenarbeiten angelaufen, die wird noch eine Weile länger brauchen.

Und es wird wie immer bei neuen Nodes darauf ankommen, wieviel Kapazität anfangs von Apple geschluckt wird, bis alle Phasen ganz hochgefahren werden können. Sollte aber Apple dieses Mal mit dem nächsten A-SoC nicht auf N3 warten wollen, sondern lieber N4 nutzen, wird reichlich Kapazität für andere Kunden da sein – dafür wird die N5/N4-Lage noch angespannter werden, Entlastung durch Fab 18 Phase 7 und Fab 21 Phase 1 wird es wohl erst Ende '24 geben.

Ansonsten muß man sich klar machen, daß Intels gesamte Kapazität bei ca. 400K wpm liegt und TSMC alleine für N5 und N3 zur Zeit ca. 225K wpm in Bau hat...

Zossel

2021-12-15, 22:22:52

y33H@

2021-12-15, 22:46:40

IBM sagt ja, dass das GAA bzw Nanosheets ist - aber eben vertikal statt horizontal.

Skysnake

2021-12-15, 23:22:57

Der Unterschied liegt darin, wie man z.b. die Anschlüsse macht.

Das ist aber alles Problemgetrieben. Wenn du das Zeug implementiert wird es die klar sei , weil du bei Xy paar Freiheiten bekommst und Dinge anders machen kannst. Aber apriori klar ist da nichts.

drkohler

2021-12-16, 03:56:12

Es ist schon laange her seit ich in einer Chipfab gestanden habee.. deshalb mal eine etwas andere Frage:

Im Moment ist es ja so, dass MS praktisch keine Series X mehr herstellt und nur noch Series S Konsolen, also wahrscheinlich auch nur Series S SoCs. (Ich denke, die brauchen so um die 60 Masken für ihre Chips.)
Wenn MS an TSMC den Vorschlag/Befehl/Wunsch durchgibt: Baut jetzt nur noch Series S Chips, das Zeug verkauft sich wie geschnittenes Brot..

Wie lange dauert ein Umbau der Linie (Wechsel aller Masken) ? Muss eine Linie "zu Ende gefahren" werden (warten mit den Maskenwechseln bis der letzte Wafer am Ende angekommen ist), oder kann man die Masken fliessend wechseln, während die Linie praktisch immer weiterläuft (also fortlaufend Maske 1 wechseln, 2 wechseln, dh Masken 2-59 sind noch "alte Chips", Maske 1 ist ein neuer Chip, usw.)?

Skysnake

2021-12-16, 06:42:57

Ja, die Maschinen werden meines Wissens nach jede für sich behandelt. Da läuft halt das was läuft. Am Ende sind es halt Rüstzeiten die man bezahlt. Es gibt ja z.b. die Möglichkeit Geld auf den Tisch zu legen und dafür zu sorgen, dass die Wafer schneller durch die Fab laufen als normal. Das wird oft mit den ersten paar Wafern mit dem ersten "finalen" Design gemacht und das zu validieren.

Jeder macht das, was er denkt, das am Ende die geringsten Kosten sind. Es wird daher z.b. bei Digitallogik auch einiges an "toten" Transistoren eingebaut bzw Leere Zellen gelassen, damit man bei einem Logikfehler auf M1 oder höher nochmals was fixen kann. Die berühmten steppings;)

Das heißt man macht ein Batch von Wafern der entsprechenden Größe bis M0 oder M1 und legt die dann erst mal auf Halde und lässt nur ein paar Wafer weiter durch die Fab laufen.

Es ist wohl so, dass die Fabs aber nicht nur die Wafer ins Lager legen, sondern auch DEINE Chemikalien und Masken. Wenn das passiert, hast du X Monate Zeit die Wafer fertig machen zu lassen und eventuell einzelne Masken neu erstellen zu lassen um Fehler zu fixen. Wenn du aber nicht bis zum Ablaufdatum weiter machst, dann wird das Zeug weggeworfen...

Die Herstellung der Transistoren und der kleinsten Strukturen scheint da eher der bottleneck zu sein als dann weiter oben die Metal Players etc. Wobei das war vor einigen Jahren im Bereich von 20nm...

Ich denke aber, das sich das nicht wirklich geändert hat. Über so Zeug redet aber eigentlich niemand mit dir. Da sind alle sehr sehr sehr zugeknöpft und mit harten NDAs geknebelt. Ich war schon überrascht über eine. Längeren Zeitraum überhaupt so viel zu erfahren.

amdfanuwe

2021-12-16, 10:36:07

Das heißt man macht ein Batch von Wafern der entsprechenden Größe bis M0 oder M1 und legt die dann erst mal auf Halde und lässt nur ein paar Wafer weiter durch die Fab laufen.

Das macht man doch nur bei den Prototypen bzw. der ersten Charge.
Wenn man in Massenproduktion ist, dürfte der komplette Chip ziemlich schnell gefertigt werden.
Bestimmend für den Produktionszyklus dürfte der Maskenreinigungszyklus sein. Die Masken verschmutzen während der Produktion und müssen regelmäßig gereinigt werden.
Ich hab aber nichts dazu gefunden, ob das jeden Tag, Woche oder Monat geschehen muß.
Jedenfalls ist der Zyklus bei EUV kleiner wie bei herkömmlicher Belichtung.
Bei EUV werden ~170 Wafer pro Stunde prozessiert.

Bei 100 400mm² Chips / Wafer sind das ~12 Millionen Chips im Monat,
bei 600 100mm² Chips / Wafer sind das ~ 73 Millionen Chips im Monat (besserer Yield).

DUV schafft ~300 Wafer pro Stunde, also fast das doppelte an Chips/Monat.
Für die Jahresproduktion der X-Box und PS5 Chips werden die Belichter also etwa 2 Wochen belegt.
300 Wafer * 150 Chips * 24 Stunden = ~1Millionen Chips / Tag.

Kommt das so hin oder hab ich einen Bug in meinen Überlegungen?

dildo4u

2021-12-16, 11:12:01

TSMC N4X: Neuer High-Performance-Prozess für PC-Chips

https://www.computerbase.de/2021-12/tsmc-n4x-neuer-high-performance-prozess-fuer-pc-chips/

Vermutlich erst für Modelle nach Hopper,RDNA3.

basix

2021-12-16, 12:00:56

Der Unterschied liegt darin, wie man z.b. die Anschlüsse macht.

Wenn ich das Ding anschaue, erinnert es mich an den allerersten Transistor :D

Was bei vertikalen Aufbau vermutlich die Vorteile sind:
- Kontaktübergänge --> Widerstände
- Anpassung/Verringerung Querschnitte --> Kapazität

Beides sehr vorteilhaft
- Kapazität: Geringere Umladeverluste aufgrund V^2*C*f
- Kapazität: Geringere notwendige Stromstärken I*C bei Iso-Frequenz (fürs umladen des C) --> Reduktion von V^2
- Widerstand: Geringerer Spannungen aufgrund U=R*I --> Reduktion von V^2

HOT

2021-12-16, 13:15:07

TSMC N4X: Neuer High-Performance-Prozess für PC-Chips

https://www.computerbase.de/2021-12/tsmc-n4x-neuer-high-performance-prozess-fuer-pc-chips/

Vermutlich erst für Modelle nach Hopper,RDNA3.
Gleiche Performance wie N3, rein HPC-optimiert. Packdichte dürfte allerding N5 HPC entsprechen. Das dürfte aber auch deutlich günstiger als N3 sein.

Bin mal gespannt, wofür sich AMD bei Zen5 dann entschieden hat, N4X, N3 oder 3GAAE.

Complicated

2021-12-16, 16:09:01

.
Bin mal gespannt, wofür sich AMD bei Zen5 dann entschieden hat, N4X, N3 oder 3GAAE.
Da könnte zukünftig schnell mal die Antwort "Alle drei" und zusätzlich noch N5P, N7P oder andere 5 verschiedene Prozesse heißen, mit der Tendenz für verschiedene Teile der CPU unterschiedliche Chiplets/Tiles zu nutzen.

HOT

2021-12-16, 16:10:50

Es war selbstverständlich nur das CCD gemeint.

Skysnake

2021-12-16, 20:48:07

Das macht man doch nur bei den Prototypen bzw. der ersten Charge.
Wenn man in Massenproduktion ist, dürfte der komplette Chip ziemlich schnell gefertigt werden.
Jaein man kann wohl auch generell seine Wafer schneller fertigen lassen wenn man bezahlt. Dann werden z.b. halt Mehr Maschinen gleichzeitig benutzt.

Und "schnell" ist das noch immer nicht. Durch die vielen Schritte und Waferinspection etc zieht sich das heutzutage trotzdem über Monate hin bis der erste Chip hinten raus fällt.

Bestimmend für den Produktionszyklus dürfte der Maskenreinigungszyklus sein. Die Masken verschmutzen während der Produktion und müssen regelmäßig gereinigt werden.
Ich hab aber nichts dazu gefunden, ob das jeden Tag, Woche oder Monat geschehen muß.

Wenn man sucht findet man von ASML Zahlen zur Verfügbarkeit. Ich meine DUV sollten das über 95% sein. Da läuft die Maschine also wahrscheinlich eher Tage ohne Wartung. Bei EUV ist es aber wohl noch immer <1Tag. Am Anfang waren es eher Stunden. Aber alles ohne Gewähr. Ich habe jetzt die Slides nicht nochmals rausgeht.

Jedenfalls ist der Zyklus bei EUV kleiner wie bei herkömmlicher Belichtung.
Bei EUV werden ~170 Wafer pro Stunde prozessiert.

Bei 100 400mm² Chips / Wafer sind das ~12 Millionen Chips im Monat,
bei 600 100mm² Chips / Wafer sind das ~ 73 Millionen Chips im Monat (besserer Yield).

DUV schafft ~300 Wafer pro Stunde, also fast das doppelte an Chips/Monat.
Für die Jahresproduktion der X-Box und PS5 Chips werden die Belichter also etwa 2 Wochen belegt.
300 Wafer * 150 Chips * 24 Stunden = ~1Millionen Chips / Tag.

Kommt das so hin oder hab ich einen Bug in meinen Überlegungen?
Nö, das sollte an sich so passen, wenn man für jeden Produktionsschritt ne eigene Maschine hätte.

Die Maschinen produzieren aber ja eher nicht nur von einem Kunden genau einen Schritt. Der effektive Durchsatz für einen Kunden ist also eventuell nur 1/2 oder 1/4 weil eben die Maschine öfters den selben Wafer bearbeitet.

Und da kommen wir eben wieder zu den Kosten. Man kann durchaus 2 Maschinen einen Schritt machen lassen. Das macht z.b. auch Sinn wenn man eh mehr als einen Masken Satz braucht, weil der eh nicht lange genug hält um alle Wafer zu bearbeiten. Aber man muss sich klar machen, das derart große Volumen nicht viele Ordern.

amdfanuwe

2021-12-16, 23:07:28

J
Nö, das sollte an sich so passen, wenn man für jeden Produktionsschritt ne eigene Maschine hätte.

OK, danke. Da liegt mein Denkfehler. Ich hatte impliziert, dass für jede Maske eine eigene Maschine in der Produktionslinie zur Verfügung steht.
Muß aber nicht sein. Theoretisch könnte eine Fertigungslinie aus einer Maschine betehen bei der die Maske für den nächsten Schritt gewechselt wird, optimalerweise wenn eh die Maske zur Reinigung muß.

drkohler

2021-12-17, 01:21:42

OK, danke. Da liegt mein Denkfehler. Ich hatte impliziert, dass für jede Maske eine eigene Maschine in der Produktionslinie zur Verfügung steht.
Das dachte ich eigentlich auch. Ein Maskenwechsel (zB 1-2-1-2-1-2) innerhalb einer Maschine, braucht das nicht enorm Zeit (und wohin verschiebst du die gerade nicht gebrauchte(n) Maske(n)? Da muss doch jedesmal die ganze Optik "neu ausgerichtet werden", das kostet doch auch enorm Zeit und ist ein zusätzlicher Fehlerfaktor (einmal ein mu daneben und der ganze Wafer ist Futsch)...

amdfanuwe

2021-12-17, 04:40:55

(einmal ein mu daneben und der ganze Wafer ist Futsch)...
Alle belichteten Wafer, nicht nur einer.
Da die Masken eh regelmäßig gereinigt werden müssen, denk ich schon dass so ein Maskenwechsel relativ schnell und problemlos funktioniert. Also eher: Maske A raus, Maske B rein und weiter gehts. Maske A kann zur Reinigung, Inspektion, Reparatur.
EUV Anlagen haben eine Verfügbarkeit von 80-85%, also etwa 19-20 Stunden am Tag. Könnte damit zusammenhängem, dass da mit Vakuum gearbeitet wird und weitere Teile der Maschine eine Inspektion, Reinigung benötigen, Lichtquelle erneuert werden muß.
Selbst wenn das alle 6 Stunden geschieht, 5 Stunden Betrieb, 1 Stunde downtime, hat die in 5 Stunden 170 * 5 = 850 Wafer belichtet.

Complicated

2021-12-17, 07:00:38

TSMC hat da auch eine eigene Trocken Reinigungstechnik entwickelt:
https://esg.tsmc.com/en/update/greenManufacturing/caseStudy/36/index.html

Skysnake

2021-12-17, 07:31:48

Ausrichtung der Masken, Optik und Wafer ist eh ein fortwährender Prozess. Das sollte nur einen geringen Einfluss haben auf die Verfügbarkeit des Belichters.

Zossel

2021-12-17, 08:01:06

Da muss doch jedesmal die ganze Optik "neu ausgerichtet werden", das kostet doch auch enorm Zeit und ist ein zusätzlicher Fehlerfaktor (einmal ein mu daneben und der ganze Wafer ist Futsch)...

Die jeweils nächsten Layer müssen sowieso sehr genau ausgerichtet werden, das genaue ausrichten (auch der Mehrfachbelichtungen) dürfte daher daily business sein.

Orko

2021-12-18, 05:06:36

Wenn ich das Ding anschaue, erinnert es mich an den allerersten Transistor :D

Was bei vertikalen Aufbau vermutlich die Vorteile sind:
- Kontaktübergänge --> Widerstände
- Anpassung/Verringerung Querschnitte --> Kapazität

Beides sehr vorteilhaft
- Kapazität: Geringere Umladeverluste aufgrund V^2*C*f
- Kapazität: Geringere notwendige Stromstärken I*C bei Iso-Frequenz (fürs umladen des C) --> Reduktion von V^2
- Widerstand: Geringerer Spannungen aufgrund U=R*I --> Reduktion von V^2

Zusätzlich zu den elektrischen Vorteilen tippe ich auf geometrische / schaltungstechnische Vorteile für diesen vertikalen Transistor im Vergleich zu üblichen FinFet und GaaFet Designs.

Link aus Leos News vom 14.12.
https://www.hardwareluxx.de/index.php/news/hardware/prozessoren/57710-platz-und-stromsparend-ibm-und-samsung-entwickeln-den-vtfet.html
illustriert das schön mit den 4 Bildchen. Insbesondere das 4. Bild finde ich spannend.

FinFet und GaaFet (ohne contact over active gate): die Transistoren haben eine kreuzförmige Grundstruktur und die Kontakte source / drain / gate bilden eher ein Dreieck.

Hier:
Die Transistoren haben einen rechteckigen Footprint und lassen sich so wohl flächeneffizienter in einer 2D Matrix Struktur anordnen.
Die Kontakte source / drain / gate liegen in einer Linie, und insbesondere liegt gate nicht mittig sondern aussen.
Für CMOS Schaltungen lassen sich so die PMOS und NMOS Gates leicht zusammenfassen, schon auf der Ebene der flachen Gatestruktur auf Transistorebene.
Auch source und drain power rails sind so sehr leicht umzusetzen.

Orko

2021-12-18, 05:23:01

2 weitere Gedanken zu den VTFets:

Bei den GaaFets scheint ja der nächste angedachte Schritt das Stapeln von NMOS und PMOS zu sein. Ob bzw inwieweit das bei den VTFets auch möglich ist, kann ich momentan nicht einschätzen.

Intel hat ja vor einiger Zeit das Stichwort "Power Via" für buried power rail ins Spiel gebracht. Die Kombination aus diesen VTFets und buried power rail bietet sich geradezu an.

basix

2021-12-18, 12:16:55

Zusätzlich zu den elektrischen Vorteilen tippe ich auf geometrische / schaltungstechnische Vorteile für diesen vertikalen Transistor im Vergleich zu üblichen FinFet und GaaFet Designs.

Ja, sowas stand glaube ich auch in der News: Man kann die Transistoren dichter packen.

Die Kontakte source / drain / gate liegen in einer Linie, und insbesondere liegt gate nicht mittig sondern aussen.
Für CMOS Schaltungen lassen sich so die PMOS und NMOS Gates leicht zusammenfassen, schon auf der Ebene der flachen Gatestruktur auf Transistorebene.
Auch source und drain power rails sind so sehr leicht umzusetzen.

Jetzt wo du darauf hinweist: Ja stimmt. Das erleichtert die Verdrahtung der Transistoren erheblich, vor allem der M0 Layer sollte dadurch deutlich profitieren und gerade hier ist man momentan langsam am Limit bei der Verdrahtungsdichte.

Intel hat ja vor einiger Zeit das Stichwort "Power Via" für buried power rail ins Spiel gebracht. Die Kombination aus diesen VTFets und buried power rail bietet sich geradezu an.
Das hatte ich mir auch gedacht, gerade weil IBM und Intel erst kürzlich ihre vertiefte Partnerschaft verkündet hatten.

Zossel

2021-12-24, 09:34:59

Tarkin

2021-12-24, 10:25:23

AMD and GlobalFoundries Wafer Supply Agreement Updated Once More: Now $2.1B Through 2025

https://www.anandtech.com/show/17132/amd-and-globalfoundries-wafer-supply-agreement-updated-once-more-now-21b-through-2025

Zeug gibts genug zu fertigen (Gen 1 Epycs, Chipsätze und IO-Dies für Rome, Milan, Milan-X, Threadripper, Zen 1 APUs, Embedded Zeug, Automotive APUs (Tesla) usw...

AMD wird dann vermutlich auch auf 12lp+ setzen.

https://www.anandtech.com/show/14905/globalfoundries-unveils-12lp-technology-massive-performance-power-improvements

für

- Neue günstige APUs als Ersatz für "Dali" ("Monet" mit 4 Zen 3 Cores + RDNA2)
- IO-Die für Zen 4?
- Interposer für Zen 5??
- Xilinx FPGAs???

Möglichkeiten gibts viele ;)

(Ich glaub Automotive wird in Zukunft BIG werden für AMD... Tesla allein benötigt in 2025 schon um die 5-6 Mio APUs .. wenn dann vl. noch der eine oder andere weitere OEM dazukommt... Gerüchte gabs mal, dass mehrere deutsche Hersteller angefragt haben bei AMD)

DozerDave

2021-12-24, 12:24:46

Und 3nm verzögert sich bei TSMC:
https://www.computerbase.de/2021-12/tsmc-n3-neue-berichte-ueber-verspaetungen-auf-q4-2022/

basix

2021-12-24, 12:29:12

Zeug gibts genug zu fertigen (Gen 1 Epycs, Chipsätze und IO-Dies für Rome, Milan, Milan-X, Threadripper, Zen 1 APUs, Embedded Zeug, Automotive APUs (Tesla) usw...

AMD wird dann vermutlich auch auf 12lp+ setzen.

https://www.anandtech.com/show/14905/globalfoundries-unveils-12lp-technology-massive-performance-power-improvements

für

- Neue günstige APUs als Ersatz für "Dali" ("Monet" mit 4 Zen 3 Cores + RDNA2)
- IO-Die für Zen 4?
- Interposer für Zen 5??
- Xilinx FPGAs???

Möglichkeiten gibts viele ;)

(Ich glaub Automotive wird in Zukunft BIG werden für AMD... Tesla allein benötigt in 2025 schon um die 5-6 Mio APUs .. wenn dann vl. noch der eine oder andere weitere OEM dazukommt... Gerüchte gabs mal, dass mehrere deutsche Hersteller angefragt haben bei AMD)

- Akquisition von Xilinx als Einflussfaktor wurde von AMD explizit ausgeschlossen.
- IOD von Zen 4 soll in 6nm kommen. Falls die iGPU direkt integriert ist, wäre das sinnvoll. Kommt die iGPU als separates Chiplet hätte ich auch auf 12LP+ getippt.
- Interposer wäre gut denkbar. Allerdings eher bei GPU-Produkten oder in Form von kleinen Silicon-Bridges (siehe Intels EMIB)
- Zen 1-3 Produkte: Definitiv! Die werden noch eine Zeit lang laufen. Zen 3 ist ja immer noch eine starke CPU und embedded läuft auch

In Zeiten von Chipknappheit kann man auch "ältere" Ware noch gut an den Mann bringen. Und Embedded Geräte habe auch einen eher langen Zeithorizont, die will man nicht alle 2 Jahre umdesignen.

Zossel

2021-12-24, 15:47:04

- IOD von Zen 4 soll in 6nm kommen.

Wie belastbar ist eigentlich diese Aussage?

Den schlagenden Vorteil von latest and greatest sehe ich in diesem Umfeld nicht, bei der derzeitigen Liefersituation wäre das eher unklug knappe Waferkapazitäten@TSMC dafür zu verbraten.

Das IO-Die dürfte auch eher Pad-constrained sein, hohe Packdichten von Transen dürften da eher für die Katz sein.
Die PHYs dürften in kleineren Prozessen genauso saufen wie in großen Prozessen.
Bleibt die Switchfabric plus die möglichen Puffer da drin, reißt es da ein kleinerer Prozess im Verhältnis zum Rest wirklich raus?

Wie sind den aktuelle Switchfabrics/Crossbars intern aufgebaut?

Tobalt

2021-12-24, 17:22:01

Er schrieb ja für die iGPU, also ALUS und für Cache. Ohne GPU macht es wohl echt kaum Sinn

basix

2021-12-25, 10:51:02

N6 fürs IOD kommt aus der Gerüchteküche.

Meiner Meinung nach die beste Referenz dazu ist wohl Zen 4 Epyc. Dort ist N6 sehr wahrscheinlich (verglichen mit Zen 2/3 IOD +50% DDR5-Channels, +50% IFOP-Channels, geringere Die Size).

Nimmt man bei Desktop ebenfalls N6, kann man die selbe IP wie bei Epyc verwenden. Das ist mMn der stärkste Indikator dafür. Und man hätte bei Bedarf GPU IP ebenfalls verfügbar (Vega - RDNA3).

Aus Designsicht macht N6 also sehr viel Sinn. Und das IOD wird vermutlich bis und mit Zen 5 verwendet werden, was hinsichtlich Performance und Energieverbrauch bei N6 besser wäre. Kapazität ist nur momentan ein grosses Problem. In einem Jahr, wenn Zen 4 und RDNA3 released werden und viele Smartphone-Chips auf N4/N5 umgeschwenkt sind, sollte sich die Situation bei N7/N6 deutlich entspannen.

Herstellkosten könnten ein Pluspunkt für 12LP+ darstellen. Aber wie gesagt mit Nachteilen bei Engineering sowie Performance/Energieverbrauch-Metriken.

HOT

2021-12-25, 10:57:45

Vielleicht ist ja ne 6nm-mini-GPU auf dem IOD gestapelt. Übrigens kann ich mir auch die MCDs von N3x in 12LP+ vorstellen, sogar mit Cache, da es furzegal ist, ob die Chips etwas größer werden in 12LP+. Ich hab bis heute nicht verstanden, warum N24 nicht 12LP+ ist. Bei dem Mangel an Fertigung wäre es das doch absolut wert gewesen.

Ich glaub auch nicht, dass das Design für den Epyc dafür besonders ausschlag gebend wäre. Es ist zwar so, dass man hier wieder Designkosten sparen könnte, aber N6 ist trotzdem erheblich teurer als 12LP+. Von daher ergibt es absolut Sinn, dass IOD in 12LP+ neu zu designen. Zudem kann man den dann 100% auf die Bedürfnisse von AM5 anpassen, was bei 1/4 Epyc IOD wieder ein Kompromiss wäre. Ich halte das grade nicht für einen guten Indikator, erhärtet durch das neue Wafer-Agreement. Ich gehe jetzt wieder davon aus, dass das Zen4-IOD 12LP+ wird.

basix

2021-12-25, 11:24:10

Ist halt auch eine Frage von Timelines und Engineering Ressourcen. IP-Transfer kostet einiges an Zeit. Und technische Limitationen kann es auch geben, z.B. bei Timing und Synchronisation von Chipteilen.

Und 1/4 Epyc wäre es ja nur wieder, wenn 3x IFOP und ohne Display/GPU Zeugs.

12LP+ könnte ohne iGPU definitiv Sinn machen bezüglich Herstellkosten und Waferkapazität. Das sind aber nicht die alleinigen Entscheidungskriterien.

HOT

2021-12-25, 11:25:54

Stenggenommen ergibts auch mit iGPU Sinn. Und ich glaube nicht, dass ein Backport auf 12LP+ so schwer wäre. Als eine Firma, die so abhängig von Prozessen ist, die sich auch verzögern können, wäre es jedenfalls einfach schlau, so eine Möglichkeit in der Hinterhand zu haben.

CrazyIvan

2021-12-25, 11:39:17

amdfanuwe

2021-12-25, 12:19:43

Mit Rembrandt hat man schon iGPU, DDR5, PCIe 5 auf 6nm.
Wird kein großer Aufwand sein, daraus ein IOD zu entwickeln.
Für Threadripper 4 Channel, Epyc 8 Channel und 12 Channel DDR5 kann das schon anders sein.
Also Desktop IOD 6nm, andere 12nm?
Wer weiß ob AMD nicht wieder etwas neues einfällt.

HOT

2021-12-25, 13:02:45

Das Epyc 6nm bekommt ist ja schon einigermaßen klar. Die Unbekannte ist tatsächlich nur die iGPU, die es bei Epyc/TR nicht gibt.

Nightspider

2021-12-25, 13:39:21

Ich hab bis heute nicht verstanden, warum N24 nicht 12LP+ ist. Bei dem Mangel an Fertigung wäre es das doch absolut wert gewesen.

Taktrate um mal einen großen Grund zu nennen.

Mit der 6500XT und 6400 in N6 kommt man sicherlich nahe an die 3 Ghz.

In 12nm+ wäre man vielleicht noch irgendwo bei 1,8 Ghz. Wer weiß.

Die aus der Taktrate resultierende hohe Leistung verbessert auch massiv die Effizienz, welche wichtig für viele Marktsegmente ist, weil sich der Sweetspot einfach massiv verschiebt.

Bin sehr gespannt ob AMD auf der CES in knapp einer Woche auch N22 in N6 ankündigen wird und wo da die Taktraten liegen werden.

DozerDave

2021-12-25, 16:15:50

In welchem Fertigungsprozess wird der 3D Speicher für Zen3D gefertigt werden?

y33H@

2021-12-25, 17:46:55

TSMC N7

Zossel

2021-12-26, 07:57:46

@Zossel
Deine Bedenken teile ich. Aber das Gerücht ist zu hartnäckig, als dass es haltlos wäre. Vermutlich ist wirklich die iGPU der Hauptgrund - und man kann den IMC von Rembrandt 1:1 verwenden. Ich erwarte mir jedenfalls hinsichtlich (idle) Verbrauch keine Wunder von 6nm für das IOD.

Soll da wirklich eine fette iGPU verbaut werden?
Und DDRx, PCIe, USB, etc. wird doch sowieso als IP von Cadence & Co lizenziert.

basix

2021-12-26, 10:11:10

Soll da wirklich eine fette iGPU verbaut werden?
Und DDRx, PCIe, USB, etc. wird doch sowieso als IP von Cadence & Co lizenziert.

Wer sagt, dass die fett wird? Eine iGPU mit 4 CU würde reichen. Eine RDNA2 iGPU mit 4 CUs @ 2.5 GHz würde bereits 1.28 TFlops erreichen. Da ist man von der Performance her auf ähnlichem Niveau wie die heutigen Vega iGPUs wie z.B. in Cezanne und einem 5700G (TFlops * höhere IPC * weniger CUs * höhere Speicherbandbreite). Geht man auf 6 CU (was ~5mm2 kosten würde), wäre man in jedem Fall schneller als alle heutigen iGPUs von AMD.

Und klar wird vieles an IP lizenziert. Aber nicht alles. Infinity Fabric (Gen. 3) müsste von 6nm auf 12 LP+ backported werden. Und da gibt es sicher noch anderes.

Nicht, dass ich 12LP+ ausschliesse, aber 6nm wäre aus viele Gründen sinnvoll. 12LP+ ist nur aus zwei Gründen sinnvoll: Waferkapazität und allenfalls(!) Kosten. Eine RDNA basierte iGPU wird man definitiv nicht auf 12LP+ backporten. Kommt 12LP+ und eine iGPU, wird die iGPU ein Chiplet sein. In einem GPU-Chiplet sehe ich grundsätzlich eine hohe Attraktivität, wäre aber auch bei eine 6nm IOD denkbar. Dann könnte die GPU je nach SKU auch etwas grösser ausfallen. Da man für grössere iGPUs aber APUs hat: Grössere iGPUs halte ich nicht für sehr wahrscheinlich. 4-6 CU werden es wohl sein.

Zossel

2021-12-29, 20:30:59

Wer weiß mehr über das: https://www.derstandard.at/story/2000132214658/revolutionaere-transistoren-der-tu-wien-sollen-prozessoren-leistungsfaehiger-machen

Skysnake

2021-12-29, 22:53:10

Hört sich für mich jetzt erst mal wie simples backgate biasing an.

basix

2021-12-30, 12:50:47

Im ersten Moment sieht es ähnlich aus ja, aber kann man mit Backgate Biasing auch die Logik der Schaltung umprogrammieren?

Im Bericht steht, dass man damit aus einem NAND ein NOR machen kann, ohne zusätzliche Transistoren verwenden zu müssen. In einem Beispiel sollen für eine Schaltung mit ursprünglich 160 Transistoren nur noch 24 Transistoren benötigen. Gerade dieser Punkt macht das ganze interessant: Zusätzliches Scaling der Schaltungsdichte, ohne effektiv feinere Strukturen verwenden zu müssen. Bleibt von diesem Faktor 0.15x in einer effektiven Anwendung auch nur 0.3x übrig wäre es dennoch ein grosser Sprung.

Und wenn man es sogar extrem weit treibt: FPU-Block, Matrix-Block, sonstige Execution Units werden in einer Schaltung kombiniert, anstatt dass verschiedene Blöcke designed werden. Re-Use von Transistoren und somit Reduktion von Dark Silicon.

davidzo

2021-12-30, 14:20:34

Übrigens kann ich mir auch die MCDs von N3x in 12LP+ vorstellen, sogar mit Cache, da es furzegal ist, ob die Chips etwas größer werden in 12LP+.

Never. Der "High Density Epyc server SRAM" und Infinityfabric3 sowie 3d-vcache sind Features die es speziell in TSMC N7 und Derivateprozessen gibt. Ohne das wäre es eine komplett neue µArch.
In anderen nodes gibt es nicht einfach so vergleichbare 6T SRAM Zellen. Anderer SRAM, das bringt die ganze cache Hierarchie und Latenzstruktur durcheinander und damit die Balance des Core-Designs.
GFs Cache Zellen sind mit 0.064-0.090 µm² ca. dreimal so groß wie TSMCs N7 zellen mit 0.027 µm². Wenn du versuchst da eine vergleichbare Menge an Cache auf der dreifachen Fläche unter zu bringen, dann explodiert die Leitungslänge und damit Power und Latenzen.

Zudem wurde der HD-SRAM in 12LP+ von GF speziell für AI chips designed und tauscht Latenz gegen Bandbreite und lower Voltage. Selbst GF rechnet nicht damit dass die großen Player das für high performance Chips wie CPUs einsetzen.

Ich hab bis heute nicht verstanden, warum N24 nicht 12LP+ ist. Bei dem Mangel an Fertigung wäre es das doch absolut wert gewesen.

Aus demselben grund wieso VG als lowcost/ embedded/ mobile chip auch nicht in 12LP+ kam.
Weil N24 in erster Linie ein mobile Chip ist. Und da sind die Margen königlich, also kann man sich auch N6 leisten. Die mobile Margen sind durchaus vergleichbar mit high end desktop, insbesondere wenn man die vorübergehende Verzerrung durch Crypto ausblendet.
Wenn man einen günstigen Chip für den Desktop braucht und power keine Rolle spielt, dann kann man auch N14 oder P20 weiter fertigen.

Ein neues Design back zu porten ist so einfach nicht möglich, weil man dann ganze andere IP braucht. Und ob überhaupt etwas vom Effizienzgewinn übrig bleibt ist zweifelhaft, da kann man lieber vorhandene masken weiterbenutzen, siehe die neue RTX2060 12Gb SKU. Das wäre dann auch eine andere Architektur als Navi2x.
Auf N6 zu porten geht eben leichter weil es die gleichen designrules und IP unterstützt wie N7.

Ich gehe jetzt wieder davon aus, dass das Zen4-IOD 12LP+ wird.
Ich gehe davon aus dass der Epyc IOD 12LP+ wird, aber der 3d-vcache weiterhin direkt auf dem compute DIE gestapelt wird und von TSMC kommt.

Wer sagt, dass die fett wird? Eine iGPU mit 4 CU würde reichen. Eine RDNA2 iGPU mit 4 CUs @ 2.5 GHz würde bereits 1.28 TFlops erreichen. Da ist man von der Performance her auf ähnlichem Niveau wie die heutigen Vega iGPUs wie z.B. in Cezanne und einem 5700G (TFlops * höhere IPC * weniger CUs * höhere Speicherbandbreite). Geht man auf 6 CU (was ~5mm2 kosten würde), wäre man in jedem Fall schneller als alle heutigen iGPUs von AMD.

Ich tippe auch auf 3WGP (6CU). 4CU halte ich für unwahrscheinlich weil man dann die Shader Arrays noch einmal anpassen müsste.
AMD hat schon eine sonder-Architektur für Rembrandt gemacht, wo man nur 3WGP statt 4WGP per Shaderarray hat, aber einen verdoppelten L2 Cache um damit das Fehlen des IFcaches abzudecken. Unterhalb von 16mb lohnt sich die extra hierarchiestufe für IFcache wohl einfach nicht mehr.

3x WGPs sind jetzt schon nur die Hälfte der Fläche die die Shader Engine mit ROPs, prim unit, rasterizer einnummt.
Das sind unter 1/6 der IGP-Chipfläche, bzw. 1/18 also 5% für ein WGP mehr oder weniger.

33% der IGP sind Displaycontroller mit VCN3.1 etc.
Das zweite Drittel sind frontend, command processor mit L2$
Das dritte Drittel sind die shader engine, von denen die Alus gerademal die Hälfte ausmachen. 33% weniger Alus haben gerademal einen 5% Effekt auf den Flächenbedarf.

BlacKi

2022-01-06, 00:22:54

er dropped einfach mal den aktuellen preis für tsmcs 7nm wafer...

https://youtu.be/hh7A-0ogv5s?t=104

sind leicht gestiegen:freak:

herb

2022-01-06, 05:52:10

er dropped einfach mal den aktuellen preis für tsmcs 7nm wafer...

https://youtu.be/hh7A-0ogv5s?t=104

sind leicht gestiegen:freak:
Damit Andere ihre Zeit nicht mit dem Video verschwenden: 20k per Wafer.

amdfanuwe

2022-01-06, 09:32:55

Für Prototypen, Kleinserie oder schon mit Mengenrabatt?

DozerDave

2022-01-06, 09:43:08

Können die 20k pro 7nm wafer bitte in Relation zu anderen Fertigungsprozessen gesetzt werden?

BlacKi

2022-01-06, 11:15:26

Können die 20k pro 7nm wafer bitte in Relation zu anderen Fertigungsprozessen gesetzt werden?
selber wafer hat im frühjahr noch 6k gekostet.

im vergleich dazu 90nm -7nm als tabelle
https://youtu.be/tvVobTtgss0?t=763

basix

2022-01-06, 13:18:29

prinz_valium_2

2022-01-06, 20:29:17

Damit Andere ihre Zeit nicht mit dem Video verschwenden: 20k per Wafer.

Vllt ein rnd Customer, der ein paar Wafer will.
Aber nicht die Top Kunden.

Das sind doch sonst bald $300 pro Series X die

smalM

2022-01-07, 17:54:55

Schätzung von IC Insights ca. 1. Hj. 2019 - Preise für Apple

16nm – 5.912$
10nm – 8.389$
7nm – 9.965$
5nm – 12.500$
3nm – 15.500$

Wenn ich mich recht entsinne, sind die Preise seitdem zwischen 5% und 20% gestiegen, je älter der Prozeß, desto höher. Und 10nm existiert bei TSMC nicht mehr.

davidzo

2022-01-07, 18:08:03

Und 200-500m für ein 5nm Design ebenso. Da wäre ja kaum ein Chip rentabel. Im Cerebras Video von Ian kommt die Zahl 20m für ein 5nm Design vor. Das scheint mir ebenfalls deutlich näher an der Wahrheit.

Ja, Jim Keller deutet da auch in eine ähnliche Richtung. Die machen mit nem Team was sich an zwei Händen abzählen lässt 14nm Chips bei GF und zahlen dafür einen niedrigen einstelligen Millionenbereich.

Diese 200-500m Figuren kommen eher dem Sektor Finanzanalysten und AI-startups. Das sind wahrscheinlich Zahlen für Investorenpitches. Da geht es dann gleich um die ganze Firma, also R&D, Software, sogar HR und sales und was da sonst noch so dran hängt. Der Investorenpitch ist quasi "fundet uns mit 300m und wir bringen ein Produkt der 5nm Klasse auf den Markt, mit allem was dazugehört. Da ist dann alles mit drin, die eigentliche Architektur, synthese, bringup, pcbs, aber auch die ganzen Kosten um die Firma die 4-5 Jahre weit zu tragen bis das ding marktreif ist, inklusive der ersten charge chips.
Die Aussage ist praktisch dass ein Unternehmen welches nicht in der 200m - 500m Klasse Funding hat, lieber die Finger von advanced EUV nodes lassen sollte. Und das stimmt ja, denn selbst wenn ich für 20m einen Satz Masken und einen Waferstart bekomme, gehört noch viel mehr dazu ein Chip business auf zu bauen.

Nicht ohne Grund nutzt Tenstorrent für die ersten zwei Generationen von Chips erstmal Global Foundries Prozesse. Die sind zwar ebenfalls mit ein paar hundert millionen gefundet, aber für die ist es wichtiger dass das Softwareökosystem steht und eine Roadmap von mehreren Chipgenerationen für die man auch das Geld zur Execution hat, anstatt jetzt ein Team von einigen hunderten Ingenieuren zu managen bloß um einen einzelnen 5nm Chip bauen zu können nach dem die Kohle alle ist.

davidzo

2022-01-08, 12:45:27

oh fuck

Zu Unglück kommt auch noch Pech dazu:

Fabrikbrand bei ASML. Es sind vor allem EUV Optikkomponenten betroffen, nicht nur für Neuanlagen, sondern auch Verbrauchsmaterialien zur Wartung der bisherigen Produktionslinien.

https://www.computerbase.de/2022-01/nach-fabrik-brand-asml-erwartet-auswirkungen-auf-euv-produktion/

Skysnake

2022-01-08, 13:04:49

Schlecht, aber wohl "nur" das Wafer handling und nicht Optik oder EUV Source. Das sollte jetzt nicht soooo dramatisch sein wie man im ersten Moment denkt. Aber Auswirken wird es wohl geben :(

BlacKi

2022-01-08, 13:24:04

Das war eine Prognose von 2018 (von einer Branchenkennerin). Im Video sagt er dann was von 7-14k$ pro Wafer.

Anyway, 20k$ ist definitiv übertrieben. Wenn man AMDs Charts glaubt (die sollten die Kosten recht gut kennen), ist 5nm ~2...2.5x so teuer wie 16nm und ~3x so teuer wie 28nm. Aufgrund der aktuellen Lage evtl. 3x resp. 4x so teuer. Von 16nm und 28nm sind die Zahlen vermutlich sehr gut belastbar. Also sind wir eher bei 10-12k$ pro Wafer - und das ist 5nm. 7nm hätte ich anhand dieser Basis auf 8-10k$ geschätzt, was mMn viel realistischer ist. Diese Analysten-Zahlen mit exponentiellem Anstieg der Kosten sind einfach Nonsense. Und 200-500m für ein 5nm Design ebenso. Da wäre ja kaum ein Chip rentabel. Im Cerebras Video von Ian kommt die Zahl 20m für ein 5nm Design vor. Das scheint mir ebenfalls deutlich näher an der Wahrheit.
ich hab doch die links in den videos mit zeitangabe verlinkt. er ist dort sehr eindeutig. da gibts keinen interpretationsspielraum, was er meinte.

um das nochmal klarzustellen, was wirklich im video vorkam:

2018 konnte man 7nm produkte bei tsmc für knapp unter 6000$ per wafer bestellen. dieses aufträge wurden so angenommen und produziert.

im mai 21 redet er davon was die wafer mal gekostet haben sollen und vl noch immer kosten. rumors gaben an, das tsmc 7nm 7000-14000$ kosten.

anfang januar 22 gab er an, das 7nm tsmc nun 20000$ per wafer kosten, natürlich für neue aufträge, nicht für bereits abgeschlossene verträge. und auch nicht für 5nm.

ich finde das überhaupt nicht übertrieben, wenn man den aktuellen chipmangel im hinterkopf behält.

es könnte durchaus sein, das 5nm kapazitäten im preorder deutlich günstiger zu haben waren als jetzt 7nm kostet.

man muss da denke ich deutlich unterscheiden was bestandsaufträge und neue aufträge angeht.

Vllt ein rnd Customer, der ein paar Wafer will.
Aber nicht die Top Kunden.

Das sind doch sonst bald $300 pro Series X die
151$ bei 20k, bei neuen verträgen.

Windi

2022-01-08, 13:27:55

"20k per Wafer" kann auch der Preis für Kunden sein, die jetzt nachträglich noch schnell 7nm Kapazitäten buchen wollen.

Gab ja Berichte darüber, das TSMC frei gewordene Kapazitäten versteigert und die Preise davon durch die Decke gehen.

edit:
TSMC baut doch kaum Kapazitäten älterer Technik weiter aus. Dieser "alte" 7nm Prozess dürfte fast komplett ausgebucht sein und zusätzliche Wafer kann man nur dadurch fertigen, wenn die Produktion etwas besser läuft als es früher einmal eingeschätzt wurde.
Ich würde sagen, die hohen Preise kommen nur dadurch zu Stande, das man die geringen verbliebenen Kapazitäten zu höchst Preisen versteigert.
Wer aber für 3 Jahre im voraus bucht, bekommt sicherlich andere Preise

Zossel

2022-01-08, 13:29:07

Diese 200-500m Figuren kommen eher dem Sektor Finanzanalysten und AI-startups. Das sind wahrscheinlich Zahlen für Investorenpitches. Da geht es dann gleich um die ganze Firma, also R&D, Software, sogar HR und sales und was da sonst noch so dran hängt. Der Investorenpitch ist quasi "fundet uns mit 300m und wir bringen ein Produkt der 5nm Klasse auf den Markt, mit allem was dazugehört. Da ist dann alles mit drin, die eigentliche Architektur, synthese, bringup, pcbs, aber auch die ganzen Kosten um die Firma die 4-5 Jahre weit zu tragen bis das ding marktreif ist, inklusive der ersten charge chips.

Kannst du das mal für nicht agile BWL-Hipster übersetzen?

davidzo

2022-01-08, 14:07:50

Kannst du das mal für nicht agile BWL-Hipster übersetzen?

Was gibts da zu erklären? :freak:
Startup, das heißt ein Unternehmen welches noch nicht ausreichend Geld erwirtschaftet um sich selber zu finanzieren und zwingend auf Investorengeld angewiesen ist. Pitch= Die Unternehmens-präsentation mit der man versucht Leute zu überzeugen ihnen Geld zu leihen. Also Banken (hahaha die geben nur Öl- chemie oder Atomfirmen Geld), Investoren (Reiche Individuen, sogenannte Business Angels, ja cringe Begriff ich weiß aber die sehen sich gerne so als Engel) oder Venture Kapitalisten, sogenannte VC Firmen (Das sind die Heuschrecken, die wollen dich ausmelken, übernehmen gerne den Mehrheitsanteil der Firma um die im Zweifelsfalle zu zerschlagen und die Reste zu verwerten).

Bei Chipentwicklung sind die Zeiträume so groß dass du gut eine halbe Dekade nur Geld hineinpumpst um das Unternehmen am leben zu halten noch bevor ein einziger cent Umsatz fließt, also Produkte verkauft werden können. Wenn du als Investor im Markt für chip-startups bist, dann prüfst du deren Chancen am Markt erfolgreich zu sein, bzw. zu überleben. Neun von 10 Startups gehen wieder ein, weil die Konkurrenz schneller oder besser ist oder weil die weiterfinanzierung an einem Punkt fehlschlägt. Das ist also immer ein Hochrisiko-Investment. Insofern besteht der ganze Job von Investoren darin die Chancen der einzelnen Markteilnehmer zu bewerten. Und da die Startup Landschaft nur so vor unseriösen Blendern wimmelt, gucken die Investoren auf die Zahlen, nicht auf was denen sonst noch so erzählt wird.

Und Pi mal Daumen kannst du halt sagen wenn dass Unternehmen keine 200mio aufbieten kann, dann erzählen sie dir quark wenn sie was von eigenen EUV Chips labern. Ohne diese Mindest-Finanzierung wird das Unternehmen an seinen ambitionierten Plänen scheitern. Es wird einfach das Geld ausgehen bevor der Chip die Marktreife schafft. Und das liegt nicht an den Kosten die TSMC in Rechnung stellt, sondern um das ganze Drumherum, das Unternehmen, die Chiparchitekten, Softwareentwickler etc. die man auch braucht - der Chip selbst ist ja nur ein Bruchteil eines funktionsfähigen Geschäftsmodells.

Zossel

2022-01-09, 07:11:23

Und Pi mal Daumen kannst du halt sagen wenn dass Unternehmen keine 200mio aufbieten kann, dann erzählen sie dir quark wenn sie was von eigenen EUV Chips labern. Ohne diese Mindest-Finanzierung wird das Unternehmen an seinen ambitionierten Plänen scheitern. Es wird einfach das Geld ausgehen bevor der Chip die Marktreife schafft. Und das liegt nicht an den Kosten die TSMC in Rechnung stellt, sondern um das ganze Drumherum, das Unternehmen, die Chiparchitekten, Softwareentwickler etc. die man auch braucht - der Chip selbst ist ja nur ein Bruchteil eines funktionsfähigen Geschäftsmodells.

Jein, profitabler ist das Geschäftsmodell mit halbgaren Mist von einem Großen aufgekauft zu werden, dafür braucht man keine Marktreife und man hat einen schnelleren ROI.

Complicated

2022-01-09, 09:40:11

Venture Kapitalisten, sogenannte VC Firmen (Das sind die Heuschrecken, die wollen dich ausmelken, übernehmen gerne den Mehrheitsanteil der Firma um die im Zweifelsfalle zu zerschlagen und die Reste zu verwerten).
Da solltest Du vielleicht mal über ein Update zu der Aussage nachdenken.
https://www.welt.de/wirtschaft/bilanz/article179530444/Private-Equity-Heuschrecken-retten-heute-Unternehmen-und-finanzieren-Start-ups.html

smalM

2022-01-10, 20:56:15

TSMC's Chiplets Integration

https://semiwiki.com/semiconductor-manufacturers/tsmc/306329-advanced-2-5d-3d-packaging-roadmap/
https://semiwiki.com/semiconductor-manufacturers/tsmc/306346-technology-design-co-optimization-for-stt-mram/
https://semiwiki.com/semiconductor-manufacturers/tsmc/306338-self-aligned-via-process-development-for-beyond-the-3nm-node/

TSMC Umsätze 2021: https://investor.tsmc.com/english/monthly-revenue/2021

Q4: 438,2 Mrd.NT$ (~15,7 Mrd.$) +21%
2021: 1587,4 Mrd.NT$ (~56,8 Mrd.$) +19%

Die Bilanz kommt am Donnerstag raus, TelCo ist um 7 Uhr....

Zossel

2022-01-11, 17:35:28

Nach kurzer Pause geht wohl das große Fressen weiter:

https://www.computerbase.de/2022-01/uebernahmen-bevorstehend-infineon-und-nxp-ganz-oben-auf-samsungs-wunschliste/

Zossel

2022-01-11, 20:19:46

Ich poste das mal hier: https://www.phoronix.com/scan.php?page=news_item&px=PCIe-6.0-Specification

Und wenn die ersten Boards damit kommen wird bestimmt das Gejammer über die Preise wieder losgehen, weil man dafür bestimmt Platinen mit noch mehr Layern braucht die auch noch präziser gefertigt werden müssen.

Platos

2022-01-12, 13:11:53

Es braucht im Consumerbereich m.M.n nichts über PCI-E 4.0. Total unnötig. Genau so wie PCI-E 5.0 SSDs oder ähnliches.

Berniyh

2022-01-12, 14:17:51

Es braucht im Consumerbereich m.M.n nichts über PCI-E 4.0. Total unnötig. Genau so wie PCI-E 5.0 SSDs oder ähnliches.
Ich denke im Consumerbereich wird es auf eine hierarchische Verteilung hinauslaufen, so wie es jetzt bei B550 schon der Fall ist.
d.h. der Chipsatz ist dann per 5.0 angebunden, bietet aber an den eigenen Anschlüssen nur 4.0 an, was ja auch vollkommen ausreicht. So vermeidet man Flaschenhälse.
Bei den GPUs könnte ich mir vorstellen, dass man immer häufiger an der Anbindung spart, also nur 4x oder 8x PCIe statt 8x oder 16x wie bisher.
Siehe z.B. RX 6500. Ich denke das Schema wird mittelfristig Schule machen.
Evtl. spart man ja auch schon an der CPU PCIe Lanes ein, mal sehen.

Complicated

2022-01-12, 17:03:18

Berniyh

2022-01-12, 17:20:58

Schlußendlich müßte man betrachten wie der Stromverbrauch aussieht verglichen mit 16x PCIe 4.0 vs 8x PCIe 5.0 - wenn die 8 lanes weniger verbrauchen insgesamt würde der Vorteil bei Consumer weniger in erhöhtem Durchsatz resultieren, sondern eher in wieder zurück gehendem Verbrauch durch reduzieren der Lane Anzahl. Auch für SSDs
Ich tippe darauf, so hat es AMD ja auch schon bei den Notebooks ab Renoir gehandhabt, oder?
Obwohl da prinzipiell auch x16 ginge, die CPU kann das ja.

Aber war natürlich für PCIe 3.0 16x vs. PCIe 4.0 8x, könnte bei 5.0 wieder anders sein.

BlacKi

2022-01-12, 17:21:00

Es braucht im Consumerbereich m.M.n nichts über PCI-E 4.0. Total unnötig. Genau so wie PCI-E 5.0 SSDs oder ähnliches.wenn du danach gehst was ein normaler gamer braucht oder nicht, demnach wären auch pcie 4.0 noch unnötig.

wenn bald aber wie bei den konsolen direkt von der ssd gestreamt werden soll, könnten 5.0 schnell interessant werden. 6.0 nur dann, wenn die ssds den performance stepup folgen könnten.

basix

2022-01-12, 19:43:19

Ich persönlich denke, dass PCIe 6.0 frühestens 2025 beim Consumer landen wird. Zen 6 könnte so ein Kandidat sein. Kann aber auch sein, dass AM5 nie auf PCIe 6.0 wandert. PCIe 5.0 wird uns jetzt eine Zeit begleiten. PCIe 4.0 ist eigentlich noch recht jung, erst 2019 gab es erste Produkte mit PCIe 4.0 (Zen 2, RDNA1, erste SSDs). Relativ breite Marktdurchdringung gibt es erst seit Jahreswende 2020/2021. PCIe 5.0 bei Alder Lake und zukünftig Zen 4 ist eigentlich verdammt früh. Verglichen mit PCIe 3.0 ist das immerhin 4x Bandbreite und PCIe 3.0 limitiert bei den wenigsten Anwendungsfällen (beim Consumer).

Schnellere PCIe Lanes haben aber wie schon die Vorredner andeuten die Möglichkeit, dass man weniger Lanes pro Komponente verwendet. Zum Beispiel eine PCIe 6.0 2x SSD wäre immer noch mit 15 GByte/s angebunden. Je nach Mainboard hat man dann die Wahl ob mehr SSDs / mehr Speicher oder mehr Speed gewünscht sind.

Bei Desktop CPUs denke ich aber, dass 28 PCIe Lanes (egal ob version 4,5,6) langfristig gesehen optimal sind. 16 Lanes für eine dGPU, 8 Lanes für NVMe Storage, 4 Lanes zum Chipsatz. Das reicht für extrem schnelle dGPUs, für zwei sehr schnelle, vier halb so schnelle oder acht "langsame" SSDs (immer noch 7.5 GByte/s :D) und für alle sonstigen I/O Sachen im Chipsatz (SATA, USB4, Thunderbold 3/4). 2x Tunderbolt 3/4, 2x USB 4.0 sowie 2x SATA-3 Geräte können zusammengenommen max. 22 GByte/s Traffic verursachen. Wenn es zuerst noch zur CPU muss schlimmstenfalls 44 GByte/s. 4x PCIe 6.0 schafft voraussichtlich 28-30 GByte/s. Ich denke dass damit wohl mehr oder minder alle Consumer-Anwendungsfälle mit viel Daten rumkopieren abgedeckt sind. Die schnellen SSDs packt man eh direkt an die CPU.

Energieverbrauch ist sicher ein Thema aber bei PCIe kann man dynamisch auf ältere Versionen zurückfallen (machen GPUs schon heute) oder man kann evtl. sogar einzelne Lanes deaktivieren, falls nicht benötigt. Bei letzterem bin ich mir nicht ganz sicher. Mit PCIe geht aber ebenfalls Clock- und Power-Gating, wird heute schon vor allem bei mobilen Geräten umgesetzt.

Bezüglich so High-Speed Interfaces habe ich vorhin ein YT-Video geschaut. Das war noch interessant bezüglich PCB-Design. Und da wurde relativ leicht ersichtlich, dass bis und mit PCIe 3.0 das PCB Design noch relativ simpel sein konnte und mit höheren Frequenzen deutlich höhere Anforderungen an das PCB-Design gestellt werden.

wenn bald aber wie bei den konsolen direkt von der ssd gestreamt werden soll, könnten 5.0 schnell interessant werden. 6.0 nur dann, wenn die ssds den performance stepup folgen könnten.
PCIe 6.0 wird bei SSDs sicher kommen. Dazu sind Server der Treiber. Bei Consumer sind evtl. 2x Lanes Geräte günstiger als 4x Lane PCIe 5.0 Geräte. Schon kommt sowas automatisch. Und allenfalls werden die NextGen Konsolen ebenfalls den IO-Speed erhöhen. Für PS6/XBSX-next würde sich PCIe 6.0 mMn anbieten.

Berniyh

2022-01-12, 19:58:12

basix

2022-01-12, 20:33:29

Im Prinzip könnte man mit PCIe 5.0 (oder 6.0) auch langsam darüber nachdenken den Chipsatz immer weiter auszudünnen, da man ja praktisch jedes Gerät mit einer oder zwei Lanes anschließen kann.
So könnten die Chipsätze noch günstiger werden.
Evtl. ja sogar irgendwann komplett wegfallen, weil man die als Hub gar nicht mehr braucht.

Prinzipiell ist das so. Und wäre eigentlich auch sinnvoll. Am Chipsatz hängt momentan aber noch viel SATA und USB Zeugs. Dafür braucht man Pins, welche man im CPU-Sockel momentan nicht hat.

Berniyh

2022-01-12, 20:53:04

Ja, auf jeden Fall. Kommt halt auch darauf an in welche Richtung sich die Hardware in den nächsten Jahren entwickelt.
SATA wird ja irgendwann vermutlich den Dodo machen (ist halt die Frage ob schon in den nächsten 5 Jahren, wohl eher nicht) und bei USB könnte es ja darauf hinaus laufen, dass man einen USB Switch für low-speed Geräte integriert (also quasi so eine Art Mini-Chipsatz) sowie ggf. ein paar USB Ports die auf Highspeed ausgelegt sind und direkt an der USB hängen (wie es ja jetzt auch schon ist).
Je nachdem was wo wie viel kostet könnte so ein Layout günstiger sein.
Oder man spart Lanes an der CPU, was ja auch Einsparungen bringen könnte.

In jedem Fall gibt es Spielraum die Plattform in die eine oder andere Richtung weiter zu entwickeln.

smalM

2022-01-12, 22:30:15

IBM at IEDM (https://semiwiki.com/events/306532-ibm-at-iedm/)

Platos

2022-01-13, 01:02:15

wenn du danach gehst was ein normaler gamer braucht oder nicht, demnach wären auch pcie 4.0 noch unnötig.

wenn bald aber wie bei den konsolen direkt von der ssd gestreamt werden soll, könnten 5.0 schnell interessant werden. 6.0 nur dann, wenn die ssds den performance stepup folgen könnten.

Mhhh, ja WENN bald, aber ich will erstmal die erste Implementierung sehen^^. Bisher gibts meines Wissens nach kein einziges Spiel am PC dafür. Und fraglich ist auch, inwiefern dann 7GB/s, 14GB/s oder 28GB/s überhaupt einen Unterschied machen. Ich glaube kaum, dass man in den nächsten 10 Jahren auch nur irgend einen Nutzen (bezüglich SSD) aus PCI-E 6.0 im Gaming ziehen wird.

Aber jetzt mal rein praxisbezogen: Was kann man mit noch mehr Bandbreite anfangen? Die PS5 hat 5.5GB/s, wobei durch Komprimierung mehr drinn liegt. Mehr zum Streamen gibts aber nur bei z.B höher auflösenden Texturen usw. Aber am PC ist ja selbst unter den High-End Leuten eher hohe Bildrate und weniger hohe Auflösung (wie 8k) interessant. Ansonsten könnte man mit höherer Datenrate EVTL. ein noch aggresiveres RAM-Management betreiben. Also den RAM Bedarf weiter senken.

Wobei: Wie weit bringt höhere Datenrate noch was und ab wann ist die Zugriffszeit zu lahm einer SSD? Bei 4x PCI-E 4.0 Geschwindigkeit, muss man sich sowas auch mal durch den Kopf gehen lassen, nicht?

Also ich denke, für 99.9% werden 7GB/s lesend für die nächsten 10 Jahre reichen. Die anderen sind dann die, die für 100Mhz Takt die Spannung erhöhen.

Edit: Und ich bin da ganz basix's Meinung: PCI-E 6.0 wird aus meiner Sicht frühestens 2026 im Consumerbereich ankommen. Es kann natürlich sein, dass dann 2027/28 ne PS6 mit noch mehr Bandbreite kommt und das auch ausnutzt, aber wohl kaum ûber PCI-E 5.0 Niveau.

Aber im Ernst: Was soll man mit 28GB/s anfangen und inwiefern bremst bei ner SSD die Zugriffszeit nicht vorher aus?

Zossel

2022-01-13, 06:20:33

Die PCIe Bandbreiten sollte man auch in Relation zu dem RAM-Bandbreiten setzen.

2 Kanäle DDR4 machen 50GByte/s Peak, und jedes Datum das über PCIe reinkommt wird einmal vom PCIe Busmaster ins RAM geschrieben und mindestens einmal aus dem RAM gelesen. (Prefetching nicht betrachtet, aber das macht es eher schlechter)

Skysnake

2022-01-13, 07:01:18

Na nicht zwingend. Zumindest bei Intel kann PCIe auch direkt in den Cache der CPU schreiben. Aber ja, das Problem das du ansprichst ist durchaus real.

basix

2022-01-13, 11:22:15

Zu PCIe, Bandbreiten und Modulationstechniken habe ich hier noch was zusammengeschrieben:
https://www.forum-3dcenter.org/vbulletin/showthread.php?p=12895021#post12895021

Es wir spannend, was nach PCIe 6.0 kommt und wie das umgesetzt werden wird. Für PCIe 7.0 sehe ich noch eine sinnvolle Möglichkeit und alles was darüber ist: Who knows. Für Consumer wohl sowieso nicht sinnvoll (PCIe 7.0 --> ~60 GByte/s bei einer x4 SSD; ~240 GByte/s über einen x16 Slot). Hier würde ich eher in Richtung Kompressionstechniken forschen als die physikalische Datenrate noch weiter zu steigern. Kompression = Compute und Compute = "gratis". Ob Kompression aber überhaupt geht? Keine Ahnung. Die Daten in CPUs und GPUs sind ja extrem divers.

Platos

2022-01-13, 11:57:19

amdfanuwe

2022-01-13, 12:07:28

Vielleicht gehts dann mit Glasfaser weiter
Britische Forscher haben ein Glasfaserkabel entwickelt, durch das Daten fast mit Lichtgeschwindigkeit übertragen werden können. Mit dem Kabel konnten die Wissenschaftler Daten mit einer Durchsatzrate von 73,7 Terabit pro Sekunde über eine Entfernung von 310 Metern übertragen. Das sind rund 10 Terabytes in der Sekunde.

basix

2022-01-13, 12:20:18

Eigene Spezialisierte Einheiten fürs Dekomprimieren sollten/müssten eben in Zukunft standart sein. Problem ist einfach, dass abseits von Highend das keine Sau interessiert und es somit niemals kommen wird. Da sind Konsolen echt Meilenweit voraus.

Allgemein wird das m.M.n die Zukunft sein. Durch die immer kleiner werdenden Chips und Chiplets bietet sich das eig. geradezu an. Nur wem nützt das in der Praxis schon? Niemandem abseits von High-End und dafür extra spezialisierte Einheiten zu designen wird nicht passieren.

Über die GPU irgendwann 28GB/s zu jagen... wie stark belastet sowas ne GPU? Würde mich mal interessieren. Vor all muss das dann doch oberste Priorität haben, ansonsten könnten ja auf einmal Texturen fehlen. Alles andere muss dann hinten anstehen. Ist das Sinnvoll, die GPU so viel rechnen zu lassen, was eig. nix mit Grafik zu tun hat?

Das ganze Rechnen würde ja nicht von der GPU an sich übernommen werden, sondern von speziell dafür designed Funktionsblöcken. Ähnlich wie es das für die ganzen Video/Audio Encoder/Decoder ja auch schon gibt.
Aus meiner Sicht würde es am meisten Sinn machen, wenn diese Kompression/Dekompression direkt Teil des PCIe Standards wird. Das nutzt dann allen, ist aber auch am schwierigsten zum Umsetzen. Und ich bin mir nicht sicher, ob sowas überhaupt geht, da PCIe ja für alle möglichen Daten verwendet werden kann.

Bei Grafikkarten und Spielen könnte man auf diesen einen Use-Case bezogen vermutlich schon etwas machen, ähnlich wie es die Konsolen machen. Direct Storage und SFS sind ebenfalls entsprechende Hilfsmittel. Allgemein geht es hier darum, Bandbreite einzusparen oder effektiver zu nutzen. Ob das über Datenkompression oder sonstige intelligente Techniken realisiert wird, spielt eigentlich keine Rolle. Auf Seiten intelligente Techniken sehe ich eigentlich mehr Potential wie an Kompression. Ist dann halt jeweils stark auf die Anwendung zugeschnitten.

Da wir immer mehr an die Grenzen des technisch Machbaren stossen, werden genau solch intelligente Techniken immer wichtiger. Das selbe sehen wir ja auch auf SW-Seite, wo Algorithmen massiv verbessert werden oder mit DLSS und Co. für die selbe Qualität weniger Arbeit geleistet werden muss.

Vielleicht gehts dann mit Glasfaser weiter
Ohne optische Übertragungsmedien wird es irgendwann eh schwierig. Evtl. noch als Gedanken-Futter: FR-4 eines PCBs ist im nahen Infrarot-Bereich (Infrarot-LEDs oder IR-Laser) ein guter Lichtleiter ;)

Tobalt

2022-01-13, 12:33:55

Hier geht es um Chipfertigung.

Für chipinterne Kommunikation glaube ich noch nicht so recht an die Optoelektronik. Auf PCB Ebene schon eher.

BlacKi

2022-01-13, 21:28:23

Mhhh, ja WENN bald, aber ich will erstmal die erste Implementierung sehen^^. Bisher gibts meines Wissens nach kein einziges Spiel am PC dafür. Und fraglich ist auch, inwiefern dann 7GB/s, 14GB/s oder 28GB/s überhaupt einen Unterschied machen. Ich glaube kaum, dass man in den nächsten 10 Jahren auch nur irgend einen Nutzen (bezüglich SSD) aus PCI-E 6.0 im Gaming ziehen wird.

Aber jetzt mal rein praxisbezogen: Was kann man mit noch mehr Bandbreite anfangen? Die PS5 hat 5.5GB/s, wobei durch Komprimierung mehr drinn liegt. Mehr zum Streamen gibts aber nur bei z.B höher auflösenden Texturen usw. Aber am PC ist ja selbst unter den High-End Leuten eher hohe Bildrate und weniger hohe Auflösung (wie 8k) interessant. Ansonsten könnte man mit höherer Datenrate EVTL. ein noch aggresiveres RAM-Management betreiben. Also den RAM Bedarf weiter senken.

Wobei: Wie weit bringt höhere Datenrate noch was und ab wann ist die Zugriffszeit zu lahm einer SSD? Bei 4x PCI-E 4.0 Geschwindigkeit, muss man sich sowas auch mal durch den Kopf gehen lassen, nicht?

Also ich denke, für 99.9% werden 7GB/s lesend für die nächsten 10 Jahre reichen. Die anderen sind dann die, die für 100Mhz Takt die Spannung erhöhen.

Edit: Und ich bin da ganz basix's Meinung: PCI-E 6.0 wird aus meiner Sicht frühestens 2026 im Consumerbereich ankommen. Es kann natürlich sein, dass dann 2027/28 ne PS6 mit noch mehr Bandbreite kommt und das auch ausnutzt, aber wohl kaum ûber PCI-E 5.0 Niveau.

Aber im Ernst: Was soll man mit 28GB/s anfangen und inwiefern bremst bei ner SSD die Zugriffszeit nicht vorher aus?im thread hier https://www.forum-3dcenter.org/vbulletin/showthread.php?p=12895671#post12895671

Zossel

2022-01-14, 07:16:03

Aus meiner Sicht würde es am meisten Sinn machen, wenn diese Kompression/Dekompression direkt Teil des PCIe Standards wird. Das nutzt dann allen, ist aber auch am schwierigsten zum Umsetzen.

Für Spiele nach dem Strickmuster der PS5 kann das sicherlich Teil der GPU werden.

Zossel

2022-01-14, 07:19:57

Aber im Ernst: Was soll man mit 28GB/s anfangen und inwiefern bremst bei ner SSD die Zugriffszeit nicht vorher aus?

SSDs kann man schon jetzt nur mit parallelen Zugriffen oder großen Blöcken auslasten.
Einfach mal selbst mit fio(1) testen.

Orko

2022-01-20, 04:32:52

Da es hier in meinem Lieblings-Faden grad so ruhig ist, mal ne Frage zum Intel-7 (ehem 10nm) Prozess:

Der Prozess hatte sich ja lange (etwa 5 Jahre) verzögert, und ist erst mit Alder Lake massenproduktions-tauglich geworden. Er wurde vor allem im Zeitraum 2017 ... 2019 von einigen Seiten auch als "broken process" bezeichnet. Dafür gab es meines Wissens zwei spekulative Ansätze zur Erklärung:

1) Intel hat sich mit dem Feature-Set contact-over-active-gate (COAG), single diffusion walls, usw zusätzlich zum full node shrink übernommen.

2) Intel hat stark auf self-aligned-quadruple-processing (SAQP) gesetzt, während die Konkurrenz (TSMC, Samsung) diesen Prozess wo auch immer möglich vermieden haben.
Die haben statt dessen zunächst (mit im Vergleich zu Intel 10nm) etwas relaxten Pitches auf 3x litho-etch (LELELE) bzw self-aligned-double-processing (SADP) gesetzt, und später / aktuell dann auf EUV.

Ggf auch beide Punkte in Kombination. Die Folge war, dass Intel lange Zeit keine massenproduktions-taugliche Produktionsausbeute erzielen konnte.

Der ursprüngliche 10nm Prozess wurde zuerst erfolglos zu 10nm-Superfin und dann erfolgreich zu Intel-7 aka 10nm-enhanced-Superfin verbessert.

Aber darüber, wo nun die ursprünglichen Probleme des 10nm Prozesses lagen, und wie Intel diese genau gefixt hat, darüber ist meines Wissens wenig bekannt. Auch nicht darüber welche der ursprünglich angekündigten Features (COAG etc) nun im Intel-7 Prozess enthalten sind und welche nicht mehr.

Frage:
Hat hier irgendwer Inputs / Informationen / Links / Analysen zu? Würde mich interessieren an welchem Punkt genau Intel so lange geknappert hat, und wie das Lösungspaket nun letztendlich aussieht.
Schonmal vorab Danke für alle Antworten.

Da die Einführung von EUV (NA 0.33) erst bei Intel-4 ansteht, ist wohl zumindest davon auszugegen, dass der aktuelle Intel-7 Prozess kein EUV nutzt, also EUV nicht Teil der Lösung ist / war.

Skysnake

2022-01-20, 06:53:57

Den Kobalt interconnect nicht vergessen!

Und das zeigt halt auch wieder mal das Problem, da steht schon ne Ellen lange Liste mit Dingen die Probleme machen können und dann fehlt am Ende doch nochmals ein Klopper....

Und deswegen muss es auch nichts fancy geben was das Problem gelöst hat. Chips fertigen ist wie Backen. Alle nehmen die gleichen Zutaten, beim einen verbrennt der Kuchen aber und beim anderen kommt die 5 stöckige Weltmeister-Torte raus...

Die Defect Density wahr sicherlich einfach zu hoch und daran kann man über Jahre arbeite än durch drehen an vielen vielen Parametern, also letztlich try an error

Wuge

2022-01-20, 12:19:36

Mich würde das von Orko beschriebene schon auch sehr interessieren.

Es ist ja nicht nur so, dass der yield verbessert wurde. Die aktuellen Produkte sind wesentlich taktfreudiger. Also wird man an den Prozesseigenschaften irgendwas deutlich verändert haben.

smalM

2022-01-28, 09:46:13

Intel 7 ist 10+++, wenn man veröffentlichte Produkte betrachtet (Intel tut inzwischen so, als habe es Cannon Lake nie gegeben). Es ist anzunehmen, daß es mindestens eine Generation mehr gab, nämlich die, die zum ursprünglichen Zeitpunkt herauskommen sollte und die offensichtlich keine verkaufsfähigen Produkte hervorbrachte.
Man sollte meinen, das ist eine lang genügende Zeitspanne, um einen Prozeß zum Laufen zu bringen, wieso also sollte intel 7 nicht deutlich taktfreudiger sein?

Angeblich soll Intel 7 alle für 10nm vorgesehenen Features beinhalten, inklusive COAG. Meines Wissens nach hat Intel aber außer für Lakefield keine Zahlen zu verbauten Transistoren mehr veröffentlicht, so daß man nicht einfach anhand der Transistordichte abschätzen kann, ob und wann sich da was getan hat. COAG alleine sollte ja für ein Fünftel der höheren Dichte von 10nm sorgen.
Das Compute-Die von Lakefield kam auf knapp 50 MT/mm² und der Sunny Cove Core nur auf 3 GHz. Das Schweigen darf man wohl dahin gehend interpretieren, daß für Icelake die Transistordichte deutlich zurückgenommen werden mußte.

y33H@

2022-01-28, 10:01:38

Ja, damals (2019) in Kiryat Gat sagte Intel, dass COAG weiterhin dabei ist - was ich schon durchaus überraschend fand. Seit Ice Lake (10+) wird Cannon Lake ja unterschlagen, aber irgendeine Änderung brauche Intel ja um mit Tiger Lake (10++) den Takt so stark zu erhöhen und auch Alder Lake (10+++) schafft mit der Spannungskeule über 5 GHz.

basix

2022-01-28, 12:13:48

Für Spiele nach dem Strickmuster der PS5 kann das sicherlich Teil der GPU werden.

Wenn wir mal die Kraken Kompression nehmen:
- 5.5 GB/s unkomprimiert
- 9.0 GB/s komprimiert

Das ist ein Faktor von 1.63x. Wenn sich sowas also umsetzen liesse, wäre das der Hammer
- 1.63x weniger VRAM-Kapzität benötigt
- 1.63x weniger VRAM-Bandbreite benötigt
- Effektivität des Infinity Caches erhöht sich, wenn Daten hier immer noch komprimiert vorliegen würden. Zusätzlicher Bandbreitenmultiplikator = sqrt(1.63) = 1.27x
- Effekive Bandbreite also um 1.63*1.27 = 2.08x gesteigert

Das wäre mMn sehr lohnenswert. Auch bei der VRAM Menge wäre das sehr hilfreich:
- 4GB = effektiv 6.5 GB
- 6GB = effektiv 9.8 GB
- 8GB = effektiv 13.0 GB
- 10GB = effektiv 16.3 GB
- 12GB = effektiv 19.5 GB
- 16GB = effektiv 26.1 GB

Man erreicht quasi ein Step-Up zur nächsten Speichergrösse, ohne mehr Speichermenge zu benötigen.

Solch eine Kompression wäre also doppelt und dreifach sinnvoll:
- Geringere VRAM Bandbreite = Günstiger & energieeffizienter
- Geringere VRAM Menge = Günstiger
- Optional: Geringere Infinity-Cache Menge = Günstiger

Schlussendlich ein deutlich effizienterer Umgang mit den bestehenden Ressourcen. Mehr mit weniger.

Tobalt

2022-01-28, 12:57:14

Gibt es irgendwo Aussagen zur Energieeffizienz ?

Ist die Hardware-Dekompression also möglicherweise billiger als die physische Übertragung der unkomprimierten Daten ?

Bzw. wo liegt der Breakeven im Hinblick auf die "Übertragungsdistanz" ? Aus dem VRAM streamen ist ja schließlich billiger als von der SSD.. und aus dem Internet ist nochmal teurer ;)

basix

2022-01-28, 14:18:16

Grundsätzlich kann gesagt werden, dass heutzutage gilt: Compute = Billig, Datentransfer = Teuer.

Dekompression wäre dann Compute. Wie energieeffizient am Schluss, ist schwierig zu beantworten. Das hängt davon ab, wie schwer der Dokompressionsalgorithmus ist und wie energieffizient ein HW-Dekompressor gebaut werden kann ;) Haben wir 256bit bei 16GT/s sind wir bei 512GB/s. Nach dem Infinity Cache sind es ~1-2 TByte/s. Zum Vergleich: Die PS5 hat 5.5 GByte/s.

Zusätzliche Probleme:
- In den VRAM wird auch viel geschrieben. Kompression ist typischerweise aufwändiger als Dekompression
- SSD Streaming ist vermutlich deutlich weniger granular. Das ist ein riesen Vorteil, wenn man einen effizienten Dekompressor bauen will.

Meine Meinung:
Es muss nicht zwingend deutlich energieeffizienter sein. Solange dadurch deutlich Kosten gespart werden, ist der Anreiz dazu sehr gross.
Mit neuen Nodes ist die Tendenz aber sehr gross, dass die Energieffizienz von Compute deutlich stärker steigt als bei Datenübertragungen zum VRAM. Langfristig sehe ich On-Chip Dekompression als deutlich energieeffizienter an.

Und gewisse Dinge lassen sich auch mit intelligentem Streaming lösen. Bei den SSDs sehen wir ja schon solche Ansätze: Sampler Feedback Streaming, Nanite der UE5 mit Virtualized Geometry. Ob und was davon auf VRAM @ Rendering übertragen werden kann ist schwer zu sagen. Zumindest der VRAM-Speicherbedarf wird durch diese Technikem bereits deutlich optimiert. Bei der VRAM-Bandbreite sehe ich gerade keinen Nutzen von diesen Techniken.

Was übrigens heute schon durchgängig stark komprimiert wird: Delta Color Compression. Bei neueren AMD GPUs wird das auch in L1/L2 Caches noch komprimiert vorgehalten.

Hier zudem ein Paper, welches sich mit Kompression in bei GPUs befasst: https://repository.library.northeastern.edu/files/neu:m044c501s/fulltext.pdf
Nur schon im Abstract des Papers wird ein bessere effektivtät des Infinity Caches beschrieben:
Data compression is one approach to manage the data footprint problem. Data compression in the last level cache (LLC) can help achieve the performance of a much larger cache while utilizing significantly less die area.
Später dann auch sowas:
Compression in the Last-Level Cache (LLC) can increase the logical cache size without increasing the hardware area significantly. This can lead to better cache performance due a smaller data footprint, as well as a power reduction due to higher cache hit rates and fewer main memory transactions. The higher hit rate increases cache performance, providing the benefits of a larger cache without increasing any hardware.

Wie gesagt, Kompression / Dekompression wird heute schon angewandt (z.B. Delta Color Compression). Die Frage ist, was man da noch rausholen kann.

Zossel

2022-02-04, 19:15:47

Vishay Siliconix baut Halbleiterwerk in Itzehoe für 260 Millionen Euro (https://www.heise.de/news/Vishay-Siliconix-baut-Halbleiterwerk-in-Itzehoe-fuer-260-Millionen-Euro-6349852.html)

Zossel

2022-02-08, 18:00:28

JonSnow

2022-02-09, 09:54:59

Viel höhere Investitionen mit weniger Bürokratie, neue Halbleiterwerke und ein Krisenmanagement auf EU-Ebene: Die EU-Kommission stellt das Chip-Gesetz vor. (https://www.heise.de/news/European-Chips-Act-Die-EU-will-den-Halbleitermarkt-umkrempeln-6356705.html)

Da ich selbst in der Leiterplattenindustrie beschäftigt bin, empfinde ich dieses Programm gut und notwendig. Die USA hat den "America COMPETES Act" auch schon im Unterhaus verabschiedet und will kräftig investieren.
Aber wenn ich bei Heise diese typisch deutschen schwarzsehenden Kommentare lese, dann könnte ich kotzen.

YeahBuoy!

2022-02-09, 10:29:37

Da ich selbst in der Leiterplattenindustrie beschäftigt bin, empfinde ich dieses Programm gut und notwendig. Die USA hat den "America COMPETES Act" auch schon im Unterhaus verabschiedet und will kräftig investieren.
Aber wenn ich bei Heise diese typisch deutschen schwarzsehenden Kommentare lese, dann könnte ich kotzen.

Niemals in die Untiefen des Heise Forums eintauchen, egal zu welchem Thema. Das ist dort imho schlimmer als in der Youtube Kommentarsektion. ;D

Ich hoffe einfach nur inständigst das man eine gute Balance findet darin Subventionsheuschrecken fern zu halten und absurd hohe Auflagen die jedes Unternehmen abschrecken würden zu vermeiden ("Keine Ahnung warum unsere Fördertöpfe immer noch randvoll sind? Das 3 Stufige Antragsverfahren unter Einbeziehung aller Stakeholder und die umfassende Dokumentationspflichten können für ernst gemeinte Interessenten doch kein Hemmnis sein!"). Im wesentlich kleineren Maßstab (MID-XXX, Digital Jetzt, Go Digital...) sehe ich durch welche Ringe ein Mittelständler springen muss um auch nur eine Chance darauf zu haben gefördert zu werden.

smalM

2022-02-09, 19:23:33

Niemals in die Untiefen des Heise Forums eintauchen, egal zu welchem Thema. Das ist dort imho schlimmer als in der Youtube Kommentarsektion. ;D
Ja, das Heise Forum sollte man meiden wie die Pest.

Im wesentlich kleineren Maßstab (MID-XXX, Digital Jetzt, Go Digital...) sehe ich durch welche Ringe ein Mittelständler springen muss um auch nur eine Chance darauf zu haben gefördert zu werden.
Du mußt nur Deine IC-Produktion irgendwie mit Klimaschutz, Gender, Antirassismus und Kampf gegen rächts aufhübschen, dann klappt's auch ganz locker mit der Subvention.

Zossel

2022-02-09, 19:35:05

Du mußt nur Deine IC-Produktion irgendwie mit Klimaschutz, Gender, Antirassismus und Kampf gegen rächts aufhübschen, dann klappt's auch ganz locker mit der Subvention.

Und, wie viele Subventionen hast du schon abgegriffen?

Zossel

2022-02-09, 19:41:03

Da ich selbst in der Leiterplattenindustrie beschäftigt bin, empfinde ich dieses Programm gut und notwendig.

Eigentlich lohnt sich das in Europa doch nur wenn man extrem kurze Lieferzeiten bieten kann oder irgendwelchen Superspezialkram anbietet?

JonSnow

2022-02-09, 21:36:00

Eigentlich lohnt sich das in Europa doch nur wenn man extrem kurze Lieferzeiten bieten kann oder irgendwelchen Superspezialkram anbietet?
Ich würde sagen die letzten zwei Jahre brummt es wieder in Deutschland und Europa. Soweit ich das von unseren Service-Leuten mitbekomme.
In den 5-10 Jahren davor sind allerdings auch viele mittelständige Unternehmen Konkurs gegangen.
Aber ja, darunter sind auch viele spezielle Anwendungen.

smalM

2022-02-10, 09:46:33

Und, wie viele Subventionen hast du schon abgegriffen?
Da ich schnöde einem Beruf in der IT nachgehe und nichts mit Klimaschutz, Gender, Antirassismus und Kampf gegen Rächts mache: Selbstverständlich keine.
Als Mittelständler bekommt die Firma, bei der ich arbeite, vom Staat nur eines: Steine in den Weg gelegt.

Ailuros

2022-02-10, 10:02:01

Als Mittelständler bekommt die Firma, bei der ich arbeite, vom Staat nur eines: Steine in den Weg gelegt.

Ehrliche Frage: ist es woanders weltweit wesentlich besser?

y33H@

2022-02-10, 10:22:01

Deutschland hat bei Selbständigen und kleinen Unternehmen meiner Erfahrung nach definitiv Nachholbedarf, sehe ich leider täglich.

Zossel

2022-02-10, 12:09:13

Deutschland hat bei Selbständigen und kleinen Unternehmen meiner Erfahrung nach definitiv Nachholbedarf, sehe ich leider täglich.

Schon mal einen Unternehmer (auch Bauern) erlebt der nicht jammert?

Wenn ich höre das eine vernünftige Zeiterfassung für einige Unternehmen zu viel Bürokratie wäre, kann man das Gejammer nicht mehr generell ernst nehmen.

YeahBuoy!

2022-02-10, 12:27:41

Ja, das Heise Forum sollte man meiden wie die Pest.

Du mußt nur Deine IC-Produktion irgendwie mit Klimaschutz, Gender, Antirassismus und Kampf gegen rächts aufhübschen, dann klappt's auch ganz locker mit der Subvention.

Also bei einigen der von mir angesprochen Fördermaßnahmen wird zumindest der Punkt Klima tatsächlich (kann das nur auf NRW beziehen, keine Ahnung wie das in anderen Bundesländern läuft) als Merkmal für förderfähige Maßnahmen in Fachgremien diskutiert.

Zum eigentlichen Thema, aus der Brille eines interessierten Laien: Man muss das natürlich in strategischen Zeiträumen denken (also so bis ca. 10 - 15 Jahre), ich befürchte das die reine Bereitstellung von Subventionen jetzt erstmal noch keine Foundry hinterm Ofen hervorlockt. Bis so ein Werk geplant und schließlich aufgestellt ist würde ich von einer Vorlaufzeit von ca. 5-6 Jahren ausgehen wenn die Ausgangsbedingungen suboptimal sind.

Davon ab wächst fachlich qualifiziertes Personal ja auch nicht auf Bäumen und die Gangart der Chinesen (wo man afaik mit hohen Abwerbesummen in Taiwan gewildert hat) kann man für den Ramp up sicher gehen, ist aber halt auch mittelfristig teuer. Ich will damit nicht sagen das wir hier in Europa keine fähigen Leute hätten, aber in der benötigten Menge und Güte die für so einen Kraftakt (= man wird zum ernsthaften Player im Chipmarkt) notwendig sind wirds denke ich schwer.

YeahBuoy!

2022-02-10, 13:31:31

Schon mal einen Unternehmer (auch Bauern) erlebt der nicht jammert?

Wenn ich höre das eine vernünftige Zeiterfassung für einige Unternehmen zu viel Bürokratie wäre, kann man das Gejammer nicht mehr generell ernst nehmen.

Hard OT: Bei dem Gemaule um Zeiterfassung lasse ich das noch durchgehen und kann auch nicht verstehen warum das nicht schon längst Standard ist. Aber wenn man über Tag neben dem eigentlichen Tagesgeschäft auch über den Tellerrand hinaus mit Behörden, Organisationen und Verbänden und deren allgemeinen Bräsigkeit eben jener zu tun hat kriegt man schon häufiger mal Puls.

Zossel

2022-02-10, 17:15:54

Davon ab wächst fachlich qualifiziertes Personal ja auch nicht auf Bäumen und die Gangart der Chinesen (wo man afaik mit hohen Abwerbesummen in Taiwan gewildert hat) kann man für den Ramp up sicher gehen, ist aber halt auch mittelfristig teuer. Ich will damit nicht sagen das wir hier in Europa keine fähigen Leute hätten, aber in der benötigten Menge und Güte die für so einen Kraftakt (= man wird zum ernsthaften Player im Chipmarkt) notwendig sind wirds denke ich schwer.

Ganz so schwarz würde ich das nicht sehen, bei der Elektrochemie rührt sich mittlerweile was in Europa und Schland, zu mindestens laut Berichten in der Presse.
Vor ein paar Jahren war das noch eine Wüste.

Mit der Kommerzialisierung tut man sich Europa und Schland traditionell schwer.

Mangel76

2022-02-10, 18:33:05

Hard OT: Bei dem Gemaule um Zeiterfassung lasse ich das noch durchgehen und kann auch nicht verstehen warum das nicht schon längst Standard ist. Aber wenn man über Tag neben dem eigentlichen Tagesgeschäft auch über den Tellerrand hinaus mit Behörden, Organisationen und Verbänden und deren allgemeinen Bräsigkeit eben jener zu tun hat kriegt man schon häufiger mal Puls.

Aus Verbandsseite: wenn ich höre was die Mitglieder alles nicht können, krieg ich auch Puls.

smalM

2022-02-15, 11:04:20

via CB:
Intel to Acquire Tower Semiconductor for $5.4 Billion (https://www.intc.com/news-events/press-releases/detail/1527/intel-to-acquire-tower-semiconductor-for-5-4-billion)

Zossel

2022-02-15, 22:11:32

YeahBuoy!

2022-02-16, 07:47:41

Klimakiller, Schrottschleuder - und dann auch noch Räuber der knappen Ressource Mikrochips? Forscher rechnen dem Mining von Kryptowährungen wie Bitcoin eine wichtige Rolle beim akutesten Mangelproblem der Wirtschaft zu.
(https://www.manager-magazin.de/unternehmen/industrie/bitcoin-wie-mining-von-kryptowaehrungen-den-chipmangel-verschaerft-a-9b1d79f6-5ed2-4579-966a-5b192802b32c)

Die finden aber auch alles raus, diese Journalisten. Alles sag ich dir!!!

Edit: Warum werden bei der "Chipkrise" eigentlich immer wieder Elektroautos mit in den Ring geworfen? Benötigen die wirklich herstellerunabhängig solche Unmengen an >= 7nm Chips? Ich hatte immer angenommen das die Masse an Silizium in KFZ, ob elektro oder Verbrenner, aus kosten- und sicherheitstechnischen Gründen generell in älteren Nodes gefertigt wird.

Twodee

2022-02-16, 08:35:34

Die finden aber auch alles raus, diese Journalisten. Alles sag ich dir!!!

Edit: Warum werden bei der "Chipkrise" eigentlich immer wieder Elektroautos mit in den Ring geworfen? Benötigen die wirklich herstellerunabhängig solche Unmengen an >= 7nm Chips? Ich hatte immer angenommen das die Masse an Silizium in KFZ, ob elektro oder Verbrenner, aus kosten- und sicherheitstechnischen Gründen generell in älteren Nodes gefertigt wird.

;D Infotainment vergessen?

https://www.pcgameshardware.de/Automotive-Thema-261936/News/Tesla-Model-3-MY-2022-1387585/

YeahBuoy!

2022-02-16, 08:47:47

BlacKi

2022-02-16, 10:32:34

Beim Infotainment hätte ich jetzt auch vermutet das die mit 8nm / 10nm klar kommen. Nicht rethorische Frage in die Runde: Von welchen Stückzahlen reden wir denn die Ol Musky bei AMD abnimmt?

Generell was die Chips in Autos anbelangt hatte ich das bislang so verstanden das aufgrund der langen Vorlaufzeit für die Zertifizierung der Bauteile (Sicherheitsaspekte) und dem fehlenden Druck Highend Performance fürs Infotainment zu verbraten hier nahezu ausschließlich ältere Nodes zum Einsatz kommen. Den Move die Insassenbespaßung in Teslas von AMD Technik befeuern zu lassen hatte ich jetzt eher als Luxus Gimmick für neuere Modelle aufgefasst.
das hängt doch alles zusammen. nicht umsonst werden alte karten wieder neu aufgelegt und alte fertigungsprozesse am laufen gehalten, bzw. woanders aufgebaut und wieder in betrieb genommen.

die chips in autos werden gefühlt jedes jahr mehr, weil über die features autos verkauft werden.

Zossel

2022-02-16, 12:30:52

Die finden aber auch alles raus, diese Journalisten. Alles sag ich dir!!!
Das waren keine Journalisten:
Datenanalyst Alex de Vries von der niederländischen Zentralbank und Energieexperte Christian Stoll, der an der US-Universität MIT und der Technischen Universität München forscht, haben sich nun einmal den negativen Folgen von Bitcoin in einer Studie angenommen

YeahBuoy!

2022-02-16, 16:09:36

@Zossel: Vollkommen korrekt, ich wollte mal die Gunst nutzen eine Fefe Punchline unterzubringen.

@Blacki: Mir ist schon klar das es zwischen den Produktkategorien (Autos, GPUs, CPUs, Logikchips...) Abhängigkeiten gibt, mir geht`s eher darum ob hier Kausalität oder Korrelation vorliegt.

Was die Automobilhersteller im Allgemeinen und Elektroautos im speziellen anbelangt hatte ich es so verstanden das die zu Beginn der Pandemie aus Panik ihre Bestellungen gecancelt / runtergefahren haben, dann festgestellt haben das die Nachfrage wider Erwarten nicht so stark einbricht und dann die Chiphersteller nicht so flott Ihre Produktion wieder hochgefahren bekommen haben was dann durch die resolute Lockdownpolitik in China (bspw. Hafenschließungen wegen einer handvoll C positiver) nochmal verstärkt wurde.

Jetzt sind wir in 2022 angekommen, die Lieferketten sind auf dem besten Weg wieder wie gewohnt zu laufen, Kapazitäten wurden erhöht (alte Fertigungsstraßen werden reaktiviert, wo noch nicht geschehen wird rund um die Uhr gearbeitet) und trotzdem reden Industrievertreter immer nur von Chipkrise. Das kann ich ja bei Highend Nodes verstehen, aber bei gröberen Strukturbreiten müsste es doch ein breiteres Anbieterfeld geben (ich denk da so an GF & Co)

Vielleicht sitzt mein Aluhut etwas eng, aber ich bekomme den Eindruck das auch die Brot- und Butter Chiphersteller den Fuß noch etwas auf der Bremse stehen haben um a) keinen Schweinezyklus zu provozieren und b) sich mit den derzeitigen Marktpreisen zu sanieren.

Für die Mitlesenden aus der Industrie; wenn ich damit komplett falsch liege lasse ich mich gerne vom Gegenteil überzeugen.

Skysnake

2022-02-16, 16:45:47

Ja liegst du

YeahBuoy!

2022-02-16, 17:10:28

Ja liegst du

Kommt da noch was hinterher, oder….? So einen oder zwei Sätze wo ich mich konkret irre im Sinne des Erkenntnis Gewinns wäre nett.

amdfanuwe

2022-02-16, 17:16:30

Ein IC besteht nicht nur aus einem bearbeitetem Stück Silizium.
Die Knappheit bezieht sich auch auf die speziellen Chemikalien, Substrate (ABF https://www.computerbase.de/2021-12/abf-substrate-lieferprobleme-koennten-bis-2026-anhalten/) etc.
Die werden von den Fabs dann lieber bei den lohnenswerteren Chips genutzt.

Zossel

2022-02-16, 19:36:12

Vielleicht sitzt mein Aluhut etwas eng, aber ich bekomme den Eindruck das auch die Brot- und Butter Chiphersteller den Fuß noch etwas auf der Bremse stehen haben um a) keinen Schweinezyklus zu provozieren

Warum sollten die auch anders handeln?
Würde es jemand honorieren wenn die anders handeln würden?

smalM

2022-02-16, 21:29:45

Alle Foundries laufen an der Kapazitätsgrenze.

Was die Automobilhersteller im Allgemeinen und Elektroautos im speziellen anbelangt hatte ich es so verstanden das die zu Beginn der Pandemie aus Panik ihre Bestellungen gecancelt / runtergefahren haben, dann festgestellt haben das die Nachfrage wider Erwarten nicht so stark einbricht und dann die Chiphersteller nicht so flott Ihre Produktion wieder hochgefahren bekommen haben

Die haben die Produktion nicht runtergefahren, sondern die gecancelte Kapazität schlicht an andere Kunden vergeben.

Skysnake

2022-02-16, 22:20:21

Kommt da noch was hinterher, oder….? So einen oder zwei Sätze wo ich mich konkret irre im Sinne des Erkenntnis Gewinns wäre nett.
Es ist einfach XXL von vorne bis hinten. Du phantasierst dir da was zusammen was einfach nicht stimmt.

Auf der einen Seite haben Hersteller z.b. die Automobilbranche ihre Aufträge gecancelt, aber nicht begriffen, dass die freien Kapazitäten halt von anderen aufgenommen werden. FABs laufen immer 24/7/365 immer. Ansonsten wären die gar nicht profitabel.

Da werden sich sicherlich einige über die zusätzlichen Kapazitäten gefreut haben. Vielleicht wurde auch was umgestellt, aber das buisness funktioniert über lange Vorlaufzeiten wo man sich Kapazitäten sichert. Vor allem reden wir hier nicht über Hochpreischips sondern über abgehangenen Scheiß im Wesentlichen. Je nachdem werden die Maschonen aber auch für end of line der neuesten nodes gebraucht und die wurden eben massiv ausgebaut
, weil eben da Geld zu machen ist.

Und dann kommt noch hinzu das es wegen den Lieferschwierigkeiten zu Produktionsengpässen bei Chemikalien und Billigzeug wie irgendwelche Filien für Packages usw usf. Da gab es dann auch Schwund um Produkte fertig zu stellen.

Ein Problem ist halt auch, das wegen den Lieferschwierigkeiten auch noch viele angefangen haben zu Hamstern und DASS killt die Verfügbarkeit genau wie beim Scheißhauspapier im Laden. An sich hat es mehr als genug aber zu viele haben gehamstert....

Und das Hamstern plus gestiegener Bedarf in manchen Teilbereichen und dann noch teils Lieferschwierigkeiten. Das macht einfach keiner mit. Es wurden aber keine Produktionen runter gefahren. Also nicht bewusst. Teils gab es aber Schließungen in China. Das ist aber nicht gewollt.

Btw die multichip Designs führen auch dazu, dass die insgesamt benötigte Chipfläche steigt wo dann die Wafer Produzenten an ihre Kapazitätsgrenze stoßen.

Und da kommen wir zum letzten Problem. Es wurde in vielen Preisen extreme Preisdrückerei betrieben und insbesondere die Autobranche hat sehr tiefe Lieferketten wo noch die letzten 0.001 Cent ausgepresst werden.

Und Lieferzusagen dann auch nicht geben. Dann bauen die Fertiger der Chips auch keine Kapazitäten auf um solche Nachfragescheankungwn abfangen zu können.