Chipfertigung: 10 FF, EUV, 7 nm, 5 nm, 3 nm, GAF, ...

[mocad_tom]

Make 450mm Wafer great again.

Die Geräte können eigentlich in X und Y quadratisch angesteuert werden.

Haben dann aber wegen des runden Wafers so viel verschnitt.

https://www.computerbase.de/news/prozessoren/450-mm-wafer.58092/

Also nimmt man jetzt einen 450mm Wafer und macht den zuerst mal eckig.

In ein etwas umgebautes FOUP könnte dann auch ein eckiges Panel reinpassen:

NvBB2T8NHzY

[Skysnake]

B3i eckigen Wafern hast du aber Probleme bei den nassen Beschichtungsprozessen.

Ich habe erhebliche Zweifel dass das ne gute Idee ist.

[mocad_tom]

Das müssen ja wahrscheinlich bloß passive Base-Dies werden.

In dieses Glassubstrat packt man auch nix besonderes rein.

Die 5nm/3nm/2nm bleiben alle rund.

Aber dort wo man ein Base-Die braucht ...

Wäre halt interessant, was die da für ein Bump Pitch / Raster für die Kontaktierung hinbekommen.

[basix]

B3i eckigen Wafern hast du aber Probleme bei den nassen Beschichtungsprozessen.

Ich habe erhebliche Zweifel dass das ne gute Idee ist.

Ja, sehe ich auch so.

Wie erzeugt man eigentlich die elektrischen Chiplet-to-Chiplet Verbindungen auf dem rechteckigen Panel? Unterscheidet sich der Prozess bei Interposern verglichen zu normalen Chips so stark, dass man vom runden Wafer wegkommen kann?

[Nightspider]

Gab es eigentlich auch mal Ansätze von leichten Vergrößerungen der Wafer?

Also beispielsweise 350mm? Diese 5cm mehr würden ja schon viel mehr Chips ausspucken.

[KarlKastor]

Ich denke, das ist wenig interessant. Man benötigt neues Equipment und hat wenig Gewinn. Wenn man schon alles neu macht, dann wenigstens mit großen Vorteilen.

[amdfanuwe]

Wie erzeugt man eigentlich die elektrischen Chiplet-to-Chiplet Verbindungen auf dem rechteckigen Panel? Unterscheidet sich der Prozess bei Interposern verglichen zu normalen Chips so stark, dass man vom runden Wafer wegkommen kann?

Wo habt ihr das Problem mit dem Eckigen? Da wird ein RDL auf einem rechteckigen Glas Substrat aufgebracht. Wie entstand denn der RDL bei RDNA3? Die Chipträger mit RDL sind auch rechteckig. MI300 sollte doch auch einen RDL bekommen, scheiterte aber wohl wegen der Größe. Glas hat da stabilere Eigenschaften.
Der RDL arbeitet im Bereich von µm, das ist eine ganz andere Größenordnung als die Strukturen im nm Bereich in einem Chip.

Zu den Daten gibt es hier etwas: https://www.samtec.com/de/s2s/microelectronics/glass-core-technology/

[Skysnake]

Ganz einfach. Der Lack bildet schon bei einem runden Wafer einen Wulst aus der Probleme mit der Belichtung am Rand macht. Ein eckiger Wafer machts nicht besser.

[basix]

Zu den Daten gibt es hier etwas: https://www.samtec.com/de/s2s/microelectronics/glass-core-technology/

Dein Link zitiert 15um und in Zukunft 10um Pitch für den RDL (die Leiterbahnen). Das kann man mit additiven Verfahren machen, wie sie auch bei Highend PCBs zum Einsatz kommen. Subtraktive Verfahren machen bei 30um dicht. 0815 Standard-PCBs liegen bei 150um Trace-Pitch und die verwenden oft Panel in der im CB-Artikel genannten Grössenordnung (750 × 620 mm)
https://www.gs-swiss.com/en/technologies-and-products/msap-and-sap-technology
https://www.gs-swiss.com/bilder/technologies-products/msap-sap/258/image-thumb__258__imageSlider/ProcessStepsSubtractive_mSAP_SAP_16_9_en~-~media--43e6c79a--query@2x.27d20ef0.webp
Jetzt wo ich die Daten lese machen so grosse Pitches auch Sinn. Sogar 3D-SoIC liegt bei 4...9um Via-Pitch. Aber auch bei den RDL Verfahren von oben kommt irgendwann mal ein Photoresist drauf, und der verteilt sich schlicht deutlich gleichmässiger auf einer rotierenden Scheibe. Aber da die Pitches verglichen zu Logik-Chips um ~2x Grössenordnungen auseinanderliegen, ist ein rechteckiges Panel anscheinend gut genug.

Zu RDNA3's Infinity Fabric Fan Out Links kennt niemand zufällig den Pitch? Angstronomics meint Bump-Pitch = 35um und das wäre kompakter als bei HBM3. Trace-Pitch läge damit bei ~4um: https://www.angstronomics.com/p/amds-rdna-3-graphics

[Tobalt]

Ganz einfach. Der Lack bildet schon bei einem runden Wafer einen Wulst aus der Probleme mit der Belichtung am Rand macht. Ein eckiger Wafer machts nicht besser.

Die Lacke sind sehr dünn, eher vergleichbar mit EBL Lack.. Die Wulst "rückstaut" in meiner Erfahrung weniger als 1 mm vom Rand, egal ob rund oder quadratisch.

[Orko]

Ich würde Glassubstrate prozesstechnisch eher bei Leiterplattentechnologie statt Wafertechnologie einordnen. Vielleicht noch als geeigneten Mix aus beiden Welten.

Leiterplatten werden z.T in quadratmetergrossen Panels gefertigt. Belackung erfolgt bei Wafern traditionell per Waferschleuder, und dort ist der Waferrandbereich kritisch. Mit der dry-resist Technologie steht aber auch eine Option bereit die für die Lackaufbringung ohne Nass-Chemie auskommt. Bei Leiterplatten sind übliche Optionen der Curtain-Prozess ("Wasserfall-Prozess"), Siebdruck oder auflaminierte Folie.

Bei Leiterplatten ist ein limitierender Faktor für geringe Strukturgrössen der Leiterbahnen das Substrat an sich. Durch den Glasfasermatten-Harz-Verbundwerkstoff sind die Oberflächen uneben, das Panel irgendwie immer etwas verzogen, und die Dicke nicht allzu konstant. Glaspanels stellen in diesen Bereichen eine wesentliche Verbesserung dar.

[Orko]

Wafergrössen:
Aktuell übliche Waferdurchmesser 150mm (6 zoll) und 200mm (8 zoll) und 300mm (12 zoll)
Hochvolumige Massenproduktion dabei durchgängig auf 300mm.
Seit Jahr(zehnt)en in Diskussion: 450mm (18 zoll)

Die ursprüngliche Idee war, dass der komplette Wafer immer auf einmal prozessiert wird (Batch Prozesse). Je größer der Wafer desto billiger die Prozesskosten pro Fläche bzw pro Chip. Bei Wafern für z.B. CPUs sind wir aber für einige Prozesse schon lange von diesem Ideal entfernt. Belichtet wird z.B. Stück für Stück (Recticle Limit). Ein größerer Wafer reduziert deshalb die Prozesszeiten bzw -Kosten hier nur marginal (wegen den Handlingzeiten für Wafer Loading / Unloading). Auch Laser-Prozesse, Vereinzelung und Chip-Testing sind keine Batch-Prozesse. Für nasschemische Prozesse (Ätzen, Reinigen) skalieren die Kosten ziemlich direkt mit der Wafergröße. Für Plasma-Prozesse, ALD, ALE, etc wird es schwieriger, bei größerem Wafer eine ausreichend geringe Prozess-Streuung einzuhalten.

Etwas allgemeiner betrachtet:
Zu fertigende Strukturgrößen (z.B. M1 Pitch) und Panel bzw Wafergröße sollten ein günstiges Verhältnis haben. Passen zu wenige Chips auf den Wafer sinkt der Ertrag weil Prozesskosten auf zu wenige Chips umgelegt werden. Ist der Wafer zu groß, wird die Prozesskontrolle schwieriger (Parameter in bestimmten Grenzen über die komplette Chipfläche zu halten) und der Yield sinkt.

Durch die immer weitergehende Reduzierung der minimalen Strukturgrößen in den letzten 25 Jahren sank der Druck immer mehr, auf größere Waferdurchmesser zu wechseln. Die Kosten für eine Umrüstung einer Produktionslinie / einer Fabrik auf einen größeren Waferdurchmesser betrifft aber alle Prozesse, auch die Prozesse die von einer solchen Maßnahme gar nicht profitieren würden. Beispiel: Was würde (wenn denn überhaupt möglich) das Umrüsten einer EUV-Anlage auf 450mm Wafer kosten? Die Prozesszeiten pro Wafer bzw Chip würden sich wenn dann nur minimal reduzieren. Also Kosten ohne Nutzen.

Ich kann die sich zuhnehmend zementierende Entscheidung gegen 450mm Wafer also gut nachvollziehen.

Diese Betrachtung betrifft aber nur Produkte mit minimalen Strukturgrößen.
Fertigung von Interposern, optischen Chips, Leistungsbauteilen etc könnten durchaus von einem größerem Waferdurchmesser profitieren, wenn das Volumen ausreichend groß und die mittelfristige Nachfrage ausreichend stabil ist.

[basix]

Prozesskontrolle / -streuung ist neben Investitionskosten der grösste Hemmschuh für 450mm Wafer. Beides ist bei Leading Edge besonders wichtig. Und wenn Leading Edge nicht voranprescht, wird Trailing Edge auch nicht wechseln.

Für Packaging wie Interposer oder Substrate sind die Anforderungen geringer. Aber auch dort geht man nur von Wafern auf Panel, weil die ML/AI/HPC Chips das Geld für die Investitionen mitbringen und in den nächsten paar Jahren die Fläche von einem Wafer vermutlich übersteigen werden (siehe TSMC SoW-X, das ist erst der Anfang).

[gnahr]

Ganz einfach. Der Lack bildet schon bei einem runden Wafer einen Wulst aus der Probleme mit der Belichtung am Rand macht.du kannst gern das jahr 1999 hinter dir lassen und dich spray coatings öffnen. spin coating ist nicht alleine auf der welt.

disco wirbt übrigens damit 450mm ready zu sein in japan. es fehlen nur die kunden um das geld auf den tisch zu legen und sich die rohlinge liefern zu lassen.

[Badesalz]

Die sind auch wieder dabei :rolleyes: Ich hab das Zeug immer sehr gemocht da alles was sie angefasst haben immer richtig gut war

Auch wenn das jetzt wohl nicht irgendein "edge" sein wird
https://www.youtube.com/watch?v=0ybDbElLnE0

[basix]

Sehr interessante Hot Chips 2025 Präsentation von Lightmatter:
https://www.servethehome.com/lightmatter-passage-m1000-at-hot-chips-2025/

Sie erstellen herbei einen optischen Interposer für den Interconnect zwischen Accelerator-Chiplets ("Passage"). Und da optische Links bereits integriert sind, bekommt man fast gratis optische Interconnects für Scale-Up (als Ersatz für elektrische NVLink oder Infinity Fabric Link Verbindungen). Sozusagen super-integrierte Co-Packaged-Optics (CPO).
https://www.servethehome.com/wp-content/uploads/2025/08/Lightmatter-Passage-M1000-at-Hot-Chips-2025-_Page_10.jpg

Und auch spannend:
Lightmatter hat ein Demo-Kit mit einem laufenden Prototypen gezeigt (Referenzplattform) und die Technologie sei "Production Ready".

[Badesalz]

Lasst uns beten, daß Nv die nicht nächste Woche kauft :usad:

[smalM]

Lasst uns beten, daß Nv die nicht nächste Woche kauft :usad:
Direkt bar aus der Hand...

[HOT]

https://www.techpowerup.com/340408/tsmc-accelerates-1-4-nm-plans-targets-2027-pilot-runs

Damit passt A14 jatzt zum Zen7-Launch.

[mboeller]

https://www.servethehome.com/marvell-shows-dense-sram-custom-hbm-and-cxl-with-arm-compute-at-hot-chips-2025/

Marvell behauptet, dass sie die SRAM-Density bei TSMC 2nm verdoppeln können, oder die Bandbreite 17x größer wird mit ihrer IP

https://www.servethehome.com/wp-content/uploads/2025/08/40_Marvell_Kuemerle_final-10.jpg

[Skysnake]

Das ist jetzt aber auch ziemlich reiserisch. Da wird schon area und bandwidth als Bezugsgeöß3 gemischt...

Wie kann ich bitte die halbe Fläche bei gleicher Bandbreite haben oder 17x mehr Bandbreite bei gleicher Fläche????

Das ist doch aus dem Zusammenhang gerissener Bullshit..

[mboeller]

Das ist doch aus dem Zusammenhang gerissener Bullshit..

ist 1 Folie aus dem Foliensatz von der Hotchips 2025. Der Rest ist ja unter dem Link zu finden.

[Kriegsgeier]

Wie funktioniert EUV-Lithografie? Im Inneren der fortschrittlichsten Maschine aller Zeiten

von Branch Education:

https://www.youtube.com/watch?v=B2482h_TNwg

Schon angeschaut? Wahnsinn hoch 10!

[basix]

Beeindruckende Produktionsqualität des Videos.

Ich würde behaupten ich kenne mich einigermassen mit Lithographie aus, aber im Video sind doch einige Infos enthalten, die ich so noch nicht gekannt hatte. Z.B. die Facet Mirrors, welche mit Subsegmenten das Photoabbild wechseln können, je nachdem ob vertikale/horizontale Linien oder Vias belichtet werden.

Absolut beeindruckende Wissenschafts- und Ingenieurskunst, was ASML da leistet.

[Lurtz]

Absolut beeindruckende Wissenschafts- und Ingenieurskunst, was ASML da leistet.
Thanks for mentioning ASML sponsoring this. I was about to buy an EUV machine from another vendor

;D

[Complicated]

Heftiger Move von der US-Regierung:
https://www.computerbase.de/news/wirtschaft/samsung-und-sk-hynix-us-regierung-will-fab-aufruestungen-in-china-unterbinden.94128/
Neue Bestimmungen der US-Regierung würden SK Hynix, Samsungs und TSMCs Fabriken in China treffen. Aufgerüstet werden dürfen diese dann nämlich nicht mehr, könnten nur mit dem aktuellen Stand weiterbetrieben werden. Die Folgen treffen DRAM, aber vor allem NAND – hier hätte insbesondere SK Hynix nun einen großen Klotz am Bein.
1 Ecke weiter gedacht würde das Intels Fabs auf einmal unverzichtbar machen für fortschrittliche Nodes made in USA. TSMC muss Preise weiter erhöhen und das macht Intel wieder schneller wirtschaftlich, mit weniger Preisdruck.

[Gipsel]

Heftiger Move von der US-Regierung:
https://www.computerbase.de/news/wirtschaft/samsung-und-sk-hynix-us-regierung-will-fab-aufruestungen-in-china-unterbinden.94128/

1 Ecke weiter gedacht würde das Intels Fabs auf einmal unverzichtbar machen für fortschrittliche Nodes made in USA. TSMC muss Preise weiter erhöhen und das macht Intel wieder schneller wirtschaftlich, mit weniger Preisdruck.Heftiger Move wäre es, wenn SK Hynix, Samsungs und TSMCs kurz mal die Köpfe zusammenstecken und dies dann einfach ignorieren. Reagiert die USA dann mit einem Verkaufsverbot? Wo bekommen die dann ihren DRAM und NAND-Speicher her? Soo viele Alternativen gibt es ja nicht. :rolleyes:

[Complicated]

Die glauben wohl das forciert mehr moderne Upgrades in Fabs auf US-Boden. :freak:

[Brillus]

Frage ist halt was bekommen die Fabriken an Ausrüstung aus USA und gibts alternativen?

Daher ob die ignorieren können ist Frage. Aber könnten sagen Liefern nichtmehr an USA bzw. Die Firmen.

[Skysnake]

Das Video ist wirklich nicht schlecht. Kannte ich jetzt auch noch nicht alles.

EUV Belichter sind halt schon ziemliche technologische Monster. Muss man einfach den Hut vor ziehen.