Chipfertigung: 10 FF, EUV, 7 nm, 5 nm, 3 nm, GAF, A18, A16, A14 ... [Archiv] - Seite 19

basix

2026-02-28, 12:58:34

CFET führen ja einmalig zu einem deutlichen lateralem Scaling. Idealerweise 2x. Und (20/12)^2 sind ebenfalls idealerweise 2.8x Scaling. Macht zusammen ~5x. Innerhalb von den nächsten 10 Jahren wäre das mMn ziemlich ordentlich. Zwischen TSMC N3P und N16 lag mit ~8x in einem ähnlichen Zeitrahmen nicht viel mehr. SRAM Density ist um ~3.5x gestiegen (N3P vs. N16). Mit CFET und A14 vs. N3P aufkumuliert käme man bereits auf ~2.5x SRAM Density. Insgesamt scheint also das Scaling von 2015...2025 also etwa 1.5x stärker zu sein als das was man für 2025...2035 erwarten kann. Aber so viel weniger ist es dann doch nicht.

Milchmädchenhaft auf Performance umgemünzt:
Wir reden hier von einem Unterschied von GTX 1080 Ti vs. RTX 6080 (~5090 Performance). Dieser würde sich auf GTX 1080 Ti vs. RTX 5080 abschwächen. Oder anders ausgedrückt 3x anstatt 4.5x Performance Steigerung. DLSS und RT sind hier mal ausgeklammert, das sind "Spezialeffekte" bei der Performance-Skalierung. Ich würde aber behaupten, dass DLSS ungefähr die gesteigerten Performanceanforderungen von RT vs. Raster kompensiert.

So dunkel ist die Zukunft also nicht ;) Worauf wir uns aber einstellen sollten: Eine 5080 ist etwa 2x so teuer wie eine 1080 Ti. Das selbe dürfte mit der entsprechenden 2035er GPU vs. 5080 passieren.

Platos

2026-02-28, 13:27:14

Ich sehe in diesen Folien viel eher das Eingeständnis, dass eben lateral kein Scaling mehr kommt. Ein pitch von 20 nm heute und "vielleicht 16-12 nm bis 2038" ist kein Scaling.

Laut den Links ist "klassisches" Shrinking noch bis und mit A10 der Plan (wird mit 16nm angegeben). Danach wird es mit 16-12nm angegeben. Es ist also nicht sicher, ob es nach A10 noch klassisch weitergeht, das stimmt.

Aber wie schon basix sagt, gibt es eben dann mittels CFET anderes (3D statt 2D) Scaling. Das wird dann (mehr oder weniger) einmalig sein, da man eben logik nicht wie NAND einfach mit 100-en Layers stapeln kann oder sowas. Aber es ging (mir) ja auch gar nie darum, wie dass der Fortschritt weiter geht, sondern nur dass er weiter geht.

Hier wird oft rumgejammert, dass nach A14 nix mehr gross rum kommt. A) ist das definitiv falsch, da es mindestens bis A10 noch klassisches Scaling gibt und B) gibt es noch bis Ende der 30-er Jahren andere "Tricks", um das Scaling (auf andere Weise) fortzuführen, bevor man Dinge wie Röntgen-Litographie oder Photonik braucht.

Damit will ich sagen: Ja, nach A14 gehts noch eine ganze Weile weiter (nämlich ca. 12 Jahre ab da). Das ist zwar nicht extrem lange, aber genug lange, um nochmals ordentlich an Perfomance rauszuholen für Grafikkarten bzw. bei CPUs mehr Kerne pro CCD/Tile. Ebenso ist es genug lange (hoffe ich mal), um auf neue Technologien umzusatteln, wie eben Röntgenlitographie oder eben dann Photonik-Logik. Wobei bei Photonik wird man zuerst mal hybridisieren mittels Interconnects (kommt ja schon bald, soviel ich weiss).

Edit: Also bei Gaming wird man natürlich voll auf AI setzen und somit doch noch "gefühlt" mehr Perfomance bringen, für die, die damit was anfangen können. Mittlerweile ist ja DLSS und co recht gut.

So dunkel ist die Zukunft also nicht ;) Worauf wir uns aber einstellen sollten: Eine 5080 ist etwa 2x so teuer wie eine 1080 Ti. Das selbe dürfte mit der entsprechenden 2035er GPU vs. 5080 passieren.

Naja, für Grafikkarten würde ich schon sagen, dass es ziemlich "dunkel" aussieht. Wir sind hier viel höhere Perfomancesprünge gewohnt. 3x mehr Perfomance bei 2x teurer ergibt nicht viel P/L steigerung :D
Dazu kommt noch, dass man die nächsten Jahre lieber auf AI geht, als auf Desktop. Speicher (Der dazu auch gebraucht wird), ist knapp und Chips/Waferfläche auch. Also bei Grakas kann ich mir gut vorstellen, dass es nur noch tröpfelt. Ich sage mal voraus, dass der Fortschritt im P/L bei CPUs etwa gleich ausfallen wird, wie bei GPUs (oder sogar noch höher), weil man dort einfach noch mehr Kerne drauf klatschen kann. Natürlich bringt das den meisten Nutzern kaum was, aber gehen tuts und machen wird man es wegen Server. Bei den GPUs hingegen gibts keine gute Konkkurenz und die Preise werden daher immer schön hoch sein.

Bei CPUs gibts ohnehin so viel Marge und die Desktop-CPUs bzw. die dafür benötigte CCDs bzw. Tiles bei Intel sind sowieso für Server entwickelt. Und da kann man noch relativ gut nach oben skalieren mit der Kernanzahl (bzw. gibts da eben noch Konkurrenz, welche die Preise stabilisieren). Ich denke, bis Ende der 30-er Jahre wird man noch ~1mal die Kernzahl pro CCD/Tile verdoppeln von Zen7 aus gesehen (+ bisschen IPC natürlich). So wird man dann vermutlich auf ~3x Perfomance kommen und beim P/L natürlich etwas drunter. Bei Gaming vielleicht +50%, da die Kerne dort nicht gross kümmern.

Mit Zen6 kommen +50% mehr Kerne. Mit Zen7 sinds noch +33% bzw. in beiden Fällen +4 Kerne. Mit TSMCs A10 kommen vlt. dann nochmals 4 Kerne dazu (+25%). Vermutlich wird das dann so oder auf ähnliche Weise weiter gehen, bis man 32 Kerne pro CCD hat Ende der 30-er Jahre bzw. Anfang 2040-er Jahre. Jenachdem, was wirtschaftlicher ist und wie die Konkurrenz aussieht, wird man öfters kleinere Sprünge machen oder eben wenige Male grössere Sprünge.

Skysnake

2026-02-28, 13:56:51

Also einen Einmaleffwkt würde ich nicht als "es geht weiter" bezeichnen.

Das sind die absolut letzten Zuckungen bevor man an der Wand zerschellt.

basix

2026-02-28, 14:12:20

Naja, für Grafikkarten würde ich schon sagen, dass es ziemlich "dunkel" aussieht. Wir sind hier viel höhere Perfomancesprünge gewohnt. 3x mehr Perfomance bei 2x teurer ergibt nicht viel P/L steigerung :D

Sagen wir mal "gleich dunkel wie die letzten 10 Jahre" ;)

Also einen Einmaleffwkt würde ich nicht als "es geht weiter" bezeichnen.

Das sind die absolut letzten Zuckungen bevor man an der Wand zerschellt.
Das war ja nur auf die nächsten 10 Jahre gesehen. Bis dahin scheint es noch ein wenig weiter zu gehen. Was danach passiert? Keine Ahnung. Am ehesten 3D Chips. Entweder stacked Transistoren innerhalb eines Chips oder vermutlich wahrscheinlicher mehrere Chips via Hybrid Bonding verbunden.

Skysnake

2026-02-28, 15:03:58

Für Speicher kannst du stecken, aber nicht für Logik. Die Power density ist einfach zu hoch.

basix

2026-02-28, 15:45:05

Gut, man würde ja primär Cache stacken, so hätte ich das schon gedacht. Backside Power Delivery ist auch eine Art Stacking. Evtl. kommen noch eDTC / MIM Kondensatoren und auch FIVR auf einer Zusatzebene dazu (diese aber wohl eher in 2.5D Form).

Diese Bilder hier zeigen es eigentlich ganz gut:
https://www.imec-int.com/_next/image?url=https%3A%2F%2Fdrupal.imec-int.com%2Fsites%2Fdefault%2Ffiles%2F2025-01%2FFigure%25204%2520-%2520CMOS%25202.0.jpg&w=1080&q=75
https://img.trendforce.com/blog/wp-content/uploads/2024/12/30102005/e.jpg

Hinsichtlich Power Density gibt es zumindest für HPC Weiterentwicklungen. Direct-Die Liquid Cooling zum Beispiel, wo man auch 2W/mm2 oder gar mehr gekühlt bekommt. Experimentell geht man in Richtung 10K/W/mm2, wodurch auch 3...4W/mm2 erreichbar wären.
https://www.hardwareluxx.de/index.php/news/hardware/wasserkuehlung/56636-on-chip-wasserkuehlung-tsmc-will-bis-zu-2-kw-direkt-auf-dem-chip-kuehlen.html

Nightspider

2026-02-28, 16:18:07

Für Speicher kannst du stecken, aber nicht für Logik. Die Power density ist einfach zu hoch.

Wenn man die Power Density aber nicht erhöht sondern nur verschiebt, könnte es gehen. Kürzere Wege durch Stacking ermöglichen es absolut gesehen Energie zu sparen. Durchs Stacking könnte man Einheiten näher zusammenbringen um Energie zu sparen.

Man könnte vielleicht auch seltener benutzte Einheiten auslagern.

Daten I/O ist immer noch der größter Flaschenhals und vielleicht gibt es Szenarien wo die Latenzen beispielsweise zwischen ein paar Recheneinheiten wichtiger ist als die Taktrate der einzelnen Einheiten. Ich könnte mir da schon vorstellen das man gewisse Einheiten übereinander stapeln und parallel nutzen kann ohne das gleich ein Loch ins Silizium gebrannt wird.

Die Power Density granular zu steuern ist heute ja kein Hexenwerk mehr, imo.

Mit dem Takt steigt der Verbrauch ja auch exponentiell. Wenn man gewisse Betriebspunkte von bestimmten Chipbereichen verschiebt könnte man übereinandergestapelte Logik parallel arbeiten lassen.

Irgendwann wird es sicherlich richtige 3D-Chips geben aber die werden eben auch xxx-fach komplexer sein als aktuelle, zweidimensionale Designs.

Abgesehen davon sind wir im Moment auch stark durch die Eigenschaften von Silizium eingeschränkt aber Firmen arbeiten auch an Diamant-Wafern mit 16 mal besserer Wärmeleitfähigkeit und 33 mal besserer Isolation.
Für die leistungsfähigsten und teuersten Chips durchaus eine Alternative in 10+ Jahren.

Das sind die absolut letzten Zuckungen bevor man an der Wand zerschellt.

Zu sagen das wir in 10-15 Jahren keine Fortschritte mehr sehen werden ist wie 2012 zu sagen das Ivy Bridge sich am IPC Limit befindet und wir in Zukunft keine größeren IPC Steigerungen mehr erleben werden. # Tellerrand

In der Menscheitsgeschichte gabs noch nie so viel technologische Fortschritte wie jetzt gerade. Das Wissen nimmt exponentiell zu und ich mache mir keine Sorgen, das die Technik weiterhin rasant besser wird.

Badesalz

2026-02-28, 16:38:15

@Nightspider
Ich bin mir ziemlich sicher, er meinte die Story mit den Nodes ;)

Wenn das Wissen exponenteil zunimmt, wie kommt es zum umgekehrten Flynn-Effekt?
Oder andersrum: Welche der großen Fragen der vergangenen 25 Jahre, haben wir in den letzten 5 Jahren beantworten können?

Skysnake

2026-02-28, 16:39:08

Du kannst die Physik aber nicht austricksen und TSVs um in einen anderen Chip zu kommen ist zwar im Vergleich zu offpackage verdammt sparsam aber nicht sparsamer als auf dem Chip.

Wobei natürlich die Distanz auch einen wichtigen Punkt spielt.

Der Knackpunkt ist aber man macht das einmal. Also zu. Zum Beispiel den L3 raus zu ziehen und damit di3 Wege zu den anderen Cores kürzer z machen usw.

Aber das macht man halt einmal und das war es.

DAS ist das große Problem. Wir können uns noch ein paar mal die Skalierung retten aber das wars dann.

Das ist nicht wie das Skalierung der Steuckturgeöße das du immer und immer wieder gemacht hats.

Badesalz

2026-02-28, 16:45:24

Vielleicht muss man dann wieder die Elektronik selbst entwickeln und es nicht auf TSMC schieben ;)

Wir können uns noch paar wenige Male - aber eben Male - pro Mhz verdoppeln. Richtig?

Und haben neben Cerebras auch Qant und NextSilicon. Und wollen bis dahin auch den Coprozessor mit den Qubits ;) hinbekommen. Zeit ist noch bisschen da.

Nightspider

2026-02-28, 16:49:47

Welche der großen Fragen der vergangenen 25 Jahre, haben wir in den letzten 5 Jahren beantworten können?

Ob Diablo 2 noch neuen Content bekommt. ;D

Das Feld von Naturwissenschaften und Technik ist so gewaltig, such dir einfach was aus was vor 25 Jahren noch niemand wusste.

Du kannst die Physik aber nicht austricksen und TSVs um in einen anderen Chip zu kommen ist zwar im Vergleich zu offpackage verdammt sparsam aber nicht sparsamer als auf dem Chip.

AMD sagt das Gegenteil bezüglich stacked Cache.

Je nach Distanz und IO priority dürfte das auch für Logik gelten. Zwei Cores die 10W verbrauchen sind auch schneller als ein Core der 10W verbraucht, wegen dem Betriebspunkt.
Bestimmte Einheiten gestapelt könnten durchaus für Vorteile sorgen.

Aber ich sage natürlich nicht, dass das immer sinnvoll sei.

Nightspider

2026-02-28, 16:54:09

Das ist nicht wie das Skalierung der Steuckturgeöße das du immer und immer wieder gemacht hats.

Mit neuen Materialien, abseits von Silizium, kann man das ganze Spiel sicherlich ein paar Nodes weiterbringen.

Wer weiß wie wir in 15-20 Jahren Atome anordnen, verschieben oder manipulieren können...

3D-Chips müssen in Zukunft auch nicht aus gestapelten Scheiben bestehen aber das ist natürlich noch etwas weiter entfernt.

Natürlich kann sich im Halbleiterbreich der Fortschritt eine Zeit lang verlangsamen aber irgendwann kommen wieder ganz neue Techniken.

Vor 10-15 Jahren hat man auch nicht erwartet, dass es sowas geben wird, was für uns heute normal ist.

Badesalz

2026-02-28, 17:05:33

Das Feld von Naturwissenschaften und Technik ist so gewaltig, such dir einfach was aus was vor 25 Jahren noch niemand wusste.
1.Was war nochmal meine Frage?
2. Wie du hattest keine eigenen guten beispiele? :wink:

Nightspider

2026-02-28, 17:23:57

1.Was war nochmal meine Frage?

Wieso denkst du das deine Gedankengänge mich interessieren?

Du bist mir eine sehr unsympathische Person, alleine schon wegen deiner vielen Entgleisungen hier im Forum.

Skysnake

2026-02-28, 19:17:59

AMD sagt das Gegenteil bezüglich stacked Cache.

Je nach Distanz und IO priority dürfte das auch für Logik gelten. Zwei Cores die 10W verbrauchen sind auch schneller als ein Core der 10W verbraucht, wegen dem Betriebspunkt.
Bestimmte Einheiten gestapelt könnten durchaus für Vorteile sorgen.

Aber ich sage natürlich nicht, dass das immer sinnvoll sei.
Ich habe explizit doch gesagt, das cache funktionieren kann, weil man die Distanzen reduziert. Mit Logik wird das aber schwieriger.

Und bei Logik hast du eben das Problem der Energiedichte. Du musst ja heute schon aufpassen, dass du dir nicht den Chip einfach wegbrutzelst.

Und bezüglich Betriebspunkt hast du recht. Da kann man in die Richtung von Logik in weak inversion gehen. Da wird noch richtig was zu holen sein, aber das hilft dir halt nur für noch mehr Parallelität weil du zwar mehr Einheiten hast die aber immer langsamer werden. Da gibt es zwar noch viele Anwendungen die davon profitieren, aber noch mehr die eben nicht davon profitieren, einfach weil die Probleme es einfach nicht hergeben. Und genau da rennen wir gegen die Wand im absehbarer Zeit.

Also wo widerspricht du mir hier bitte?

Mit neuen Materialien, abseits von Silizium, kann man das ganze Spiel sicherlich ein paar Nodes weiterbringen.

Welche "Materialien abseits von Silizium meinst du?

Bei GaAs oder sonstigen Halbleitervarianten bekommst du am Ende vom Tag eigentlich immer auf ähnliche Perf/Watt Werte wie bei Silizium CMOS.

Entweder du bist von der absoluten Power her niedriger, dann aber eben auch entsprechend langsamer, oder du bist schneller, dann brauchst du aber auch wieder mehr Saft. Ist dann von der Effizienz bei gleichen Target auch wieder nicht groß anders. Du taktet halt höher, kannst aber weniger Einheiten betreiben usw usf.

Am Ende vom Tag kommst du auf ähnliche Effizienzwerte. Deswegen setzen wir auch am Ende vom Tag weiterhin auf CMOS. Der Rest ist einfach nur in bestimmten Szenarien wirklich besser, aber für nen Großteil der Anwendungen lohnt es sich nicht weil der Profit vom Wechsel zu gering ist. CMOS ist einfach verdammt gut..

Wer weiß wie wir in 15-20 Jahren Atome anordnen, verschieben oder manipulieren können...

Da gibt es nichts mehr wirklich zu erfinden. Wir können einzelne Atome bewegen. Was willst du mehr? Wenn muss man es "nur" billiger machen, also skalieren. Aber an sich ist das auch alles ziemlich ausententwickelt. So wirkliche Perspektiven gibt es nicht, einfach weil man an ziemlich fundamentalen Problemen zu knabbern hat.

Ist wie wenn man nen Nagel in die Wand hauen muss. Am Ende vom Tag hat man da relativ wenig Spielraum.

3D-Chips müssen in Zukunft auch nicht aus gestapelten Scheiben bestehen aber das ist natürlich noch etwas weiter entfernt.

Sondern aus gestapelten Herzchen oder wie?

Die genaue Umsetzung ist doch am Ende egal. Du hast einen Volumen das mit der dritten Potenz wächst und eine Oberfläche die mit der zweiten Potenz wächst ( Kugel). Wenn du die Energiedichte gleich lässt geht das immer in die Katastrophe.

Natürlich kann sich im Halbleiterbreich der Fortschritt eine Zeit lang verlangsamen aber irgendwann kommen wieder ganz neue Techniken.

Die Physik lässt nicht mit sich diskutieren....

Vor 10-15 Jahren hat man auch nicht erwartet, dass es sowas geben wird, was für uns heute normal ist.
Ähm doch? Was ist denn unerwartet? Also für mich absolut nichts.

Platos

2026-02-28, 22:37:35

Also einen Einmaleffwkt würde ich nicht als "es geht weiter" bezeichnen.

Das sind die absolut letzten Zuckungen bevor man an der Wand zerschellt.

Diese Zuckungen gehen aber nunmal noch weitere 8-10 Jahre nach A10 bzw. ca. 12-14 Jahre ab jetzt. Der Fortschritt geht schon weiter (aber langsamer). Ob das jetzt klassische Shrinks sind, spielt keine Rolle. Es ging ja nur darum, dass wir nochmals ein bisschen was rausquetschen können nach A14.

Das sind nochmal ein paar Jahre, um neue Technologien zu entwickeln. AI ist hier die Finanzspritze für die Entwicklung. Das beingt ordentlich Kohle.

Badesalz

2026-02-28, 23:03:19

Wieso denkst du das deine Gedankengänge mich interessieren?Weil du drauf antwortest. Oder war das der andere diesmal, dessen Stimme du manchmal hörst?

Deine Menschenkenntnis gibt sich die Hand mit deiner Technikkenntnis...

Tobalt

2026-03-01, 09:03:17

Ich sehe das wie Skysnake. Diese Verlangsamung vor vielleicht 15-10 Jahren war anderen Punkten geschuldet und weniger den Physikalischen Grenzen.

- AMD war am Boden
- EUV wurde ewig nicht spruchreif
- Gemeine Software hatte noch nicht gelernt wirklich mit Parallelität sinnvoll zu skalieren.

Heute ist das aber anders.

- selbst wenn wir atome anordnen für kleinere Strukturen, dann kommt man zwangsläufig von der bulk Physik in der Grenzflächenphysik, Leitung skaliert nicht mehr proportional etc. Alterungseffekte potentieren sich.
- Fotolithografisch sind "viel" kleinere Dimensionen eh unplausibel (unabhängig von der verwendeten Wellenlänge)
- die Boltzmann tyranny sagt aus, dass man mit FETs auch bei kleinerem Scaling nicht mehr viel weiter in der Spannung runterkann, wenn man den Schaltkontrast (und damit die Geschwindigkeit) aufrechterhalten will. Das spricht ja Skysnake auch an. Wenn die Leistungsdichte also nicht mehr steigen kann (was der Fall ist), dann bringt kleineres Scaling also weder mehr Dichte, noch mehr Geschwindigkeit, selbst wenn die Physik uns keinen Strich durch die Rechnung machen würde.
- Konzepte für boolsche Logik jenseits MOSFETs sehe ich bis 2038 nicht wirklich gut beherrschbar im breiten Einsatz

basix

2026-03-01, 10:19:20

Ich sehe das wie Skysnake. Diese Verlangsamung vor vielleicht 15-10 Jahren war anderen Punkten geschuldet und weniger den Physikalischen Grenzen.

- AMD war am Boden
- EUV wurde ewig nicht spruchreif
- Gemeine Software hatte noch nicht gelernt wirklich mit Parallelität sinnvoll zu skalieren.

AMD hat in dieser Liste glaube ich nichts zu suchen, zumindest nicht wenn es um Chipfertigung geht ;) Bei der CPU-Architektur gebe ich dir recht. Und mittlerweile haben wir mit Apple, Qualcomm und ARM drei weitere Spieler im Bereich High-Performance CPU-Cores.

Intel hatte Probleme mit ihren Nodes, ja. TSMC war etwas zurück und brauchte halt 2-3 Jahre bis man aufgeschlossen und überholt hatte.

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Heute exotisch, aber würde Chips deutlich schneller machen (Taktrate) und gleichzeitig als Seiteneffekt wohl auch die Transistor-Dichte erhöhen und wäre definitv einen Nobelpreis wert:
- Hochtemperatur Supraleiter bis ~400K
- Der sollte metallurgisch und chemisch dann auch noch irgendwie in Chip-Herstellungsprozesse reinpassen (doppelte Schwierigkeit)

Damit liessen sich drei Sachen bewerkstelligen:
- Vereinfachung der Interconnects auf den Metall-Lagen (höhere Transistor-Dichte, günstigere Chip-Herstellung)
- Verringerung des RC-Delays (mehr Takt, weniger Zwischen-Gates nötig und somit erhöhte Transistordichte)
- Verringerung der Schaltspannungen (höhere Energieeffizienz, mehr Takt)

Taktet man mit 10 GHz anstatt 5 GHz überspringt man den Punkt bezüglich mehr Transistoren pro Fläche ;)

Badesalz

2026-03-01, 10:45:38

Sehe ich das denn richtig, daß der Transistor schon seit 28nm, allerspätestens seit 22nm, nicht mehr kleiner geworden ist und wir ihn nur Senkrecht bauen damit wir mehr nebeneinander stellen können?

Wie lange machen wir das jetzt? 4004 ist von 1971. 2021 hatten wir als 50 Jahre Mikroprozessor (der zwar schon lange Nanoprozessor ist, aber man mochte das irgendwie nicht ändern :wink:)
Erst 50 Jahre. Nichtmal ein Menschenlben lang. Jetzt reden wir über Möglichkeiten bis? 2040? Bis 2041, wären es also nochmal 20 Jahre. Es bleiben jetzt noch 16 Jahre.

Einige scheinen sich zu sorgen, daß es keine langen Schritte mehr geben wird, sondern paar Sprünge. Nun denn. Aus meiner eben nicht längefristigen beruflichen Planung ist das für mich eher erfreulich. Somit kann ich gleich die Ausentwicklung einer sprunghaften Idee noch erleben :wink:

Außer Atomgrößen, ist die einzige Wand bekanntlich die Energiedichte. Hitze/Wärme. Die Elektronen bekommen dadurch soviel Energie ab, daß sie anfangen durch die Potenzialberrieren zu tuneln. Mir scheint alles was sich mit Zukunft diesbezüglich beschäftigt, beschäftigt sich mit der Energiedichte oder? ;)

Diesbezüglich, optisch Rechnen ist noch nicht vom Tisch (!) Damit beschäftigen wir uns auch erst seit wir bei 10nm-7nm gelandet sind. Erster IC war 1958. Erste CPU 1971. Auch das hat eine ganze Weile gedauert.

Über GaN brauchen wir erstmal nicht reden. Man kann zwar das gwaltige Potenzial bereits an Netzteilen sehen (Energiedichte ;) ), aber das für ICs zu nutzen verlangt nach einer "Zero-G" Technologie. Entweder wir lassen uns also irgendwelche wilden Zentrifugen einfallen die den halben Tag den Parabelflug nachmachen oder wir müssen auf die erste Fab in 440km Höhe warten.
Was imho auf irgendeine Weise kommt. GaN ist einfach zu geil, um es zu ignorieren =)
Kohlenstoff ist auch noch nicht vom Tisch.

Wir sind wohl bis A14 safe oder? Was solls... Wenn man sich anschaut was für Mühen es schon mit N2 gibt, sollte man sich nicht so sorgen :| (panic mode on), es ist bald zu Ende. Weil... Intel jetzt schon Namen für 14A Modelle leakt :usweet:

PS:
Die Wunder der täglichen Technik erlebt man eh nicht mit irgendwelchen highend Spitzenprodukten auf highend Spitzennodes, sondern wenn der ganze Rest dahinter mal wieder auf die Nodes davor nachzieht ;)

basix

2026-03-01, 10:56:30

Neben Atomgrössen und Energiedichte gibt es sicher noch eine weitere Wand: Wirtschaftlichkeit. Nicht alles, was technisch möglich ist, wird auch umgesetzt.

Aber hey, Not macht erfinderisch, heisst es doch so schön ;)

Und da jetzt mit ML/AI noch viel mehr Geld in die Chipindustrie gepumpt wird (vorher waren es Smartphone SoCs), wird auch mehr Geld für Entwicklung ausgegeben. Und es werden Dinge realisiert, die vorher unwirtschaftlich gewesen wären (oder erst in ein paar Jahren am Zug gewesen wären).

Badesalz

2026-03-01, 11:06:30

Ja gut. Wirtschaftlichkeit ist halt nicht technisch ;)

Wir hätten da auch Galiumarsenid :D mit einer anderen Wall. Wo man erstmal meinte, die Sache mit der Abfallverwertung guckt man sich nach der erweiterten Grundlagenforschung an (weil vorher stellt sich das Thema auch nicht, wenn keiner weiß, ob was draus wird), sich aber schon kaum Leute meldeten um in den Grundlagenforschung-Laboren zu arbeiten :wink:

iamthebear

2026-03-01, 12:02:15

Entwicklungskosten sind eine Sache. Die bekommt man auf lange Sicht schon irgendwie wieder rein. Das Problem sind die Fertigungskosten.
Im Endeffekt geht es bei den Nodesprüngen darum zum selben Preis mehr Transistoren unter zu bringen. Die Verlustleistung muss primär nur deshalb sinken weil die Fläche sinkt, ist aber nicht der eigentliche Zweck des Ganzen (Smartphones/Tablets mal außen vor).
Also eigentlich stehen wir seit N6 schon an. Eventuell gibt es noch ein paar Kostensenkungen wenn EUV etwas günstiger wird bzw. die Anlagen einmal abgeschrieben sind aber das sind alles nicht die riesigen Sprünge.

Ich denke es ist nun wieder mal Zeit der Grundlagenforschung statt nur inkrementeller Verbesserung.

Orko

2026-03-01, 13:30:40

Über GaN brauchen wir erstmal nicht reden. Man kann zwar das gwaltige Potenzial bereits an Netzteilen sehen (Energiedichte ;) ), aber das für ICs zu nutzen verlangt nach einer "Zero-G" Technologie.

Warum das denn? GaN wird AFAIK in ganz normalen Waferfabs prozessiert, z.B. für Leistungshalbleiter oder blaue / weisse Leuchtdioden, unter ganz normaler Erdschwerkraft.

Mal ne Frage:
Warum wird immer wieder Diamant oder GaN als Halbleiter für ICs genannt?

Die Wärmeleitfähigkeit, Hitzebeständigkeit und der relativ hohe Bandabstand machen diese Halbleiter eine gute Wahl für Leistungsanwendungen. Aber IMO werden für ICs Halbleiter mit möglichst geringem Bandabstand genommen, um die Verlustwärme zu minimieren. Mit Diamant oder GaN müssten die Arbeitsspannungen doch von aktuell ca 0.7 ... 1.2 V auf 3 ... 4V hochgehen, und damit auch die dynamische Abwärme entsprechend steigen. Was übersehe ich da?

Nightspider

2026-03-01, 13:55:40

Mittelfristig gesehen könnte man erstmal Silizium als fehlerfreien Einkristall auf den Diamantwafer abscheiden und mit bisherigen Methoden weiterarbeiten.

Die Siliziumschicht wäre dann eben hauchdünn und Diamant würde erstmal als perfekter Heatspreader und Isolator fungieren.

"The results show that for a 1.5 μm thick Si device layer, SOD (Silicon On Diamond) can sustain more than 10 times higher power than SOI. This in turn will permit a more than 3-fold greater integration density of circuits fabricated on SOD as compared to SOI."

Diamant leitet Wärme etwa 10-mal besser als Silizium und über 1000-mal besser als Siliziumdioxid.

Skysnake

2026-03-01, 13:57:46

Diese Zuckungen gehen aber nunmal noch weitere 8-10 Jahre nach A10 bzw. ca. 12-14 Jahre ab jetzt. Der Fortschritt geht schon weiter (aber langsamer). Ob das jetzt klassische Shrinks sind, spielt keine Rolle. Es ging ja nur darum, dass wir nochmals ein bisschen was rausquetschen können nach A14.

Das sind nochmal ein paar Jahre, um neue Technologien zu entwickeln. AI ist hier die Finanzspritze für die Entwicklung. Das beingt ordentlich Kohle.

Was für neue Technologien? Wir haben in den nächsten 10-20 Jahren das Zeug dann in realen Produkten umgesetzt das Stand heute schon 15-30 Jahre alt ist wenn nicht länger.

Du kannst also von 30+ Jahren ausgehen bis etwas Neues wirklich umgesetzt wird. Problem ist, es gibt an sich absolut nichts Neues am Horizont außer Quantencomputing.

Da ist einfach nichts, Null komma Null nada niente nothing.

Wenn wir an die Zeit bisher denken, dann stehen wir selbst wenn wir heute was sehen nicht rechtzeitig damit da. Davon ist aber nicht wirklich auszugehen.

Man nutzt nur einige altbekannte Technologien weil man mit massiv Geld die Zuverlässigkeit durch Erfahrung in der Produktion erhöht hat und eben am Ende auch höhere Kosten akzeptiert.

Wenn am Ende aber die Kosten soweit steigen das du einfach nur mehr vom aktuellen Zeug baust wird es fragwürdig.

Orko

2026-03-01, 14:02:04

Skysnake

2026-03-01, 14:31:49

Sehe ich das denn richtig, daß der Transistor schon seit 28nm, allerspätestens seit 22nm, nicht mehr kleiner geworden ist und wir ihn nur Senkrecht bauen damit wir mehr nebeneinander stellen können?

Ja, im Prinzip hast du da Recht. Noch höher bauen geht aber immer schwieriger. Spätestens seit 28nm hast du nämlich auch das Problem, dass du die Transistoren gar nicht voll ballern lassen kannst mit CML Logik. Du bruzelst dir da einfach die Leitungen weg.

Zudem ist auch seit 28nm die Kapazität der Transistoren an sich nicht mehr so wirklich relevant, einfach weil der Interconnect um sie zu verbinden dominierend ist und das skaliert halt schlechter bzw fast überhaupt nicht.

Wie lange machen wir das jetzt? 4004 ist von 1971. 2021 hatten wir als 50 Jahre Mikroprozessor (der zwar schon lange Nanoprozessor ist, aber man mochte das irgendwie nicht ändern :wink:)
Erst 50 Jahre. Nichtmal ein Menschenlben lang. Jetzt reden wir über Möglichkeiten bis? 2040? Bis 2041, wären es also nochmal 20 Jahre. Es bleiben jetzt noch 16 Jahre.

Wir arbeiten aber schon EWIG an dem was jetzt gemacht wird und wir kennen auch schon ewig die Sachen die Stand heute noch gar nicht umsetzbar sind. Es gibt einfach nichts Neues.

Einige scheinen sich zu sorgen, daß es keine langen Schritte mehr geben wird, sondern paar Sprünge. Nun denn. Aus meiner eben nicht längefristigen beruflichen Planung ist das für mich eher erfreulich. Somit kann ich gleich die Ausentwicklung einer sprunghaften Idee noch erleben :wink:

Außer Atomgrößen, ist die einzige Wand bekanntlich die Energiedichte. Hitze/Wärme. Die Elektronen bekommen dadurch soviel Energie ab, daß sie anfangen durch die Potenzialberrieren zu tuneln. Mir scheint alles was sich mit Zukunft diesbezüglich beschäftigt, beschäftigt sich mit der Energiedichte oder? ;)

Ja viel geht auf die Energiedichte, einfach weil du die Effizienz steigern musst, es aber gar nicht mehr erreicht wird und das direkt darauf folgende Problem ist die Energiedichte. Das ist halt das Ergebnis vom Ende des Dennart-Scaling.

Diesbezüglich, optisch Rechnen ist noch nicht vom Tisch (!) Damit beschäftigen wir uns auch erst seit wir bei 10nm-7nm gelandet sind. Erster IC war 1958. Erste CPU 1971. Auch das hat eine ganze Weile gedauert.

Optische Rechenr bzw Analogrechner sind ein ALTER Hut. Wurden z.b. für die Entwicklung des Fahrwerks vom Golf1 genutzt oder so. Das ist also komplett Asbach uralte Technologie. Digitale CMOS Technologie war nur eben viel günstiger und flexibler nutzbar, so dass das kein Land gesehen hat. Analogtechnik umsetzen ist halt viel anspruchsvoller als Digitaltechnik.

Von daher kann man da auch nichts großes erwarten. Da wird es keinen Durchbruch geben mit dem keiner rechnen konnte.

Über GaN brauchen wir erstmal nicht reden. Man kann zwar das gwaltige Potenzial bereits an Netzteilen sehen (Energiedichte ;) ), aber das für ICs zu nutzen verlangt nach einer "Zero-G" Technologie. Entweder wir lassen uns also irgendwelche wilden Zentrifugen einfallen die den halben Tag den Parabelflug nachmachen oder wir müssen auf die erste Fab in 440km Höhe warten.
Was imho auf irgendeine Weise kommt. GaN ist einfach zu geil, um es zu ignorieren =)
Kohlenstoff ist auch noch nicht vom Tisch.

Wir sind wohl bis A14 safe oder? Was solls... Wenn man sich anschaut was für Mühen es schon mit N2 gibt, sollte man sich nicht so sorgen :| (panic mode on), es ist bald zu Ende. Weil... Intel jetzt schon Namen für 14A Modelle leakt :usweet:

PS:
Die Wunder der täglichen Technik erlebt man eh nicht mit irgendwelchen highend Spitzenprodukten auf highend Spitzennodes, sondern wenn der ganze Rest dahinter mal wieder auf die Nodes davor nachzieht ;)

Keine Ahnung was du mit GaN willst. Das ist für Digitallogik nicht wirklich brauchbar.

Nightspider

2026-03-01, 14:46:11

Was für neue Technologien?

Welche die wir jetzt noch nicht auf dem Schirm haben.
Durch Maschinelles Lernen gibts doch in letzter Zeit immer wieder Durchbrüche bei Chemie, Biochemie und Materialwissenschaften.

Da eröffnen sich gerade ganz neue Felder und von Simulationen bis zu ersten Experimten vergeht immer weniger Zeit.

So ätzend der AI Trend derzeit auch ist, bringt Maschinelles Lernen in vielen Forschungsbereichen doch erhebliche Vorteile.
Der Stein beginnt ja erst zu rollen und ich glaube nicht das wir alles auf dem Schirm haben, was es in 10 oder 15 Jahren geben wird.

Vor 15-20 Jahren hat man, bis auf wenige Individuen, auch nicht geglaubt sowas wie EUV auf die Beine stellen zu können. Und ich hab mich damals auch mit einem Mitarbeiter aus der AMD Fab in Dresden unterhalten, der hat auch nicht dran geglaubt.

Ähm doch? Was ist denn unerwartet? Also für mich absolut nichts.

Das lässt sich im Nachhinein immer leicht sagen aber ich bezeifle etwas das du auf jedem Gebiet (Materialforschung) ein Experte bist. ;)

Aber ich weiß das du viel Ahnung hast und gut vernetzt bist.

Mich würde es nicht wundern wenn die neueste KI in 5 Jahren schon jedem Menschen überlegen ist. Was es in 10 oder 15 Jahren gibt hat NIEMAND auf dem Schirm.

Skysnake

2026-03-01, 15:03:16

Es geht doch nicht darum was man glaubt was bis Zeitpunkt X kommt, da dies im wesentlichen rein ökonomische Abwägung sind. Ich spreche davon was überhaupt möglich ist. Da muss ich auch kein Experte in jedem Teilbereich sein, sondern nur darin abzuschätzen was für Grenzen einem die Physik setzt. Und da ich Physiker bin fällt das ziemlich stark in meinen Kompetenzbereich.

Was vorher zum Beispiel noch genannt wurde sind Hochtemperstursupraleiter. Das wäre tatsächlich ein Durchbruch der uns die Entwicklung für mehr als ein Jahrzehnt retten würde. Besonders geil wäre eben die mögliche Steigerung der Taktraten, da auch serielle Probleme davon profitieren würden.

Im Prinzip braucht es dafür aber nicht mal hochtemperstursupraleiter. Da ist vor so ca 15-20 Jahren ein EU Projekt dazu gescheitert. War einfach zu ambitioniert.

Ich war mit den Forschern im Kontakt die aus Russland nach Deutschland/EU dann in die USA sind um im Rahmen des C3 Projektes der iDARPA zu arbeiten. Ergebnisse habe ich aber nie finden können.

Der Knackpunkt ist hier der Datenspeicher. Alles aktuell bekannte Speicher machen dir die Energieeffizienz kaputt.

Wie gesagt, ich habe mich intensivst mit sehr sehr vielen Möglichkeiten aus der Materialforschung aber auch Architekturen beschäftigt.

Es gibt verdammt viel was sich ökonomisch noch nicht umsetzen lässt und uns etwas weiter trägt, aber das hat überwiegend nichts mehr mit General Purpose zu tun.

Nightspider

2026-03-01, 15:12:24

IMO wird man ab irgendeinem Zeitpunkt eh die aktuelle Architektur von Software von Hardware verwerfen und wahrscheinlich in Richtung biologischer, neuronaler Netze gehen.
Das wird dann aber so komplex das sowas wirklich nur mächtige KIs designen können.

Denn selbst wenn wir die Chipdichte nochmal verzehnfachen oder verhundertfachen könnten...was will man denn mit 128 gleichen Kernen in einer CPU in einem Personal Computer oder Smartphone?

Vielleicht heißt es dann bei 32 Kernen auch "jetzt ist gut, wir vergrößern nur noch die NPU" für Privatanwender. ^^ Zumindest bist dann die nächste Ära kommt.

Complicated

2026-03-01, 20:40:26

Optische Rechenr bzw Analogrechner sind ein ALTER Hut. Wurden z.b. für die Entwicklung des Fahrwerks vom Golf1 genutzt oder so. Das ist also komplett Asbach uralte Technologie. Digitale CMOS Technologie war nur eben viel günstiger und flexibler nutzbar, so dass das kein Land gesehen hat. Analogtechnik umsetzen ist halt viel anspruchsvoller als Digitaltechnik.

Von daher kann man da auch nichts großes erwarten. Da wird es keinen Durchbruch geben mit dem keiner rechnen konnte.

Die Schritte zur Kommerzialisierung werden konkret. Auch Fertigungslinien für Thin-film Lithium niobate (TFLN) (https://www.forum-3dcenter.org/vbulletin/showthread.php?t=622927) sind vorhanden mit verfügbaren kommerziellen Produkten ab diesem Jahr. Das wird nun die Software-Forschung beschleunigen, meiner Meinung nach.
https://qant.com/de/pressemitteilung/rechnen-mit-licht-forschungszentrum-juelich-und-q-ant-starten-kooperation-fuer-das-photonische-computing/
Forschungspartnerschaft mit vierjährigem Fokus
Im Rahmen der vierjährigen Partnerschaft beschafft das JSC einen photonischen Native Processing Server von Q.ANT, um Hardware und Software unter realen HPC-Bedingungen zu testen. Dazu werden verschiedene Anwendungen und wiederkehrende Programmbestandteile („Kernel-Routinen“) beschleunigt.
Ziel ist es, das Zusammenspiel zwischen photonischer Hardware und klassischen Supercomputern weiterzuentwickeln und den Energieverbrauch bei rechenintensiven Aufgaben deutlich zu reduzieren.
Q.ANT und das JSC werden im Co-Design-Ansatz eng zusammenarbeiten, um die nächste Generation photonischer Architekturen zu gestalten. Die Erfahrungen aus den Jülicher Tests fließen direkt in die Weiterentwicklung der Technologie bei Q.ANT ein.
Dieses Jahr werden die ersten PCIe-Addin-Karten von Q.ANT an kommerzielle Besteller ausgeliefert.

Platos

2026-03-02, 07:28:45

In den nächsten ~5-7 Jahren wird man sehen, wo diese ganzen Jungnternehmen landen werden, die so grosses Versprechen. Bis dahin sollten sie mal ein bisschen was vorzeigen können.

Badesalz

2026-03-02, 07:42:25

@Skysnake
GaN. Man kann auch kurz erklären ;) daß es ein Problem ist, weil der klassische p-Typ fehlt, der zum n-Typ halbwegs gleichwertig wäre. Ergo erstmal nix mit komplementärer MOS Logik. Was wir bisher als p-Typ gebastelt haben hat eine sehr lahme "Lochgeschwindigkeit". Ideen wie DCFL (statt CMOS) funktionieren, lösen aber nicht das eigentliche Problem, weil die Energiedichte dann schlechter ist als mit Silizium.

Der n-Typ ist aber dermaßen "leider geil", daß bisher noch nicht aufgegeben wurde am p-Typ rumzubasteln. Ich sehe das auch nicht als zeitnahen Heil (als Sprung), aber man ist bisher weiterhin dran. Chancen? Imho so bei 35%... :redface: Sonst wäre das aber tatsächlich schon eine Revolution und bestimmt direkt ein Nobelpreis in Physik (Chemie?) :wink: Deswegen sind da so einige noch so gallig drauf. Lass sie halt machen :rolleyes:

Warum das denn? GaN wird AFAIK in ganz normalen Waferfabs prozessiert, z.B. für Leistungshalbleiter oder blaue / weisse Leuchtdioden, unter ganz normaler Erdschwerkraft.Hab die genaueren Infos am anderen Standort :freak: Guck ich nachher. Hab das erst letzte Woche nur kurz überflogen. Es geht wohl um die Menge. Für LEDs ist sie jeweils minimalst beherrschbar (sozusagen). Oder für die s.g. Leistungselektronik. Energeiversorgung über GaN ist einfach geil =) Da klappt das grad noch so.
Bei nur wenig größeren Mengen hat man u.a. dank der Schwerkraft das Problem mit einer zu ungleichmäßigen Vermischung der beiden und dann funktioniert das nicht mehr richtig -> auf z.B. Waffer bezogen.
Salopp, man bekommt mehr Ga+N als GaN und dann tut das nicht so wie es soll.

Mal ne Frage:
Warum wird immer wieder Diamant oder GaN als Halbleiter für ICs genannt?Das ist eigentlich simpel. Der einzige Punkt ist eben die massiv sinkende Energiedichte und damit die weit verschobenen Punkte ab welchen die Elektronen anfangen zu tunneln. Ende Aus.

Kohlenstoff gibts ja auch noch :tongue: Alles wie man sieht nur auf die Energiedichte bezogen. Die ist die Wall. Elektronen fangen an zu tunneln -> Finito.

Wörns

2026-03-02, 12:22:40

Gallium ist leider nicht so verfügbar wie etwa Silizium. China kontrolliert den Weltmarkt und hat Exportkontrollen verhängt. Unabhängig von technischen Details sehe ich darin einen Roadblocker für die großflächige Verwendung. Vorerst wird Gallium als GaN da eingesetzt, wo eine große Bandlücke benötigt wird, also z.B. bei Leistungshalbleitern und teilweise im RF-Bereich. M.E. wird es aus Gründen der Verfügbarkeit kaum weit darüber hinaus gehen.
MfG

Badesalz

2026-03-02, 12:39:38

mboeller

2026-03-02, 12:53:15

@Wörns
Weil sie liefern. Bisher. Lässt man, bisher, sie bei 80%. in Australien und Kanada liegt noch massig davon. Auch Indien. Je weniger man aus China bekommt, desto wirtschaftlich attraktiver werden die Optionen. Soweit klar oder?

angeblich ist das Problem mit den ganzen seltenen Erden nicht die Verfügbarkeit sondern der Prozess.
Man muss das Zeug auf eine N6 Reinheit "raffinieren" damit es für Chips eingesetzt werden kann.

Google:

Seltene Erden mit N6-Reinheit (99,9999 % oder "6N" – Six Nines) stellen die höchste Qualitätsstufe in der Elektronikindustrie dar und sind für fortschrittliche Technologien essenziell. Solch extreme Reinheitsgrade sind notwendig, um funktionale Defekte in Halbleitern und Hochleistungskomponenten zu vermeiden

laut einem X-ler der in diesem Bereich gearbeitet hat haben es weder Korea noch Japan geschafft das zu erreichen. Trotz 10 Jahren und vielen Milliarden "Dollar-Äquivalent"

Wörns

2026-03-02, 13:03:11

Schau mal auf Wikipedia: Gallium (https://de.wikipedia.org/wiki/Gallium)
Der Abbau ist energieaufwändig und arbeitsintensiv.
Klar gibt es Gallium auch woanders, nur hapert es an der Wirtschaftlichkeit. Man kann natürlich argumentieren, dass, wenn China nicht so gedumpt liefern würde, andere teurer abbauen und eben auch wirtschaftlich liefern könnten. Dann würden uns aber die Preise einen Strich durch die Rechnung machen.

Ich sehe den nächsten fälligen Schritt in bezug auf GaN in Compoundmaterialien, wo eine hauchdünne GaN Schicht bereits auf dem Silizium-, bzw. SiC-Wafer als Trägermaterial vorhanden ist. Das verbraucht deutlich weniger Resourcen als Aufdampfen. Das SoiTec SmartCut Verfahren wird da z.B. zur Anwendung kommen, dauert aber noch eine Weile, bis die das großflächig angehen. Und besonders billig ist es in keinem Fall.
MfG

mboeller

2026-03-02, 13:19:31

Schau mal auf Wikipedia: Gallium (https://de.wikipedia.org/wiki/Gallium)
Der Abbau ist energieaufwändig und arbeitsintensiv.

Das mit der Preisentwicklung ist, glaube ich schon durch:

https://technologiemetalle.de/preis-charts/

Das sind Prozentwerte!

Yttrium:
https://goldinvest.de/yttrium-handelsstreit-mit-china-treibt-preis-fuer-seltene-erden-auf-rekordhoch/

ist extrem

Wörns

2026-03-03, 13:50:18

Bezüglich meiner obigen Aussage, dass GaN Compoundmaterialien in Zukunft durch die Übertragung einer dünnen Schicht auf das Trägermaterial entstehen (Smart-Cut-Verfahren), muss ich aus aktuellem Anlass zurückrudern.
SoiTec hat gestern sein Verfahren zur Herstellung von GaN-on-Si veröffentlicht, das sie zusammen mit der Uni Singapur entwickelt haben: Press Release (https://www.soitec.com/home/group/newsroom/press-releases/content/2026/03/02/soitec-and-ntu-singapore-announce-6g-milestones--accelerating-the-global-gan-ecosystem)
Es stellt sich heraus, dass das Verfahren auf Epitaxie und nicht auf dem Smart-Cut-Verfahren beruht. So und ähnlich machen das auch andere, wie z.B. Infineon.
MfG

Wörns

2026-03-07, 12:41:52

Falls noch nirgends aufgeschlagen, ist hier ein kurzer Überblick zu Chinas EUV Bemühungen (https://www.powerelectronicsnews.com/taking-stock-of-chinas-euv-lithography-efforts/).
MfG

Tobalt

2026-03-08, 07:15:26

GaN-auf-Si oder auch GaN-auf-SiC ist doch ein alter Hut. Afaik ist Bulk GaN wenn überhaupt gebräuchlich nur ein absoluter Nischenprozess.

Und was soll die große Bandlücke für Logik bringen? Solange man damit dann auch wieder nur MOSFET oder verwandte HEMT baut, wird die Spannung absehbar nur *größer*. Man will ja aber genau in die andere Richtung um mehr Arithmetik in die gleiche Leistung packen zu können.

Die hohe Leitfähigkeit pro Volumen bringt nichts wenn du eh nicht mehr scalen kannst. Außerdem sind HEMT ja auch ein 2d konzept. Da ist die skalierung eh schon am Ende.

Also GaN für Logik (oder andere WBG Materialien) fühle ich aus dem Bauch heraus gar nicht.. Gibt es nen Artikel der die in diesem Zusammenhang empfiehlt/beleuchtet?

Skysnake

2026-03-08, 10:02:57

Dür Leisrungshalbleiter ist das gut, aber du sagst es schon für Logik ist da nichts zu holen.

Wie gesagt ich kenne keine andere Halbleitertechnologie die wirklich was reißen kann außer

Nanotubes und superconductive Computing. Wobei nur letzteres wirklich Durchbrüche in ungeahnte Sphären verspricht.

Von daher bin ich auch ziemlich besorgt darüber wie das in absehbarer Zeit gegen die Wand knallt.

Wörns

2026-03-08, 14:35:55

Ich glaube, dass hier ein Missverständnis besteht. GaN wurde weiter oben als Trägermaterial aufgeführt, weil es angeblich eine gute Wärmeleitfähigkeit hätte. Dem ist aber nicht so. Im Gegenteil benutzt man bei GaN gerne Siliziumkarbid als Trägermaterial, wenn Leistung gefordert ist, weil GaN selbst die Wärme nicht gut abführen kann.
MfG

Orko

2026-03-08, 22:08:44

Damit wäre IMO also GaN für Logik-ICs komplett aus dem Rennen:

Als aktiver Halbleiter ungeeignet weil
1) Bandabstand zu groß
2) Elektronenloch-Beweglichkeit zu gering
im Vergleich z.B. zu Si bzw SiGe

als Träger / Bulk ungeeignet weil
1) nichtetablierter Herstellungsprozess
2) teuer
3) andere Materialien wie SiC oder Diamant deutlich bessere Wärmeleitfähigkeiten haben

--------

Aktuell läuft ja die Umstellung von FinFET auf GaaFET, und damit die Entkopplung von Kanal und Träger / Bulk.
Als nächstes stehen dann wohl CFET an, und damit die Entkopplung von NMOS und PMOS.
Damit lassen sich dann Bulk, NMOS und PMOS jeweils mit dedizierten Materialien umsetzen.

1) PMOS wird wohl bei SiGe bleiben, da es schwierig ist andere Halbleiter mit vergleichbarer / besserer Elektronenloch-Beweglichkeit zu finden
2) Bulk hatten wir diskutiert, dass Diamant (o.Ä.) aus thermischer Sicht eine guter Ansatz wäre, um Hotspots zu entschärfen.
3) Wie sieht es mit NMOS aus?

Halbleiter mit besserer Elektronenbeweglichkeit als Si wären die bekannten Kandidaten aus der Hochfrequenztechnik: GaAs und InP.
Die Frage ist, lohnt sich das überhaupt, wenn ohnehin PMOS limitiert?

Ansonsten Halbleiter mit etwas geringerer Bandlücke als Si um die Verlustleistung (Spannungshub² x Leitungs+Gate-Kapazitäten) etwas zu reduzieren.
Aber nur etwas, damit es zum PMOS nicht zu unsymmetrisch wird.
Wie sieht es da aus?
- InGaN lässt sich zwar theoretisch mit entsprechend hohem Indium Anteil auf kleine Bandlücken drücken, aber die Kristallqualität macht AFAIK dann ernsthafte Probleme.
- InGa(Al)As oder InGa(Al)P ? Aber bei kleinen Kanalabmessungen sind solche Verbindungshalbleiter mit vielen Komponenten ggf kritisch, wegen atomaren Verteilungsproblemen und Randeffekten
- Ge und InN (also komplett ohne Ga) würden mir noch einfallen.

Skysnake

2026-03-08, 22:28:28

Denkt bitte dran das es heute schon high und low vt Transistoren seit langem gibt.

Orko

2026-03-08, 23:06:13

@ Skysnake

Was meinst du genau?

1) Die Spannungen die Transistoren aushalten ohne kaputt zu gehen?

Diese werden primär durch die Oxid bzw Dielektrikumsdicke bestimmt.

2) Die Spannungen von Zellendesigns wie z.B. High-Density (HD) Low-Voltage(LV) oder High-Performance (HP) Zellen?

Diese werden bei planaren Transistoren durch die Kanalbreite, und bei FinFETs durch die Anzahl parallel geschalteter Transistoren (1 2 oder 3) bestimmt,
und optimieren bzw minimieren die ohmschen Verluste.

3) The Schaltspannung eines Transistors (Threshold Voltage)?

Diese wird durch die Geometrie bestimmt (Dotierung, Elektrisches Feld, Kanallänge).
Die Bandlücke gibt den maximalen Arbeitsbereich von CMOS-Schaltungen vor, und durch Vth Tuning werden statische vs dynamische Verluste optimiert.

(Weist der Transistor im off-mode einen geringen statischen Leckstrom auf, ist im on-mode aber daher von der Leitungskapazität aka Schaltgeschwindigkeit begrenzt? Oder wird auf die Leitungskapazität im on-mode optimiert um schnelle Schaltgeschwindigkeiten zu erreichen, aber dafür ein erhöhter Leckstrom im off-mode in Kauf genommen?)

Die Bandlückendiskussion ist eine andere, und findet auf dem Level von CMOS-Schaltungen statt, nicht auf Transistor-Level:

Durch die Schaltgeschwindigkeit und die Gate+Leitungs-Kapazitäten (plus weiterer Effekte wie Leckströme etc) wird ein Strom I generiert.
Dieser fliesst über einen Spannungshub U, welcher durch die Bandlücke des Halbleiters + Buffer für ohmsche Verluste definiert wird.
Und erzeugt damit (egal durch welchen physikalischen Prozess und an welchem Ort genau) eine entsprechende Verlustleistung P = U*I.
Durch eine geringere Bandlücke kann U und damit P minimiert werden.

Eine geringere Bandlücke
- schränkt aber (bei gleicher Geometrie!) den möglichen Arbeitsbereich von Vth (Punkt 3) ein
- und erhöht das thermische Rauschen (das war AFAIK das Problem mit Ge vs Si Transistoren)

Die Bandlücke kann also real nicht beliebig klein werden.
Die Frage ist ob Si schon das Optimum darstellt, oder ob "etwas geringer" als Si nicht besser wäre.

---

Edit: Oder hab ich da irgendwo einen Denkfehler drinnen? Bin mir grad selber gar nicht mehr so sicher ...

Orko

2026-03-09, 04:48:26

OK, habe mich weiter in das Thema eingelesen und muss mich etwas korrigieren:

Die minimale Betriebsspannung von CMOS-ICs wird nicht durch die Bandlücke sondern eher mithilfe der Dioden-Durchlass-Spannung charakterisiert.

Silizium: Bandlücke 1.12V Dioden-Durchlass-Spannung 0.7V -> IC Betriebsspannung 0.7V und höher
Germanium: Bandlücke 0.66V Dioden-Durchlass-Spannung 0.3V -> IC Betriebsspannung 0.3V und höher

bzw genauer (soweit ich das verstehe):
Durch Kontakte Metall-Halbleiter entstehen Schottky-Dioden.
Die Raumladungszone ist bei Schottky-Dioden (ganz grob betrachtet) etwa halb so gross wie bei pn-Dioden.
Die Durchlass-Spannung ist bei Schottky-Dioden deshalb etwa halb so gross wie bei pn-Dioden.
Für CMOS wird mit effektiv 2 Schottky Dioden gerechnet.
Die minimale Betriebsspannung von CMOS-Schaltungen entspricht deshalb in etwa der Durchlass-Spannung einer pn-Diode im selben Halbleitermaterial.

Auf der Suche nach Alternativen zu Silizium wird tatsächlich Ge diskutiert:

Vorteile:
- höhere Elektronen- und Elektronenloch-Beweglichkeiten als "reines" Si, aber leider auch nicht viel mehr als das was mit modernem strained SiGe erreicht wird
- niedrigere Betriebsspannung, damit weniger "ohmsche" Verlustleistung

Nachteile:
- teurer
- chemisch schwieriger zu handhaben, Germaniumoxid ist im Gegensatz zu Siliziumoxid löslich
- deutlich weniger temperaturstabil (Ge 85°C vs Si 200°C)
- höheres Temperaturrauschen (aufgrund der geringen Bandlücke)
- höhere Leckströme
- - für pn-Dioden aufgrund des Halbleitermaterials an sich
- - für MOSFET Transistoren aufgrund der geringeren Betriebsspannung = geringere Feldstärke im Kanal

Das ideale Halbleitermaterial für ICs hätte daher:
- möglichst hohe Elektronen- und Elektronenloch-Beweglichkeiten
- eine im Vergleich zu Si reduzierte Dioden-Durchlass-Spannung, aber immer noch ausreichend hoch um statische Leckströme ausreichend gut zu unterdrücken
leider finde ich im Netz dazu nur Daten zu Si und Ge (und Photodioden), aber nicht z.B. für GaAs, InP, InN
- eine nicht zu geringe aber auch nicht zu grosse Bandlücke (geringe Bandlücke: Temperaturrauschen, hohe Bandlücke: geringere thermische Ladungsträgerdichte)
- thermisch und chemisch ausreichend stabil
- thermische Leitfähigkeit viel besser als Silizium

So oder so, GaN wäre damit raus.