Summit Ridge: 8 Cores/16 Threads Zen/Ryzen-CPU - 2017

[dildo4u]

Erste Benchmarks zur 32-Kern-CPU mit Octa-Channel-RAM

https://www.computerbase.de/2017-03/amd-naples-cpu-benchmarks/

[Lowkey]

NEED Dual Naples. Nie wieder Aufrüstdruck.

[mboeller]

https://www.heise.de/newsticker/meldung/AMD-Prozessor-Naples-Angriff-auf-den-Server-Markt-3646053.html

bei der Heise.de News weiß ich jetzt nicht ob sie jetzt über Naples berichten oder doch nur Skylake-EP Werbung machen. :freak:

[tm0975]

NEED Dual Naples. Nie wieder Aufrüstdruck.
aber die single thread leistung im cinebench ist doch jetzt schon geringer als beim i7 7700k. das ist doch wieder nur eine totale schrott-cpu. ;D

bei der Heise.de News weiß ich jetzt nicht ob sie jetzt über Naples berichten oder doch nur Skylake-EP Werbung machen. :freak:
bei heise ist das doch mittlerweile ziemlich eindeutig.

wir werden uns definitiv den nappel im 3 quartal holen. bin schon sehr gespannt auf den TPCH.

[bbott]

NEED Dual Naples. Nie wieder Aufrüstdruck.

Bist du nicht der denjenige der immer gerade die Singel-Thread Leistung und einen i7 7700 bevorzugst?!

[Lowkey]

Nein, ich war der, der alles will: 8 Kerne ohne SMT/HT mit maximalem Takt. Aktuell ist da mein 7700k die bessere Wahl, da er günstig genug war, dass ich ihn verlustfrei wieder verkaufen kann. Als maximale S1151 Ausbaustufe ist der Wertverlust gering.

[Unicous]

When we first spilled the details of Naples last June, there was one thing still up in the air, does the 4-die MCM use a soutbridge or is it a stand-alone SoC.
http://semiaccurate.com/2017/03/07/amds-naples-put-back-server-game/

Nur als Reminder für einige wenige renitente Besserwisser.

[robbitop]

Wie löst AMD eigentlich die Implementierung von Ethernet? Ein I/O Chip auf dem Träger? Soll ja laut AMD alles im Prozessor/SoC enthalten sein.

http://semiaccurate.com/2017/03/07/amds-naples-put-back-server-game/

Nur als Reminder für einige wenige renitente Besserwisser.
Hm... very complicated? ;D

Am besten war aber noch der Herr mit den GF Führungskräftekumpels von der Baumschule...äh Uni. Hat sich ja herausgestellt, dass er sich das offenbar aus den Fingern gezogen hat.

[Loeschzwerg]

Wie löst AMD eigentlich die Implementierung von Ethernet? Ein I/O Chip auf dem Träger? Soll ja laut AMD alles im Prozessor/SoC enthalten sein.


5 DIEs auf einem Träger? Hm... ich denke man wird eher die verfügbaren I/O Lanes (SATA, NVMe usw...) nach außen führen und dort eine Art PCH und BMC anbinden.

[Unicous]

@robbitop

Na, der Controller ist on-die und es werden entsprechend PCIe-Lanes abgezwackt. Die Lanes sind General Purpose, wie einige ja schon gemutmaßt haben und können z.B. auch cHT bzw. über das Infinity Fabric kommunizieren. Das eröffnet entsprechend vielfältige Möglichkeiten wie man mit die 128 Lanes konfiguriert, bzw. bei 2S sind es dann nur noch jeweils 64.


edit:
Beim A1100 (R.I.P.) ist/war es ja genauso:

http://images.anandtech.com/doci/8362/seattle%20SOC.JPG

[robbitop]

@Unicious

Was meinst du mit "on die" in Bezug auf Ethernet? Sorry, ich stehe auf der Leitung.

[Unicous]

Um ehrlich zu sein stehe eher ich auf dem Schlauch.:confused: Der Controller bzw. der/die Ports sind auf dem Die und die Lanes werden entsprechend zur Verfügung gestellt. Ich schätze mal, man kann das on the fly konfigurieren.

[robbitop]

Hm - aber Napples besteht doch aus bis zu 4x Zeppelin, oder? Würde bedeuten, dass sofern kein weiterer ASIC auf dem Package ist, jeder Zeppelin (sie sind baugleich) je ein 10 GBit Ethernetcontroller an Board hätte.
So wie ich das verstanden habe, soll der Controller auf dem SoC sein. Also kein reines Herausführen von PCIe Lanes auf das Board zu einem externen Controller. Kann das sein? Oder bin ich auf dem falschen Dampfer?

[Unicous]

If you go back to our Naples reveal there was a tag of ‘up to 32 SATA’ lanes and the same ‘up to’ for the 16 10GbE lanes.

This is likely because those PCIe lanes are multi-purpose and can be re-purposed for SATA or 10GbE usage.

So steht es bei SemiAccurate.

[Loeschzwerg]

http://images.anandtech.com/galleries/5506/Forrest_Naples_Embargoed%20Until%203_7_17-page-004.jpg?_ga=1.90521818.1522617603.1476810618

Hier sieht man "Chipset".

Ethernet scheint nicht im Zeppelin zu stecken, hätten wir sonst auf der AM4 Plattform gesehen, aber da kommen ja extra Chips auf die Boards. Also wird man die verfügbaren PCIe Lanes (abseits der x16 PCIe pro Zeppelin DIE) an einen Chipsatz und weitere Komponenten hängen.

So wäre meine Vermutung.

[Unicous]

Hmm, ok.

Das mit dem Chipset habe ich in der Tat nicht gesehen. Andererseits wird Naples als SoC bezeichnet und nur weil es bei AM4 nicht verfügbar ist, muss das ja nicht heißen, dass es bei den Server-Plattformen auch so ist.:wink:

Aber das mit dem Chipset ist in der Tat plausibler.:biggrin:

[robbitop]

Wichtige Unbekannte bleibt, wie die Rechnung bei den sonstigen Schnittstellen aufgeht. AMD betonte, dass Naples ein SoC ist, also schnelles LAN und SATA an Bord hat, ohne dass ein zusätzlicher Chipsatz benötigt wird.
https://www.computerbase.de/2017-03/amd-naples-cpu-benchmarks/
Also für mich liest sich das aber nicht so, als wären extra Chips auf dem Board notwendig (auch wenn ich das selbst nicht glaube, ehrlich gesagt). Hm...Am Ende braucht es IMO immer Hardware um aus PCIe SATA oder LAN zu machen. Wenn beides nicht im Zeppelin Kern enthalten ist, wird es entweder auf dem Package oder auf dem Board gemacht. Gegen letzteres spricht doch aber obiges Zitat oder nicht?

[Complicated]

Wie löst AMD eigentlich die Implementierung von Ethernet? Ein I/O Chip auf dem Träger? Soll ja laut AMD alles im Prozessor/SoC enthalten sein.


Hm... very complicated? ;D
Den Seitenhieb kann ich wegstecken ;)
Nur interessant zu sehen, dass Charlie plötzlich die zuverlässige Quelle schlechthin sein soll. Zumindest in den Folien sehen die Cores schön wie 2x16 aufgereiht aus :biggrin:
Es konnte mir auch jemand erklären wie die Diskrepanz an PCIe Lanes zwischen Summit Ridge (24 Lanes) und Naples (32 Lanes pro Die) zustande kommt - leider war das nicht hier im Forum :cool:

bzgl den Ethernet Implementierungen

Ethernet scheint nicht im Zeppelin zu stecken, hätten wir sonst auf der AM4 Plattform gesehen, aber da kommen ja extra Chips auf die Boards. Das hatten wir auch schon bei der AM3 Plattform. AMD stellte das Ethernet in der CPU zur Verfügung und die Mainboard Hersteller haben trotzdem extra Chips verbaut, weil es günstiger war als der PHY zur Anbindung aus der CPU. Einfach dadurch dass sie entsprechende Stückzahlen auch auf Intel Boards verbauen.

[Loeschzwerg]

http://www.tomshardware.com/news/amd-zen-naples-soc-server,33819.html

AMD's Naples brings Southbridge functionality on-die, so there is no need for an I/O hub or chipset. AMD claimed the integrated connectivity will increase performance and reduce cost. For instance, a dual-socket server can support up to 24 NVMe drives without additional hardware, and Naples features integrated Ethernet capabilities, although AMD did not specify performance metrics.

Hm hm. Wird schon was dran sein dann.

Von SATA/NVMe wissen wir sicher dass diese in Zeppelin stecken. Ethernet wird evtl. deswegen für Ryzen / AM4 nicht genannt und genutzt, weil die Plattform auch noch BR unterstützen muss und hier die Features im DIE fehlen.

Edit: @Complicated: Ok, war mir jetzt neu.

[Unicous]

@Complicated

Wenn dir Charlie nicht reicht, reiche ich dir gerne heise:

[...]Die vermutlich vier Dies im Multichip-Modul[...]

https://www.heise.de/newsticker/meldung/AMD-Prozessor-Naples-Angriff-auf-den-Server-Markt-3646053.html

[Complicated]

Auch du zitierst "vermutlich"...aber lassen wir das. Die Wahrscheinlichkeit dass es ein 4xMCM ist ist um einiges höher als dass es ein 2xMCM ist, wie ich es spekuliert hatte. Nur hatte ich eben nach Bestätigungen gefragt die es einfach noch nicht gibt. Was mit den fehlenden PCIe Lanes auf Summit Ridge passiert ist, kann hier allerdings immer noch keiner erklären.

[Unicous]

Sie werden einfach nicht genutzt. Warum auch immer. Aber das hatten wir auch schon zu Genüge hier besprochen.:rolleyes:

[Loeschzwerg]

Schuss ins Blaue: Das sind die ungenutzten Verbindungen zu den anderen DIEs

[Complicated]

Ja..genau dafür sind Foren da um nicht über etwas zu reden was keiner weis. Ist halt so.
1. Regel des Fightclubs....etc. Wie schon gesagt, lassen wir das es gibt ergiebigere Informationsquellen.

[Unicous]

@Loeschzwerg

Ähm, dann würden ja einem 4-Die Naples MCM keine 128 Lanes zur Verfügung stehen.:wink:

https://pics.computerbase.de/7/7/1/1/3/5-1080.4151010443.jpg

[Loeschzwerg]

Stimmt... war nen brainfart :redface:

[Tru]

AMD hatte IIRC die vier Dies für Naples in den Fußnoten von einer Tech-Day-Präsentation bestätigt. Habe das PDF nicht auf dem Privat-PC ... schaue morgen noch mal nach.

[iuno]

http://images.anandtech.com/galleries/5506/Forrest_Naples_Embargoed%20Until%203_7_17-page-004.jpg?_ga=1.90521818.1522617603.1476810618

Hier sieht man "Chipset".

Komisch, im Video (https://www.youtube.com/watch?v=PN93G6Rg2ek) zeigen sie extra, wie sie das wegen dem SoC wegschmeissen.

The old CPU's are gonna go away, the Chipset goes away

[Loeschzwerg]

Hat Anandtech wohl die falsche Folie hochgeladen oder ich habe es falsch verstanden :confused: Egal, im Video ist es eindeutig.

[Setsul]

@Complicated:
Die PCIe lanes werden einfach nicht genutzt. Das braucht schließlich alles pins, die AM4 eventuell nicht hat.

Aber letztendlich braucht man mehr für die normale Desktop Platform auch nicht. Hat Intel auch nicht. Dummerweise geht Ryzen 5/7 natürlich in die Leistungsgefilde von LGA2011. Aber für 4 Kerne und BR/RR APUs erwartet keiner mehr als einen Slot.

BR dürfte das größte Problem sein. Nur 8 PCIe 3.0 lanes für PCIe Slots. Damit ist auf X370 ein Slot tot. Wenn SR jetzt 24 Lanes rausführen würde, würde die Hälfte der Mainboards einfach die Lanes nicht nutzen oder bei jedem beliebigen Chipset wären mindestens ein (bei x16+x8) oder sogar zwei (bei x8+x8+x8) Slots tot. Das macht sich einfach nicht gut.

RR wird ähnlich sein. 16 Lanes vielleicht, aber nicht 24 Lanes. Tote Slots sehen nicht gut aus.

[y33H@]

Bei 4,8 Mrd Transistoren und 'nur' 8C bei Zeppelin muss da IMHO mehr drin sein als das was bei Ryzen per AM4-Package raus geht.

[Complicated]

@Setsul
AM4 hat die Pins. Ich bin auch nicht mehr nach der Suche nach einer Antwort darauf, da ich diese anderweitig schon erhalten habe, wie ich schon schrieb. Es ist eine andere Erklärung als du schriebst, denn BR und RR nutzen eben diese AM4 Pins für die bei Ryzen deaktivierten Lanes auch wenn sie weniger PCIe Lanes haben.

[Botcruscher]

Bei 4,8 Mrd Transistoren und 'nur' 8C bei Zeppelin muss da IMHO mehr drin sein als das was bei Ryzen per AM4-Package raus geht.
Vermutlich aber ohne AMD nicht zu klären.

[Setsul]

@Complicated:
Und was ist die Erklärung?

[mboeller]

@Setsul
AM4 hat die Pins. Ich bin auch nicht mehr nach der Suche nach einer Antwort darauf, da ich diese anderweitig schon erhalten habe, wie ich schon schrieb. Es ist eine andere Erklärung als du schriebst, denn BR und RR nutzen eben diese AM4 Pins für die bei Ryzen deaktivierten Lanes auch wenn sie weniger PCIe Lanes haben.

video?

[mboeller]

wieso ist eigentlich Naples 2x so schnell wie die Broadwell-EP in dem Benchmark-Vergleich?


In this test, solving a 15-diagonal matrix of 1 billion samples took 35 seconds on an Intel machine vs 18 seconds on an AMD machine (both machines using 44 cores and DDR4-1866)


http://www.anandtech.com/show/11183/amd-prepares-32-core-naples-cpus-for-1p-and-2p-servers-coming-in-q2

[Gipsel]

wieso ist eigentlich Naples 2x so schnell wie die Broadwell-EP in dem Benchmark-Vergleich?

http://www.anandtech.com/show/11183/amd-prepares-32-core-naples-cpus-for-1p-and-2p-servers-coming-in-q2Naples hat doppelt so viele Speicherkanäle (8 pro Sockel) und damit Bandbreite und auch eine knapp doppelt so hohe Bandbreite zwischen den Sockeln. Damit haut man intels momentane Toplösung in speicherlimitierten Szenarien halt gnadenlos weg. Skylake EP wird in der zweiten Jahreshälfte zumindest 6 Speicherkanäle pro Sockel bekommen, dann dürfte der Abstand nicht mehr Faktor 2 betragen.

[fondness]

Auch du zitierst "vermutlich"...aber lassen wir das. Die Wahrscheinlichkeit dass es ein 4xMCM ist ist um einiges höher als dass es ein 2xMCM ist, wie ich es spekuliert hatte. Nur hatte ich eben nach Bestätigungen gefragt die es einfach noch nicht gibt. Was mit den fehlenden PCIe Lanes auf Summit Ridge passiert ist, kann hier allerdings immer noch keiner erklären.

Ich denke die vier blauen Quadrate auf dem Bild kann man schon als indirekte Bestätigung für 4 Die MCM sehen.

https://s9.postimg.org/f139ebalb/Forrest_Naples_Embargoed_Until_3_7_17_page_004_j.jpg (https://postimg.org/image/905kh8nyz/)

[Skysnake]

Interessant ist ja, dass die Infinity Fabric über die PCI-E links geht. Vielleicht kommt mit Vega ja endlich HSA für dGPUs. Die Chance ist wohl so gut wie noch nie zuvor.

[Complicated]

video?

Den Hinweis korrekt verstanden ;)

[Tru]

Hier ist die Folie, die ich meinte. Siehe unten rechts: http://imgur.com/a/lUqn5

[Complicated]

Sehr gut - Danke dir für die Mühe und tatsächlich das erste offizielle Dokument das ich zu sehen bekomme wo dies ausgeführt ist. Ich gehe jetzt mal davon aus es ist kein selbst erstellter Slide ;)
Welche Veranstaltung sagtest du war das? Vielleicht ist ja das komplette Deck verfügbar online.

[y33H@]

AMD Ryzen Tech Day, Mark Papermaster, Backup-Slide.

[YfOrU]

Ich denke die vier blauen Quadrate auf dem Bild kann man schon als indirekte Bestätigung für 4 Die MCM sehen.

ja und ich vermute das AMD es wie folgt strukturieren könnte:

Low Cost Server bis 8C, 1P: AM4 PGA (Intel nutzt bei den kleinen Xeon LGA 1151)
Entry/Appliance bis 16C, 1P: SP4 BGA (verlötet, analog zu Broadwell-DE)
Mainstream/Enterprise 16 bis 32C, 1P bis 2P: SP3 LGA

Das SP4 ein richtiger Sockel ist halte ich für unwahrscheinlich denn das Segment lässt sich im unteren Bereich mit AM4 abdecken und im oberen Bereich mit SP3 1P. Eine Konkurrenz zu Broadwell-DE ist da viel wichtiger und wenn AMD das nicht bringen würde wäre man total bescheuert (da ebenfalls SoC und bei moderaten Frequenzen wohl sehr effizient).

[Complicated]

AMD Ryzen Tech Day, Mark Papermaster, Backup-Slide.
Nope nicht zu finden unter dem Suchbegriff. Es geht auch um Naples, was sollte diese Folie bei Ryzen zu suchen haben? Hast du ein Datum wo du diese Folie zuordnest? Es gab mittlerweile einige Techdays, vielleicht finde ich es dann.

[iuno]

Kannst du den Leuten, die mehr Infos haben als du, auch ein mal was glauben?
Naples wurde halt auf dem Ryzen Tech Day (https://www.youtube.com/watch?v=PN93G6Rg2ek&t=8) vorgestellt. Das kann dir als Allwissender doch nicht entgangen sein.

Danke fuers Nachschauen an die anderen ;)

[Unicous]

Dazu müsste er nachdenken und erst dann das Einfinger-Adlersuchsystem einschalten.:rolleyes:

Ich schätze mal, die Folie ist (noch) nicht für die Öffentlichkeit bestimmt, da es Aussagen zu SPECint, der Kernskalierung und der MCM-Aufteilung gibt. Interessanterweise hat ja AMD auch (noch?) nicht die Die Size von Zeppelin veröffentlicht.

[iuno]

Kann auch sein, dass es einfach nicht mehr genau angeschaut wurde, weil es eben nur eine backup slide ist. Kommt ja nicht vor in der normalen Praesentation, haengt aber halt noch hinten dran.
Ich denke, das NDA fuer Naples ist gefallen und dementsprechend koennen sie auch die Slides von dem Vortrag veroeffentlichen. Ist ja jetzt auch nicht so dramatisch.

[Complicated]

Kannst du den Leuten, die mehr Infos haben als du, auch ein mal was glauben?
Naples wurde halt auf dem Ryzen Tech Day (https://www.youtube.com/watch?v=PN93G6Rg2ek&t=8) vorgestellt. Das kann dir als Allwissender doch nicht entgangen sein.

Danke fuers Nachschauen an die anderen ;)Welchen Sinn hat das mit dem Glauben wenn ich bestimmte Unterlagen suche die damit im Zusammenhang stehen? Könntest du dich mal um deinen Kram kümmern und aufhören hier ständig den Besserwisser zu spielen was andere brauchen und Fragen sollen? Das ist ein Forum das nicht exklusiv für deine oder dem anderen Seitengrätscher seine Unterhaltung hier zu Verfügung steht. Das ist Topic und damit kannst du dich wieder auf öffentlichen Forenbetrieb schalten wenn es recht ist.

Die Folie stammt nicht von dieser Veranstaltung.

[Entropy]

In-Core sind hat Zen tatsächlich an vielen Stellen nur halb soviel Durchsatz wie Haswell+. Zum L2 ist das schon wieder ausgeglichen (beide 32B), und Zen punktet mit einem besseren L1 Design, insofern als das in einem Takt sowohl Daten vom L2 entgegennehmen als auch Daten an die Register geliefert werden können. Beim Streamen aus dem l2 limitiert bei Intel tatsächlich der L1, Zen kann da den vollen Durchsatz vom L2 liefern.Das hat die c't nicht erwähnt. Ist das bei Skylake auch noch der Fall? Laut c't ist der Durchsatz vom L2 bei Skylake doppel so breit, weshalb wohl AVX eigentlich bei Intel besser sein sollte.


Die beim Raytracing üblichen Space Partitioning Datenstrukturen führen zu Divergenz (besonders bei diffusen GI bounces), was den Gewinn durch breites SIMD einschränkt. Die führen auch gleichzeitig zu einem breiten Bandbreite aus temporal and spatial locality, die dann auch die tieferen Cache level oder DRAM fordern, je nach Szenenkomplexität. Und dann macht der reine In-Core Execution Durchsatz nicht mehr so viel aus.
So gesehen klingt das wirklich nach einem L1-Cache-Miss Benchmark. Wenn AMD dort die kleinere Latenz hat, werden Sie gewinnen.
Hypothese: Das dürfte auch bedeuten, dass sehr kleine Szenen (L1) oder sehr riesige (Ram) bei Intel schneller sein sollten, nur wenn die ziemlich im L2 verweilen, sollte Zen Vorteile haben.


Hat jemand vielleicht Benchmarks zu L1/L2 usw. Latenz gesehen? Ich hab nur ein paar Bandbreitenvergleiche gefunden.

[Tru]

Die Folie stammt nicht von dieser Veranstaltung.

Die Folie stammt aus den (dort nicht gezeigten) Fußnoten der Präsentation auf dem Ryzen-Tech-Day. Wie Marc schon sagte von Mark Papermaster. Das PDF haben die Anwesenden später noch bekommen. ;)

[iuno]

Könntest du dich mal um deinen Kram kümmern und aufhören hier ständig den Besserwisser zu spielen was andere brauchen und Fragen sollen? Das ist ein Forum das nicht exklusiv für deine oder dem anderen Seitengrätscher seine Unterhaltung hier zu Verfügung steht. Das ist Topic und damit kannst du dich wieder auf öffentlichen Forenbetrieb schalten wenn es recht ist.
Das kommt ja genau vom Richtigen ;D ;D

Dann hau doch mal deine Infos raus anstatt Tag fuer Tag das Kindergartengebaren hier aufzufuehren. Du geniesst keine Glaubwuerdigkeit, beanspruchst aber immer die Wahrheit fuer dich und toppst das ganze auch noch mit vermeintlicher Geheimniskraemerei. Das ist einfach laecherlich.
Und streng genommen ist es uebrigens auch nicht hier Thema, weil wir hier im Summit Ridge Thread sind :rolleyes:

Dann gib doch mal her, was du alles vom Ryzen Tech Day hast und weise erstmal nach, dass es auch alles ist, was es dort gab. Du warst doch weder dort noch hast du unmittelbaren Zugriff auf das Material. Jedem hier ist klar wem er diesbezueglich zu glauben hat.

[Complicated]

@Tru
Ok Danke für die Aufklärung und präzisen Informationen.

@iuno
Ich überlass das einfach der Moderation jetzt. Forenregeln sollten schließlich für alle gelten, auch diejenigen welche den Sinn eines Forums nicht kapieren.

[nalye]

Fuer die naechsten persoenlichen Anfeindungen gibt es ohne Nachfrage einen 5er. Reicht jetzt mit euch Fanboys, ernsthaft

[Gipsel]

Ich denke die vier blauen Quadrate auf dem Bild kann man schon als indirekte Bestätigung für 4 Die MCM sehen.

https://s9.postimg.org/f139ebalb/Forrest_Naples_Embargoed_Until_3_7_17_page_004_j.jpg (https://postimg.org/image/905kh8nyz/)Nun, das MCM aus 4 Dies hat man schon aus so vielen Quellen gehört, daß da ein verwürfeltes Renderbildchen (im hier bereits früher verlinkten Video (https://www.youtube.com/watch?v=PN93G6Rg2ek) ist klar zu erkennen, daß das das intel-Setup ist, wo noch eine Beschriftung drübergelegt wurde, beim AMD-Setup fehlt das Chipset, der Sockel ist nicht intel-blau und es gibt doppelt so viele Speicherslots) da kaum eine zusätzliche Bestätigung liefert. ;)

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Interessant ist ja, dass die Infinity Fabric über die PCI-E links geht.Es werden vermutlich nur die PHYs dafür benutzt, die Datenrate dürfte also in etwa vergleichbar sein. Ich denke nicht, daß man da das PCIe-Protokoll drüber fahren wird, sondern vermutlich etwas, daß einen Tick mehr auf Latenzen optimiert ist.
Die PHYs sind ja offenbar multi-purpose (ähnlich wie intels HSIO), denn auch bei Ryzen lassen sich zumindest ausgewählte PCIe-Lanes z.B. auf SATA 6G umschalten. Da ist es dann auch denkbar, daß irgendwas davon auch 10G Ethernet kann (und es gibt ja noch zwei Lanes von diesem PCIe/HSIO isoliert von den zwei 16er-Blöcken, ein Zeppelin-Die hat also eigentlich 34 Lanes on Die).
Viel interessanter ist eigentlich, wie die 4 Dies im MCM eigentlich verbunden werden. Das geht ja offenbar nicht über die PCIe PHYs. Es gibt ja noch eine Menge (z.T. recht kleiner) PHYs auf dem Die. Vielleicht für irgendwas breites und niedrig Getaktetes (long shot: Interposer?). Da der Fabric innerhalb eines Zeppelin-Dies auch nur mit Speichertakt läuft (also bis maximal 1,33GHz offiziell) und jeder CCX, Speichercontroller und jede IO/Node (PCIE-Block) offenbar ein 256Bit-Drop darstellt (interne Breite unklar, 512bit?), wäre es vielleicht das Beste, den "einfach" über nach außen führende 256Bit-Ports im MCM zu meshen.

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Den Hinweis korrekt verstanden ;)Aber ob das so stimmt, wage ich noch zu bezweifeln. Die Videoausgabe bei den APUs (Bristol/Raven Ridge) erfolgt ziemlich sicher über dedizierte Pins im Sockel. Die werden nicht wahlweise für Video oder PCIe benutzt. Denn dann könnten ja Boards ohne Videoausgänge die schlicht für mehr PCIe-Lanes benutzen, wenn ein Ryzen im Sockel steckt. Außerdem gäbe das Probleme bei Boards mit Videoausgängen, die dann mit einem Ryzen PCIe-Verbindungen (mit deutlich anderen Signalanforderungen) an die Grafikports legen. Das ist also in meinen Augen extrem unwahrscheinlich.
Die einfachste Lösung ist doch, daß der AM4-Sockel explizit 24 PCIe-Lanes (2x SATA), 4x USB und eben noch ein paar Pins für Videoausgänge vorsieht. Mehr kann ein Prozessor nicht nutzen, aber er kann natürlich auch Pins unbelegt lassen (wie Ryzen die Videoausgänge oder Bristol Ridge ein paar der PCIe-Lanes).

Wenn irgendwer die Doku bzw. Pinbelegung für den AM4-Sockel rumliegen hat, kann er ja mal einen Link posten. Dann weiß man es sicher.

[mksn7]

Das hat die c't nicht erwähnt. Ist das bei Skylake auch noch der Fall? Laut c't ist der Durchsatz vom L2 bei Skylake doppel so breit, weshalb wohl AVX eigentlich bei Intel besser sein sollte.


Ich hab grad nochmal nachgeschaut, du hast recht, mindestens seit Haswell ist der L2 mit 64B/cycle an den L2 angebunden. Meine Behauptung, dass der L1 bei Ryzen besser ist (abgesehen von der halben Anbindung...) kommt von einem Graphen von hardware.fr, der hier im thread rumgeistert (find ich nicht mehr...) wo sie AMD eigene Messungen von Lese/Schreib/Copy Bandbreiten aus den verschieden Caches geplottet haben. Da hat Zen fast die gleiche Lesetransferrate aus dem L2 wie aus dem L1, währed Skylake von deutlich mehr L1 zu weniger L2 Leserate abfällt. Daher meine Folgerung, dass Zen's L1 im gleichen Takt sowohl Daten an die Register liefern kann, als auch Daten vom L2 entgegennehmen kann, was Intels L1s bekanterweise nicht können. Die Taktraten waren sicherlich auch unterschiedlich, das macht das Rechnen nicht einfacher.


So gesehen klingt das wirklich nach einem L1-Cache-Miss Benchmark. Wenn AMD dort die kleinere Latenz hat, werden Sie gewinnen.
Hypothese: Das dürfte auch bedeuten, dass sehr kleine Szenen (L1) oder sehr riesige (Ram) bei Intel schneller sein sollten, nur wenn die ziemlich im L2 verweilen, sollte Zen Vorteile haben.


Hat jemand vielleicht Benchmarks zu L1/L2 usw. Latenz gesehen? Ich hab nur ein paar Bandbreitenvergleiche gefunden.

Am Besten kleine Szenen, mit sehr einfachen Shadern! Dann funktioniert breites SIMD und schneller L1 am Besten.

[Skysnake]

Es werden vermutlich nur die PHYs dafür benutzt, die Datenrate dürfte also in etwa vergleichbar sein. Ich denke nicht, daß man da das PCIe-Protokoll drüber fahren wird, sondern vermutlich etwas, daß einen Tick mehr auf Latenzen optimiert ist.
Die PHYs sind ja offenbar multi-purpose (ähnlich wie intels HSIO), denn auch bei Ryzen lassen sich zumindest ausgewählte PCIe-Lanes z.B. auf SATA 6G umschalten. Da ist es dann auch denkbar, daß irgendwas davon auch 10G Ethernet kann (und es gibt ja noch zwei Lanes von diesem PCIe/HSIO isoliert von den zwei 16er-Blöcken, ein Zeppelin-Die hat also eigentlich 34 Lanes on Die).

Also ich gehe nicht davon aus, dass der Physical Layer ein anderer ist. Ob der Linklayer der Gleiche ist, ist aber wirklich eine berechtige Frage.

AMD hat da schon was ganz nettes hingestellt, was Sie bisher eben so NICHT hatten. An sich habe ich genau so etwas wie die Infinity Fabric schon mit BD und Tahiti mir erhofft, so das man HSA wirklich auch auf dGPUs ausbauen kann. Jetzt ist es aber immerhin da und so Sachen wie der HBCC in Vega und eben die Infinity Fabric in Zen stinken für mich danach, dass das jetzt ENDLICH auch mal Einzug in die GPUs hält.

Da ist aber natürlich auch Wunschdenken dabei.... :frown: Will heisen, ich würde es ja AMD absolut zutrauen das in Vega nicht zu bringen und damit mal wieder eine echte Chance zu verkacken.... :mad:


Viel interessanter ist eigentlich, wie die 4 Dies im MCM eigentlich verbunden werden. Das geht ja offenbar nicht über die PCIe PHYs. Es gibt ja noch eine Menge (z.T. recht kleiner) PHYs auf dem Die. Vielleicht für irgendwas breites und niedrig Getaktetes (long shot: Interposer?). Da der Fabric innerhalb eines Zeppelin-Dies auch nur mit Speichertakt läuft (also bis maximal 1,33GHz offiziell) und jeder CCX, Speichercontroller und jede IO/Node (PCIE-Block) offenbar ein 256Bit-Drop darstellt (interne Breite unklar, 512bit?), wäre es vielleicht das Beste, den "einfach" über nach außen führende 256Bit-Ports im MCM zu meshen.

Naja, ich denke das ist doch schon seit dem Ryzen DIE Shot klar oder? Da hat man doch gesehen, dass das sehr kleine und breite PHYs da sind. Zumindest ich habe da nicht wirklich etwas anderes erwartet. :uponder:

Über die internen Breiten kann ich nichts sagen, und habe ich auch aktuell gar kein Gefühl dafür, ob das jetzt 256 Bit sind oder nicht. An sich wäre es aus meiner Sicht am "schönsten" wenn man 512 Bit breite Verbindungen hätte. Also in einem Takt eine komplette Cacheline übertragen könnte, oder halt in zwei Takten einen Zugriff von nem HBM Stack.

Ich glaube allerdings nicht, das man wirklich sooo breit gehen wird im Chip. Zwischen den Chips hmm.... Wer weiß. Vielleicht kann man da die HBM PHYs Zweckentfremden??? Wobei da ja 4x 256 auch gut passen würde...

Aber da gibt es so viele Spielereien und Argumente Pro und Contra, das man da wohl keine vernünftigen Spekulationen anstellen kann.

[y33H@]

Die Folie stand unter dem Naples-NDA, sie war Teil des Decks, das Mark Papermaster auf dem Ryzen Tech Day genutzt hatte. Die Folie stammt nicht von dieser Veranstaltung.Sie stammt von dort, ich war vor Ort *seufz* die Backup-Slide war aber erst im PDF das geschickt wurde, das ist immer so.

[Loeschzwerg]

https://azurecomcdn.azureedge.net/mediahandler/acomblog/media/Default/blog/bbfebdca-9139-4d45-a73a-42870f9c753c.png
MS Project Olympus (Azure)

Definitiv kein Chipsatz sichtbar. Für die 10Gbit Anschlüsse scheint ein passender Ctrl. verlötet zu sein. Ein Aspeed BMC ist noch verbaut und der "oberste" Chip (über dem ersten PCIe) scheint mir ein RAID Ctrl. zu sein.

[Skysnake]

puh 4x M2 SSD

Das sieht schick aus :D

Also son Ding hätte ich gerne mal mit 4 TB RAM in den Fingern. Ich kann mir gut vorstellen, dass das Ding ganz gut für Dataanalytics taugt.

Hmmm... Vielleicht muss ich mal mit Chefe sprechen ;D

[MiamiNice]

Datenanalysen gähn ;)
Das Teil hätte ich gerne mit 2 Naples in meinem Gamingserver.
Die 4 M2er würde ich gerne auf Consumerbrettern sehen.

[Gipsel]

puh 4x M2 SSD

Das sieht schick aus :DAlso ich sehe da neben den 4x M2 noch 4x SATA und auch 6x U.2-Anschlüsse für SSDs (auch jeweils 4x PCIe).

[Knuddelbearli]

Datenanalysen gähn ;)
Das Teil hätte ich gerne mit 2 Naples in meinem Gamingserver.
Die 4 M2er würde ich gerne auf Consumerbrettern sehen.

dito aber bitte mit offenem Multi und Kaskadenkühlung ^^

[Pirx]

absolut pornös was AMD hier abliefert

[drdope]

2 CPUs (je 32 Cores mit SMT/HT)
bis zu 4TB RAM (32 x 128GB)

Extern:
2x 10GB Ethernet
2x USB 3.0
KVM over IP und VGA
3x PCIe 3.0 16x
2x PCIe 3.0 8x

Intern:
4x M.2 PCIe 3.0 4x
6x U.2 PCIe 3.0 4x
4x Sata 3.0

PCIe-Slots + M.2 + U.2 = 104 PCIe 3.0 Lanes
24 PCIe 3.0 Lanes für alles andere...
Sollte ausreichen.

Hardwareporno!

:biggrin:

[tm0975]

puh 4x M2 SSD

Das sieht schick aus :D

Also son Ding hätte ich gerne mal mit 4 TB RAM in den Fingern. Ich kann mir gut vorstellen, dass das Ding ganz gut für Dataanalytics taugt.

Hmmm... Vielleicht muss ich mal mit Chefe sprechen ;D

das kommt ziemlich sicher ins haus. 4 m2 sind super, gerne als raid 10. ansonsten sind ja in unserer softwareumgebung nur sinnvoll 256 gb ram nutzbar. leider lernen die informatiker mit solchen ressourcen keine vernünftige datenbankprogrammierung. :freak:

[mboeller]

Da ist aber natürlich auch Wunschdenken dabei.... :frown: Will heisen, ich würde es ja AMD absolut zutrauen das in Vega nicht zu bringen und damit mal wieder eine echte Chance zu verkacken.... :mad:



Hast du denn den Infinity Fabric TechDay verpasst?

http://abload.de/img/2017-01-09_2318247ukfb.jpg

Quelle ist y33H@:
https://www.forum-3dcenter.org/vbulletin/showpost.php?p=11260758&postcount=1718

[Entropy]

...
Hab ein paar Zahlen zur Latenz gefunden:


Size Latency Increase Description

32 K 4
64 K 11 7 + 13 (L2)
128 K 14 3
256 K 16 2
512 K 17 1
1 M 29 12 + 23 (L3)
2 M 35 6
4 M 37 2
8 M 39 + 5 ns 2 + 5 ns
16 M 40 + 48 ns 1 + 43 ns + 90 ns (RAM)
32 M 40 + 70 ns 22 ns
64 M 40 + 81 ns 11 ns
128 M 40 + 86 ns 5 ns
256 M 40 + 88 ns 2 ns
512 M 40 + 89 ns 1 ns
1024 M 40 + 90 ns 1 ns



Size Latency Increase Description

32 K 4
64 K 8 4 + 8 (L2)
128 K 10 2
256 K 11 1
512 K 27 16 + 30 (L3)
1 M 34 7
2 M 38 4
4 M 40 2
8 M 42 2
16 M 42 + 28 ns 28 ns + 51 ns (RAM)
32 M 42 + 41 ns 13 ns
64 M 42 + 46 ns 5 ns
128 M 47 + 49 ns 5 + 3 ns + 9 (TLB miss)
256 M 49 + 51 ns 2 + 2 ns
512 M 50 + 51 ns 1 + ns
1024 M 51 + 51 ns 1 + ns


Size Latency Increase Description

32 K 4
64 K 8 4 + 8 (L2)
128 K 10 2
256 K 11 1
512 K 24 13 + 24 (L3)
1 M 30 6
2 M 33 3
4 M 35 2
8 M 36 + 6 ns 1 + 6 ns
16 M 36 + 34 ns 28 ns + 57 ns (RAM)
32 M 36 + 48 ns 14 ns
64 M 36 + 54 ns 6 ns
128 M 40 + 56 ns 4 + 2 ns + 8 (TLB miss)
256 M 42 + 57 ns 2 + 1 ns
512 M 43 + 57 ns 1 + ns
1024 M 44 + 57 ns 1 + ns

Intel scheint bis 256 KB besser zu sein, dann kommt der doppelte Cache vom Zen zum Zug. Aber selbst bei 1GB, wo der Cache nicht mehr sehr viel von Bedeutung sein sollte, ist Zen 10% schneller.

Vielleicht ist das der Grund weshalb Zen die Rendering-Benchmarks gewinnt.

[Gipsel]

Hab ein paar Zahlen zur Latenz gefunden:Sehen auf jeden Fall sinnvoller aus als die von AIDA. :rolleyes:
Aber selbst bei 1GB, wo der Cache nicht mehr sehr viel von Bedeutung sein sollte, ist Zen 10% schneller.Beim Penalty für den L3-Cache-Miß vielleicht (40 Zyklen bei Ryzen, also 10ns@4Ghz für den Check des L3), aber da kommt ja die Latenz des eigentlichen Speicherzugriffs noch obendrauf. Und bei Letzterem sieht es bei Ryzen nicht wirklich gut aus.
Kurz: Die Caches sind schnell (L1 identisch, L2 zwar etwas höhere Latenz aber dafür doppelte Größe und doppelte Assoziativität, L3 wieder vergleichbar), das Speicherinterface irgendwie nicht.

[Pirx]

"unknown RAM mode" beim Ryzen, allerdings hatte der Skylake auch "nur" DDR4-2400

aber vllt. tut sich mit neueren Bios-Versionen da noch was

[Skysnake]

Hast du denn den Infinity Fabric TechDay verpasst?

http://abload.de/img/2017-01-09_2318247ukfb.jpg

Quelle ist y33H@:
https://www.forum-3dcenter.org/vbulletin/showpost.php?p=11260758&postcount=1718
Doch an die Folie erinnere ich mich. Da steht aber "Network on a Chip" ;)

Daher ist nicht klar, ob das auch nach außen geführt wird.

[S940]

das Speicherinterface irgendwie nicht.
Das wird das Problem mit dem Takt des Speicherkontrollers sein, der nur mit DRAM-Takt läuft. Oder anders gesagt der relativ starke Vorteil, den man aus OC-RAM ziehen kann.
Ist bekannt, mit welchem Takt Intels MC läuft?

Doch an die Folie erinnere ich mich. Da steht aber "Network on a Chip" ;)
Daher ist nicht klar, ob das auch nach außen geführt wird.
Ist egal, was nach außen geführt wird, AMD kann doch umschalten, siehe Naples, entweder 128 PCIe Lanes pro Sockel oder nur 64, der Rest läuft im Infinity-Modus und stellt die Verbindung zum 2. Sockel her.

Hatte AMD schon lange im Petto, nur wurde die DDR3-Serverplattform vom damaligen AMD-Chef gestrichen. Nun endlich wirds mal offiziell genutzt.

Heißt natürlich immer noch nicht, dass das in zu 100% auch in Vega eingebaut ist, aber wieso sollten sie da ne andere IP als in den CPUs verwenden? V.a. können sie auch nen speichercoherenten Anschluss zw. CPU und GPU für GPGPU gut brauchen.
Nvidia haben ja auch ihren NVlink.

Also wenn Vega kein Infinty hätte, dann wäre AMD aus meiner Sicht schön doof.

[Unicous]

Ich verstehe nicht warum es da überhaupt eine Debatte gibt. AMD hat das Infinity Fabric mit Vega überhaupt erst richtig vorgestellt.

Und nicht zuletzt gibt es auch diese Folie zum Ryzen-Launch.

https://content.hwigroup.net/images/editorial/1920/003578.jpg

[Skysnake]

Da steht aber coherent CPU interconnect.

Ich wäre da wirklich nicht so sicher, ob das mit den dGPUs funktioniert.

Bei den APUs wird es wohl sicher verwendet werden, aber beim anderen? Fragen über Fragen.



Also wenn Vega kein Infinty hätte, dann wäre AMD aus meiner Sicht schön doof.
Es ist aber AMD, und wir wissen ja wie "intelligent" so manche Entscheidung von denen in den letzten Jahren waren...

Ich erinnere mal nur an den GDS den man noch immer nicht in den GPUs für Computeanwendungen nutzen kann -.-

[Unicous]

Meine Güte, warum muss man eigentlich für dich die Recherchearbeit übernehmen, wie wäre es wenn du mal selbst Google anschmeißt.:rolleyes:

Das ist jetzt 4 Monate her und wurde alles schon besprochen. Wenn ich mich recht erinnere habe ich sogar genau diesen Artikel mit den entsprechenden Zitaten hier oder in einem anderen Thread schon gepostet.


The company declined to give data rates or latency figures for Infinity, which comes only in a coherent version. However, it said that it is modular and will scale from 30- to 50-GBytes/second versions for notebooks to 512 Gbytes/s and beyond for Vega.

AMD does not plan to license the link, which uses the Hypertransport messaging protocol. Instead, it will use Infinity both as a network-on-chip and as a clustering link between its GPUs and x86 server SoCs. It supports the open CCIX standard as a link to third-party accelerators such as FPGAs.

Infinity is agnostic on topologies and will be implemented like a mesh on Vega, said Maurice Steinman, an AMD fellow for client SoC architectures and modeling. It can provide the full bandwidth of any attached DRAM.
http://www.eetimes.com/document.asp?doc_id=1330981&page_number=2

[Kriton]

Es ist aber AMD, und wir wissen ja wie "intelligent" so manche Entscheidung von denen in den letzten Jahren waren...

Ich erinnere mal nur an den GDS den man noch immer nicht in den GPUs für Computeanwendungen nutzen kann -.-

AMD ist aber nicht AMD - das hängt immer auch an den Entscheidungsträgern, und die sind doch nicht mehr dieselben. Su ist immerhin kein BWLer, sondern kommt aus dem technischen Bereich, da werden Entscheidungen von ihr sicher anders getroffen.

[Liszca]

Hat schon jemand was davon gehört, ob es möglich ist die TDP eines 1700 auf >45Watt im Bios abzusenken? Offiziell, nicht durch Undervolting.

[Skysnake]

Meine Güte, warum muss man eigentlich für dich die Recherchearbeit übernehmen, wie wäre es wenn du mal selbst Google anschmeißt.:rolleyes:

Das ist jetzt 4 Monate her und wurde alles schon besprochen. Wenn ich mich recht erinnere habe ich sogar genau diesen Artikel mit den entsprechenden Zitaten hier oder in einem anderen Thread schon gepostet.


http://www.eetimes.com/document.asp?doc_id=1330981&page_number=2
Nein, wusste ich jetzt ganz ehrlich gesagt wirklich nicht mehr, dass das schon derart sicher gesagt worden sein soll.

Jetzt muss AMD eigentlich nur noch eine gescheite Softwareumgebung bereitstellen. Das wir ziemlich spannend.

Gabs denn schon gerüchte, dass so ein Zen+Vega Teil irgendwo rumgeistert als Dev-Kiste?

An sich sollte da ja schon etwas im Umlauf sein, wenn im Q2 was kommen sollte.

[Unicous]

Wie gesagt ich hatte eben diesen Artikel schon im Dezember verlinkt,

https://www.forum-3dcenter.org/vbulletin/showthread.php?p=11238272#post11238272

leider scheinen die anderen Medien das Infinity Fabric als nicht so berichtenswert erachtet zu haben, denn ich finde sonst keine so detailreichen Angaben. Oder Merritt hat den Engineers noch etwas im Einzelgespräch herausleiern können.


Warum braucht man dafür eine "Zen+Vega Kiste"? Ich gehe davon aus, dass man das mit einem normalen Mainstream-Board realisieren kann. Das coherent HyperTransport Protokoll über PCIe zu schicken dürfte kein Hexenwerk sein.

edit:
Na zumindest Charlie hatte etwas ausführlicher geschrieben.

[...]
So that is the key to the new Infinity Fabric, the granularity, especially in mesh topologies it should allow bandwidth to scale with nodes. Topology is not protocol defined or restricted and the coherent links will work across sockets, CPUs, GPUs, and more. If the level of granularity is as fine as was intoned, it allows a CPU core to pass info to a shader ‘directly’ regardless of the two being on the same silicon or across a system. The separate control and data fabrics bring AMD up to modern SoC structures too, and in some ways beyond. Infinity Fabric is a really big deal, and at the risk of sounding like a broken record, it is going to be really interesting to see the details when AMD reveals them.
http://semiaccurate.com/2017/01/19/amd-infinity-fabric-underpins-everything-will-make/

[Skysnake]

Naja, weil es vielleicht wie eine APU nur mit dediziertne Einheiten funktioniert ;)

DU solltest wissen, was mich an der Kiste reizen würde. Ok, echte APUs wären noch schöner/interessanter, aber das kommt ja vielleicht noch.

[Complicated]

Jetzt muss AMD eigentlich nur noch eine gescheite Softwareumgebung bereitstellen. Das wir ziemlich spannend.

Gabs denn schon gerüchte, dass so ein Zen+Vega Teil irgendwo rumgeistert als Dev-Kiste?

An sich sollte da ja schon etwas im Umlauf sein, wenn im Q2 was kommen sollte.
y33h hat darüber vor einem Jahr berichtet. Also die Software ist schon in Nutzung mit Fiji:
https://www.golem.de/news/gpu-open-amd-attackiert-cuda-und-gameworks-mit-open-source-1601-118075-2.html

[Locuza]

PCPerspective hat sich das Sheduling-Verhalten von Windows 10 anhand selbst geschriebenen Code angeschaut:

https://www.pcper.com/files/imagecache/article_max_width/review/2017-03-10/ping-intel.png

https://www.pcper.com/files/imagecache/article_max_width/review/2017-03-10/ping-amd.png
https://www.pcper.com/reviews/Processors/AMD-Ryzen-and-Windows-10-Scheduler-No-Silver-Bullet

Das Urteil ist hauptsächlich, dass Windows 10 Ryzen richtig adressiert, alle logischen Kerne werden korrekt den physikalischen zugeordnet und immer so befüllt, dass zuerst jeder Kern einen Thread haben muss, bevor ein zweiter an einen Kern vergeben wird.
Entsprechend macht man sich wenig Hoffnung in diesem Bezug, dass ein Sheduling-Patch notwendig ist oder nennenswert etwas verbessern würde, dabei scheint auch AMD die selbe Meinung zu besitzen:
In fact, though we are waiting for official comments we can attribute from AMD on the matter, I have been told from high knowledge individuals inside the company that even AMD does not believe the Windows 10 scheduler has anything at all to do with the problems they are investigating on gaming performance.

Das Thema Windows 10 selber ist aber allgemein noch nicht abgeschlossen, da man weiterhin nach einer Erklärung suchen muss, wieso Windows 7 bessere Ergebnisse zu Tage fördert, besonders unter SMT war der Unterschied bei Total War: Warhammer groß.

[unl34shed]

Ich würde nicht sagen, dass der Win Scheduler richtig arbeitet, wenn man sich das Video aus dem Thread anschaut. Bei Win7 ist jeder zweite Thread auf 0% bei Win10 ist kein Muster zu erkennen. Mal passt es, dann wird wieder wild gemischt.

https://www.forum-3dcenter.org/vbulletin/showthread.php?t=579710

Nachtrag:
Müsste beim Intel die Latenz nicht zunehmen, je weiter die cores voneinander entfernt sind?
Laut damaliger Sandy Folie soll immer der "shortest path" genommen werden.

[iuno]

Gute Untersuchung von PCPer :up:
Interessant, dass Intel "intra-core" (logische threads im selben core) schneller ist, AMD "inter-core" (beide jeweils deutlich!) und dann mit dem grossen Loch inter-ccx.
Immerhin ist damit bestaetigt, dass der W10 scheduler keine gravierenden Fehler macht. Trotzdem bleibt zu klaeren, warum W7 teilweise schneller ist. Vielleicht bounct der W10 Scheduler einfach von der Charakteristik her mehr ueber den gesamten Pool.
Und natuerlich heisst das nicht, dass keine Optimierungen moeglich sind. Wenn der Scheduler ueber CCX Bescheid wuesste, koennte er das bouncing dort versuchen zu verhindern. Die Logik koennte auch helfen, wenn mehrere Ringbusse vorhanden sind. Ich wuerde den Test gerne auch mal auf einem entsprechenden Intel sehen.

[The_Invisible]

PCPerspective hat sich das Sheduling-Verhalten von Windows 10 anhand selbst geschriebenen Code angeschaut:

https://www.pcper.com/files/imagecache/article_max_width/review/2017-03-10/ping-intel.png

https://www.pcper.com/files/imagecache/article_max_width/review/2017-03-10/ping-amd.png
https://www.pcper.com/reviews/Processors/AMD-Ryzen-and-Windows-10-Scheduler-No-Silver-Bullet

Das Urteil ist hauptsächlich, dass Windows 10 Ryzen richtig adressiert, alle logischen Kerne werden korrekt den physikalischen zugeordnet und immer so befüllt, dass zuerst jeder Kern einen Thread haben muss, bevor ein zweiter an einen Kern vergeben wird.
Entsprechend macht man sich wenig Hoffnung in diesem Bezug, dass ein Sheduling-Patch notwendig ist oder nennenswert etwas verbessern würde, dabei scheint auch AMD die selbe Meinung zu besitzen:


Das Thema Windows 10 selber ist aber allgemein noch nicht abgeschlossen, da man weiterhin nach einer Erklärung suchen muss, wieso Windows 7 bessere Ergebnisse zu Tage fördert, besonders unter SMT war der Unterschied bei Total War: Warhammer groß.

Wenn man sich hier wirklich ein "quasi-NUMA-Problem" bei Desktop aufgerissen hat wäre das schon ungut. Bei Servern ist es ja noch ziemlich egal da die dortige Software größtenteils sowieso auf NUMA optimiert ist.

Das würde aber auch bedeuten das normale Consumersoftware und Spiele darauf optimiert werden müsste, ob sich darauf viele einlassen würden?

[Skysnake]

Wenn man sich hier wirklich ein "quasi-NUMA-Problem" bei Desktop aufgerissen hat wäre das schon ungut. Bei Servern ist es ja noch ziemlich egal da die dortige Software größtenteils sowieso auf NUMA optimiert ist.

Schön wäre es. :freak:

Also meine Erfahrung ist eher gegenteilig. Man findet oft genug NUMA Probleme. Da sieht man leider oft genug wieder die Probleme des IT Studiums, bzw. der Mentalität von vielen Leuten, für die der PC nur noch das komische Ding ist, dass den High-lvl programmierten Kram halt ausführt. :usad:

[The_Invisible]

Schön wäre es. :freak:

Also meine Erfahrung ist eher gegenteilig. Man findet oft genug NUMA Probleme. Da sieht man leider oft genug wieder die Probleme des IT Studiums, bzw. der Mentalität von vielen Leuten, für die der PC nur noch das komische Ding ist, dass den High-lvl programmierten Kram halt ausführt. :usad:

Ich schrieb ja auch größtenteils. :D

Richtige Clustersoftware ist sowieso NUMA- und Node-aware, bei Virtualisierung kann man auch die VMs auf gewissen Cores/Threads/Sockets festlegen. Pech hat man oft mit 0815 Software die mit 2 Sockets gerade mal ein wenig schneller ist wie mit einem.

Bei Consumer-Hardware ist es halt echt blöd, vor allem wenn Intel hier nicht mitzieht. Oder sie wussten es schon vorher und haben daher auf Ryzen noch gar nicht reagiert. Hier kann man auch auf OS-Ebene so gut wie nichts machen da das OS ja nicht weiß wie die Threads zusammenhängen. Der Linux-Kernel Patch war ja auch nur dafür da die Cores und Threads richtig zuzuordnen.

Helfen tut hier wirklich nur Softwareoptimierung selbst wie AMD schon sagte. Die ganzen Middlewares könnten hier auch helfen wenn sie auf die Ryzen-Architektur Rücksicht nehmen.

[iuno]

Hier kann man auch auf OS-Ebene so gut wie nichts machen da das OS ja nicht weiß wie die Threads zusammenhängen. Der Linux-Kernel Patch war ja auch nur dafür da die Cores und Threads richtig zuzuordnen.
Natuerlich ist dem os bekannt, welche logischen auf welche physikalischen cores gehoeren :confused:
Es gab uebrigens schon seit langer Zeit viele Patches fuer Ryzen, nicht nur den letzten Bugfix.
Scheduler kennen domains (fuer SMT, SMP, NUMA) und Gruppen man koennte dementsprechend schon ein Layer fuer etwas wie CCX oder mehrere Ringbusse festlegen. Fraglich nur, ob das Interesse/der Nutzen gross genug sind. Man muesste mal nachschauen, ob Intel da fuer die HCC CPUs was gemacht hat.
Oder was spricht wirklich technisch dagegen?

[5CH4CHT3L]

um die Ping-Times zusammenzufassen:
15ns - 5960X auf gleichem Kern
25ns - 1800X auf gleichem Kern
45ns - 1800X auf gleicher CCX
80ns - 5960X auf CPU
140ns - 1800X auf CPU

also solange alles auf der CCX bleibt ist AMD klar im Vorteil, der L3 Databus scheint gut zu laufen. Hätte man bloß die beiden CCX etwas näher aneinandergebracht :rolleyes:

[Gipsel]

Von Snowy Owl (16C/32T, Quadchannel) hört man echt nicht besonders viel (oder nur Andeutungen wie solche (https://twitter.com/BitsAndChipsEng/status/840619984451690497)). Könnte das darauf hindeuten, daß man damit erst nach Naples startet?

[Skysnake]

gut möglich

[dildo4u]

PCPerspective hat sich das Sheduling-Verhalten von Windows 10 anhand selbst geschriebenen Code angeschaut:

https://www.pcper.com/files/imagecache/article_max_width/review/2017-03-10/ping-intel.png

https://www.pcper.com/files/imagecache/article_max_width/review/2017-03-10/ping-amd.png
https://www.pcper.com/reviews/Processors/AMD-Ryzen-and-Windows-10-Scheduler-No-Silver-Bullet

Das Urteil ist hauptsächlich, dass Windows 10 Ryzen richtig adressiert, alle logischen Kerne werden korrekt den physikalischen zugeordnet und immer so befüllt, dass zuerst jeder Kern einen Thread haben muss, bevor ein zweiter an einen Kern vergeben wird.
Entsprechend macht man sich wenig Hoffnung in diesem Bezug, dass ein Sheduling-Patch notwendig ist oder nennenswert etwas verbessern würde, dabei scheint auch AMD die selbe Meinung zu besitzen:

Im Video kommen sie zum Schluss,das es in jedem Fall besser werden kann wenn MS den Scheduler für Ryzen anpasst.

https://youtu.be/6laL-_hiAK0?t=26m21s

[Entropy]

Deren Test nach sollte Windows mit SMT schon richtig umgehen, aber dennoch sind Spiele oft schneller wenn SMT aus ist. Ich denke die meisten Spiele ignorieren SMT und haben ein Task-System, das jeden "Core" als äquivalent ansieht. Wenn dann eine neue Aufgabe kommt, bekommt der erste Thread, der fragt, diesen Job, auch wenn er SMT läuft auf einem schon stark ausgelasteten Core. ( Wenn Thread Affinität von Konsolen her benutzt wird, kann das OS auch nicht viel daran ändern. )

Das sollte auf Intel eigentlich noch schlechter aussehen.

[MR2]

Bei einem unserer Großhändler API sind die ersten R5 1500, R5 1600 und R5 1600X gelistet. Die R7 wurden erst nach Release in den Shop aufgenommen, da könnte es ja wirklich Anfang April so weit sein.

[Gipsel]

Bei einem unserer Großhändler API sind die ersten R5 1500, R5 1600 und R5 1600X gelistet. Die R7 wurden erst nach Release in den Shop aufgenommen, da könnte es ja wirklich Anfang April so weit sein.Wenn das stimmt, kommt der 1500X in 2+2 Konfiguration.

[Odal]

Wenn das stimmt, kommt der 1500X in 2+2 Konfiguration.

was soll das überhaupt für ne komische CPU sein,

mal 18MB mal 19MB mal 20MB cache?

[Unicous]

Daran ist nichts komisch, es wird L2 und L3 zusammengerechnet und je nachdem wieviele Cores/CCX aktiviert sind fällt auch die maximale Cachegröße aus.

[Knuddelbearli]

Bingo!

[Odal]

Das habe ich mir schon irgendwo gedacht das da Caches zusammenaddiert werden, aber was ist dann der R5 1600(X) ein 1.5 volle "Module" also 4+2? Und 2+2 heißt 2 halbe module? Und was ist mit einer 1x volles Modul CPU also halber R7?

[Der_Korken]

10MB: 4xL2 (2MB) + 1xL3 (8MB) => 4 Kerne in einem CCX
18MB: 4xL2 (2MB) + 2xL3 (16MB) => 4 Kerne, verteilt auf zwei CCX
19MB: 6xL2 (3MB) + 2xL3 (16MB) => 6 Kerne, verteilt auf zwei CCX
20MB: 8xL2 (4MB) + 2xL3 (16MB) => 8 Kerne, verteilt auf zwei CCX (Vollausbau)

[Gipsel]

10MB: 4xL2 (2MB) + 1xL3 (8MB) => 4 Kerne in einem CCX
18MB: 4xL2 (2MB) + 2xL3 (16MB) => 4 Kerne, verteilt auf zwei CCX
19MB: 6xL2 (3MB) + 2xL3 (16MB) => 6 Kerne, verteilt auf zwei CCX
20MB: 8xL2 (4MB) + 2xL3 (16MB) => 8 Kerne, verteilt auf zwei CCX (Vollausbau)
Genau. Dazu kommt natürlich auch noch die Möglichkeit, jeweils die Hälfte des L3 in jedem CCX zu deaktivieren und auch eine 2+2 Variante mit nur 2x4=8MB L3 (also 10MB L2+L3) aufzulegen. Dies könnte bei irgendeiner kleinen CPU (z.B. R3 1100 oder 1200) der Fall sein.

[Der_Korken]

Macht es überhaupt noch Sinn die Serie bis 1100 runterzuziehen, wenn bereits der 1500(X) laut aktuellen Gerüchten schon mit nur vier Kernen kommt? Klar ist jeder Preis besser als die schlechten Chips wegzuwerfen, aber werden überhaupt genug Chips mit >50% defekten Recheneinheiten/Cache anfallen, dass man die sinnvoll verlaufen kann? Wenn noch SMT deaktiviert wird, muss man die Chips schon zum i3-Preis verscherbeln bzw. eventuell sogar. Wenn man haufenweise Sechskerner opfern muss, um die kleinen Modelle auszuliefern, schneidet sich AMD doch ins eigene Fleisch.

[Gipsel]

Macht es überhaupt noch Sinn die Serie bis 1100 runterzuziehen, wenn bereits der 1500(X) laut aktuellen Gerüchten schon mit nur vier Kernen kommt? Klar ist jeder Preis besser als die schlechten Chips wegzuwerfen, aber werden überhaupt genug Chips mit >50% defekten Recheneinheiten/Cache anfallen, dass man die sinnvoll verlaufen kann? Wenn noch SMT deaktiviert wird, muss man die Chips schon zum i3-Preis verscherbeln bzw. eventuell sogar. Wenn man haufenweise Sechskerner opfern muss, um die kleinen Modelle auszuliefern, schneidet sich AMD doch ins eigene Fleisch.
Die R3-1100 und 1200 stehen ja auch gegen die i3, bieten aber vier echte Kerne, allerdings im Gegensatz zur R5-Serie ohne SMT. Perspektivisch wird das Segment sicher von Raven Ridge (nativer Vierkerner) bedient, dessen Abfall als Zweikerner mit SMT in irgendeinem embedded oder Einstiegsmodell (vermutlich mobil) landen dürfte.

[Botcruscher]

Wenn man haufenweise Sechskerner opfern muss, um die kleinen Modelle auszuliefern, schneidet sich AMD doch ins eigene Fleisch.
Warum? Am Ende zählt nur der Gewinn. Der Markt für Sechskerner muss nur ausreichend bedient sein.
Die 4K APUs sind nun als Ersatz auch nicht so weit entfernt.

[Unicous]

@Der_Korken

Je nach Yield-Rate könnte das natürlich kurzfristig ein bißchen weh tun potentielle 6-Kerner zu degradieren, aber man möchte ja auch das volle Portfolio bieten und muss ja ein paar Monate überbrücken bis die Ryzen-APUs entsprechende teildefekte Chips abwerfen.

Und sollte AMD deutlich Marktanteile zurückerobern und auch entsprechend Umsatz machen, böte sich sicherlich auch der ein oder andere Extra-Die an, wobei ich eher davon ausgehe, dass die 4-Kerner ohne iGPU eine Zwischenlösung sind bevor man den Intel-Weg geht und im Mainstream flächendeckend Zen-basierte APUs anbietet.

Bits and Chips hat bei Twitter nochmals bekräftigt, dass laut ihren Quellen AMD auch bei TSMC einen tapeout für eine Zen-CPU hatte, also vermutlich ein Zeppelin@16nm.

[Unicous]

Charlie hat noch ein paar interessante Schnipsel bezüglich IF bei RWT fallen lassen

Two things stand out. First is the old Hypertranport was both hardware and protocol. THe new IF is physical layer agnostic which should provide a lot more flexibility. It works on-die, between MCM chips, and between sockets. I don't know if it also can work for inter-system or inter-rack comms, I will ask if I get in front of the right people.

The other thing is that IF is far more granular than HT ever was in that it isn't a chips to chip protocol or even a core to core protocol. From what I gathered from my chats with AMD personnel, there are multiple IF endpoints on every die, with multiple being a large number, not single digits. The idea is to both transport data between blocks and to have a separate control fabric as well. How this is exactly laid out and controlled, much less exact capabilities, hasn't been revealed yet.

It was strongly hinted at that a block can target another block directly for a transfer. My educated guess is for HSA type workloads and pointer passing, a CPU core can pass data directly to a shader on an APU that needs it for the nest instruction. I may be very wrong on this, but I suspect this is the long term goal of the system.

I am trying to find out more but getting anything more than bullet points is tough at the moment.

-Charlie
http://www.realworldtech.com/forum/?threadid=166070&curpostid=166084

[Screemer]

Warum wird hier eigentlich schon wieder über 4+2 bei den sechskernern gesprochen? War der stand nicht, dass pro ccx gleich viele Kerne aktiv sein müssen? Für 6 Kerner kommt also sich nur 3+3 in Frage.

[maximus_hertus]

Falls es wen interessiert, der Ryzen 5 1600X ist mit 299 Euro brutto Endkundenpreis gelistet. Leider noch ohne Liefertermin, aber das dürfte dann doch recht schnell gehen.

[deekey777]

Macht es überhaupt noch Sinn die Serie bis 1100 runterzuziehen, wenn bereits der 1500(X) laut aktuellen Gerüchten schon mit nur vier Kernen kommt? Klar ist jeder Preis besser als die schlechten Chips wegzuwerfen, aber werden überhaupt genug Chips mit >50% defekten Recheneinheiten/Cache anfallen, dass man die sinnvoll verlaufen kann? Wenn noch SMT deaktiviert wird, muss man die Chips schon zum i3-Preis verscherbeln bzw. eventuell sogar. Wenn man haufenweise Sechskerner opfern muss, um die kleinen Modelle auszuliefern, schneidet sich AMD doch ins eigene Fleisch.

Natürlich macht es Sinn, vielleicht gar über den Start des RR hinaus. AMD braucht Marktanteile.

[dargo]

Falls es wen interessiert, der Ryzen 5 1600X ist mit 299 Euro brutto Endkundenpreis gelistet. Leider noch ohne Liefertermin, aber das dürfte dann doch recht schnell gehen.
Sehr gut, damit habe ich gerechnet. Nach wenigen Wochen dürften Straßenpreise von 279€ realistisch sein.

[Locuza]

Scheinbar fällt heute das NDA für die Launchtermine bezüglich Ryzen 5, wo Guru3D ihre Webpage nicht auf privat gestellt hat:
http://www.guru3d.com/news-story/amd-announces-ryzen-series-5-with-six-and-four-core-processors-available-april-11.html

Das Internet erstellt aber beeindruckend schnell backups:
http://i.imgur.com/BPKVG6N.png

[fondness]

$219 für 6C/12T bzw. $169 für 4C/8T ist natürlich keine Kampfansage.

[tm0975]

$219 für 6C/12T bzw. $169 für 4C/8T ist natürlich keine Kampfansage.

wieso keine? gerade die 4-kerner auf einem ccx dürften doch extrem schnell sein, wenn das core-parking deaktiviert ist in win 10. ich bin gespannt, ob der große kerne-freischalt-spass dann beginnen kann. :-)

[Gipsel]

wieso keine? gerade die 4-kerner auf einem ccx dürften doch extrem schnell sein, wenn das core-parking deaktiviert ist in win 10.Die 6-Kerner sind gut positioniert. Den Vierkernern fehlt aufgrund des relativ niedrigen Taktes so ein wenig die Attraktivität. Der 1500X hätte ebenfalls die 3,6/4,0 GHz vertragen können. Aber das geben vielleicht die BinSplits im Moment nicht her.

[Botcruscher]

Erst mal sehen ob das mit den CCX noch lustig wird.

[fondness]

wieso keine? gerade die 4-kerner auf einem ccx dürften doch extrem schnell sein, wenn das core-parking deaktiviert ist in win 10. ich bin gespannt, ob der große kerne-freischalt-spass dann beginnen kann. :-)

keine Ahnung wie das k da hingekommen ist, sollte natürlich eine heißen.

[Screemer]

8 threads zu fast 40% geringerem preis als das günstigste i7 modell finde ich jetzt nicht schlecht.

€dit: ahhh. fondness freudscher vertipper.

[M4xw0lf]

Hmm... da es bei den Mainboards eh nicht vorangeht, kann ich auch noch bis dahin abwarten. :ucoffee:

[Pirx]

Also doch 4-Kerner schon Anfang Q2 hmm. Und das inkl. GPUs soll alles GF mit ihrer "halben" 14 nm-Fab produzieren?

[dildo4u]

Also doch 4-Kerner schon Anfang Q2 hmm. Und das inkl. GPUs soll alles GF mit ihrer "halben" 14 nm-Fab produzieren?
Das sind alles kaputte 8 Core Dies keine GPU.

[Screemer]

Das sind alles kaputte 8 Core Dies keine GPU.
polaris, vega, ryzen. lot stuff, low rum, u knogh.

[Gipsel]

Das sind alles kaputte 8 Core Dies keine GPU.Die Polaris-Dies sind aber GPUs. Die muß GF ja auch noch produzieren ;).

[Isen]

http://www.pcgameshardware.de/Ryzen-7-1800X-CPU-265804/News/Hoehere-RAM-Teiler-BIOS-Updates-1223162/

AMD hat in einem zweiten Blog-Post angekündigt, ab Mai Updates zur Verfügung stellen zu wollen, durch die Ryzen-CPUs den Umgang mit schnellerem RAM lernen. Pflegen das Mainboard-Hersteller in ihre BIOS-Versionen ein, lässt sich Arbeitsspeicher mit höheren Teilern nutzen. Da dadurch auch der CCX-Interconnect schneller läuft, könnte die Leistung deutlich steigen.

[user0815]

Mai? AMD soll mal hinmachen. Echt nicht einfach wenn man AMD kaufen will.

[Noebbie]

So lange der Chipsatz keine defekten Sata Ports hat (war das eine zu nah platzierte Diode?), ist alles gut. (Cougar Point)

Den Rest muss man als Early Adopter eben hinnehmen.

Immerhin arbeitet AMD daran! (y)

[Zergra]

Nix gegen Cougar Point ich nutze das immer noch 😂

Mai ist natürlich sehr spät, aber es gibt ja aktuell auch immer noch relativ wenig Mainboards. Ich warte gerne länger, aktuell bin ich eh draußen anzutreffen.

[Rabiata]

http://www.pcgameshardware.de/Ryzen-7-1800X-CPU-265804/News/Hoehere-RAM-Teiler-BIOS-Updates-1223162/
Na ob das auch bei mehreren Modulen hilft?

Die niedrigeren Taktraten bei 4 Modulen und Dual-Ranked Modulen bringen mich eher zu der Vermutung, daß da vielleicht die Speicheransteuerung an ihr elektrisches Limit kommt. Das wird sich nicht mit einem Bios-Update beheben lassen, das braucht neue Chips (Zen+?) :(

[sulak]

wieso keine? gerade die 4-kerner auf einem ccx dürften doch extrem schnell sein, wenn das core-parking deaktiviert ist in win 10. ich bin gespannt, ob der große kerne-freischalt-spass dann beginnen kann. :-)

Woher weist du, ob dein neuer AMD 4Kerner alle 4 Cores auf einem CCX hat oder nicht doch 2/2 geschaltet ist, oder gar 3/1?

[Gipsel]

Woher weist du, ob dein neuer AMD 4Kerner alle 4 Cores auf einem CCX hat oder nicht doch 2/2 geschaltet ist, oder gar 3/1?Es gibt laut den Händlerlistungen auch 2+2-Modelle (1500er). Aber 3+1 geht prinzipiell nicht. Die CCX' müssen offenbar immer symmetrisch sein.

=========================================

Na ob das auch bei mehreren Modulen hilft?

Die niedrigeren Taktraten bei 4 Modulen und Dual-Ranked Modulen bringen mich eher zu der Vermutung, daß da vielleicht die Speicheransteuerung an ihr elektrisches Limit kommt. Das wird sich nicht mit einem Bios-Update beheben lassen, das braucht neue Chips (Zen+?) :(Ich wäre da noch nicht so skeptisch. Laut den Speicher-QVLs der verschiedenen Boards gibt es durchaus Module am Markt (allerdings zugegeben sehr wenige im Moment), die auch bei Vollbestückung mit 4 Modulen (sogar 4x dual Rank) mit 2666 GT/s laufen oder mit zwei dual Rank Modulen auch mit 3200. Da würde ich abwarten, was da noch bessere Abstimmung bringen wird. Und nicht vergessen: Momentan läuft bei den Ryzens auf den meisten Boards das Speicherinterface noch fest mit 1T Command Rate. Nur auf wenigen läßt sich das bereits auf 2T umschalten (was weiteren Spielraum beim Takt ermöglicht; intel CPUs kommen mit 1T auch nicht ganz so hoch mit dem Takt wie mit 2T).

[Birdman]

Na ob das auch bei mehreren Modulen hilft?
Je mehr Ranks, desto grösser die Load am Speichercontroller und desto geringer die maximal erreichbare Taktrate.
Im offiziell supporteten Bereich muss es ja keinen Unterschied geben bei der maximalen Frequenz zwischen einer ein SR DIMM und zwei DR DIMM Konfiguration, aber im overclocking Bereich wird eine single SR DIMM Config immer höher taktbar sein.

Das selbe gilt bei Intel seit Jahren, je nach RAM Modul konnte man da nicht mal alle verbauten DIMM Slots benutzen.
Z.B. bei den 5500er Xeons war es so dass man Mobos mit 3 Slots pro Channel bekam, der Memory Controller aber nur maximal 8 Ranks unterstützte. Wenn man da QR DIMMs verwendet hat, musste daher ein Slot frei bleiben.
Und natürlich hat sich auch die Speicherfrequenz mit quasi jeder zusätzlichen Rank verschlechtert.

[Th3o]

Ich hätte auch gerne eine Aussage, was bei 2x16GB max. möglich sein wird. Sonst macht es keinen Sinn, dafür soviel Geld auszugeben.

[Dant3]

Das ging ja wirklich deutlich schneller als erwartet. Hatte mich für R5 schon auf einen Launch während der E3 im Juni eingestellt. Der 1600er wird dann meinen 3570k in einigen Wochen definitiv beerben :).

[Screemer]

Find ich auch super. Wird meinen 2600k auch zügig beerben. Die 2*16gb Riegel liegen schon seit Anfang Feb. in der Schublade. Das erste mal, dass sich so ein Kauf wohl bei mir auszahlt.

[Pirx]

Bug bei Ryzen entdeckt

"schön" reißerisch formuliert von heise: https://www.heise.de/newsticker/meldung/Bug-in-AMD-Ryzen-Kompletter-Systemabsturz-bei-manchen-FMA3-Anwendungen-3641409.html

[Noebbie]

Ist ja nichts ungewöhnliches bei einer CPU? Jede CPU hat etliche Bugs...

[Isen]

Ich lese nur, Hirsch und fahre weiter ;)

[iuno]

Skylake ist anfangs auch komplett eingefroren, IIRC irgendwo mit AVX.
Sowas passiert doch staendig, wird per µCode gefixt werden und keinen mehr Interessieren.

[Gipsel]

Das ist offenbar ein ziemlich obskurer Bug. Angeblich tritt der mit dem gleichen Test unter Linux nicht auf, sondern nur unter Windows. Das muß also an den spezifischen Umständen hängen (der für Linux kompilierte Test macht trotz eigentlich identischem Code für den eigentlichen Testloop minimal was anders), ob der Bug getriggert wird oder nicht. Wenn da nicht noch mehr dran hängt, läßt sich das vermutlich wie von AMD offenbar bereits angekündigt mit einem Microcode-Update beheben. Hoffentlich ohne Performance-Nachteil.

[raumfahrer]

Wie sieht es derzeit eigentlich mit Ryzen und BLAS aus? Konnte praktisch nichts
finden. Gibt es irgendwo schon erste Commits?

[Rabiata]

Je mehr Ranks, desto grösser die Load am Speichercontroller und desto geringer die maximal erreichbare Taktrate.
Im offiziell supporteten Bereich muss es ja keinen Unterschied geben bei der maximalen Frequenz zwischen einer ein SR DIMM und zwei DR DIMM Konfiguration, aber im overclocking Bereich wird eine single SR DIMM Config immer höher taktbar sein.
Eben darauf wollte ich hinaus. Und der Speichercontroller ist seit einigen Jahren bei Intel und AMD gleichermaßen in der CPU verbaut. Wenn der nicht die Ströme liefern kann, um die (unerwünschten, aber unvermeidlichen) parasitären Kapazitäten an den Moduleingängen schnell genug umzuladen, dann ist da mit einem BIOS-Update nichts zu retten.

Ich wäre da noch nicht so skeptisch. Laut den Speicher-QVLs der verschiedenen Boards gibt es durchaus Module am Markt (allerdings zugegeben sehr wenige im Moment), die auch bei Vollbestückung mit 4 Modulen (sogar 4x dual Rank) mit 2666 GT/s laufen oder mit zwei dual Rank Modulen auch mit 3200. Da würde ich abwarten, was da noch bessere Abstimmung bringen wird. Und nicht vergessen: Momentan läuft bei den Ryzens auf den meisten Boards das Speicherinterface noch fest mit 1T Command Rate. Nur auf wenigen läßt sich das bereits auf 2T umschalten (was weiteren Spielraum beim Takt ermöglicht; intel CPUs kommen mit 1T auch nicht ganz so hoch mit dem Takt wie mit 2T).
Dann haben diese Hersteller vielleicht ein besseres Boardlayout oder andere Chiptypen, um die Eingangskapazitäten gering zu halten. Konkrete Daten sind für solche Details leider kaum zu bekommen.

[y33H@]

Die Ryzen 5 sind vorgestellt:

https://www.golem.de/news/amd-prozessoren-ryzen-5-hexacores-und-quadcores-ab-11-april-erhaeltlich-1703-126747.html

AMD nutzt wohl eine 2+2-Config für die Quadcores, öffentlich bestätigen wollen sie das aber bisher nicht.

[mczak]

AMD nutzt wohl eine 2+2-Config für die Quadcores, öffentlich bestätigen wollen sie das aber bisher nicht.
Halte ich persönlich nicht für sonderlich sinnvoll. Naja wenn man eine 16MB Konfiguration (gut fürs Marketing!) auch mit 4 Kernen verkaufen will bleibt da natürlich nichts anderes übrig. Und da muss man dann wohl fast den billigeren 4-Kerner auch so anbieten sonst ist der dann plötzlich manchmal schneller...
Mir ist allerdings nicht ganz klar woher golem diese Information hat, dIe anderen Seiten schreiben jedenfalls nichts davon.
edit: anandtech schreibt das auch, also ist wohl was dran (wobei techreport im Gegensatz schreibt Fragen zu CCX-Konfiguration und L3 Cache wurden nicht beantwortet...). Wenn man einen 4-Kerner will wartet man also wohl besser auf das Raven-Ridge Die :-).

[dargo]

Die Ryzen 5 sind vorgestellt:

https://www.golem.de/news/amd-prozessoren-ryzen-5-hexacores-und-quadcores-ab-11-april-erhaeltlich-1703-126747.html

AMD nutzt wohl eine 2+2-Config für die Quadcores, öffentlich bestätigen wollen sie das aber bisher nicht.
Der R5 1500X kommt auch mit den vollen 16MB L3? Strange... :freak:

[aufkrawall]

Skylake ist anfangs auch komplett eingefroren, IIRC irgendwo mit AVX.
Sowas passiert doch staendig, wird per µCode gefixt werden und keinen mehr Interessieren.
Wurde bei Skylake dabei nicht die AVX2-Performance verschlechtert?

[y33H@]

Es sind 2+2 mit 16M oder 8M, die Freigabe seitens AMD kam bissi spät ^^

[Unicous]

Noch keiner auf die 200Mhz XFR beim 1500X eingegangen?

Wenn das mit den 200Mhz bei den 4-Kernern stimmt, dann sieht man ja das XFR noch nicht da ist wo man es haben wollte und ich hoffe mal, dass es da noch Luft nach oben gibt. Aber dennoch finde ich die Taktraten ein wenig traurig, da muss mehr gehen.

[TGKlaus]

Es sind 2+2 mit 16M oder 8M ...

Ich hatte bei den 8M auf 4+0 gehofft. ;(

[dargo]

Ich hatte bei den 8M auf 4+0 gehofft. ;(
Ganz ehrlich? 4+0 oder 2+2 ist außer vielleicht bei BF1 kaum der Rede wert wie die PCGH in ihrem Test festgestellt hat. Und die haben nur mit DDR4-2133 getestet. Würde mich mal interessieren ob die Verhältnisse bei DDR4-2666+ genauso bleiben.

[Hübie]

Dachte bisher Zeppelin ist immer ein Quad. Hab ich wohl was vercheckt.

Ich warte mal die nächste Iteration ab. Ryzen hat nen holprigen Start hingelegt und bedarf noch etwas Überarbeitung. =) Dann kann man auch eher abwägen was aus den Software-Anpassungen geworden ist.

[Screemer]

Zeppelin hat immer 8 Kerne

[iuno]

Das ist offenbar ein ziemlich obskurer Bug.
Das trifft es gut ;)
https://www.golem.de/news/fma3-instruktion-windows-smt-bug-laesst-ryzen-systeme-abstuerzen-1703-126770.html

Wurde bei Skylake dabei nicht die AVX2-Performance verschlechtert?
Ja, iirc schon etwas. Aber wen juckt das wenn die Alternative ist, ein einfrierendes System zu haben?

Auf der Suche gerade den Artikel gefunden: https://www.computerbase.de/2016-01/prime95-intel-erkennt-stabilitaetsproblem-bei-skylake-cpus-an/
Lustig, dass es auch damals im Zusammenhang mit SMT stand

[Gipsel]

Das trifft es gut ;)
https://www.golem.de/news/fma3-instruktion-windows-smt-bug-laesst-ryzen-systeme-abstuerzen-1703-126770.htmlDaß das nur mit Windows und SMT auftritt, unter Linux aber nicht (auch nicht mit den Windows-Binaries unter Wine), spricht eventuell dafür, daß das irgendwas mit den Taskswitches durch den Scheduler des OS zu tun hat. Linux geht da vermutlich minimal anders als Windows vor (das müssen beide machen: Sichern des Kontextes [Register, Flags] des alten Threads, Wiederherstellen des Kontextes des nächsten Threads, Übergabe der Kontrolle an den Thread). Unter Windows entsteht offenbar unter bestimmten Umständen irgendeine Situation, wo irgendwas nicht wie geplant klappt, was dann zum Absturz führt. Wenn man das identifiziert, kann man das vermutlich durch ein Microcode-Patch für die komplexen Befehle zum Sichern bzw. Wiederherstellen des Kontextes (die sind eh microcoded, weil die doch recht viel machen) vermeiden. Dies sollte keinerlei Performance-Einbußen mit sich bringen, weil die eigentliche Ausführung der FMA/SSE-Befehle gar nicht angefaßt wird.
Laut Aussagen von TheStilt wurde der Fehler bereits im Februar gefunden und gefixt. Das bereits existierende Microcode-Update ist in den aktuellen BIOS-Versionen bloß noch nicht enthalten.

[HOT]

http://www.tomshardware.de/ryzen7-1950x-16-kerne-x399-i7-6950x,news-257909.html

Nanu?! Damit hatte ich jetzt aber echt nicht gerechnet. Offenbar zieht AMD jetzt alle Register.

[Gipsel]

http://www.tomshardware.de/ryzen7-1950x-16-kerne-x399-i7-6950x,news-257909.html

Nanu?! Damit hatte ich jetzt aber echt nicht gerechnet. Offenbar zieht AMD jetzt alle Register.Daß AMD 16Kerner für Workstations und Entry-Level-Server mit einem extra Sockel (kleiner als der Naples-Sockel) mit Quadchannel-Interface anbieten wird (Sockel SP4, "Snowy Owl"), geistert schon recht lange durch die Gegend und wurde auch hier im Forum mehrfach erwähnt. Daß für den HEDT-Bereich zu adaptieren, erscheint nur logisch. Habe auch kürzlich was bei B3D dazu geschrieben (https://forum.beyond3d.com/posts/1971591/) (der zweite Teil ist der hier relevantere).

[Entropy]

Genau darauf hab ich gewartet, R7 1950x wäre genial. Ich hoffe das schiebt Intel ein wenig an.

Edit:
Endlich ist Prozessorgeflüster wieder spannend AMD gegen Intel:
https://www.heise.de/ct/ausgabe/2017-7-Von-Nusskuchen-und-Mandelbrot-3652862.html
4.4 double TFlops beim dual-socket Xeon ist nicht mehr Welten von GPUs entfernt.

[LadyWhirlwind]

Daß AMD 16Kerner für Workstations und Entry-Level-Server mit einem extra Sockel (kleiner als der Naples-Sockel) mit Quadchannel-Interface anbieten wird (Sockel SP4, "Snowy Owl"), geistert schon recht lange durch die Gegend und wurde auch hier im Forum mehrfach erwähnt. Daß für den HEDT-Bereich zu adaptieren, erscheint nur logisch. Habe auch kürzlich was bei B3D dazu geschrieben (https://forum.beyond3d.com/posts/1971591/) (der zweite Teil ist der hier relevantere).

Wieso sind jetzt alle Überrascht? Das es oberhalb von Ryzen und unterhalb von Naples noch eine Plattform braucht war ja eigentlich doch offensichtlich. Wird dann wahrscheinlich auch mit offiziellem ECC Support etc. kommen.

[PrivateCeralion]

https://twitter.com/BitsAndChipsEng/status/843864982320267265

"Total War: Warhammer, Cinebench R15, Handbrake, Batman: Arkham Asylum: same results. UT3: about 45% improved performance. WHAT HAPPENED?! :O "

[Tarkin]

https://twitter.com/BitsAndChipsEng/status/843864982320267265

"Total War: Warhammer, Cinebench R15, Handbrake, Batman: Arkham Asylum: same results. UT3: about 45% improved performance. WHAT HAPPENED?! :O "

es sind tatsächlich 35% ... trotzdem :eek:

[x-dragon]

Da hab ich doch erst was auf der Hauptseite gelesen ...

... das man sich von eventuellen Windows-Patches zugunsten von Ryzen nichts versprechen sollte, bestenfalls wäre ein Performancezuwachs im Rahmen von 1-2 Prozentpunkten zu erwarten.
Quelle (https://www.3dcenter.org/news/hardware-und-nachrichten-links-des-1819-maerz-2017) :freak:


... vielleicht sollte das nochmal genauer getestet werden ...

[PrivateCeralion]

Da hab ich doch erst was auf der Hauptseite gelesen ...

:freak:


... vielleicht sollte das nochmal genauer getestet werden ...

Bin gerade dem Windows Insider Programm beigetreten und mach Benches, wenn es installiert ist. Werde die Ergebnisse dann posten.

[Unicous]

Bin gerade dem Windows Insider Programm beigetreten und mach Benches, wenn es installiert ist. Werde die Ergebnisse dann posten.

Das hat aber laut B'n'C nichts mit Windows Insider zu tun, sondern lediglich mit den Patch-Day Patches von letzter Woche.

[y33H@]

Hier tut sich nichts.

[PrivateCeralion]

Ich hab 4 verschiedene Programme neu getestet.
Spiele sind 4% schneller, Cinebench 8%.

Keine Ahnung, wie die auf 35% kommen.

[maximus_hertus]

Ich hab 4 verschiedene Programme neu getestet.
Spiele sind 4% schneller, Cinebench 8%.

Keine Ahnung, wie die auf 35% kommen.

Die 35% beziehen sich nur auf UT3.

[PrivateCeralion]

Die 35% beziehen sich nur auf UT3.
Ahh verstehe. Auf jedenfall müsse alle großen Zeitschriften in paar Wochen nochmal ein nachtest machen.

Seid dem letzten BIOS update läuft mein ram mit 2666 :) eben im BIOS aktiviert, das hat mir 10% mehr Performance gegeben. C14 latenzen nochmal weitere 5%

[Isen]

22.03. gibt es von BnC ja nen re-Review...

[Birdman]

Ich hab 4 verschiedene Programme neu getestet.
Spiele sind 4% schneller, Cinebench 8%.
Keine Ahnung, wie die auf 35% kommen.
Ich gehe davon aus dass die (grossen) Performancesprünge nur dort zustande kommen, wo der Ursprungsbenchmark (pre Windows Update) im Balanced Performanceprofil erstellt wurde - zudem betrifft es wie gesagt nur spezifische Applikationen.

[Schnoesel]

Das sind doch sehr gute Neuigkeiten wie ich finde, denn es liegt offenbar keine grundsätzliche Limitierung mit Ryzen vor, sondern Anwendungen und/oder OS müssen eben noch angepasst/optimiert werden. Da wir hoffentlich noch einiges passieren.

Ich sehe auch keinen Grund warum Ryzen nur in Anwendungen auf I7 6900K Niveau liegen sollte.

[dildo4u]

Ich sehe auch keinen Grund warum Ryzen nur in Anwendungen auf I7 6900K Niveau liegen sollte.
Doch der Intel ist ein echter 8 Core.Bei AMD bremst die Kommunikation zwischen den beiden 4 Core Clustern.

[Felixxz2]

Doch der Intel ist ein echter 8 Core.Bei AMD bremst die Kommunikation zwischen den beiden 4 Core Clustern.

Das ist reine Spekulation. Richtige 8 Kerner sind sie sowieso beide, da 8 klassische Kerne auf einem Die.

Denke nicht, dass da mit Infinity Fabric noch was spannendes kommt. Wenn das schon On-Die limitieren würde, könnte man MCMs damit gleich vergessen. Alle hängen sich da an den ominösen 22GB/s auf, die weder bestätigt sind noch die Menschen Ahnung haben, ob das viel oder wenig ist.

[fondness]

Doch der Intel ist ein echter 8 Core.Bei AMD bremst die Kommunikation zwischen den beiden 4 Core Clustern.

Das stört bei vielen Anwendungen auch nicht.

[dargo]

Doch der Intel ist ein echter 8 Core.Bei AMD bremst die Kommunikation zwischen den beiden 4 Core Clustern.
Du meinst genauso wie die angeblichen 22GB/s bei DDR4-2133 für die Infinity Fabric die am Anfang schon in Stein gemeißelt waren? ;D

[Relic]

Doch der Intel ist ein echter 8 Core.Bei AMD bremst die Kommunikation zwischen den beiden 4 Core Clustern.

Also ist z. B. Broadwell EP auch kein echter 22 Core?

[y33H@]

Broadwell-EP ist ein 24C :P

[5CH4CHT3L]

Broadwell-EP ist ein 24C :P
Mimimimi

Was zählt ist die Performance, und die wird beim Rendern oder so nicht beeinträchtigt. (Bei Spielen sieht das natürlich anders aus)

[dildo4u]

Das stört bei vielen Anwendungen auch nicht.
Es ging um Games wenn es nicht stören würde bräuchte man nicht solche Patches.

https://www.forum-3dcenter.org/vbulletin/showpost.php?p=11326556&postcount=2648

[fondness]

Es ging um Games wenn es nicht stören würde bräuchte man nicht solche Patches.

https://www.forum-3dcenter.org/vbulletin/showpost.php?p=11326556&postcount=2648

Zen ist eine völlig neue Architektur. Die letzten Jahre wurden eben alles auf Intel optimiert. Völlig klar, dass Ryzen da einen Nachteil zum Start hat.

[Relic]

Broadwell-EP ist ein 24C :P

jaja zeig mir einen kaufbaren 24c :P

hat trotzdem 2 verbundene ringbusse und hat damit ähnlichkeiten zu ryzen ;)

[Isen]

Den Ringbus interessierte doch niemandem, CCX aber schon :D

[TGKlaus]

Doch der Intel ist ein echter 8 Core.Bei AMD bremst die Kommunikation zwischen den beiden 4 Core Clustern.

Wenn wir mal deinem Ansatz folgen, aber dein AMD Gebashe weglassen, wäre der Intel kein 8 Core, sondern 8 einzelne Cores die per Ringbus verbunden sind, und deren Kommunikation um Welten schlechter ist, als die innerhalb eines CCX von AMD.

[maguumo]

Ich hatte gehofft die Diskussionen um "echte" n Kerner wären mit Bulldozer/Piledriver gestorben:freak:

[Setsul]

@Relic:
Wer das Kleingeld hat.
http://ark.intel.com/products/93790/Intel-Xeon-Processor-E7-8890-v4-60M-Cache-2_20-GHz
http://ark.intel.com/products/96900/Intel-Xeon-Processor-E7-8894-v4-60M-Cache-2_40-GHz

Aber ja, das Problem ist das gleiche. Deshalb gibt es bei Intel seit Haswell auch die Möglichkeit Cluster-on-Die als Snooping Mode zu verwenden. Wenn der Super-/Hypervisor entsprechend die CPU als 2 getrennte NUMA-nodes behandelt, dann umgeht man damit das ganze Problem.
Bei 8 Kernen und vor allem aufm Desktop gab es die Problematik bis jetzt nicht, deshalb ist niemand darauf vorbereitet. Aber lösbar ist es definitiv.

[iuno]

Den Ringbus interessierte doch niemandem, CCX aber schon :D
Weil es da bei typischen Anwendungen auch keine groesseren Probleme gibt.
Davon ab: jetzt schon. Ich wuerde liebend gerne wissen, wie es sich zwischen mehreren Ringbussen verhaelt, verglichen mit intra-Zeppelin (inter-CCX) und inter-Zeppelin (MCM).
Aber Anandtech, die es wenigstens mal naeher angeschaut haben ruecken weder den Code raus, damit es jemand nachvollziehen kann, noch machen sie die Anstalten das zu testen.

[=Floi=]

Weil es da bei typischen Anwendungen auch keine groesseren Probleme gibt.

warum eigentlich? wo liegen hier die unterschiede? warum ist der interconnect bei AMD so smal und warum fällt es bei parralleler software nicht auf?

[Isen]

Aber Anandtech, die es wenigstens mal naeher angeschaut haben ruecken weder den Code raus, damit es jemand nachvollziehen kann, noch machen sie die Anstalten das zu testen.

warum eigentlich? wo liegen hier die unterschiede? warum ist der interconnect bei AMD so smal und warum fällt es bei parralleler software nicht auf?


Ja... ist doch toll, oder? ... vermutlich würde der Ring Bus von ähnlichen Problemen betroffen sein, aufgrund der Optimierung hingegen fällt das halt mal so gar nicht auf.

Rund um das Thema Ring Bus und CCX wird zwar viel Palavert, warum, weshalb, wieso.. kein Fünkchen.

[iuno]

warum fällt es bei parralleler software nicht auf?
Wenn >8 Threads komplett ausgelastet sind gibt es keinen Grund fuer den Scheduler sie im Sinne des load balancing wild umher zu schieben. Dementsprechend sind die Daten auch immer Lokal im passenden Cache da und muessen hoechst selten ueber die CCX Bruecke.
Waere ein Erklaerungsversuch von mir...
Natuerlich haengt es auch von der Anwendung ab und wie stark die Daten untereinander abhaengig sind, wie oft etwas synchronisiert werden muss oder wie eigenstaendig die Abarbeitung ist etc.

[dildo4u]

Du meinst genauso wie die angeblichen 22GB/s bei DDR4-2133 für die Infinity Fabric die am Anfang schon in Stein gemeißelt waren? ;D
Digital Foundry hat es doch schon getestet schneller Ram bringt Intel genau so viel wie AMD,es beseitigt diesen Bottleneck für Games als keineswegs.

'Simulating' AMD Ryzen 5 1600X, 1500X Gaming Performance

https://youtu.be/O5cqOtWz5sU

[Birdman]

Ja... ist doch toll, oder? ... vermutlich würde der Ring Bus von ähnlichen Problemen betroffen sein, aufgrund der Optimierung hingegen fällt das halt mal so gar nicht auf.
Es gibt keinerlei Optimierungen bei allgemein gebräuchlicher Software in Bezug auf Intel Core Prozessoren oder der Ringbus Architektur.

Der Intel Ringbus ist technisch einfach die bessere Lösung, vor allem bei CPU's <= 8Cores.
Dafür ist das ganze halt komplexer und teurer zu implementieren und es skaliert schlechter mit mehr Cores.

[fondness]

Es gibt keinerlei Optimierungen bei allgemein gebräuchlicher Software in Bezug auf Intel Core Prozessoren oder der Ringbus Architektur.


Das wage ich zu bezweifeln, gerade was Intels SMT betrifft werden da mit Sicherheit nicht weniger Studios Rücksicht genommen haben. Dazu kommen Dinge wie der Intel Compiler oder Intels Vektorerweiterungen bzw. wird man auch öfter Dinge vermieden haben, die warum auch immer der Core-Architektur nicht so schmecken. Immerhin war das lange Zeit die einzige ernstzunehmende Plattform, da findet automatisch eine gewisse Softwareoptimierung statt. Die Softwarehersteller wollen immerhin das Maximum an Performance heraus holen.


Der Intel Ringbus ist technisch einfach die bessere Lösung, vor allem bei CPU's >= 8Cores.
Dafür ist das ganze halt komplexer und teurer zu implementieren und es skaliert schlechter mit mehr Cores.

Gerade bei vielen Cores wird der Ringbus immer mehr zum Nachteil. Bei jedem hop verliert man Zeit. Nicht umsonst verwendet Intel ab 12 Cores einen zweiten Ringbus und hat dann dasselbe Problem wie AMD mit dem Nachteil, dass die Kommunikation innerhalb eines CCX bei AMD wesentlich schneller abläuft wie über den Ringbus von Intel.

[Botcruscher]

Ich hatte gehofft die Diskussionen um "echte" n Kerner wären mit Bulldozer/Piledriver gestorben:freak:

Die Frage stand vor dem Start von BD im Raum. Am Ende war er so schlecht, dass da schlicht keiner mehr Lust dazu hatte. So lange echte Kerne schneller sind als virtuelle oder bei deren Benutzung irgendwo die Leistung einbricht ist es eben berechtigt.

Den Ringbus interessierte doch niemandem, CCX aber schon :D
Weil Ersterer noch keine Einschränkungen gezeigt hat. Deswegen ist RAM OC ja so interessant.

[dargo]

Digital Foundry hat es doch schon getestet schneller Ram bringt Intel genau so viel wie AMD,es beseitigt diesen Bottleneck für Games als keineswegs.

Geht das auch auf deutsch?


'Simulating' AMD Ryzen 5 1600X, 1500X Gaming Performance

https://youtu.be/O5cqOtWz5sU
Was testen die Pappnasen da eigentlich? :| Wobei die dafür auch nichts können.
59291 59292

Anwendung für Ryzen Schrott? Nvidia Treiber für Ryzen Schrott? OS für Ryzen Schrott? Fragen über Fragen.

Edit:
Der gleiche Blödsinn bei Ghost Recon: W.
59293

Null Skalierung bei Ryzen während sich bei Intel wenigstens etwas tut. Die krassen Gegensätze...
https://abload.de/thumb/bf167sa5.jpg (http://abload.de/image.php?img=bf167sa5.jpg) https://abload.de/thumb/f1lhssp.jpg (http://abload.de/image.php?img=f1lhssp.jpg) https://abload.de/thumb/mnxsvh.jpg (http://abload.de/image.php?img=mnxsvh.jpg)

Man achte hier speziell nur auf R5 1500X vs. i3-7350K.

[Dino-Fossil]

Die fehlende Skalierung könnte zum Teil daher kommen, dass wir bei Intel hier max 4+4 sehen, während es bei AMD von 4+4 bis 8+8 geht. Evtl. skalieren die gezeigten Spiele einfach kaum mit mehr Threads.

Was die Performance angeht...
Teilweise ist sie ja nicht schlecht, besonders wenn man die 20% Taktunterschied bedenkt, aber man sieht, dass einige Spiele Ryzen (zumindest aktuell) nicht mögen.
Ob die massiv auf Intel optimiert sind, oder eher einfach Ryzen nicht richtig erkennen weiß ich auch nicht.

[Screemer]

Wenn die threadskalierung einfach kacke ist, dann ist ryzen logischerweise taktbedingt entsprechend langsamer. Ich finds eher faszinierend, dass es Fälle gibt in denen ryzen pro Takt soviel ausspuckt wie skylake. Mal davon ab, dass der hwunboxed test kacke ist.

ZB.:

F1 2016
4c/8t: 1500x vs. 7700k: 21% mehr maxFPS bei 20% mehr takt

Häufig sind es nicht mal 5% per clock. Ich kann mich noch gut an die Prognosen von SB IPC erinnern. Da ist für zukünftige Revisionen noch ordentlich was drin.

[dildo4u]

Was die Performance angeht...
Teilweise ist sie ja nicht schlecht, besonders wenn man die 20% Taktunterschied bedenkt, aber man sieht, dass einige Spiele Ryzen (zumindest aktuell) nicht mögen.
Ob die massiv auf Intel optimiert sind, oder eher einfach Ryzen nicht richtig erkennen weiß ich auch nicht.
Die sind nicht auf Intel optimiert die Far Cry Engine skaliert einfach nicht über 4 Core's hinaus,der 6900k kackt dort genau so massiv gegen den 7700k ab.

https://youtu.be/HZPr-gNWdvI?t=4m46s

Die ganzen Benches zeigen nix Neues so ab 6 oder 8 Thread's nimmt die Skalierung in Games massiv ab,was auch Sinn macht da die Konsolen nur 7 Cores für Game's und kein SMT haben.

[Raff]

Far Cry 4 und Primal skalieren mit SMT negativ – bei Intel etwas, bei AMD übelst. Die Lösung lautet, SMT abzuschalten.

MfG,
Raff

[Birdman]

Gerade bei vielen Cores wird der Ringbus immer mehr zum Nachteil. Bei jedem hop verliert man Zeit.
Sorry, hatte mich verschrieben - da müsste natürlich ein <= stehen, denn ja, je mehr Cores desto schlechter für den Ringsbus.

[Screemer]

Far Cry 4 und Primal skalieren mit SMT negativ – bei Intel etwas, bei AMD übelst. Die Lösung lautet, SMT abzuschalten.

MfG,
Raff

Na dann wäre man mit 8/0 noch näher dran oder sogar vor dem 7700k?

[dargo]

Die sind nicht auf Intel optimiert die Far Cry Engine skaliert einfach nicht über 4 Core's hinaus,der 6900k kackt dort genau so massiv gegen den 7700k ab.

https://youtu.be/HZPr-gNWdvI?t=4m46s

Die ganzen Benches zeigen nix Neues so ab 6 oder 8 Thread's nimmt die Skalierung in Games massiv ab,was auch Sinn macht da die Konsolen nur 7 Cores für Game's und kein SMT haben.
Nee ist klar. Dann erkläre mir mal warum in FC: Primal der i7-7700K ~65% bei den min.fps (47% avg.) vor dem R5 1500X liegt und in Mafia 3 bei min.fps 33% (avg. 26%)? Es sind in beiden Fällen 4C/8T Prozessoren.

Ein ähnliches Bild liefern die Ergebnisse mit BF1 (min. 29%, avg. 32%) und F1 (min. 24%, avg. 21%) wie bei Mafia. Mir kommt das so vor, dass aktuell nur Spiele mit schwächerem Multithreading auf Nvidia Hardware mit Intel stärker zulegen. Die Frage ist warum, bzw. warum nicht gleichermaßen bei Ryzen? Ich habe immer noch den NV-Treiber in Verdacht. Bei Games die stärkeres Multithreading beherrschen hat der Treiber einfach kein Platz mehr um zusätzliche Threads zu generieren und so schwindet der Vorteil der Intel CPUs. Im Prinzip schlägt dann nur noch mehr oder weniger der Taktvorteil durch. Sind ja immerhin +20% Takt. Liefert Game X nicht so gutes Multithreading kann der NV-Treiber mit den zusätzlichen Resourcen bei Ryzen aktuell nichts bsw. nicht viel anfangen. Ist aber eben nur ein Verdacht.

Far Cry 4 und Primal skalieren mit SMT negativ – bei Intel etwas, bei AMD übelst.
Auch beim halben Ryzen?

[Locuza]

Geht das auch auf deutsch?
[...]
Digital Foundry hat Kaby-Lake und Ryzen mit langsamen und schnellerem DDR4 getestet.
Kaby-Lake gewinnt durch schnelleren DDR4 ähnlich viel wie Ryzen, wobei wenn die CCX-Kommunikation ein starken Flaschenhals darstellen sollte, dann müsste Ryzen überproportional viel gewinnen, tut er aber nicht (In TW3 und Crysis 3 jedenfalls nicht).
https://www.youtube.com/watch?v=TId-OrXWuOE (https://youtu.be/TId-OrXWuOE?t=11m8s)

The Witcher 3:
7700K 2133 Mhz = 122 FPS
7700K 3000 Mhz = 144 FPS (+18%)

Ryzen 1800X 2133 Mhz = 103
Ryzen 1800X 3200 Mhz = 123 (+19%)

Und bei den Min-FPS gewinnt ein 7700K 21% und Ryzen 22%.

Crysis 3 zeigt ungefähr 5% Vorteil bei Intel, 7% bei Ryzen (Min FPS).

[dreas]

Digital Foundry hat Ryzen und Intel CPUs mit langsamen und schnellerem DDR4 getestet.
Intel gewinnt durch schnelleren DDR4 ähnlich viel wie AMD, wobei wenn die CCX-Kommunikation ein starken Flaschenhals darstellen sollte, dann müsste AMD überproportional viel gewinnen, tut er aber nicht (In TW3 und Crysis 3 jedenfalls nicht).
https://www.youtube.com/watch?v=TId-OrXWuOE (https://youtu.be/TId-OrXWuOE?t=11m8s)

The Witcher 3:
7700K 3000 Mhz = 144 FPS (+18%)
7700K 2133 Mhz = 122 FPS

Ryzen 1800X 3200 Mhz = 123 (+19%)
Ryzen 1800X 2133 Mhz = 103

Und bei den Min-FPS gewinnt ein 7700K 21% und Ryzen 22%.

Crysis 3 zeigt ungefähr 5% Vorteil bei Intel, 7% bei Ryzen (Min FPS).

bedeutet unterm strich:
es ist quatsch beim ryzen mit schnellerem speicher 77k leistung erreichen zu wollen, weils bei intel gleichermaßen viel bringt, schnelleren ram einzusetzen.

und weiter und eventuell wichtiger:
mit schnelleremn speicher steigt die ccx geschwindigkeit, aber ein entsprechendes design/leistungsgap wird damit nicht gefixt.
ergo: CCX hat kein designbedingtes bandbreitenproblem! wenn überhaupt dann ein latenzproblem.

[Isen]

Dota2 mal testen... mit und ohne ryzen patch...

[vinacis_vivids]

bedeutet unterm strich:

alles unter dem Schirm einer Nvidia Karte gebencht nehme ich mal an?

[aufkrawall]

Dota2 mal testen... mit und ohne ryzen patch...
Wie testest du das denn?

[vinacis_vivids]

Dota2 mal testen... mit und ohne ryzen patch...

+20-25%, feht nur noch die obligatorisch verspätete Bestätigung hierzulande

[dargo]

Digital Foundry hat Kaby-Lake und Ryzen mit langsamen und schnellerem DDR4 getestet.
Kaby-Lake gewinnt durch schnelleren DDR4 ähnlich viel wie Ryzen, wobei wenn die CCX-Kommunikation ein starken Flaschenhals darstellen sollte, dann müsste Ryzen überproportional viel gewinnen, tut er aber nicht (In TW3 und Crysis 3 jedenfalls nicht).
https://www.youtube.com/watch?v=TId-OrXWuOE (https://youtu.be/TId-OrXWuOE?t=11m8s)

The Witcher 3:
7700K 2133 Mhz = 122 FPS
7700K 3000 Mhz = 144 FPS (+18%)

Ryzen 1800X 2133 Mhz = 103
Ryzen 1800X 3200 Mhz = 123 (+19%)

Und bei den Min-FPS gewinnt ein 7700K 21% und Ryzen 22%.

Crysis 3 zeigt ungefähr 5% Vorteil bei Intel, 7% bei Ryzen (Min FPS).
Er könnte sich mal langsam entscheiden. :wink:
https://www.forum-3dcenter.org/vbulletin/showpost.php?p=11326858&postcount=6919

[r3ptil3]

Auf der derzeit stattfindenden CeBIT hat ein Hardware-Hersteller gegenüber heise online bestätigt, dass AMD an einer High-End-Plattform für Desktop-PCs arbeitet.

https://www.heise.de/newsticker/meldung/AMD-Ryzen-Spekulationen-um-High-End-Plattform-mit-16-Kernen-und-vier-Speicherkanaelen-3660131.html

Ist das eine Bestätigung des 16C Ryzen für Desktops?

[fondness]

https://www.heise.de/newsticker/meldung/AMD-Ryzen-Spekulationen-um-High-End-Plattform-mit-16-Kernen-und-vier-Speicherkanaelen-3660131.html

Ist das eine Bestätigung des 16C Ryzen für Desktops?

Die Gerüchte gibt es schon sehr lange, überraschen würde es mich nicht. Das Design von Zen ist höchst flexibel und ermöglicht eine problemlose Skalierung bis zu 32C/64T, alles möglich mit dem einen Zeppelin-Die. Der finanzielle Aufwand wäre als gering. Ein doppelter Ryzen 7 1700 wäre mit 130W TDP möglich und man hätte dann mehr als üppige 64 PCIe Lanes und Anschlüsse e masse. Ob das Ding dann wer kauft für einen wohl saftigen Preis bleibt eine andere Frage, mehr als 8C machen zurzeit nur in massiv parallelen Anwendungen Sinn. Aber AMD könnte damit auch wieder im absoluten Ultra-High-End-Markt mitspielen, was wohl alleine schon aus psychologischer Sicht sehr wichtig wäre.

[Fragman]

Ob das Ding dann wer kauft...

ich meld mich mal... :D

perfekt zum rendern, die power selbst bei 150 watt und den geschaetzten 1000 euro waer fair. zum spielen wohl weniger was, aber wen interessiert das schon.

[Screemer]

So ein 16 Kerner mit gutem preis ist doch sicher ein feuchter Traum für die ganzen mathlab und render junkies da draußen.

[KORE]

Damit hätte AMD war nicht das längere, aber zumindest das breitere Geschlecht. 😅

Ich fände das gut!

[Ph03n!X]

Puh, falls der 16 Kerner kommen sollte für Consumer würde ich mir in den Arsch beißen gerade einen 8 Core gekauft zu haben. Für meine Workstation wäre der 16er ein Traum.

[Screemer]

also die x5 scheinen auf jeden fall schon auf lager zu liegen. in paraguy wird verkauft in gb schon beliefert:

I own a local store here in the uk and we got our shipment this morning.

12 of each.

https://www.reddit.com/r/Amd/comments/60v8va/ryzen_5_already_sold_by_a_store_in_paraguay/df9ob28/

wenn das echt noch 3 wochen bis zum release dauert, dann bekommen wir im vorfeld sicher noch ein paar zahlen.

[PrivateCeralion]

Puh, falls der 16 Kerner kommen sollte für Consumer würde ich mir in den Arsch beißen gerade einen 8 Core gekauft zu haben. Für meine Workstation wäre der 16er ein Traum.

Ich mir nicht, weil es Preislich einfach in keinster Weise konkurriert.

[Matrix316]

Ich mir nicht, weil es Preislich einfach in keinster Weise konkurriert.
Also für 1000 Euro wäre der sogar konkurrenzlos billig, weil Intels 8 Kerner schon teurer ist und der 10 Kerner sogar ~1750 Euro kostet.

[5CH4CHT3L]

Also für 1000 Euro wäre der sogar konkurrenzlos billig, weil Intels 8 Kerner schon teurer ist und der 10 Kerner sogar ~1750 Euro kostet.
Vorallem wird man sich bei dem Geld auch eine geute Kühlung Leisten könnenn und auf fast 4 GHz kommen

[PrivateCeralion]

Also für 1000 Euro wäre der sogar konkurrenzlos billig, weil Intels 8 Kerner schon teurer ist und der 10 Kerner sogar ~1750 Euro kostet.

Das meinte ich nicht.Selbstverständlich würde es unglaublich gut mit Intel konkurrieren, aber eine 8Kerner dual Channel Plattform von AMD konkurriert preislich nicht mit einer 16Kerner Quadchannel Plattform. Und ich wette für einen 16Core Ryzen wird man 2000€ hinblättern.

[devastor]

Das meinte ich nicht.Selbstverständlich würde es unglaublich gut mit Intel konkurrieren, aber eine 8Kerner dual Channel Plattform von AMD konkurriert preislich nicht mit einer 16Kerner Quadchannel Plattform. Und ich wette für einen 16Core Ryzen wird man 2000€ hinblättern.

Selbst mit Aufschlag für eine Enthusiasten Plattform wird AMD wohl eher im Bereicht 700-1000€ für einen 16 Core Ryzen liegen.

[mczak]

Und ich wette für einen 16Core Ryzen wird man 2000€ hinblättern.
Es gibt auch Broadwell 16-Kerner unter 2000$ (je nach Modell, die meisten sind darüber). Von daher erwarte ich schon dass man auch einen 16-Kerner vielleicht so um die ~1500 im Angebot hat. Wenn's nicht so toll skaliert mit multi-dies auch weniger dann könnten auch 1000 hinkommen... Wobei die Boards sicher auch nicht so billig werden wie die B350-Dinger.

[5CH4CHT3L]

Der 16 Kerner wird meiner Meinung nach nicht über 1000€ kosten, weil man eben trotzdem weniger Leistung pro Kern hat als Intel und weil das sonst nicht zum Rest des Portfolios passen würde.
Für die Plattform nochmal 250+€ dazu, es wird aber sicherlich kaum Boards geben.
Vielleicht heißt er ja Ryzen 9 xD

[mczak]

Der 16 Kerner wird meiner Meinung nach nicht über 1000€ kosten, weil man eben trotzdem weniger Leistung pro Kern hat als Intel und weil das sonst nicht zum Rest des Portfolios passen würde.
Er muss nicht zwingend langsamer sein pro Kern. Die Dinger sind ja locker bei 3.3Ghz doppelt so effizient wie bei 4.0Ghz - klar intel hat den Effekt auch aber nicht so stark.
So ein theoretischer Vergleich mit Broadwell 16-Kerner:

Xeon E5-2683v4 Takt 2.1-3.0 Ghz (non-AVX) L3 40MB TDP 120W $1745
Xeon E5-2697Av4 Takt 2.6-3.6 GHz (non-AVX) L3 40MB TDP 145W $2891
"2xRyzen 1700" Takt 3.0-3.7 Ghz L3 32MB TDP 130W $?

Zumindest mit dem billigeren Xeon könnte man da theoretisch durchaus locker mithalten, denn im Gegensatz zum Desktop hätte man eben nicht tiefere sondern sogar höhere Taktraten. Jedenfalls wenn der Ryzen mit mehreren Dies ordentlich skaliert - der "pseudo-numa" Aspekt dürfte vermutlich schon deutlich stärker sein als beim Xeon (wobei die Skalierung natürlich von den Applikationen abhängt).

[=Floi=]

leute, das geht schon vom sockel her nicht!

[Screemer]

Was geht von Sockel her nicht? Das dafür eine dritte Plattform kommt ist doch klar. Wohl als Sockel SP4 aka "Snowy Owl".

[=Floi=]

aber nicht für den consumer. ihr träumt doch noch immer von den 16 coren @ AM4

[Locuza]

Zeig mal mit dem Finger auf die Personen die du mit "ihr" meinst.
Die Meldungen darüber sind klar formuliert:
Um die zusätzlichen Kontakte für die vier Speicherkanäle unterzubringen, kommt statt AM4 die Fassung SP3r2 zum Einsatz. Dabei handelt es sich um eine Abwandlung der Fassung SP3 (LGA4094) für Naples, bei der die Prozessoren mit Kontaktflächen statt mit Pins versehen sind. Der zugehörige Chipsatz soll unter dem Namen X399 erscheinen
https://www.heise.de/newsticker/meldung/AMD-Ryzen-Spekulationen-um-High-End-Plattform-mit-16-Kernen-und-vier-Speicherkanaelen-3660131.html

Mehr Zeug und Tweets von CanardPC:
https://www.chiphell.com/thread-1717107-1-1.html

[PrivateCeralion]

Was geht von Sockel her nicht? Das dafür eine dritte Plattform kommt ist doch klar. Wohl als Sockel SP4 aka "Snowy Owl".

Allen ist doch klar, das es eine andere Plattform ist mit Quadchanell.

[Niall]

Also ich werde das alles mal abwarten. Sollte ein 16 Core /32 Thread Prozessor kommen, welche einzelne Kerne bei Bedarf hochziehen kann, wäre das quasi ein Traum. Ich 'scharwenzel' seit Monaten um 6900K und 1800X herum, selbst den E5-2687W V4 hatte ich schon in engerer Betrachtung. Einsatzgebiet Rendering, Post Production, ab und an ein Spielchen etc.. Für wann ist der denn - wenn er denn kommt - in etwa terminiert? :D

[Relic]

Also ich werde das alles mal abwarten. Sollte ein 16 Core /32 Thread Prozessor kommen, welche einzelne Kerne bei Bedarf hochziehen kann, wäre das quasi ein Traum. Ich 'scharwenzel' seit Monaten um 6900K und 1800X herum, selbst den E5-2687W V4 hatte ich schon in engerer Betrachtung. Einsatzgebiet Rendering, Post Production, ab und an ein Spielchen etc.. Für wann ist der denn - wenn er denn kommt - in etwa terminiert? :D

Erste Gerüchte haben was von Juni erzählt... denk ich aber ist etwas früh weil in dem Zeitraum soll ja auch Naples kommen...

[Screemer]

Allen ist doch klar, das es eine andere Plattform ist mit Quadchanell.
Scheinbar allen außer floi. Denn "wir" träumen ja nach wie vor von 16 Kernen auf am4 :ugly:

[Michalito]

Bei Api ist schon ein 1900 hinterlegt...

[fondness]

Das dürfte wohl die endgültige Bestätigung für die 16C High-End-Plattform sein:

https://s24.postimg.org/n2swzvbad/AMD-_X390-_Motherboard.png (https://postimg.org/image/z4oau0kip/)

https://s24.postimg.org/lc9vydtr9/AMD-_X399-_Chipset.jpg (https://postimg.org/image/xe59sj2zl/)

https://s24.postimg.org/64twe11wl/AMD-_X390-_Chipset.png (https://postimg.org/image/5s2i7ujmp/)

https://www.reddit.com/r/Amd/comments/618blp/x399_and_x390_leak/

[M4xw0lf]

Das dürfte wohl die endgültige Bestätigung für die 16C High-End-Plattform sein:

https://s24.postimg.org/n2swzvbad/AMD-_X390-_Motherboard.png (https://postimg.org/image/z4oau0kip/)

https://s24.postimg.org/lc9vydtr9/AMD-_X399-_Chipset.jpg (https://postimg.org/image/xe59sj2zl/)

https://s24.postimg.org/64twe11wl/AMD-_X390-_Chipset.png (https://postimg.org/image/5s2i7ujmp/)

https://www.reddit.com/r/Amd/comments/618blp/x399_and_x390_leak/
Fett. Also zwar aus Zockersicht überflüssig, aber fett.

[Hübie]

Das dürfte wohl die endgültige Bestätigung für die 16C High-End-Plattform sein:

https://s24.postimg.org/n2swzvbad/AMD-_X390-_Motherboard.png (https://postimg.org/image/z4oau0kip/)

https://s24.postimg.org/lc9vydtr9/AMD-_X399-_Chipset.jpg (https://postimg.org/image/xe59sj2zl/)

https://s24.postimg.org/64twe11wl/AMD-_X390-_Chipset.png (https://postimg.org/image/5s2i7ujmp/)

https://www.reddit.com/r/Amd/comments/618blp/x399_and_x390_leak/

Ich zähle 48 PCIE Lanes :conf: DAS wäre ein würdiger Nachfolger für meine Sandy. Wobei da ja nix gesichert gilt. Kann im Grunde jeder erstellt haben. Erfahrungsgemäß ist aber immer ein Funken Wahrheit an solchen Gerüchten dran.

[BoMbY]

Das Mainboard-Bild sieht aus wie aus einem ASUS-Handbuch, auch das "Aura" dürfte ein deutlicher Hinweis darauf sein. Könnte jemand natürlich einfach manipuliert haben.

[Loeschzwerg]

Jap, ist 100pro Asus. Etwas seltsam ist die Sockel Bezeichnung "AM44" (AM4 Quad Channel?), aber von der Abbildung klar größer als ein normaler AM4.

Was ist denn der RZ2700 mit Dual Channel und 44 PCIe lanes? Edit: Ach das ist Snowy...

[M4xw0lf]

Jap, ist 100pro Asus. Etwas seltsam ist die Sockel Bezeichnung "AM44" (AM4 Quad Channel?), aber von der Abbildung klar größer als ein normaler AM4.

Was ist denn der RZ2700 mit Dual Channel und 44 PCIe lanes? Edit: Ach das ist Snowy...
AM44 = doppelter AM4. Vielleicht. ;)

[Ph03n!X]

Bin mal gespannt was da die Kombination aus 16 Core und Board kostet.

ECC RAM wird wohl unterstützt werden.

Hätte die Nachricht nicht mal früher kommen können?

Dann hätte man direkt nachdenken können auf die 16 Core zu gehen.

Geld spielt für die Workstation keine Rolle.

Wie smooth da wohl alle 17 virtuelle Maschinen gleichzeitig laufen?

Ein Träumchen.

Ich sehe es schon kommen 2022 haben wir 32 Cores mit 64 Threads im Consumer Markt.

[HOT]

RZ2xxx = 48 - 4 (Chipset) = 44 PCIe-Lanes (2x Zeppelin mit je 24 Lanes) + 8 x 2.0 und 4 x 3.0 Lanes
RZ4xxx = 96 - 4 = 92 PCIe-Lanes (4x Zeppelin) + 8 x 2.0 und 4 x 3.0-Lanes
2x 4xxx = 192 - 4 = 188 PCIe-Lanes + 8 x 2.0 und 4 x 3.0 Lanes (202 PCIe-Lanes insgesamt also theoretisch möglich)

Das Teil ist ein totales I/O-Monster. Hier wird die eigentliche Stärke von Infinity Fabric mehr als deutlich.

Aus Zockersicht könnte man diese völlige Overkillplattform evtl. mit einem 8-Kerner kombinieren, also Salvage. dürfte es auch geben, da dies als Plattformzugpferd gut zu verkaufen wäre.

Also evtl sowas hier (immer so viel Takt wie möglich):
1850X = 4 x 2 = 8 Kerne
1900X = 4 x 3 = 12 Kerne
1950X = 4 x 4 = 16 Kerne

[Gipsel]

RZ2xxx = 48 - 4 (Chipset) = 44 PCIe-Lanes (2x Zeppelin mit je 24 Lanes) + 8 x 2.0 und 4 x 3.0 Lanes
RZ4xxx = 96 - 4 = 92 PCIe-Lanes (4x Zeppelin) + 8 x 2.0 und 4 x 3.0-Lanes
2x 4xxx = 192 - 4 = 188 PCIe-Lanes + 8 x 2.0 und 4 x 3.0 Lanes (202 PCIe-Lanes insgesamt also theoretisch möglich)Falls man die Abbildungen für voll nimmt, solltest Du noch mal zählen. ;)
Auf der Naples-Plattform (die mit den als RZ4700 bezeichneten CPUs) gibt es genau 128 PCIe-Lanes nach draußen (4 davon für das Chipset benutzt). Es gibt zwar 128 PCIe-Lanes pro Sockel, davon werden aber 64 pro Sockel für die Verbindung zwischen den CPUs benutzt. Also zumindest auf dem Zwei-Sockel-System. Mit nur einem Sockel sind also ebenfalls insgesamt 128 PCIe-Lanes nach draußen verfügbar.
Wie schon mehrfach gesagt und auch aus dem Dieshot ersichtlich gibt es 32 PCIe-Lanes auf dem Zeppelin-Die. Im AM4-Sockel werden bloß nicht alle rausgeführt.

[StefanV]

Das dürfte wohl die endgültige Bestätigung für die 16C High-End-Plattform sein:

https://s24.postimg.org/n2swzvbad/AMD-_X390-_Motherboard.png (https://postimg.org/image/z4oau0kip/)
Und das schaut doch - entgegen bisheriger Meldungen - sehr stark nach 'nem guten alten PGA Sockel aus...

[y33H@]

Vll nur ein Platzhalter.

[fondness]

AMD Ryzen CPU with 12 cores and 24 threads spotted
https://videocardz.com/67649/amd-ryzen-cpu-with-12-cores-and-24-threads-spotted

[Skysnake]

Nächste Woche wird spannend. Wenn ich den Vöglein richtig verstanden habe, dann sollte es da neues zunächst neaples geben.

Der launch ist aber wohl nicht mehr weit entfernt. Nach aktuellem stand wird es nicht Ende Q2. Obst noch April wird muss sich zeigen. Ganz unrealistisch ist es zumindest nicht. Ich tippe aber auf mitte Mai

[Isen]

War nicht von Ende April Anfang Mai die Rede... ? Irgendwo gelesen...

Edit:

Mal grob gesponnen: Ryzen 3, Ryzen 5, Ryzen 7 - Nun Ryzen 9 mit 12, 16 Kernen mit anderem Chipsatz (X390, X399) & Sockel. Da passt doch nen Ryzen 8 rein... mit höher taktenden Ryzen 7 und 5 (Refreshs) ... für die Enthusiasten-Gamer auf der X390 Plattform... zu weit gesponnen? ...

[5CH4CHT3L]

Mal grob gesponnen: Ryzen 3, Ryzen 5, Ryzen 7 - Nun Ryzen 9 mit 12, 16 Kernen mit anderem Chipsatz (X390, X399) & Sockel. Da passt doch nen Ryzen 8 rein... mit höher taktenden Ryzen 7 und 5 (Refreshs) ... für die Enthusiasten-Gamer auf der X390 Plattform... zu weit gesponnen? ...
Ja zu weit gesponnen.
Die Zahlen geben (wie bei Intel) die Leistungsklassen an. Ryzen 9 wäre noch möglich, weil 12+ Kerne schon ein großer Leistungsunterschied zu Ryzen 7 sind, aber mit mehr wird es unübersichtlich

[StefanV]

Vll nur ein Platzhalter.
Macht keinen Sinn.

Das muss dann noch mal ein Designer oder so anfassen, was auch wieder unnötig Geld kostet. Da wird man kaum einen falschen Sockel abbillden...

Wenns 'nen LGA wäre, hätte man 'nen Intel Sockel nehmen können, die Beschriftung ändern usw. Hat man aber nicht, ergo würd ich momentan eher von PGA ausgehen.

[M4xw0lf]

Mal grob gesponnen: Ryzen 3, Ryzen 5, Ryzen 7 - Nun Ryzen 9 mit 12, 16 Kernen mit anderem Chipsatz (X390, X399) & Sockel. Da passt doch nen Ryzen 8 rein... mit höher taktenden Ryzen 7 und 5 (Refreshs) ... für die Enthusiasten-Gamer auf der X390 Plattform... zu weit gesponnen? ...
Wer weiß ob die fetten MCM-CPUs nicht einen anderen Markennamen bekommen. Opteron-Revival?

[Isen]

Ja zu weit gesponnen.
Die Zahlen geben (wie bei Intel) die Leistungsklassen an. Ryzen 9 wäre noch möglich, weil 12+ Kerne schon ein großer Leistungsunterschied zu Ryzen 7 sind, aber mit mehr wird es unübersichtlich

Darauf wollt ich gar nicht hinaus...

Einen verdammten Hexa und Octa auf der 390 Plattform... mit netten ~4Ghz (oder auch mehr deswegen @Refresh) <- ums mal aufm Punkt zu nennen.

[Ravenhearth]

Wer weiß ob die fetten MCM-CPUs nicht einen anderen Markennamen bekommen. Opteron-Revival?

Für Server bestimmt, aber im Desktop werden die wohl trotzdem Ryzen heißen. Ist bei Intel ja auch so mit Core und Xeon.

[basix]

Für das 16C Modell sind 180W bei 3.1 / 3.6 GHz im Gespräch. Ist das nicht ein wenig zu viel? Ich meine das sind in etwa 1700 Taktraten und der hat 65W. Ich würde jetzt eher was mit 140W erwarten.

[Ravenhearth]

Was heißt "im Gespräch"? Ohne handfeste Quelle ist die Angabe ziemlich unnütz.