AMD - Summit Ridge: 8 Cores/16 Threads Zen/Ryzen-CPU - 2017 [Archiv] - Seite 9

Rabiata

2017-01-11, 17:15:48

Naja, ob das die ganze Wahrheit ist. Ich glaube nicht, daß AMD komplett mit Intel/Kaby Lake mithalten kann (wäre aber natürlich schön).
Mit derselben Anzahl von Cores wohl nicht, wenn es nach der heute auf 3DCenter erschienenen Launch-Analyse von Kaby Lake geht. Da ist ein 6800K (Broadwell 6 Kerne, 3,4 GHz) etwa gleichwertig zum 7700K. Nach bisher gezeigten Benchmarks dürfte Ryzen etwa auf dem Niveau von gleich getakteten Broadwells liegen => der Ryzen 6-Kerner sollte ungefähr dem 7700K gleichkommen.

Nehmen wir mal Armaqs Ansatz ein paar Post weiter oben als Rechenbeispiel:
Pauschal 25% preiswerter, mit zwei/drei Highlights aus Preis/Leistungssicht. Dann wäre unser Ausgangspunkt für den Ryzen 6-Kerner 75% des Preises für den 7700K. Letzterer kostet derzeit etwa €375 bei den billigsten Anbietern. 75% von 375€ = 281,25€. 280 Euro klingt bezahlbar.

Als Highlight aus Preis/Leistungssicht könnte ich mir ECC-Support für alle Ryzens vorstellen, wie bei Phenom II und Bulldozer.
Das gibt es bei Intel nur mit den Xeons, die wiederum an die Chipsätze der C-Serie gebunden sind. Macht insgesamt gleich mal 100 Euro Mehrkosten für ein Xeon-basiertes System (grob geschätzt anhand früherer Prozessor-und Mainboardgenerationen).

StefanV

2017-01-11, 17:16:24

Was ist das für eine Sprache?
Deutsch.

Er sprach gerad von einem bestimmten Athlon XP auf einem bestimmten Athlon XP Board.

StefanV

2017-01-11, 17:17:22

Dass AMD hier Skylake-IPC schafft, dürfte (eher) nicht der Fall sein.
Richtig, aber sie bringen endlich mal wieder Bewegung in den Markt und werden Big I zum Handeln zwingen...

Auf welche Art und Weise spielt ja erst mal keine allzu große Rolle...

y33H@

2017-01-11, 18:26:29

Er sprach gerade von einem bestimmten Athlon XP auf einem bestimmten Athlon XP Board.Er sprach von einem Stepping (Barton-/Thoroughbred-Kern), darauf basierend gibt's aber diverse SKUs des Athlon XP.

LadyWhirlwind

2017-01-11, 18:27:16

Mit derselben Anzahl von Cores wohl nicht, wenn es nach der heute auf 3DCenter erschienenen Launch-Analyse von Kaby Lake geht. Da ist ein 6800K (Broadwell 6 Kerne, 3,4 GHz) etwa gleichwertig zum 7700K. Nach bisher gezeigten Benchmarks dürfte Ryzen etwa auf dem Niveau von gleich getakteten Broadwells liegen => der Ryzen 6-Kerner sollte ungefähr dem 7700K gleichkommen.

Nehmen wir mal Armaqs Ansatz ein paar Post weiter oben als Rechenbeispiel:
Pauschal 25% preiswerter, mit zwei/drei Highlights aus Preis/Leistungssicht. Dann wäre unser Ausgangspunkt für den Ryzen 6-Kerner 75% des Preises für den 7700K. Letzterer kostet derzeit etwa €375 bei den billigsten Anbietern. 75% von 375€ = 281,25€. 280 Euro klingt bezahlbar.

Als Highlight aus Preis/Leistungssicht könnte ich mir ECC-Support für alle Ryzens vorstellen, wie bei Phenom II und Bulldozer.
Das gibt es bei Intel nur mit den Xeons, die wiederum an die Chipsätze der C-Serie gebunden sind. Macht insgesamt gleich mal 100 Euro Mehrkosten für ein Xeon-basiertes System (grob geschätzt anhand früherer Prozessor-und Mainboardgenerationen).

Was für Anwendungen wurden getestet? Wie sieht es bei Anwendungen mit guter Multicore Skalierung aus?

Rabiata

2017-01-11, 19:07:53

Was für Anwendungen wurden getestet? Wie sieht es bei Anwendungen mit guter Multicore Skalierung aus?
Für das Kaby Lake Launch Review:
Anwendungsperformance aus mehreren Tests, genaue Quellen nicht verlinkt, aber ich traue der 3DCenter Redaktion schon solide Arbeit zu :).

Für Ryzen:
Wirklich bekannt ist nur der Blender Benchmark, mit angeblich sehr guter Skalierung, aber da war ja bei AMD und Intel gleichermaßen ein Achtkerner am Start. Ansonsten ein paar Spieledemos, bei denen die Ryzen Performance OK aussah, aber nicht alle Details bekannt sind.

Deshalb habe ich auch geschrieben "sollte ungefähr dem 7700K gleichkommen". Ganz genau werden wir das erst wissen wenn Ryzen released ist.

Hübie

2017-01-11, 19:36:38

Was ist das für eine Sprache?

*räusper* Ich übersetze mal:
Preis-/Leistungsverhältnisbombe wie der Athlon XP 2500+ (Barton-Kern) im AQXDA-'Stepping'.

Edit: Wobei ich glaube, dass der 2600+ Thouroughbred pro Takt schneller war. Kann mich aber auch täuschen. :redface: Lange ist's her. Waren ruhmreiche Zeiten für AMD. Die S939-Kontrahenten waren afair auch noch sehr kompetetiv. Danach ging es bergab.

vinacis_vivids

2017-01-11, 19:56:24

*räusper* Ich übersetze mal:
Preis-/Leistungsverhältnisbombe wie der Athlon XP 2500+ (Barton-Kern) im AQXDA-'Stepping'.

Edit: Wobei ich glaube, dass der 2600+ Thouroughbred pro Takt schneller war. Kann mich aber auch täuschen. :redface: Lange ist's her. Waren ruhmreiche Zeiten für AMD. Die S939-Kontrahenten waren afair auch noch sehr kompetetiv. Danach ging es bergab.

:redface:

Denn konnte man doch auf 3200+ freischalten oder so? Und war lila wenn ich mich recht entsinne.

Ja, mit dem K7 waren sie konkurrenzfähig und die grundsätzliche Architektur wurde ja bis zum heutigen Tag nicht mehr großartig verändert. Gefühlter Stillstand seit 10 Jahren.

tm0975

2017-01-11, 20:03:52

Ja, mit dem K7 waren sie konkurrenzfähig und die grundsätzliche Architektur wurde ja bis zum heutigen Tag nicht mehr großartig verändert. Gefühlter Stillstand seit 10 Jahren.

der k7 war sehr gut. dennoch liegen zwischen dem und nem aktuellen bristol ridge welten.

vinacis_vivids

2017-01-11, 20:04:34

Müssen nicht, wenn AMD mehr 8 Kerner produzieren kann als nachgefragt werden, werden sie selbstverständlich auch voll Funktionistüchtige 8 Kerner Teildeaktivieren und als 6 Kerner verkaufen.

sabber :eek:

Der Traum für jeden Siliziumliebhaber :)
Hoffe die Ausbeute wird sehr sehr gut.

vinacis_vivids

2017-01-11, 20:17:47

der k7 war sehr gut. dennoch liegen zwischen dem und nem aktuellen bristol ridge welten.

Ja natürlich. Dennoch weiß du genau was ich meine.
Würde man den K7 so hoch takten und mit entsprechenden Kernen und Speicher austatten, wäre der Unterschied nicht so groß.

@ topic: Wer ist der Chef-Designer vom K7 gewesen und wer der von Ryzen?
--> habs grad gefunden: https://en.wikipedia.org/wiki/Jim_Keller_(engineer)

https://www.youtube.com/watch?v=SOTFE7sJY-Q

robbitop

2017-01-11, 20:34:27

Edit: Wobei ich glaube, dass der 2600+ Thouroughbred pro Takt schneller war. Kann mich aber auch täuschen. :redface: Lange ist's her. Waren ruhmreiche Zeiten für AMD. Die S939-Kontrahenten waren afair auch noch sehr kompetetiv. Danach ging es bergab.
Barton war schneller als T-Bred. Barton und T-Bred waren bis auf den L2 Cache gleich (T-Bred 256 kB, Barton 512 kB). Kann sein, dass Barton out of the box noch einen höheren FSB hatte (weiß ich nicht mehr genau).

Mein T-Bred B (130 nm - B war noch mal ein Metal Spin und brachte deutlich höhere potenzielle Taktraten - ich meine der hatte damals schon "Low-k-Dielektrikum") war damals der Wahnsinn. Das war eine Art zweiter Celeron A 300 (@450). Der 1700+ (bestimmtes Stepping war wichtig - erinnere mich nicht mehr exakt) hatte eine Taktrate out of the box von 1433 MHz. OC ging auf 2400 MHz. +67 % mehr Takt. IIRC liefen einige Bartons (siehe Raff) auf ~2800 MHz.

T-Bred und Barton waren gut im Rennen aber nicht überlegen. Das kam erst mit dem K8. Zunächst im Sockel 940, dann parallel 754 und 939. Erst als Conroe 2006 kam, war K8 nicht mehr King of the Hill.
Der Clawhammer / Newcastle mit 1800 MHz lief auch auf 2400 MHz. Ging auch sehr gut.

Und dann kam Conroe. E4300 1800 MHz - die Dinge gingen damals wie Hölle. IIRC 3,2...3,6 GHz waren nicht ungewöhnlich. Einfach mal so 80-100 % mehr Takt. Heute freut man sich über 10-15 % mehr Takt, weil die günstigen CPUs nicht unlocked sind und über den Referenztakt praktisch nichts zu machen ist (Ausnahme war doch IIRC die ersten 1-2 Monate von Skylake, in denen dank neuem Taktgeber auch richtig OC mit den kleinen Core i5 nonK ging). Das waren schon noch Zeiten...

Isen

2017-01-11, 20:46:22

[...] und wer der von Ryzen?
--> habs grad gefunden: https://en.wikipedia.org/wiki/Jim_Keller_(engineer)

Jein. Ist eher so, dass Keller für die Koordinierung der Teams Verantwortlich war, weniger für das Design.

Langlay

2017-01-11, 21:06:28

Mein T-Bred B (130 nm - B war noch mal ein Metal Spin und brachte deutlich höhere potenzielle Taktraten - ich meine der hatte damals schon "Low-k-Dielektrikum") war damals der Wahnsinn. Das war eine Art zweiter Celeron A 300 (@450). Der 1700+ (bestimmtes Stepping war wichtig - erinnere mich nicht mehr exakt) hatte eine Taktrate out of the box von 1433 MHz. OC ging auf 2400 MHz. +67 % mehr Takt. IIRC liefen einige Bartons (siehe Raff) auf ~2800 MHz.

JIUHB war das Stepping. Ich hatte auch so einen war nen richtig schönes Teil superbillig und übertaktet damals Pfeilschnell.

Kriegsgeier

2017-01-11, 21:07:34

Keller nicht der Haupt Erbauer der ZEN Architektur?
Das ist mir aber neu...

Isen

2017-01-11, 21:09:14

Tjo. Ist aber so :-)

Kann dir, Wolfgang [oder wars Michael? Einer der beiden wars[ vlt. nochmal sagen ;)
Er sachte ja, dass das AMD ihm näher erzählt hat, er diese Geschichte dann aber vielleicht zum Release mal erzählt.

Edit: Da lag ich ja richtig falsch wer das sagte, sorry! Volker wars und zwar hier: https://www.computerbase.de/forum/showthread.php?t=1610501&page=8&p=19152315#post19152315

Apropos neu bauen -> Jim Keller: Der hat da gar nicht so viel gemacht wie er gehyped wird, er war primär "Starthilfe" für das Server-Team. Die Arbeiten hatten schon vorher in weltweiten Teams begonnen, hat AMD gestern erzählt. Aber at the end of the day wird die CPU halt komplett Keller zugeschrieben, die echte Story wird AMD eventell mal später erzählen.

Screemer

2017-01-11, 21:20:52

JIUHB war das Stepping. Ich hatte auch so einen war nen richtig schönes Teil superbillig und übertaktet damals Pfeilschnell.

Hatte ich auch noch. Allerdings dann auf nem 8rda3+. Lustigerweise bei mir auch von einem e4300 abgelöst. Sowas will ich mal wieder.

vinacis_vivids

2017-01-11, 21:34:16

Jein. Ist eher so, dass Keller für die Koordinierung der Teams Verantwortlich war, weniger für das Design.

Raus mit der Sprache ...
Ist schon klar, dass das Design nicht auf eine Person zurückgeführt werden kann, aber Keller spielt nach meinen Erkenntnissen eine Schlüsselposition.

MR2

2017-01-11, 21:34:30

Keller nicht der Haupt Erbauer der ZEN Architektur?
Das ist mir aber neu...

https://www.computerbase.de/forum/showthread.php?t=1610501&page=8&p=19152315#post19152315

Suzanne Plummer ist die Teamcheffin, oder? Naffziger wird auch noch bei AMD sein, habe nichts gegenteiliges gehört. Ich denke die haben noch gute Leute:-)

Foobar2001

2017-01-11, 21:40:34

Ja natürlich. Dennoch weiß du genau was ich meine.
Würde man den K7 so hoch takten und mit entsprechenden Kernen und Speicher austatten, wäre der Unterschied nicht so groß.
Skylake waere bei gleichem Takt wahrscheinlich gut doppelt so schnell als K7.

Isen

2017-01-11, 21:42:23

@MR2,

och Mensch ey, da such ich mich blöde und da warst du schneller - hätte ich mir die Suche ersparen können :(

Danke ;-)

robbitop

2017-01-11, 21:46:07

Skylake waere bei gleichem Takt wahrscheinlich gut doppelt so schnell als K7.
Ich denke, dass das nicht reichen wird. Eher Faktor 3 und mehr...

MR2

2017-01-11, 21:46:21

@Isen

Wir hatten das Thema schon mehrmals, ich habs einfach mal in die Symbolleiste von FF geparkt. Es liest sich einfach so gut:D

@gmb

Ach, hatte ich CES geschrieben? Hab doch GDC gemeint;-)

Isen

2017-01-11, 21:47:50

Ja, mach ich jetzt auch. Wird bestimmt noch benötigt :D

gmb

2017-01-11, 21:53:23

Sieht so aus, als wäre Ryzen Ende Februar schon gelauncht:

Was heißt schon? Ende Februar gilt schon länger als der wahrscheinlichste launch Zeitraum.

Rückblickend ist es köstlich.

Steht ja im Artikel. Zur CES debütieren, etwa eine Woche später im Laden.?

Februar ist immer noch wahrscheinlicher nach den Gerüchten her.

Foobar2001

2017-01-11, 22:01:04

Ich denke, dass das nicht reichen wird. Eher Faktor 3 und mehr...
Laut Passmark [1] ist selbst ein Atom mit 1.33Ghz doppelt so schnell als ein 2.2Ghz K7 :ugly:

[1] https://www.cpubenchmark.net/cpu_lookup.php?cpu=AMD+Athlon+XP+3200%2B&id=233

Edit: Ist wohl wegen Multi-Threading. Single-Thread-Score eines Core i7-6560U (2.2Ghz) ist ~1700 gegen ~660 fuer den Athlon. Also Faktor 2.6.

StefanV

2017-01-11, 22:06:13

Skylake waere bei gleichem Takt wahrscheinlich gut doppelt so schnell als K7.
Naja. da gibts noch andere Faktoren, die in der Berechnung mit einfließen sollten wie z.B. die Anbindung zur Außenwelt und so weiter.

Wenn du in letzter Zeit mal mit was älterem gearbeitet hast, merkst du, dass da einige Welten zwischen liegen und ein Pentium M 750 (oder so) echt schnell am Ende ist. Und der dürft noch 'nen bisserl besser denn 'nen K7 sein.
Hier fehlt einfach der 2. Kern und auch das I/O System ist verdammt lahm...

Der Unterschied von K7 auf moderne CPUs dürfte wohl ungefähr so groß wie von 'nem 386 auf 'nem kleinen P54C sein, wahrscheinlich sogar größer, aufgrund der höheren Breite bei modernen CPUs.

mczak

2017-01-11, 22:18:34

Laut Passmark [1] ist selbst ein Atom mit 1.33Ghz doppelt so schnell als ein 2.2Ghz K7 :ugly:

[1] https://www.cpubenchmark.net/cpu_lookup.php?cpu=AMD+Athlon+XP+3200%2B&id=233

Edit: Ist wohl wegen Multi-Threading. Single-Thread-Score eines Core i7-6560U (2.2Ghz) ist ~1700 gegen ~660 fuer den Athlon. Also Faktor 2.6.
Das ist ausserdem eher ein 2.2Ghz Atom (die Dinger laufen problemlos mit Dauerturbo ausser bei gleichzeitiger IGP-Last), also genau so schnell getaktet wie der Athlon XP. Klar da hast du 4C gegen 1C... Das Passmark ST-Rating des Atom liegt allerdings bloss etwas bei mehr als der Hälfte des Athlon XP (376 vs. 663) so schlecht sollte das eigentlich auch wieder nicht sein...

Foobar2001

2017-01-11, 22:45:38

Schau auf den Edit. Skylake ist 2.6x so schnell (mit Turbo?)

Linmoum

2017-01-11, 23:33:35

So viel mehr als die Folie(n) gab's ja bisher zu XFR noch nicht, wenn ich mich recht erinnere. Hallock hat sich dazu mal etwas konkreter geäußert.
Even then, there may be performance boosts on offer for those with exotic cooling as part of its "Extended Frequency Range" (XFR) feature.

"A lot of processors have pre-programmed clock speed voltage tables," explained AMD's Robert Hallock at CES. "We don't. This is very algorithmic. We analyse power consumption limits, thermal limits, silicon utilisation limits, and out of that boundary, if none of those limits are being met, you can just keep raising clock speed until one of them is. Then you level off the boost and then try to sustain it as long as possible. The system is smart enough to know what's going on inside itself, and adaptive enough to prevent sudden drops in clock speeds."

http://arstechnica.com/gadgets/2017/01/amd-ryzen-motherboards-hype/

Hammer des Thor

2017-01-12, 00:11:48

Hallo, habe nicht alle Seiten jetzt durchgelesen, aber nur 24 PCIe. 3.0 Lanes CPU und Chipsatzt kommen mir doch sehr wenig für so eine Superduper-CPU vor.
Hat die AMD Chefin bei der Vorstellung gelogen als Sie von 32 PCI-e Lanes nur CPU sprach? Selbt damit wären es nur so viele wie mit einen Z170er System, die 8 2.0 Lanes dazugerechnet wäre die Gesamtbandbreite von PCI-e dann die selber wie ein Z270 System. Aber in der Namensgebung konnkoriert AMD ja dann schon mit dem kommenden Z370 Coffee-Lake-Chipsätzten.
Das kann doch nicht AMDs ernst sein, da bringen die einen Knaller der es mit nen 6900K aufnehmen kann, die Anzahl der Lanes aber für die Billig-Klasse!

w0mbat

2017-01-12, 00:34:30

Hammer des Thor

2017-01-12, 00:42:36

Ja aber auch für das Mainstream-Segment sind insgesamt nur 24 PCI-e 3.0 Lanes zu knapp. 12 Müsste dann der X370 haben um mit Z270 zu konkurrieren. Das hier ist Perlen vor die Säue. Auch bei Steckkarten ist PCI-e 3.0 inzwischen Standard und wir gebraucht wenn der 1 Gbits Netwerk-Adapter nicht mehr reicht.
Das soll ausreichen? Netzwerkkarte wie gesagt, ebentuell ne Thunderbold 3.0 Karte nachrüsten. 4 mal SATA, also 1 mal HDD, 1 mal SSD und 2 optische Laufwerke und das Ding ist voll!
Noch ne weitere SSD oder HHD: Fehlanzeige!
Und die SATA nehmen dem M2 auch 2 Lanes weg.
Und noch mal: Warum hat die AMD Chefin uns was von 32 Lanes in der CPU erzählt?

Isen

2017-01-12, 00:47:43

Der Flaschenhals beim Intel wird fleißig weiter ignoriert. :D Hauptsache aufm Papier isses stimmig.

Und noch mal: Warum hat die AMD Chefin uns was von 32 Lanes in der CPU erzählt?

Jetzt bin ich mal gespannt, wo du das her hast :D

Hammer des Thor

2017-01-12, 00:50:39

Der Flaschenhals beim Intel wird fleißig weiter ignoriert. :D Hauptsache aufm Papier isses stimmig.

???

Sie hat doch gesagt dass die Ryzen CPU 32 PCIe lanes hat. War auch in den ganzen einschlägigen Seiten im Dezember zu lesen.

Isen

2017-01-12, 00:54:48

Die Lanes, Chipset sind Shared beim Intel. Das ist ein Flaschenhals. Aufm Papier halt nur cool

Und noch mal: WarumWo hat die AMD Chefin uns was von 32 Lanes in der CPU erzählt?

bbott

2017-01-12, 01:16:51

Zen bring 8-Kerner ins Mainstream-Segment, AM4 ist kein X99 Konkurrent, sondern ein Z270 Konkurrent. Ich dachte das wollten alle, dass mehr als 4 Kerne endlich nicht nur im Enthusiasten-Segment gibt?!

Wenn Ryzen 16x PCIe 3.0 bringt und der X370 4x PCIe 3.0 und 8x PCIe 2.0 reicht das mehr als aus. Zumal ja schon genügend SATA 6Gbit und USB 2.0/3.1_G1/3.1_G2 vorhanden sind.

Hast du das Schema noch nicht erkannt. AMD kann es nie recht machen, egal was sie machen das Haar in der Suppe wird zur Not durch kräftiges Kopfschütteln vom eigenen Haupt in die Suppe befördert.

- Nur Dual Channel, 1-2 % Performance die Intel dadurch gewinnt egal.
- Kein PCIe3 16x obwohl 8x PCIe nur 0.x% kostet.
- "nur" 4x SATA bei den Chipsätzen, obwohl Ryzen auch SATA-Ports hat.

Schlecht machen durch Unwahrheiten ist in mode, die AMD Hater könnten es sogar erfunden haben ;D

Im Dezember musste ich mir von einem Kollegen anhören, das AMD "die Böse Firma" ist, welche Strafzahlungen in den USA und an die EU zahlen musste. Media Markt hätte nur AMD System verkauft etc. :eek: :freak: :crazy: :uhammer2:

Hammer des Thor

2017-01-12, 01:18:14

Shared sollte kein grosses Problem sein, da man in der Regel nur ein Speicher liest oder schreibt. Wer bei AMD dann 2 m.2 etc anbinden will braucht dann sehr teure switches denke ich.
Also, noch mal gegooglet, ja die auf deutsche Seiten habe ich diese Aussage nicht mehr gefunden ausser in Foren, aug englischsprachigen Seiten spuckt mir die Google-Suche das schon in den Überschriften aus.
Wer M2 mit 4 lanes nutzten will kann dann aben die Sata nicht nativ anbieten, also müssen Treiber installiert werden. Blöd nur wenn das System eben darauf liegt und nicht hohfährt weil es die Treiber nicht von Haus aus mit bringt.

Hammer des Thor

2017-01-12, 01:24:35

Hast du das Schema noch nicht erkannt. AMD kann es nie recht machen, egal was sie machen das Haar in der Suppe wird zur Not durch kräftiges Kopfschütteln vom eigenen Haupt in die Suppe befördert.

Ich bin alles andere als ein AMD Hater, ich habe bis vor kurzen fast nur AMD gekauft. Auch habe ich den 2 Kanal DDR4 nicht kritsiert der ja vom hörern Takt wieder ausgeglichen wird. Aber etwa halb so viel PCI-E Bandbreite ( ausser der CPU ) bei doppelt so viel Kernen das passt nicht, ist wie ein Trabbi mit 9 Zylinder Motor.
Wenn ich ein System baue will ich dass ich es min. 5 Jahre nutzten kann und bei Bedarf immer weiter aufrüsten kann. Und ja nur PCI 2.0 Steckplätzte ausser der Graka reichen mir da nicht zumal alleie schon mit Docsis 3.0 Inet Zugänge mit mehreen Gbits absehbar sind.
Ich dachte die 4 Sata Ports sind nicht am Chipsatz sonder direkt an der CPU den 4 mal PCI-e ausser der Graka?

Foobar2001

2017-01-12, 01:29:08

Die CPU hat doch 24 Gen3 lanes, oder nicht? Was reicht da nicht?

Die Skylake consumer chips haben doch sogar nur 16?!?

Hammer des Thor

2017-01-12, 01:36:56

Die CPU hat doch 24 Gen3 lanes, oder nicht? Was reicht da nicht?

Die Skylake consumer chips haben doch sogar nur 16?!?

Die CPU hat 20 der Chipsatz 4 macht zusammen 24.
Ein Z170 System hat insgesamt 36.
Die CPU ist nicht das Problen sondern der "Flaggschiff" Chipsatz.

Hübie

2017-01-12, 01:47:33

Jetzt bin ich verwirrt. Ich habe es so mitbekommen:
CPU -> x16 3.0 PEG und 4 * SATA oder 2 * M.2 SATA per GMI zum Chipsatz (?)
Chipsatz -> x4 3.0; x8 2.0 wobei 4 für SATA und jeweils eine für LAN und Sound weg ist. Verbleiben zwei Lanes (vielleicht USB 3.1 Anbindung?). Die x4 sind entweder für PCIE Slot bzw. PCI Brücke.

Klärt mich bitte auf. :D

Akkarin

2017-01-12, 01:56:22

Ryzen hat wenn ich das richtig verstanden habe:

x16 pcie 3 lanes für e.g. GPU

x4 lanes für storage I/O. Kann auch für SATA Anschlüsse verwendet werden. Direkt mit der CPU verbunden (SoC).

4 Mal USB 3.0 bzw. 3.1 gen1. Das entspricht von der Bandbreite etwas mehr als x2 pcie 3, ist aber direkt mit der CPU verbunden (SoC).

x4 für den Chipsatz. Der kann dann weitere SATA Anschlüsse, USB und PCIe 2 lanes liefern. Edith: wobei der Chipsatz keine pcie 3 lanes zur Verfügung stellen kann ?

Hammer des Thor

2017-01-12, 01:56:45

OK ich habe noch mal geschaut: Der letzte Haswell Chipsatz Z 97 hatte auch nur 8 PCE e 2.0 Lanes. Deren 8 3.0 Lanes waren ja für die Graka.
Somit hat ein X370 System dann 8 PCI-e Lanes mehr als ein Haswell System. Könnte für das meiste also völlig reichen, wenn ich keine 5 Gbits Netzwerkkarte nachrüsten will.

Hammer des Thor

2017-01-12, 01:59:13

4 Mal USB 3.0 bzw. 3.1 gen1. Das entspricht von der Bandbreite etwas mehr als x2 pcie 3, ist aber direkt mit der CPU verbunden (SoC).

Und die sind direkt ohne extra PCI-e Bus angebunden an die CPU?

Akkarin

2017-01-12, 02:09:12

Lol, Intel verarscht einen ja von mit Z270. Offiziell hat der PCH zwar bis zu 24 pcie lanes, plus unzählige USB und SATA Anschlüsse, aber der PCH selbst ist nur mit 7,9 GB/s an die CPU angeschlossen.

Damit hat Skylake etwa 2 GB/s weniger Bandbreite als Ryzen.

Edith: ja, die 4 USB 3.0 Anschlüsse sind direkt mit der CPU verbunden, die ja ein SoC ist. Dazu kommt dann noch dazu was der Chipsatz stellt.

Laut slides jedenfalls.

Unicous

2017-01-12, 02:10:52

http://scr3.golem.de/screenshots/1701/AMD-AM4-Update-CES-2017/AMD-AM4-Update-CES-2017-02.png

Es dürften nominell 32 Lanes sein, da wir ja vom Cern Leak wissen, dass es 128 bei 32 Kernen sind (und das Dev-Board auch darauf hinwies, iirc). Wo sich die restlichen 4 verstecken, da stehe ich gerade auch auf dem Schlauch, oder sie werden schlicht nicht nach außen geführt.

Zumal ich die Gier nach den Lanes eh nicht verstehe. Sowohl bei Intel als auch bei AMD ist der Bus 4 Lanes breit, was will ich da mit einer x16 Netzwerkkarte?:confused:

Akkarin

2017-01-12, 02:14:32

Wie kommst du auf 28 lanes unicous ? Wenn man die USB Ports nicht mit zählt sinds doch nur 24 ?

Hammer des Thor

2017-01-12, 02:17:30

Na ja wir sollten vielleicht abwarten bis das ganze released ist und dann die entgültigen Daten raus sind. Velleicht haben manche aus den Vordaten was falsches rausgelesen. @ Akkarin: Nach deiner Aufzählung hat die CPU 28 PCI-e 3.0 Lanes. Wenn man sich jetzt noch 4 weitere für PCI-Steckplätze zudenkt wären es 32 Lanes.
Doch der Chipsatzt stellt weitere 4 PCI-e 3.0 Lanes zur Verfügung.

Unicous

2017-01-12, 02:24:08

Hübie hat es schon richtig aufgezählt.

16 GPU, 4 SATA/NVME/GP, 4 USB und 4 Chipsatz. Ich schätze mal USB und Chipsatz können nicht einfach umfunktioniert werden.

Ist auch weiterhin konform mit "Promontory".

http://www.kitguru.net/wp-content/uploads/2015/05/amd_promontory_features_capabilities.jpg

Akkarin

2017-01-12, 02:24:30

Der Chipsatz ist mit x4 PCIe 3 angebunden. Zur Verfügung stellt der Chipsatz aber meines Ermessens nach keine PCIe 3 lanes. Anders kann ich die slides nicht interpretieren.

Und auf 28 lanes komme ich nur wenn ich die pcie 2 lanes vom Chipsatz zähle.

Isen

2017-01-12, 02:29:36

Also, noch mal gegooglet, ja die auf deutsche Seiten habe ich diese Aussage nicht mehr gefunden ausser in Foren, aug englischsprachigen Seiten spuckt mir die Google-Suche das schon in den Überschriften aus.

Jetzt kann ich wieder antworten, hat bissle was gedauert, sorry :)

Siehst du. Die Einschlägigen Seiten gehen von einem RUMOR/Gerücht aus. Schreiben das sogar.
Und die deutschen gehen einfach mal davon aus und ließen das Vorwort Gerücht einfach weg.

Von Lisa Su wurde da gar nichts gesagt wie von dir behauptet, wäre es so, würdest dich nicht so mit google abmühen ;-)
Tut mir ja leid für die anderen Leidtragenden, aber ich bestehe da einfach mal drauf, weil es halt Mode ist, Menschen etwas in den Mund zu legen was nicht den Tatsachen entspricht. Da krieg ich direkt nen Puls von 180 und würd am liebsten gleich .... lassen wir das.
Und den Aufriss wegen den Lanes ist auch wieder son Haar in der Suppe. Den Flaschenhals von Intel den hat keiner interessiert, nur was auf dem Papier stand... hier ist es gleich nen Aufriss Wert der sich wieder um 2 Seiten herzieht und vermutl. noch weitere 1-2 so weiter geht und angefangen hat, weil man wieder AMD speziell dem CEO etwas in den Mund gelegt hat, was bull**** ist.

Was, Unicous in #2061 gepostet hat gibt die Antwort punkt Ende aus, Mickymaus.

Hammer des Thor

2017-01-12, 02:39:46

Zumal ich die Gier nach den Lanes eh nicht verstehe. Sowohl bei Intel als auch bei AMD ist der Bus 4 Lanes breit, was will ich da mit einer x16 Netzwerkkarte?:confused:

Ich will keine 16 x Netzwerkkarte sonder ich will eine 1 x Netztwerkkarte an einen PCI-e 3.0 Slot anbinden damit ich die vollen 5 Gbits bekomme sobals diese Zwischegrösse verfügbar. In den meisten Beschreibungen stand aber dass die anderen PCIe (Nicht Graka)-Steckplätze nur mit 2.0 angebunden sind.
Ist derzeit nicht gebraucht, könnte aber in den nächsten Jahren interessant werden.

iuno

2017-01-12, 02:43:57

Kannst du mal mit der Doppelposterei aufhoeren?
Wenn dann doch mal noch was nachkommt, kannst du den letzten Post editieren, aber das hast du ja auch schon selber herausgefunden. Trotzdem packst du weiter fleissig Posts untereinander.

Ist auch weiterhin konform mit "Promontory".
Wollte ich auch schon wieder raus suchen. Ist doch nett, dass sich auch mal etwas das schon so lange bekannt ist bestaetigt ;)

user0815

2017-01-12, 02:45:52

Unicous

2017-01-12, 02:50:09

@Hammer des Thor

Das kannst du ja gerne mal hier verlinken und zitieren, da schon allein die von mir gepostete Folie dich Lügen straft. Und 5 Gbit erreicht man ja bereits durch eine einzige Lane.:wink:

Foobar2001

2017-01-12, 02:51:05

Welche SSD liefert bitte 4GB/s?

Edit: Ich bin doof, die Samsung schaffen das tatsaechlich.

user0815

2017-01-12, 02:53:36

Welche SSD liefert bitte 4GB/s?

http://www.samsung.com/au/memory-storage/950-pro-nvme-m-2-ssd/MZ-V5P512BW/

Hübie

2017-01-12, 03:22:12

Da frage ich mich allerdings: Wozu? Ich schiebe daheim doch keine Daten ständig hin und her. :| Spiele installiert man ja zu 95% über das Internet. Da bin ich z.B. mit 32 Mbit weit oberhalb des erbärmlichen, deutschen Durchschnitt. Das packt ne HDD. Spiele schaufeln auch eher viele kleine Dateien in den Speicher (die vorher entpackt werden). Auch hier ist der Vorteil marginal.
Im Enterprise-Business seh ich das ja ein, aber Zuhause? :| e-pay-nix ??

user0815

2017-01-12, 03:39:09

Weil ich damit arbeite.

StefanV

2017-01-12, 05:26:21

Da frage ich mich allerdings: Wozu? Ich schiebe daheim doch keine Daten ständig hin und her. :|
Man munkelt, dass man AMD Systeme auch nicht nur 'daheim' nutzen kann sondern auch in 'sinnvoller Umgebung'...

w0mbat

2017-01-12, 07:42:46

Also ich brauche 1x SATA 6Gbit (für meine SSD) und einmal PCIe x16 (für meine GPU). Vielleicht kommt irgendwann noch eine M.2 dazu, dann hätte ich gerne auch einen x4 M.2 Steckplatz.

Die meisten nutzten wohl nicht mehr als 2x SATA und eine GPU.

YfOrU

2017-01-12, 07:50:15

Der Chipsatz ist mit x4 PCIe 3 angebunden. Zur Verfügung stellt der Chipsatz aber meines Ermessens nach keine PCIe 3 lanes. Anders kann ich die slides nicht interpretieren.

Siehe: https://pics.computerbase.de/7/6/3/0/7/1-1080.4239258625.png

Die PCIe Gen3 Lanes stehen unter SATAe: 2

2x SATAe -> 4x PCIe Gen3

Wird auch im Anhang auf der Folie unter Punkt 1 erläutert.

Zur Verfügung stehen damit auf AM4 Mainboards maximal:

CPU:
x16 Gen3
x4 Gen3

Chipset: (X370)
x4 Gen3
x8 Gen2

Meiner Ansicht nach ist das absolut ausreichend da zum einen USB 3.1 Gen2 nativ vorhanden ist und zum anderen CF mit x8 kein Beinbruch ist. Hinzu kommt das alternativ Dual GPU Karten aufgrund von HBM deutlich kompakter ausfallen als in der Vergangenheit. Bei denen läuft die Kommunikation zwischen den GPUs nicht über die PCIe Lanes der CPU.

valis

2017-01-12, 07:58:17

Die meisten nutzten wohl nicht mehr als 2x SATA und eine GPU.

Die meisten wissen gar nicht was SATA und eine GPU sind. Festplatte und Grafikkarte kommen eher im Alltag der meisten vor, sie geben auch nicht 400-500 Euro für eine CPU (Prozessor) aus. Wir sprechen hier eher über Systeme für Enthusiasten/Nerds in einem Hochpreissegment. Dafür ist der neue Chipsatz von AMD ein bisschen dünn. Warten wir es einfach ab, vor allem auf die Preise bin ich gespannt.
LG valis

Skysnake

2017-01-12, 08:14:38

Weil ich damit arbeite.
dann kauf dir halt die große Platform von amd. Da wirste mit PCIe erschlagten....

user0815

2017-01-12, 08:24:32

dann kauf dir halt die große Platform von amd. Da wirste mit PCIe erschlagten....
Und welche waere das?

MR2

2017-01-12, 09:03:13

@0815
SP3 LGA Naples
http://wccftech.com/amd-zen-naples-server-cpu-vega-gpu-platform/

-----------------------
laut CPC sind 45W QuadCores Samples ohne SMT unterwegs.
https://twitter.com/CPCHardware/status/818932115270209537

Hübie

2017-01-12, 09:11:47

Man munkelt, dass man AMD Systeme auch nicht nur 'daheim' nutzen kann sondern auch in 'sinnvoller Umgebung'...

Meinen vorletzten Satz gekonnt überlesen? ;)
Da wo man Gigabyte Durchsatz benötigt stellt man sich eher keine Zockerkiste mit bunten Mainboards hin. Dafür gibt es Naples und entsprechende Derivate.

user0815

2017-01-12, 09:15:31

Ne 950 Pro macht also nur im Server Sinn?

Napples sieht interessant aus, aber ind en Folien werden nur Server genannt. haette sowas gerne in nem Desktop Gehaeuse.

Hübie

2017-01-12, 09:25:10

Das sagt niemand. Eine 950 Pro kannst du dir reinstecken wo du willst, wenn der Preis stimmt. Aber einen echten Nutzen sehe ich in einer Gamerkiste nicht. Man kann mir gerne Vergleiche bei Ladezeiten vorlegen, wo es signifikant besser ist. Kenne nur keine. Und Installation. Na ja. Wer hat schon eine vier Gigabyte pro Sekunde schnelle Leitung??? :D

fondness

2017-01-12, 09:27:49

Wenn ein Naples auf 128 PCIe Lanes kommt, dann muss ein Summit Ridge 32 haben. Ist noch die Frage, wie die aufgeteilt werden.

https://s28.postimg.org/yl5a4lu5p/AMD_Zen_Naples_Server_SOC_2.png (https://postimg.org/image/bjooyuui1/)

http://wccftech.com/amd-zen-naples-server-cpu-vega-gpu-platform/

user0815

2017-01-12, 09:28:52

Hübie

2017-01-12, 09:34:02

Na ich weiß ja nicht was du so machst. Ich spiele nicht nur. Aber alles was ich mache lastet höchst selten mal SATA 6Gbps aus. Wie soll ich da 4 GB/s rechtfertigen wenn es anderweitig sinnvoll eingesetzt werden kann (aufgrund von Beschränkung der PCIe Lanes)?
Wie gesagt kannst du mir das gerne zeigen. :)

tm0975

2017-01-12, 09:36:27

Ne 950 Pro macht also nur im Server Sinn?

nein, eine entsprechende SSD ergibt nur Sinn, wenn diese per NVME mit 4 PCI-E 3.0 Lanes angebunden wird, damit die 4 gb/s auch ankommen. mein nächstes notebook und mein nächster pc werden definitiv eine solche ssd haben.

fondness

2017-01-12, 09:38:17

Ich haette gerne mehr Lanes.

x16 Grafikkarte
x4 NVME SSD
x4 10GbE Netzwerkkarte
x1 USB3 Karte (fuer Rift)
x1 Capture Card

Klar, ist eher Workstation als Enthusiast, aber genau deswegen will ich ja 8 Cores :)

PCIe 3.0 Lanes sind eben teuer, kosten viel Die-Size, Strom und Verdrahtungsaufwand. Es macht wenig Sinn, da in einem kostenintensiven Bereich mehr zu verbauen als unbedingt notwendig. Schon gar nicht für das eine Promille an Use-Cases, wo das vielleicht Sinn macht. Dafür kosten die Mainboard halt auch nur die Hälfte von Intels S2011 und die CPUs mit 8 Kerne werden wohl auch deutlich preiswerter.

Pirx

2017-01-12, 09:58:36

Es werden wohl kaum alle Geräte gleichzeitig die volle Bandbreite brauchen und auch die SSD wird ihre nur in wenigen Fällen erreichen, sobald ein bisschen random dabei ist, sackt die doch ab - mal davon abgesehen, daß solch ein spezielles, aber natürlich "knallhartes" Anforderungsprofil nun mal noch nicht im Consumerbereich zu verorten ist.

YfOrU

2017-01-12, 10:07:12

Wenn ein Naples auf 128 PCIe Lanes kommt, dann muss ein Summit Ridge 32 haben. Ist noch die Frage, wie die aufgeteilt werden.

Vermutlich ähnlich umgesetzt wie bei Carrizo/Bristol Ridge (mit integrierten Bridges). Nur das eben ein weiterer x16 Complex für GFX etc. vorhanden ist.

Da die Bridges bei Naples nicht benötigt werden sollte damit 2* x16 machbar sein. Auf AM4 wäre damit ein halber Complex deaktiviert (da x4 für SATA/SATAe/NVMe/PCIe und x4 für die externe SB).

fondness

2017-01-12, 10:24:27

Da fehlen aber dann noch immer 8 zu den zusätzlichen 16 Lanes bei Naples^^

YfOrU

2017-01-12, 10:27:02

Deshalb habe ich geschrieben das ein halber PCIe Complex auf AM4 vermutlich deaktiviert ist.

fondness

2017-01-12, 10:31:33

Sorry, falsch verstanden. Wäre aber schon etwas seltsam, wenn die 8 Lanes vorhanden sind, warum sollte man sie nicht verwenden?

YfOrU

2017-01-12, 10:34:54

Macht wenig Sinn die nach außen zu führen wenn die APUs auf der gleichen Plattform effektiv nur 10 haben (wäre dann 10 zu 28). Da erwarte ich auch bei Raven Ridge keine großen Änderungen. x16 für GFX ist da eher unwahrscheinlich. Für Mobile und Mainstream Desktop dGPUs reicht x8.

fondness

2017-01-12, 10:39:54

Stimmt natürlich, die Lanes wäre sonst tot, wenn man eine APU verbaut. Aber das ist natürlich schon etwas bitter und ein klarer Nachteil/Kompromiss der gemeinsamen Plattform. Genauso wie man bei allen SR-Boards alle möglichen Display-Ausgänge verbauen muss um die APu mit zu unterstützen.

Andererseits könnte man die 8 Lanes ja trotzdem für einen PCIe-Slot verwenden, der dann eben nur bei SR funktioniert. Andere Schnittstellen sollte man da aber natürlich nicht anschließen, sonst wird es unübersichtlich. Aber das wäre dann vermutlich etwas zu kompliziert für viele.

StefanV

2017-01-12, 10:46:21

Stimmt natürlich, die Lanes wäre sonst tot
Nicht zwangsläufig, wenn man die mit dem Display Zeugs sharen könnte.
Zum Beispiel Display Port und HDMI.

Andererseits könnte man die 8 Lanes ja trotzdem für einen PCIe-Slot verwenden, der dann eben nur bei SR funktioniert.
Ja, könnte man.
Aber das wird das Supportaufkommen deutlich erhöhen, so dass, wenn es denn möglich sein sollte, nur bei High End Boards im Bereich von 150€ oder mehr passieren könnte...

Aber, wie erwähnt, ist die Frage, ob das überhaupt irgendwie möglich ist und am Sockel nach außen geführt ist.
Oder ob AMD sich diese Option für AM4+ vorbehält...

cyrusNGC_224

2017-01-12, 10:49:19

Im Dezember musste ich mir von einem Kollegen anhören, das AMD "die Böse Firma" ist, welche Strafzahlungen in den USA und an die EU zahlen musste. Media Markt hätte nur AMD System verkauft etc. :eek: :freak: :crazy: :uhammer2:Echt krass, was manche Leute für eine Phantasie haben.
Siehst du. Die Einschlägigen Seiten gehen von einem RUMOR/Gerücht aus. Schreiben das sogar.
Und die deutschen gehen einfach mal davon aus und ließen das Vorwort Gerücht einfach weg.
Wie hier schon oft gezeigt wurde, hat ein Zeppelin Die aber 32 Lanes. Vielleicht sind die bei AM4 auch voll nutzbar, irgendwann.

YfOrU

2017-01-12, 10:51:13

Nicht zwangsläufig, wenn man die mit dem Display Zeugs sharen könnte.
Zum Beispiel Display Port und HDMI.

Würde aber auch dazu führen das die Plattform auseinander driftet und es trotz gemeinsamen Sockel praktisch separate Boards für APUs/CPUs gibt. 18 Lanes Unterschied ergäbe völlig andere Designs.

cyrusNGC_224

2017-01-12, 10:55:32

Andererseits könnte man die 8 Lanes ja trotzdem für einen PCIe-Slot verwenden, der dann eben nur bei SR funktioniert. Andere Schnittstellen sollte man da aber natürlich nicht anschließen, sonst wird es unübersichtlich. Aber das wäre dann vermutlich etwas zu kompliziert für viele.Eben. Außerdem verbietet ja niemand den Mainboardherstellern, spezielle Boards nur für ryzen und andere nur für APUs herzustellen. Es wird weiterhin genug geben, die beides können.
Außerdem ist die Drift der Beiden keine Begründung dafür, warum Ryzen, obwohl er sie hat, die Lanes totlegen sollte.
Was da ist, sollte auch genutzt werden können.

YfOrU

2017-01-12, 11:03:06

Eine gemeinsame Plattform ist ein Kompromiss in der Mitte. Abstriche sind dabei unumgänglich wenn die Synergieeffekte wirklich zum tragen kommen sollen. Der Sockel hieß bei AMD nicht ohne Grund lange FM3. Die Umbenennung zu AM4 ist halt besser fürs Marketing. Die Plattform liegt aber näher an FM2+ als an AM3+.

Bei Raven Ridge rechne ich deshalb nur mit 12 statt 10 Lanes (BR) um eine NVMe SSD mit vier Lanes anbinden zu können (+4 für den externen Chipsatz bzw. GPP Mobile).

BoMbY

2017-01-12, 11:18:00

Summit Ridge im AM4 Package führt nur 24 PCIe Lanes nach draußen. Das hat Marc von AMD bestätigt bekommen: http://www.golem.de/news/ryzen-amd-erlaeutert-x370-chipsatz-und-zeigt-am4-mainboards-1701-125424.html (siehe auch Kommentare, er hat extra nochmal nachgefragt).

iuno

2017-01-12, 11:40:44

Kommt der 16C eigentlich auf denselben Sockel wie Naples?
Wenn da für Server alles von 8-x Kernen auf den großen Sockel kommt, wird man da vielleicht alle Landes haben.

Complicated

2017-01-12, 11:54:05

Man muss sich doch auch mal Fragen wo AMD denn eine Lücke hat im Lineup mit Anbindungen wenn es folgendermaßen aufgestellt ist:
AM4+Ryzen (24 PCIe Lanes, Dual-Channel Memory)
AM4+Ryzen+Radeon SSG (viel Speicher, direkte Anbindung SSD an GPU. Wozu mehr Speicherkanäle und PCIe?)
AM4+Ryzen+Vega (HBM+HBCC+Infinity Fabric, Wozu mehr PCIe und Speicherkanäle?)
AM4+Zen-APU (siehe Zeppelin HBM+HBCC+Infinity Fabric+DDR4 Dualchannel+Vega SSG)
SP3+Naples (8 Speicherkanäle, 128x PCIe 3.0)

Ich meine wofür bräuchte AMD nun eine Plattform mit 32 oder 44 PCIe Lanes? Welchen Workload bewältigt die 2011-Plattform von Intel, den AMDs Kombination aus AM4 und einer angenommenen Vega basierenden SSG nicht bewältigen könnte? Weder benötigt man viele PCIe Lanes noch mehr Speicherkanäle wenn eine APU mit HBM und HBCC ausgestattet wird. Und die Kosten sind auch um ein vielfaches niedriger. Sowohl für AMD in der Entwicklung, als auch für den Endkunden, selbst wenn es ein Interposer-Design mit Zen+Vega+HBM wäre. NVRAM ist ebenfalls jederzeit möglich. Die Modularität ist ebenfalls verblüffend.

Isen

2017-01-12, 11:59:30

Als eine Art sofort eintretendes Öko-System für die Zukunft irgendwann?
Neee...

Edit:

Für den einen vlt. nicht so interessant, aber auf: http://schedule.gdconf.com/session/optimizing-for-amd-ryzen-cpu-presented-by-amd hieß es kurze Zeit so:

Join AMD Game Engineering team members for an introduction to the RECENTLY-LAUNCHED AMD Ryzen CPU followed by advanced optimization topics. Learn about the Zen microarchitecture, power management, and CodeXL profiler. Gain insight into code optimization opportunities using hardware performance-monitoring counters. Examples may include assembly and C/C++.

Das " RECENTLY-LAUNCHED " wurde entfernt.

Unicous

2017-01-12, 12:46:00

Complicated

2017-01-12, 13:17:19

USB 3.1 Gen1 = USB 3.0 (https://www.msi.com/blog/usb-3-1-gen1-gen2-explained)
Die Ryzen-CPUs sind wie die APUs namens Bristol Ridge neben PCIe-3.0-Lanes auch mit Sata- und USB-Ports ausgestattet: Ein winziger Chipsatz ohne eigene Anschlüsse wie der X300/B300/A300 dient als Breakout für Mini-ITX-Platinen für SFF-Systeme. Ein Ryzen-Prozessor weist 16 PCIe-3.0-Lanes für Grafikkarten auf, hinzu kommen vier weitere PCIe-Lanes. Diese können komplett für eine SSD oder alternativ für zwei Sata-Ports und eine SSD mit zwei PCIe-Lanes verwendet werden. Zudem sind vier USB-3.0-Ports integriert.

Unicous

2017-01-12, 13:19:23

No shit?:eek:

USB ist USB?:eek:

Complicated

2017-01-12, 13:20:17

Lesen hilft.

Wenn man Bildchen braucht, letzte Spalte:
http://scr3.golem.de/screenshots/1701/AMD-AM4-Update-CES-2017/thumb620/AMD-AM4-Update-CES-2017-02.png
Die 4x USB 3.1 Gen1 haben nichts mit den PCIe Lanes zu tun.

Gipsel

2017-01-12, 13:22:57

Dann erklär uns mal wie und worüber die 4 USB 3.1 (Gen1) Ports angeschlossen sind.:rolleyes:Über bestimmte Pins im Sockel an die integrierte Southbridge, die direkt USB3.0 (3.1 Gen1) bereitstellt? Das ist langsamer als PCIe 3.0, die dafür benutzten PHYs sind also offenbar nicht universal und auf PCIe 3.0 umzuschalten (was die SATA-Ports in der CPU sind, die können wahlweise als SATA 6Gbit/s oder PCIe 3.0 mit 8Gbit/s operieren), oder die Funktionalität ist in Verbindung mit dem AM4-Sockel schlicht nicht verfügbar.

Unicous

2017-01-12, 13:23:12

Lesen hilft, es zu verstehen noch viel mehr.:up:

@Gipsel

Ich denke aber, dass die 4 von den 8 übrigen PCIe Lanes (von nominell 32 Lanes) für die USB Ports genutzt werden. Bei Naples werden diese dann komplett freigegeben. (edit: also alle 32)

Screemer

2017-01-12, 13:24:44

Dann erklär uns mal wie und worüber die 4 USB 3.1 (Gen1) Ports angeschlossen sind.:rolleyes:
da du dich ja von "Gen2!" verbessert hast ist mir dazu eine frage eingefallen. es gibt ja 4x usb3.1 gen1 (https://cms-images.idgesg.net/images/article/2017/01/am4-procs-100702362-orig.jpg) wäre es theoretisch möglich da zwei mal gen2 draus zu machen?

€dit: die frage hat sich mit gipsels post erübrigt.

Complicated

2017-01-12, 13:26:28

Lesen hilft, es zu verstehen noch viel mehr.:up:Ach..sag bloss :rolleyes:

Unicous

2017-01-12, 13:33:56

@Screemer ich habe mich nicht verbessert, das waren meine Fettfinger.:freak:

With dedicated PCIe® lanes for cutting-edge USB, graphics, data and other I/O, the AMD AM4 platform will not steal lanes from other devices and components.

http://www.amd.com/en-us/press-releases/Pages/zen-processor-core-2016aug18.aspx

Ok, das ist Quark, das bezieht sich auf den Chipsatz, schätze ich.

Complicated

2017-01-12, 13:59:46

Ich denke aber, dass die 4 von den 8 übrigen PCIe Lanes (von nominell 32 Lanes) für die USB Ports genutzt werden. Bei Naples werden diese dann komplett freigegeben. (edit: also alle 32)
Wo sollen nominell 32 Lanes sein?
Naples hat 128 PCIe 3.0 Lanes, Ryzen hat 24 (16x GPU, 4x Chipset, 4xNVMe)
http://www.pcgameshardware.de/AMD-Zen-Codename-261795/News/32-Kerner-Naples-PCI-Express-30-Lanes-1198540/
Während in der CERN-Präsentation noch der Name "Hibyan/Hybian/Hibian" gefallen war, will die Webseite fudzilla.com (http://www.fudzilla.com/news/processors/40888-amd-naples-zen-has-32-cores) nun in Erfahrung gebracht haben, dass der 32-Kerner "Naples" (zu Deutsch Neapel) heißen werde. Erneut genannt werden das Octo-Channel-Speicher-Interface und die 8 MiByte L3-Cache pro 4-Kern-Cluster, also insgesamt 64 MiByte. Für den Server-Bereich entwickle AMD den Sockel SP3, der wie schon der G43 auf einem Land Grid Array (LGA) und nicht einem Pin Grid Array (PGA) basieren soll. Für eine Überraschung sorgt die angebliche Unterstützung von I/O-Funktionalitäten, die selbst Intels Broadwell-EX in den Schatten stellen werde.
Demnach könne die Naples-CPU 128 PCI-Express-3.0-Lanes zur Verfügung stellen, ein Zeppelin-16-Kerner würde folglich bei 64 Bahnen landen.

Unicous

2017-01-12, 14:05:58

Ich habe auch nicht Ryzen geschrieben, sondern Zen bzw. Zeppelin gemeint, als Die und Bestandteil aller Plattformen.:rolleyes:

Dass über AM4 momentan (oder generell?) wohl nicht alle Lanes angesprochen werden, liegt ja auf der Hand.

Complicated

2017-01-12, 14:14:01

Und wo soll Zen (das ist der Code für den CPU-Kern der 8 mal auf Ryzen vorhanden ist) irgendwelche Lanes anbinden?
Zeppelin ist der Codename des CPU Dies auf einer Zen basierenden APU.
http://dresdenboy.blogspot.de/2016/02/amd-zeppelin-cpu-codename-confirmed-by.html
https://www.heise.de/newsticker/meldung/AMD-Prozessoren-Opteron-ist-tot-es-lebe-Opteron-MCM-2777258.html

Wie auch immer du es drehst wird nichts sinnvolles aus deiner Behauptung.

Leonidas

2017-01-12, 14:15:30

Für das Kaby Lake Launch Review:
Anwendungsperformance aus mehreren Tests, genaue Quellen nicht verlinkt, aber ich traue der 3DCenter Redaktion schon solide Arbeit zu :).

Nanana. Steht überall dick und breit.

Verbastelt wurden die Tests von CB, Anand, Guru3D, Hardware.info, PurePC, SweClockers & Tech Report.

Die exakten Auswertungen aller dieser Einzeltests sind im Artikel, sogar die Gewichtung (3x CB + 3x Anand) wurde angegeben. Ist ergo sehr gut dokumentiert. Nur meiner Interpolation der fehlenden Werte habe ich nicht angegeben, weil ich das in meiner Formel dann immer on-the-fly mache.

Unicous

2017-01-12, 14:24:07

Das kann doch alles nicht wahr sein. Zeppelin ist Ryzen.
:facepalm::facepalm::facepalm:

(MICROPROCESSORS) IC 64 BIT MICROPROCESSORS (INTEGRATED CIRCUITS) ZEPPELIN 2D2801A2M88EA-A0C AM4-95W_8C_16T_PROTO-SILA00

cyrusNGC_224

2017-01-12, 14:25:50

[...]oder die Funktionalität ist in Verbindung mit dem AM4-Sockel schlicht nicht verfügbar.Vermutlich sind dafür auf dem AM4 Sockel keine Pins mehr frei verfügbar.

YfOrU

2017-01-12, 14:27:46

Wie auch immer du es drehst wird nichts sinnvolles aus deiner Behauptung.

AMD hat zumindest vorerst nur ein Die mit 8C/16T

Ob das dann Summit Ridge, Zeppelin oder Ryzen heißt ändert nichts am Design. Wenn daraus 32C MCMs mit 128 PCIe Lanes gebaut werden ist die Rechnung recht einfach.

Complicated

2017-01-12, 14:31:09

Das kann doch alles nicht wahr sein. Zeppelin ist Ryzen.
Was hat das nun mit deinem Eiertanz zu tun der mit der unsinnigen Frage an Bomby angefangen hat rund um PCIe Lanes? Es gibt keine CPU die bisher bekannt wäre mit 32 Lanes und sich Ryzen nennt. Zeppelin und Naples sind kein AM4 CPUs. Ryzen schon.

Schon wieder ein Bildchen nötig wegen mangelndem Textverständnis?
https://1.f.ix.de/imgs/18/1/5/6/5/4/5/1/Zeppelin-932ac6092c0f1713.jpeg

Ganz sicher gibt es keinen Ryzen auf einem MCM Package - das sind die CPU Verkaufsnamen für AM4

Gipsel

2017-01-12, 14:35:55

Vermutlich sind dafür auf dem AM4 Sockel keine Pins mehr frei verfügbar.Das würde wie mit den SATA/NVMe/PCIe über die gleichen Pins laufen. ;)

===================================

Zeppelin und Naples sind kein AM4 CPUs. Ryzen schon.Die Engineering Samples für Ryzen (Verkaufsname) nutzten den Codenamen Zeppelin. Das Die dürfte das selbe sein.
Und es könnte auch sein, daß das im Sinne von möglichst großen Stückzahlen und Modularität auch identisch zu dem ist, was bei Naples zum Einsatz kommen wird. Wenn also ein 8-Kern Die mit Naples 32 PCIe Lanes nach außen führt, würde das nicht bedeuten, daß auch bei Ryzen 32 PCIe Lanes physisch auf dem Die vorhanden sind?
Wieviel wir dagegen von dieser MCM-APU sehen werden und ob das überhaupt noch aktuelle ist, steht so ein wenig in den Sternen.

Unicous

2017-01-12, 14:37:48

Summit Ridge ist die Plattform (CPU+AM4)

Zen ist Mikroarchitektur und IMO auch wieder Name der CPU allgemein analog zu Bulldozer (Architektur) - Bulldozer (Chip), der Codename für den Chip war Orochi, bei Zen ist es Zeppelin.

https://www.technic3d.com/thumbnails/1600/900/news/images/News_Bilder_AMD/Bulldozer/hotchips/AMD_Bulldozer_Hotchips_Technic3D_1.JPG

Raven Ridge ist wieder die Plattform, wie der Chip heißt wissen wir noch nicht, dazu ist ja noch nicht wirklich viel Konklusives geleaked.

Ryzen hingegen ist ein reiner Marketingname wie es auch FX, Athlon und Co. waren.

Complicated

2017-01-12, 14:37:51

Bisher hatte ich den Codenamen Zeppelin nur in Verbindung mit der von mir geposteten Folie gesehen. Und das ist kein Ryzen Produkt. Ich kenne keine Quelle wo Ryzen und Zeppelin als identisch bezeichnet wurden.

Schau nochmal bei Dresdenboy nach und lies dass Zeppelin keine 8/16T Konfiguration hat. Ryzen hat das.
AMD Zeppelin CPU codename confirmed by patch and perhaps 32 cores per socket for Zen based MPUs, too

Zen->Summit Ridge->Ryzen AM4
Zen->Zeppelin->HPC-APU/Naples (MCM) SP3
Zen->Raven Ridge->APUs AM4

DAS IST ÜBRIGENS AUS DIESEM THREAD-TITEL ZU ENTNEHMEN!

Edit:
Hier noch ein Zitat aus den Kommentaren bei Dresdenboy, welches das wohl am besten zusammen fasst:

I don't know if the speaker at this presentation is correct, but he states that AMD will be using MCM packaging to put 32 cores in a single socket. This implys that the Zeppelin die is a 16 core design with 4 DDR4 channels.

Breaking this down into the core complexes you've described that would give us 4 per die for a total of 8.

Extrapolating from there to Summit Ridge we should be looking at an 8 core chip using two core complexes and offering 2 DDR4 channels in line with the rest of the AM4 platform. This also means that Summit Ridge will use a different die than AMD's Zeppelin.

Isen

2017-01-12, 14:39:41

lol... Heise fällt mir da Spontan ein!
Erst die Leute hier zur Weißglut treiben und dann son Mücken Rückzieher :D

Unicous

2017-01-12, 14:40:23

Ich gebe es auf. Lesen... und verstehen gehen Hand in Hand.

@Isen

Was ist mit heise?

edit:

Naples= (bis zu) 4 Zeppelin Dies im MCM. Ich verstehe nicht, wie man nicht checken kann, dass Matthias Waldhauer zu der Zeit noch nicht explizit wusste, was Zeppelin und was Naples ist.

Ich könnte mir auch vorstellen, dass es noch mehrere Codenamen für die verschiedenen Konfigurationen gibt, wie das bei AMD so üblich war. Interlagos Valencia. Und da fällt mir gerade ein, es gab ja auch noch Zambezi.:freak:

Isen

2017-01-12, 14:43:56

Ich mein nicht dich :-)
Heise hat ende August schon durchblicken lassen, was du sagst, der nette Herr ja aber nicht wahrhaben will.

Gerade wegen Zeppelin, DIE > Ryzen etc pp blabla ging alle Presse "einfach" davon aus, auch Ryzen hat 32 Lanes.

Heise beschreibt es nämlich so:

4 Kerne bilden zusammen mit ihren Caches und zwei L3-Cache-Segmenten von jeweils 1 MByte einen CPU-Complex. Den Zeppelin-Chip mit zwei solchen CPU-Komplexen hat AMD noch nicht beschrieben. Von durchgesickerten Roadmaps weiß man, dass er zwei DDR4-Speicherkanäle und 32 PCIe-Lanes haben soll. Der Serverchip Naples mit bis zu 32 Kernen hat dann vier solcher Zeppelin-Dice auf einem Multichipmodul, die über ein weiterentwickeltes Hyper-Transport miteinander kommunizieren. Der gesamte Naples-Chip mit über 5000 Pins bietet dann insgesamt 128 PCIe-Lanes und 8 Speicherkanäle.

BoMbY

2017-01-12, 14:46:09

So wie ich das lese könnte Zeppelin auch der erste/ursprüngliche Name von Zen gewesen sein, für welches man sich später entschieden hat.

Naples und Snowy Owl sind ja beides wohl nur MCM mit Summit Ridge, welcher Zen Cores enthält.

Eigentlich sind bisher nur Summit Ridge und Raven Ridge als Chips/Dies bekannt.

Leonidas

2017-01-12, 14:47:50

Unicous

2017-01-12, 14:48:05

Achso, ich dachte heise hätte mal wieder Unsinn verbreitet, wie z.B. bei dem HDR Gequarke, was eine generell Limitierung von HDMI war und dann von TPU ungeprüft weiterverbreitet (und bis zum heutigen Tage nicht korrigiert wurde:rolleyes:)

@Leonidas

Das sagte ich doch die ganze Zeit?:confused: Und nein, Zeppelin ist der Ryzen zu Grunde liegende Die, es gibt nur diesen einen. Naples ist Zeppelin*x@MCM.

28 Lanes werden genutzt, 4 würden brach liegen.

Isen

2017-01-12, 14:58:14

Jo^^. So ist es. Und genau deswegen schrieben alle (Presse) und schlussfolgerten > Zen habe 32 Lanes. AMD hat 4 still gelegt, was einem spekulieren lassen könnte, dass man bei der Premium Variante die weiteren 4 liefern wird... oder aber (Was ich nicht glaube) die Server Sparte in den Consumer schwappen lässt.

Complicated

2017-01-12, 15:03:42

Also ein 4x MCM ist nirgendwo bestätigt. Was aber bestätigt ist, ist dass der Zen basierende Prozessor Summit Ridge heisst:
http://www.amd.com/en-us/press-releases/Pages/zen-processor-core-2016aug18.aspx
During the event, AMD demonstrated an 8-core, 16-thread “Summit Ridge” desktop processor (featuring AMD’s “Zen” core) outperforming a similarly configured 8-core, 16-thread Intel “Broadwell-E” processor1 when running the multi-threaded Blender rendering software with both CPUs set to the same clock speed. Offizieller geht es ja wohl nicht.

Weiterhin:
AMD also conducted the first public demonstration of its upcoming 32-core, 64-thread “Zen”-based server processor, codenamed “Naples,” in a dual processor server running the Windows® Server operating system.Naples ist das MCM aus 2x16 core Zeppelin.

Die Präsentation bei CERN hat wohl keiner mehr parat anscheinend
https://www.computerbase.de/2016-02/amd-zen-mcm-2-x-16-kerne/
Ein MCM mit 2 × 16 Kernen und 2 × Quad-Channel-DDR4

Hinzu kommt, dass der reine 16-Core Die wohl Snowy Owl heisst, was Zepplin zu diesem "speziellen" 16-core Die macht der in der HPC APU verbaut sein wird.
http://www.pcgameshardware.de/AMD-Zen-Codename-261795/News/32-Kerne-Naples-SMT-Probleme-1213953/
Die nächste FX-Generation alias Summit Ridge erscheinen AMD zufolge noch 2016 und werden ebenfalls im 14LPP-Node hergestellt. Zudem geplant sind Opteron-Varianten mit 32 Kernen (Naples) und 16 Kernen (Snowy Owl) und eine spezielle HPC-Version mit integrierter Grafikeinheit. Denn Zeppelin fiel nur mit dieser Greenland GPU in Verbindung bisher. In allen Quellen die bestätigt sind.

Isen

2017-01-12, 15:18:51

Zeppelin entspricht 1:1 dem Desktop Produkt.

Es ist allerdings ziemlich unsinnig 32 Lanes zu verbauen und dann 4 davon still zu legen ( auch wenn es bis dato genau danach aussieht! )
Eher sind es 32+4 in form wie es Intel mit 16+4 tut.

Ausschließlich 16 pro CCX und dann noch 4 davon brach liegen, würde ja bei RR bedeuten, dass dieser keine 16 Lanes bereitstellen kann und es muss bereits bei einem CCX nen Dual Channel geboten werden können :D
Ich glaube nicht, dass AMD da Dual CCXs als Quads verkaufen tut bzw. ne GPU im Fall von RR zum Teil deaktivierten Dual CCX hinzupappt.

Das was bisher bekannt ist, ist Mainstream und was noch nicht gesagt wurde ist eine Stufe darüber und bietet die 32+4 so würde für mich nen Schuh draus werden den man Enthusiast schimpfen könnte. DIes aber ist halt zurechtgebogen und spekuliert von mir ^^

Unicous

2017-01-12, 15:24:36

Wann checkt Complicated eigentlich mal, dass das Spekulationen vom Autor sind und keine in Stein gemeißelten Fakten.:freak:

Zu der Zeit wusste man gar nicht in welcher Konfiguration Zen auf den Markt kommt und es ist durchaus anzunehmen war, dass es (auch) zwei 16-Kerner seien könnte... und nicht vier 8-Kerner in einem riesigen MCM wie wir heute wissen.

Es gibt (bis dato) nur einen Die. Punkt. Und der wird für alle Konfigurationen genutzt.

Summit Ridge ist die Plattform, bei Bulldozer hieß sie z.B. Scorpius.

YfOrU

2017-01-12, 15:32:11

Es ist allerdings ziemlich unsinnig 32 Lanes zu verbauen und dann 4 davon still zu legen ( auch wenn es bis dato genau danach aussieht! )
Eher sind es 32+4 in form wie es Intel mit 16+4 tut

Der Haken an deiner Argumentation ist das Zeppelin in erster Linie ein skalierbares Design für Server darstellt. Die von dir genannte Intel Variante mit 16+4 (für Chipsatz) wurde für Mobile und Desktop entwickelt.

Isen

2017-01-12, 15:37:10

115x form davon bei Intel ist 16+4 "Anbindung" ...

Complicated

2017-01-12, 15:38:25

Es ist aber keine Spekulation auf ein nicht existierendes 4x MCM Package zu bestehen ohne eine einzige Quelle die das bestätigt? Es gibt kein solches Package. Daher ist auch deine ganze Argumentation fehlerhaft.

Auch ist es keine Spekulation dass Ryzens Codename "Summit Ridge" ist und keine Benennung der AM4 Plattform. BS den du mit faceplams garnierst.

Es gibt einen 8 Core Die und es gibt einen 16 core Die für das 2xMCM Package.
Das lässt sich doch wunderbar verifizieren. Zeig mir eine Quelle für ein 4xMCM Produkt von AMD.

Die CERN Präsentation hatte einen 2xMCM mit je 16 Kernen vorgestellt. Also das was ich behaupte existiert und das was du behauptest darfst du nun belegen.
https://www.computerbase.de/2016-02/amd-zen-mcm-2-x-16-kerne/
Erst die Erläuterungen von Vâlsan verraten, was sich hinter den 32 Kernen und dem vermeintlichen Acht-Kanal-Speicherinterface verbirgt. Demnach nutzt AMD wie schon früher bei Opteron-Prozessoren das MCM-Prinzip und bringt zwei CPUs in einem Chip unter. Im Grunde handelt es sich also um zwei 16-Kern-CPUs mit Vier-Kanal-Speicherinterface: 2 × 16 macht 32 Kerne und 2 × 4 macht acht DDR4-Kanäle.

Also du schreibst:

Summit Ridge ist die Plattform, bei Bulldozer hieß sie z.B. Scorpius.
Und AMD schreibt in einer Presserklärung:
AMD demonstrated an 8-core, 16-thread “Summit Ridge” desktop processor (featuring AMD’s “Zen” core)
https://sciencefiles.files.wordpress.com/2013/02/double-facepalm.jpg?w=394&h=264

Edit: Titel dieses Threads:
!Summit Ridge: 8 Cores/16 Threads Zen/Ryzen-CPU - 2017!

y33H@

2017-01-12, 16:05:50

Zeppelin als Ryzen führt zumindest 24 PCIe Gen3 Lanes nach außen, aber hat intern offenbar mehr.

EDIT
Das CERN spricht nur von MCM, nicht aber von der Anzahl an Dies ... frühere MCMs hatten zwei Dies, aber das muss nicht zwingend für Naples gelten.

fondness

2017-01-12, 16:12:09

AMD fertigt mit an Sicherheit grenzender Wahrscheinlichkeit kein eigenes Die nur für den Servermarkt, die Stückzahlen wären viel zu gering. Es gibt nicht umsonst die Infinity Fabric und das MCM-Konzept. Auch der frühe Vorstellungstermin von Naples im Q2 und die fast zeitgleiche Verfügbarkeit von Samples spricht klar für einen MCM aus Zeppelin-Dies, ein zusätzliches Die würde wohl deutlich länger dauern. Auch passt es einfach viel zu gut was die Specs betrifft, die zusätzlichen PCIe-Lanes machen vor dem Hintergrund der gemeinsamen Plattform schon Sinn. Aber warten wir ab, wird sich eh bald auflösen.

Complicated

2017-01-12, 16:14:45

EDIT
Das CERN spricht nur von MCM, nicht aber von der Anzahl an Dies ... frühere MCMs hatten zwei Dies, aber das muss nicht zwingend für Naples gelten.
Also dann hat CB Blödsinn geschrieben - wenn du das nun hier bestätigen kannst, dass Michael Günsch nach wie vor einen völlig fehlerhaften Artikel online stehen lässt - den ich vor 2 Beiträgen zitiert habe - dann werde ich mich hier in aller Form für meine Beharrlichkeit entschuldigen.
https://www.computerbase.de/2016-02/amd-zen-mcm-2-x-16-kerne/

Bitte erneut um eine Quelle die das widerlegt. Nur dumme Sprüche lassen keinen hier informiert oder kompetent wirken.

Nakai

2017-01-12, 16:18:59

Wann kommt denn der neue Server-Sockel?

4 ZEN-Dies um Octa-Channel zu supporten. Der Sockel muss schon ziemlich groß werden dann.

fondness

2017-01-12, 16:21:41

Gibt schon Bilder von Naples:

https://s29.postimg.org/x7unc48tj/AMD_Zen_Angebliche_Bilder_zum_16_Kerner_Naples_a.jpg (https://postimg.org/image/mxs8cvixv/)

https://s28.postimg.org/xnmos0gbx/AMD_Zen_Naples_Server_Platform_2.jpg (https://postimg.org/image/yd5h4dgvd/)

Isen

2017-01-12, 16:21:58

SR > RR > Server mein ich...Q4 und später.

Complicated

2017-01-12, 16:43:15

https://www.youtube.com/watch?v=8UAXT8ckuAc

Auch ein schönes "fly-by"-Video eines 2-Socket Naples Node mit Instinct MI8 GPU

Screemer

2017-01-12, 20:35:07

In dem verlinkten vid steht fett dual 32 core zen. Da es für mich feststeht, dass es keinen extra 16 core die gibt, kann das nur ein 4 core mcm sein. Vielleicht sich die zeppelin diese sogar so designed, dass man 4er blöcke schneiden kann und die dann ohne weiteren logic laufen. spricht die logik auch zu 1/4 in jeden 8 core steckt. Senkt allerdings wohl auch die ausbeute oder man gestern immer 4er blöcke mit 32 kernen und wenn einer nicht geht schnippt man 2 blöcke ab und hat nen 16 kerner. der rest wird halt dann zu einem 8 kerner und einen 4 kerner verwurstet. Bei nach dem wieviele kerne pro waver funktionieren und wie sie so zusammenstellbar sind, spart man sich das zusammenpappen auf nem mcm.

Hoffentlich ist der gedankengang nachvollziehbar.

Naitsabes

2017-01-12, 20:46:42

Nachvollziehbar ja, sinnvoll nicht unbedingt.

Wenn man jeden Die einzeln hat, selektiert und daraus wieder MCMs bildet hat man eine deutkich größere Flexibilität (Takt/Leistungsaufnahme, Defekte, etc).

Unicous

2017-01-12, 20:47:12

@Screemer

Das war bei Bulldozer auch nicht anders, die entsprechenden HT-Links waren im Desktop einfach nicht aktiv. ;)

http://www.legitreviews.com/images/reviews/1741/amd-fx-zambezi-17.jpg

cyrusNGC_224

2017-01-12, 21:33:30

Um zum Thema der PCIe-Lanes bei Ryzen selber zurückzukommen: Könnten nicht die Fähigkeiten des verbauten Mini-Chipsatzes Grund dafür sein, das Ryzen nominell nur 20 hat? Sprich, das das Ryzen-Die also nicht direkt SATA und USB nach außen führt, sondern dies über sein PCIe-Interface erledigt.Das könnte sein. Dazu müsste man drauf achten, ob er in der mobilen Version diesen Chipsatz auch braucht, oder nicht. Aber bis da hin sind dann auch offizielle White Papers da und diese Fragen damit beantwortet.

AMD fertigt mit an Sicherheit grenzender Wahrscheinlichkeit kein eigenes Die nur für den Servermarkt, die Stückzahlen wären viel zu gering. Es gibt nicht umsonst die Infinity Fabric und das MCM-Konzept. Auch der frühe Vorstellungstermin von Naples im Q2 und die fast zeitgleiche Verfügbarkeit von Samples spricht klar für einen MCM aus Zeppelin-Dies, ein zusätzliches Die würde wohl deutlich länger dauern. Auch passt es einfach viel zu gut was die Specs betrifft, die zusätzlichen PCIe-Lanes machen vor dem Hintergrund der gemeinsamen Plattform schon Sinn. Aber warten wir ab, wird sich eh bald auflösen.Das klingt am realistischsten und war bisher ja eigentlich Konsens.

Weiß auch nicht, was man sich so schräg zusammen bastelt. ZEN heißt die Architektur, Zeppelin das Die im Server Segment, Summit Ridge das Package auf AM4 und RyZen ist dessen Verkaufsname.

y33H@

2017-01-12, 21:48:46

@ Complicated

Liviu Vâlsan vom Cern sagte im Video laut Computerbase offenbar, es seien zwei Dies (oder sprach er nur von einem MCM?). Ich habe es nicht gespeichert, daher kann ich es rückwirkend nicht nachschauen. Habe aber mehrmals gehört, es sein vier Dies bei Naples.

EDIT
Das übrigens kam von AMD zur Verdeutlichung der 24 Gen3 Lanes bei Ryzen:

58625

Complicated

2017-01-12, 22:00:23

In dem verlinkten vid steht fett dual 32 core zen. Da es für mich feststeht, dass es keinen extra 16 core die gibt, kann das nur ein 4 core mcm sein.
Würdest du mir erklären warum das für dich fest steht?

Und würdest du mir dann ebenfalls eine Bestätigung aus einer zuverlässigen Quelle verlinken, dass Michael Günsch bei der CB völligen Unsinn geschrieben hat und ebenso der Herr Liviu Valasan, seines Zeichens Forscher bei CERN, sich alles aus den Fingern gesogen hat, während einer Präsentation?

Der CERN-Forscher Liviu Vâlsan sprach bei der Präsentation Technology and Market Trends for the Data Centre auch kurz über AMDs kommende CPU-Architektur Zen (https://www.computerbase.de/thema/zen/). Der gesamte Vortrag ist als Video über den Dokumenten-Service von CERN abrufbar (https://cds.cern.ch/record/2128536?ln=ja).

Und ebenso dass die PCGH voll darauf reingefallen ist:
http://www.pcgameshardware.de/CPU-Hardware-154106/News/AMD-Zen-32-Kerne-Octa-Channel-RAM-1185813/
Wie vermutet, komme dafür ein MCM-Package zum Einsatz, bei dem mehrere CPUs in einem Package kombiniert werden. Die Rede ist allerdings von einem "Hibyan/Hybian/Hibian-Prozessor" - so jedenfalls verstehen wir das ab 14:00 in der Präsentation - mit 16 Kernen, von dem zwei kombiniert würden. Eine Google-Suche ergibt, dass ein Edward S. Hibyan einige Patente in der Luftfahrttechnik hält, was zum Zeppelin-Codenamen passen würde.
Demnach würde AMD ein 16-Kern-Die fertigen lassen und nicht wie vorher angenommen vier Achtkerner zusammenstecken. Mit einem 16- und einem 8-Kern-Die könnte AMD vorerst das komplette Produktportfolio abdecken.

Also ich weiss nicht wie das hier so üblicherweise abläuft. Doch in anderen Foren sind Quellen das einzige das als Beleg für Behauptungen gilt. Hier hat noch KEIN EINZIGER der behauptet es würden 4 Dies in ein MCM für den 32-Kerner benutzt auch nur einen Link zu einer Quelle bieten können. Während ich nun 3 Quellen hier schon verlinkt habe die das deutlich schreiben. Computerbase und PCGH und eine Videoquelle der Präsentation bei CERN in beiden Artikeln. Bei Min. 14:00 kann man es sich selber anschauen.

Und hier einfach zum Spaß noch eine Redaktion die genau das selbe schreibt: http://www.gamestar.de/hardware/news/prozessoren/3267425/amd_zeppelin.html
Außerdem ist die Rede von bis zu 32 physischen CPU-Kernen und Simultaneous Multi-Threading, DDR4 als Arbeitsspeicher mit 8 Kanälen und Unterstützung für PCI Express 3.0. Die 32 Kerne werden allerdings durch das Zusammenschalten zweier CPU-Dies auf einem Multi-Chip-Package erreicht, ähnlich wie AMD schon bei aktuellen 16-Kern-Opterons vorgeht. Auch die acht Speicherkanäle teilen sich auf die beiden CPU-Dies auf.

Wann kann man davon ausgehen dass dies als bestätigt gilt?

Mal ganz davon abgesehen ist scheinbar hier jeder der Meinung so ein 4 Die MCM sei ein Kinderspiel und alles kein Problem und selbstverständlich genau so einfach zusammen zu pappen wie 2 Dies.

@y33H
Ja das schreiben Bomby und ich ja die ganze Zeit schon. Nur einige andere hier meinten es müssten mehr sein wegen den USB Ports, da sie es sich nicht erklären können wie diese ansonsten angebunden sein sollen. Was Gipsel erläutert hat wird einfach ignoriert.

Edit: Wobei in der Tabelle auffällt, dass bei Nutzung des X300 Chipsets die 4 UMI PCIe Lanes verfügbar sein sollen als GPP anstatt als Chip Anbindung? Wie ist dann der X300 angebunden?

Isen

2017-01-12, 22:03:47

Also ich weiss nicht wie das hier so üblicherweise abläuft. Doch in anderen Foren sind Quellen das einzige das als Beleg für Behauptungen gilt.

Gab es auch. Wurde hier schon durch und tot diskutiert. Deine Fragen sind nun bloße Wiederholungen.

Am besten du fängst genau ab hier an: https://www.forum-3dcenter.org/vbulletin/showthread.php?p=11059162&highlight=cern#post11059162

Screemer

2017-01-12, 22:09:59

@complicated: Am besten bleibst du dem speculationssub fern. Es ist spekulation. "Für mich", denn alle anderen spekulationen sind "für mich" schlüssiger als deine.

Complicated

2017-01-12, 22:19:52

Na dann bitte erkläre doch ganze wenn du das auch öffentlich spekulierst. Und in diesem Forum bin ich zum austauschen und zum bestätigen oder eben widerlegen von Spekulationen.

@Isen
Danke nachdem ich nun mehr als 3 Seiten lang danach fragte...nur ist dort keinerlei Quelle für einen 4 Die MCM zu finden. Für den 2 Die MCM sind ja wohl nun genügend vorhanden. Willst du das weiter ignorieren? Ich habe keine Fragen gestellt die sich wiederholen ausser der Frage nach einer Quelle.

Ihr könntet doch einfach mal die schlüssige Stelle zitieren und das ganze wäre auch schon vorüber. Oder ihr widerlegt die ganzen Redaktionen die eben 2 Dies a 16-Kerner geschrieben haben nachdem dies bei CERN so gesagt wurde. Wo ist denn das Problem? Wäre doch sinnvoller und auch der richtige Umgang mit einer anderen Meinung anstatt hier lediglich mit dem Fuß zu stampfen und zu sagen "ich spekuliere das halt anders, mir egal was Fachleute dazu sagen"

Edit: Übrigens aus deiner Quelle Isen:
Dazu gibt es noch:
http://www.tweaktown.com/news/50116/amds-new-zeppelin-cpu-spotted-features-32-cores/index.html

Lässt man den Text aus dem Artikel weg und schaut sich wirklich nur das Bild an dann ist Zeppelin ziemlich sicher ein Chip mit 16C/32T und QC DDR4 -> ZP-A1 (4x4 + HT).

http://imagescdn.tweaktown.com/news/5/0/50116_03_amds-new-zeppelin-cpu-spotted-features-32-cores.jpg

Isen

2017-01-12, 22:32:27

Meine Quelle? - Hab dich zum Thread verlinkt wo du AB dort anfangen kannst :D

Und hier, wo du ja meinst, da steht nix: https://www.forum-3dcenter.org/vbulletin/showpost.php?p=11077003&postcount=3323
Edit: So einer noch: https://www.forum-3dcenter.org/vbulletin/showthread.php?t=553190&page=171

Ich könnt jetzt noch weiter suchen, aber da ist allerhand Zeug drin. Da such ich mich jetzt nicht durch, weil ich das schon alles gelesen hatte von Seite 1 an. Und ich hab auch ehrlich gesagt auch keine Lust, das, was dort steht nun hierher zu holen und von neu zu palavern. Bemüh dich doch büdde selbst.

Complicated

2017-01-12, 22:34:33

Und ist das nun keine Quelle?

Und weiter gehts:
https://vrworld.com/2016/02/12/cern-confirms-amd-zen-high-end-specifications/
ZEN High End ‘Exascale’ CPU, 1-4 Socket (1P-4P) – specs as per CERN

Multi-Chip Module (2×16-core)
32 ZEN x86 Core, 6-wide
128 KB L0 Cache (4KB per core)
2 MB L1 D-Cache (64KB per core)
2 MB L1 I-Cache (64 KB per core)
16 MB L2 Cache (512 KB per core)
64 MB L3 Cache (8MB cluster per quad unit)
576-bit Memory Controller (two times 4×72-bit, 64-bit + 8-bit ECC)
204.8 GB/s via DDR4-3200 (ECC Off, 102.4 GB/s per die)
170.6 GB/s via DDR4-2666 (ECC On, 85.3 GB/s per die)

Die erzählen alle Unsinn ? Du behauptest weiterhin es sein ein 4 Die MCM? Definiere mal "Cluster" - denn laut AMD Folien ergibt ein Cluster noch lange keinen Die. Und S940 zitiert fudzilla...die dort verlinkt selber schreiben:
Codenamed Naples, the chip uses the Zen architecture. Each Zen core has its own dedicated 512kb cache. A cluster [shurely that should be cloister.ed] of Zen cores shares a 8MB L3 cache which makes the total amount of L3 shared cache 64MB. This is a big chip and of course there will be a 16 core variant.

Isen

2017-01-12, 22:41:32

Ich behaupte gar nix. Ich knall dir nur Links her, wo genau das gefragt wurde, was du jetzt hier erneut tust. Statt es nun hier zutun, kannst du einfach dort lesen gehen. Nicht mehr, nicht weniger.

Complicated

2017-01-12, 22:46:35

Ich habe nicht wissen wollen wo etwas gefragt wird. Textverständnis?
Und ich stelle auch keine Frage.

Ich wollte wissen wo jemand eine bestätigte Quelle hat dass es ein 4 Die MCM wird und nicht wie ich es nun mehrfach verlinkt haben ein 2 Die MCM.

Soll ich in einer anderen Sprache schreiben?

Isen

2017-01-12, 22:50:22

Ja. Chinesisch bitte. Wenns geht im Karamay-Dialekt

Screemer

2017-01-12, 22:52:32

Ich gehen weiterhin von nicht zerstückelten 2x 8core aus. Ein extra die ist für mich, wenn man ne anderen maske verwendet. Wir werden sehen.

Complicated

2017-01-12, 22:55:43

@Isen
Gerne sobald du verstehst worum es eigentlich geht. :P

cyrusNGC_224

2017-01-12, 22:57:03

Wann kann man davon ausgehen dass dies als bestätigt gilt?Ganz sicher erst, wenn es draußen ist und offizielle Dokumente alles aufschlüsseln..

Mal ganz davon abgesehen ist scheinbar hier jeder der Meinung so ein 4 Die MCM sei ein Kinderspiel und alles kein Problem und selbstverständlich genau so einfach zusammen zu pappen wie 2 Dies.Wie Opteron & Co erläutert haben, ist das durchaus möglich. Und du selbst hast einige Studien und/oder Präsentationen über MCM vs. Big Dice bezogen auf Ausbeute, Flexibilität und Wirtschaftlichkeit gepostet. Das bestätigt oder widerlegt jedoch das 4 Die MCM nicht.

Aber ist es nicht auch denkbar, dass AMD vorerst zweigleisig fährt? Also anfangs (denn diese sind quasi bereits fertig) 4 x 8-Kern Dice MCM und später, wenn diese fertig sind, 2 x 16-Kern Dice auf einem MCM.

Edit: Wobei in der Tabelle auffällt, dass bei Nutzung des X300 Chipsets die 4 UMI PCIe Lanes verfügbar sein sollen als GPP anstatt als Chip Anbindung? Wie ist dann der X300 angebunden?Der (X)300 soll ja außer Raid nichts bieten. Jedenfalls ist dazu nicht mehr bekannt.

Isen

2017-01-12, 23:02:18

y33H@

2017-01-12, 23:11:14

Edit: Wobei in der Tabelle auffällt, dass bei Nutzung des X300 Chipsets die 4 UMI PCIe Lanes verfügbar sein sollen als GPP anstatt als Chip Anbindung? Wie ist dann der X300 angebunden?Der wird laut AMD nicht im eigentlichen Sinne angebunden, daher sind die 4 Lanes frei.

Unicous

2017-01-12, 23:44:12

TheStilt

You do realize the product hasn't been officially released yet?
And you recon I pulled the figure of 32 lanes out of my ass, or?

Most of the rumors say that there are 128 PCI-E Gen. 3 links on the SP3 server platform (Naples). This is accurate, and since each SP3 CPU consists of four separate Zeppelin dies in MCM config you can easily figure out what the per die number of links is.
And no, I'm not saying that AM4 platform will have all of these links available for use. Naples doesn't require a chipset, since there are obviously four internal FCHs (Taishan) in total already. Because of that it doesn't need to spend any of the actual PCI-E links for the chipset like AM4 does.

https://forums.anandtech.com/threads/new-zen-microarchitecture-details.2465645/page-162#post-38679326

Poste ich hier nur mal so aus Spaß.:wink:

Complicated

2017-01-13, 01:10:33

Du gehst mir mächtig mit deiner Testosteron-übersteuerten-Art auf die Eier. Das hier ist nen Spekulationsthread, ich gehe davon aus, dass es so ist wie hier bestätigt wurde: https://login.cern.ch/adfs/ls/?wa=wsignin1.0&wreply=https%3A%2F%2Fcds.cern.ch%2FShibboleth.sso%2FADFS&wct=2017-01-12T21%3A59%3A48Z&wtrealm=https%3A%2F%2Fcds.cern.ch%2FShibboleth.sso%2FADFS&wctx=cookie%3A1484258388_16f3 - hast kein Zugriff drauf? Oh! Also musst du damit vorlieb nehmen wonach ich mich ebenfalls richte: http://www.golem.de/news/server-prozessor-cern-bestaetigt-zen-opteron-mit-32-kernen-1602-119043.html aber dies stand hier zu keinem Zeitpunkt zur debatte, weil ich mit dir nix zutun haben will, du den Leuten aber ständig Aussagen aufs Auge drückst.

P.S
Das steht da in den 3 links die ich dir zu dem älteren Thread gegeben habe ebenfalls. Bist nur zu faul durch die Seiten zu lesen. Hauptsache rum pöbeln. Schalt nen Gang runter oder verdünnisier dich.

Reiss dich mal ein bisschen zusammen und spar dir das gespoilere. Wer Pöbelt denn hier? Von wegen Testosteron übersteuert. Da werden von der Seite irgendwelchen sinnlosen Grätschen fabriziert und es wird erwartet dass man sich dann hier duckmäuserisch zurück zieht. Mit Sprüchen die am Thema vorbei gehen und facepalm Bildchen klappt das bei mir halt nicht. Weder bin ich zu faul zum suchen noch habe ich es nicht gelesen. Wenn du selber gelesen hättest würdest du wissen dass ich dort selber mit geschrieben habe. Und frag mal den Marc Sauter (y33H) warum er als einziger etwas anderes aus dem selben Video raus interpretiert hat als die anderen alle die über den selben Event geschrieben haben. Denn das Video ist exakt die selbe Quelle bei CB, PCGH etc. wie bei golem.

Und natürlich ist ein Foreneintrag bei Anand immer höher zu bewerten als 3 verschiedene deutsche Redakteure in den größten Onlinemedien hierzulande. :freak:
Ich bin ja mal auf die finalen Specs gespannt und ob ich mich dann hier entschuldigen werde. Direkt hinterher freu ich mich auf eine Qualitätsdebatte über deutsch Online Redaktionen - du hast sie ja jetzt schon als planlos und ahnungslos entlarvt zusammen mit Unicous. Dank eines Foreneintrages von TheStilt der sich ja noch nie geirrt hat. Sicherlich hat dieser auch behauptet Summit Ridge ist kein CPU Codename, und AMD soll nicht so tun als ob sie es selber besser wüssten.

Hier wäre nur noch eine Unklarheit zu klären: Wenn Zeppelin x4 = Naples (32 Core+8 Speicherkanäle) Wie kann dann ein Zeppelin Die 4 Speicherkanäle besitzen?
Irgendwelche Ideen zu dieser Mathematik?

http://www.ocaholic.ch/uploads/extgallery/public-photo/medium/amd-zeppelinrumor-2_674_107c3.jpg

Da kann The Stilt sich ebenfalls irren, denn er hat lediglich die 128 PCIe Lanes bestätigt, was ja korrekt ist. Seine Rückwärtsrechnung hat er wohl noch nicht einmal überprüft. Denn AMD hat bestätigt es sind 24 PCIe Lanes und keine 32 auf den 8 Core Dies zu finden. y33H hat die Tabelle direkt von AMD hier gepostet. Das nenne ich eine bestätigte Information aus erster Hand. Daher kann 4xSummit Ridge kein Napples ergeben und es muss wohl doch einen 16 Core Die geben der im 2xMCM zu Naples wird.

Achill

2017-01-13, 01:42:19

@Complicated, wie in dem Bild von dir zu sehen, ist nicht nur der Speicher mit 4 Kanälen angebunden sondern auch die iGPU/Greenland mit 4 Kanälen angebunden (GMI / Global Memory Interconnect). Das würde zusammen immerhin alle "8 Kanäle" binden.

Sollte das so sein, dann würde ich pro Naples einen Connect zum Ram und einen zu Greenland erwarten. Damit wäre in meinen Verständnis die Speicher-Kohärenz gegeben und damit die Kern-Aspekte der mit Kaveri in 2013 vorgestellten 2013 hUMA (heterogeneous uniform memory access) (http://arstechnica.com/information-technology/2013/04/amds-heterogeneous-uniform-memory-access-coming-this-year-in-kaveri/) Architektur entsprechen.

Es würde Spekulativ schon Sinn machen - muss aber nicht so kommen und habe eben auch nur grob Recherchiert.

https://cdn.arstechnica.net/wp-content/uploads/2013/04/huma-diagram.jpg

Unicous

2017-01-13, 01:45:57

Lustig wie immer wieder die gleiche Folie als Beweis herangezogen wird... aber das gibt mir ja dann den Freifahrtsschein Fudzilla auch als Quelle zu nutzen, oder?
:uponder:

Ach wisst ihr was... ich mache es einfach.:ucrazy4:

http://www.fudzilla.com/news/processors/40958-amd-zeppelin-is-8-core-zen

Exclusive: Up to four Zeppelin clusters for 32-core Naples option

Now we have a few more details about Zeppelin cluster and this is proving to be another "Fudzilla told you so" moment. Apparently you can put up to four Zeppelin CPU clusters on a single chip and make a 32-core chip. This will be connected via coherent interconnect (coherent data fabric).

edit:
There will be 8-core versions with a single Zeppelin cluster, a dual Zeppelin cluster version and a quad Zeppelin version.

Ist ja nicht so, als wäre das nicht schon seit über einem halben Jahr bekannt und hier diskutiert worden und auch noch basierend auf dem eigentlichen scoop von Fudzilla von dem du die ganze Zeit schwadronierst. :rolleyes:

Aber ich schätze, jetzt ist dir auf einmal Fudzilla nicht mehr gut genug und du verlässt dich lieber auf eine Aussage eines CERN-Mitarbeiters der sich niemals irren kann obwohl er nicht Mitarbeiter bei AMD ist, denn er ist ja schließlich Wissenschaftler und wenn 3 Autoren von der gleichen Quelle berichten ist das unabhängige Berichterstattung.:freak:
Dass y33H@ sogar selbst sagt, er hätte gehört Naples würde aus (bis zu) 4 Dies bestehen geht dir dabei aber am Arsch vorbei.:freak:

cyrusNGC_224

2017-01-13, 08:11:44

Denn AMD hat bestätigt es sind 24 PCIe Lanes und keine 32 auf den 8 Core Dies zu finden. y33H hat die Tabelle direkt von AMD hier gepostet. Das nenne ich eine bestätigte Information aus erster Hand. Daher kann 4xSummit Ridge kein Napples ergeben und es muss wohl doch einen 16 Core Die geben der im 2xMCM zu Naples wird.Moment, wo haben sie bestätigt, dass das Die keine 32 Lanes hat? Das wäre ziemlich seltsam. Das Package (SR) des RyZen hat offensichtlich nur 24 (aktiviert).

Mangel76

2017-01-13, 09:25:11

Können wir uns mal alle wieder beruhigen?

Es gibt für beide Thesen anscheinend einige Quellen, ich bin bisher auch immer von einem 8- und einem 16-Kern-Die ausgegangen. Diese Info scheint aus dem Cern-Vortrag zu stammen und die meisten anderen Quellen zum 16-Kerner beziehen sich darauf.

@Isen: unter http://www.golem.de/news/server-proz...02-119043.html finde ich keine Bestätigung für 4x8-Kerner, da steht immer nur "multiple". Und 2x8-Kern-Die bekommt die HPC-APU:
Er soll zwei 8-Kern-Dies mit einem Grafik-Die und High Bandwidth Memory auf einem Interposer kombinieren.

Ich habe mir auch den anderen Thread noch einmal durchgesehen und auch dort keine wirklich schlüssige Quelle für 4x8 gesehen. D.h. aber nicht, dass es nicht doch sein kann.

Wie gesagt, wie sind hier im Spekulationsthread und auch wenn Complicated öfters mal übers Ziel hinaus schießt, so ganz unrecht hat er dabei nicht. Also bitte sachlich bleiben, auf allen Seiten!

Complicated

2017-01-13, 09:37:46

@Complicated, wie in dem Bild von dir zu sehen, ist nicht nur der Speicher mit 4 Kanälen angebunden sondern auch die iGPU/Greenland mit 4 Kanälen angebunden (GMI / Global Memory Interconnect). Das würde zusammen immerhin alle "8 Kanäle" binden.
Das ist so nicht korrekt. Die Anbindung an die GPU erfolgt mit Infinity Fabric und nutzt keine Speicherkanäle (Zeppelin hat laut meiner Auffassung nur 4 Speicherkanäle). Die Speicherkanäle können über die Infinity Fabric nach aussen geführt werden.

Aber da steckt auch das nächste Details drin:
Sollte der MCM aus 4 Dies bestehen müsste er die 4fache Bandbreite an Interconnect bieten, damit er im MCM Package eben die anderen 3 Dies alle gleich schnell anbinden kann. Die Komplexität und die Kosten dies herzustellen schießen dadurch stark in die Höhe. Zeppelin ist darauf ausgelegt als MCM-Chip zu fungieren. Entweder mit einer GPU wie auf dem Bild oder eben mit einem anderen Zeppelin-Die.

Also wenn der 8-Kern Ryzen mit 3 weiteren zu einem MCM verbunden wird und 4 GMI-Kanäle für die Anbindung an jeden weiteren Die benötigt, macht das nur für die Anbindung 16 GMI-Links mit jeweils 25 GB/s. Kann mir mal jemand sagen wo der Sinn wäre 16 GMI Links mit 400 GB/s Interconnect still zu legen auf dem jetzt veröffentlichten Ryzen Prozessor (Summit Ridge) und nur 24 PCIe Lanes zu nutzen?

Klar Strom sparen, doch alleine die Fläche die vergeudet wird für das Produkt mit dem wohl größten Stückzahl-Volumen in dem gesamten Zen-Lineup würde wohl völlig hirnrissig sein aus wirtschaftlicher Sicht. Man kann davon ausgehen, dass 4xGMI Links a 25 GB/s deutlich mehr Fläche brauchen als die PHYs für den Dualchannel Speicher oder mindestens genauso viel.

Hier mal ein Kaby Lake (14nm) Dieshot der zeigt wie groß das Memory Interface und I/O ist. Das mal 4 (nur für eine grobe Betrachtung) würde zwischen 25-30% des gesamten Chips bedeuten. Ich bezweifle, dass irgendein Chip-Designer 20% tote Fläche für über 80% der Chips einplanen würde in einem so teuren Prozess. (nimmt man die GPU raus bekommt man 8 Kerne dort unter und Zen Kerne sollen ja recht klein sein.)
http://www.pcgameshardware.de/Kaby-Lake-U-Codename-264865/Specials/Release-Mobile-1206129/galerie/2629431/?fullsize

Lustig wie immer wieder die gleiche Folie als Beweis herangezogen wird... aber das gibt mir ja dann den Freifahrtsschein Fudzilla auch als Quelle zu nutzen, oder?
:uponder:

Ach wisst ihr was... ich mache es einfach.:ucrazy4:

http://www.fudzilla.com/news/processors/40958-amd-zeppelin-is-8-core-zen

[...]
Dass y33H@ sogar selbst sagt, er hätte gehört Naples würde aus (bis zu) 4 Dies bestehen geht dir dabei aber am Arsch vorbei.:freak:
Zum einem benutze ich die Fudzilla Folie, weil sie von allen anderen Publikationen mittlerweile als echt und von AMD stammend bestätigt wurde und in der offiziellen Berichterstattung verwendet wurde.
http://www.pcgameshardware.de/AMD-Zen-Codename-261795/News/Vega-APU-1202680/
https://www.computerbase.de/2016-02/amd-zen-mcm-2-x-16-kerne/
https://www.heise.de/newsticker/meldung/AMD-Prozessoren-Opteron-ist-tot-es-lebe-Opteron-MCM-2777258.html

Kannst du das über deine Infos ebenfalls behaupten und mit einer oder sogar mehr Quellen unterstützen?

Und zum anderen habe ich die abweichende Infos von Marc Sauter schon angesprochen und du solltest ihn das fragen, warum er andere Infos aus dem selben Video gezogen hat wie seine Kollegen. Er hat sich hier auch schon dazu geäußert, wenn du lesen würdest....gerade mal einige Beiträge her:
@ Complicated

Liviu Vâlsan vom Cern sagte im Video laut Computerbase offenbar, es seien zwei Dies (oder sprach er nur von einem MCM?). Ich habe es nicht gespeichert, daher kann ich es rückwirkend nicht nachschauen. Habe aber mehrmals gehört, es sein vier Dies bei Naples.

EDIT
Das übrigens kam von AMD zur Verdeutlichung der 24 Gen3 Lanes bei Ryzen:

58625
Moment, wo haben sie bestätigt, dass das Die keine 32 Lanes hat? Das wäre ziemlich seltsam. Das Package (SR) des RyZen hat offensichtlich nur 24 (aktiviert).
Dir zitiere ich ebenfalls den selben Beitrag wie für Unicous und ich würde mir wünschen ihr könntet aufhören immer Dinge zu fragen die schon längst beantwortet sind.

y33H (Marc Sauter) hat auf direkte Nachfrage diese Tabelle von AMD bekommen. Er schrieb das doch deutlich in seinem Beitrag - siehe den Teil mit Edit und den Anhang. Nun gehe ich einfach mal davon aus, dass er diese nicht selber erstellt hat und glaube es wenn er dies so öffentlich schreibt.

Wenn man einem Redakteur/Autor der direkten Kontakt hat nicht mehr glauben kann, dann brauchen wir gar keine Quellen mehr zu nutzen zum spekulieren. Das eine ist wenn man mal eine Kleinigkeit falsch versteht. Die Unterscheidung 4 Dies oder 2 Dies auf dem MCM würde ich jetzt nicht als großen journalistischen Fehler einordnen zu dem damaligen Zeitpunkt, da die Veranstaltung auch nicht so leicht zugänglich war und ich nicht glaube, dass irgendeiner der Autoren dieses Video von CERN gespeichert hat - es war eine Investoren Veranstaltung für Bänker der Credit Suisse und Lisa Su war dort anwesend. Die Behauptung von AMD eine Information (PCIe Lanes Tabelle) bekommen zu haben die sich als gelogen herausstellt kann sich andererseits nun wirklich kein Journalist leisten in einem öffentlichen Forum. Daher halte ich das für glaubwürdig.

Das ist das tolle wenn man mal Quellen verlinkt. Man kann sich einen Eindruck von der Qualität machen und die Spekulationsbasis gemeinsam bestätigen oder eben widerlegen. Willkommen im normalen Forenbetrieb ;)

@Mangel76
+1

unl34shed

2017-01-13, 09:59:09

Können wir uns mal alle wieder beruhigen?

Es gibt für beide Thesen anscheinend einige Quellen, ich bin bisher auch immer von einem 8- und einem 16-Kern-Die ausgegangen. Diese Info scheint aus dem Cern-Vortrag zu stammen und die meisten anderen Quellen zum 16-Kerner beziehen sich darauf.

@Isen: unter http://www.golem.de/news/server-proz...02-119043.html finde ich keine Bestätigung für 4x8-Kerner, da steht immer nur "multiple". Und 2x8-Kern-Die bekommt die HPC-APU:

Ich habe mir auch den anderen Thread noch einmal durchgesehen und auch dort keine wirklich schlüssige Quelle für 4x8 gesehen. D.h. aber nicht, dass es nicht doch sein kann.

Interessante Thesis zu hierzu. In Zusammenarbeit mit AMD zum Thema CPUs und Interposer. Es werden verschiedene interconnects behandelt und die yield von kleinen Clustern vs monolitischen 64 core CPUs. Vllt. schon bekannt.

https://tspace.library.utoronto.ca/bitstream/1807/70378/3/Kannan_Ajaykumar_201511_MAS_thesis.pdf

Complicated

2017-01-13, 10:11:26

Das ist in der Tat ein äusserst interessantes Papier und zeigte schon in 2015 wohin die Reise geht für AMD. Es ist auch die Grundlage für die Spekulation meinerseits, dass Navi (oder vielleicht erst der Nachfolger) ein Multichip-Design auf einem Interposer werden wird. Ich denke AMD wird zuerst bei GPUs diese Die-Desintegration durchführen. GPUs sind immer als erstes auf dem teuersten Node produziert worden und die Kosten sind dort am höchsten bei schlechten Yields wenn Dies 400-500 mm² groß werden.

Das Paper und viele seiner Inhalte und Beschreibungen werden bei P3DNow seit 2015 diskutiert und ich habe einige der Bilder und Beschreibungen in dem dortigen Startartikel des Thread zusammen gefasst:
http://www.planet3dnow.de/vbulletin/threads/422600-AMD-Interposer-Strategie-Zen-Fiji-HBM-und-Logic-ICs

tm0975

2017-01-13, 10:26:50

Das ist in der Tat ein äusserst interessantes Papier und zeigte schon in 2015 wohin die Reise geht für AMD. Es ist auch die Grundlage für die Spekulation meinerseits, dass Navi (oder vielleicht erst der Nachfolger) ein Multichip-Design auf einem Interposer werden wird. Ich denke AMD wird zuerst bei GPUs diese Die-Desintegration durchführen. GPUs sind immer als erstes auf dem teuersten Node produziert worden und die Kosten sind dort am höchsten bei schlechten Yields wenn Dies 400-500 mm² groß werden.

davon reden wir schon ein paar jahre. mmn sind die yield-vorteile gar nciht so das thema. irgendow gabs mal ne statistik, wie sehr die fix-kosten pro aufgelegtem chip in der zukunft steigen werden. die sind aus meiner sicht eher der motivationsgrund. man legt nur noch einen chip auf und testet den. und im mainstream gibts dann einen, im performance 2 chips, usw.

cyrusNGC_224

2017-01-13, 10:32:32

Hier mal ein Kaby Lake (14nm) Dieshot der zeigt wie groß das Memory Interface und I/O ist. Das mal 4 (nur für eine grobe Betrachtung) würde zwischen 25-30% des gesamten Chips bedeuten. Ich bezweifle, dass irgendein Chip-Designer 20% tote Fläche für über 80% der Chips einplanen würde in einem so teuren Prozess. (nimmt man die GPU raus bekommt man 8 Kerne dort unter und Zen Kerne sollen ja recht klein sein.)Korrigiert mich, aber ist es nicht so, dass insbesondere die Masken mit den immer kleineren Prozessen viel teurer werden und deswegen die Entwicklungskosten in die Höhe schießen, die Waferproduktion an sich aber nicht in gleichem Maße?
Wenn ja, dann wäre es doch gerade anzustreben, so wenig Masken wie möglich zu benötigen.

Dir zitiere ich ebenfalls den selben Beitrag wie für Unicous und ich würde mir wünschen ihr könntet aufhören immer Dinge zu fragen die schon längst beantwortet sind.Ich habe explizit nach dem Die gefragt, nicht nach dem Package! Und zwar deswegen, weil darüber ein Chipentwickler eigentlich keine wahrheitsgemäße Auskunft geben muss und das auch nicht tut.
Dass RyZen mit 24 Lanes auskommt (vorerst) ist nun hinreichend bekannt. Ergo, es beweist nicht, dass es auf dem Chip nur 24 Lanes gibt.

Interessante Thesis zu hierzu. In Zusammenarbeit mit AMD zum Thema CPUs und Interposer. Es werden verschiedene interconnects behandelt und die yield von kleinen Clustern vs monolitischen 64 core CPUs. Vllt. schon bekannt.Die meinte ich, welche Complicated übrigens schon einige male verlinkte.

Es gibt für beide Thesen anscheinend einige Quellen, ich bin bisher auch immer von einem 8- und einem 16-Kern-Die ausgegangen. Diese Info scheint aus dem Cern-Vortrag zu stammen und die meisten anderen Quellen zum 16-Kerner beziehen sich darauf.
<spekulation>
Wäre es denn so abwegig, wenn AMD (zeitweise) beides vollführt?
Es ist bekannt, dass es 8 Kern und 16 Kern Dice geben wird (Crashtest und andere).
Bisher hat man aber auf Zauba oder sonstwo nur den 8 Kern "Zeppelin" gefunden, oder liege ich da falsch?
Natürlich kann der auch übersehen worden sein, aber bisher hatte man doch alle darüber gefunden.
Da es also bisher nur diesen 8 Kern Zeppelin gibt, es aber bereits RyZen und die 2P Servermusterplattform (2x 32 Kern) gibt, müssen diese damit erstellt worden sein.

Wenn das so sein sollte, dann würde es Varianten mit 2 x 16 Kern MCM für Server und die HPC APU damit ja nicht ausschließen. Aber wahrscheinlich ist dieser eben noch nicht fertig. Vielleicht könnte AMD mit diesen zwei Varianten zusätzlich die Ergebnisse dieser genannten Untersuchung zu Multichip Packeges in der Praxis überprüfen.
</spekulation>

Mangel76

2017-01-13, 10:46:12

Sollte der MCM aus 4 Dies bestehen müsste er die 4fache Bandbreite an Interconnect bieten, damit er im MCM Package eben die anderen 3 Dies alle gleich schnell anbinden kann. Die Komplexität und die Kosten dies herzustellen schießen dadurch stark in die Höhe. Zeppelin ist darauf ausgelegt als MCM-Chip zu fungieren. Entweder mit einer GPU wie auf dem Bild oder eben mit einem anderen Zeppelin-Die.

Zum Verständnis (bin nur interessierter Laie):
Wie habe ich mir diese Verbindungen zwischen den einzelnen Dies vorzustellen? Ähnlich wie ein Speichercontroller, also für jeden Kanal/anderen Die einen eigenen Part? Damit wäre dann also die maximale Zahl der Dies, die man auf einem MCM kombinieren könnte, einerseits durch die Anzahl dieser Controller begrenzt. Andererseits würde dann einiges an Die-Fläche brachliegen, wenn weniger Dies kombiniert werden.

Beim Überfliegen des genannten Papers hätte ich aber eher den Eindruck eines Netzwerks (->Mesh). Damit verbunden wäre aber die Vorstellung, dass ich nur einen Controller für die Kommunikation (analog LAN-Controller) benötigen würde und somit Fläche nur dann ungenutzt bleibt, wenn ein Die allein verwendet werden würde.

:confused: :uponder:

Mangel76

2017-01-13, 10:53:42

<spekulation>
Wäre es denn so abwegig, wenn AMD (zeitweise) beides vollführt?
Es ist bekannt, dass es 8 Kern und 16 Kern Dice geben wird (Crashtest und andere).
Bisher hat man aber auf Zauba oder sonstwo nur den 8 Kern "Zeppelin" gefunden, oder liege ich da falsch?
Natürlich kann der auch übersehen worden sein, aber bisher hatte man doch alle darüber gefunden.
Da es also bisher nur diesen 8 Kern Zeppelin gibt, es aber bereits RyZen und die 2P Servermusterplattform (2x 32 Kern) gibt, müssen diese damit erstellt worden sein.

Wenn das so sein sollte, dann würde es Varianten mit 2 x 16 Kern MCM für Server und die HPC APU damit ja nicht ausschließen. Aber wahrscheinlich ist dieser eben noch nicht fertig. Vielleicht könnte AMD mit diesen zwei Varianten zusätzlich die Ergebnisse dieser genannten Untersuchung zu Multichip Packeges in der Praxis überprüfen.
</spekulation>

Möglich ist alles, solange es nicht eindeutig widerlegt ist :D

Ich werde nur irgendwie das Gefühl nicht los, dass bei dem CERN-Vortrag irgendwas falsch gelaufen ist. Entweder falsch vorgetragen oder falsch verstanden oder sonst etwas. Soweit ich das beurteilen kann, basieren sämtliche Quellen zum 16-Kern-Die direkt oder indirekt auf diesem Vortrag. Aber wenn mittlerweile 32-Kern-CPUs existieren, aber nirgendwo eine physische Spur des entsprechenden 16-Kern-Dies auftaucht, ist das zumindest verdächtig.

Ich kann mir eigentlich nicht vorstellen, dass man mal 4x8 und mal 2x16 nutzt. Wie groß wäre denn der Aufwand für die jeweiligen Varianten, sprich lohnt sich der Aufwand für die 4x8-Version, wenn in absehbarer Zeit auch 2x16 kommt? Das kann ich überhaupt nicht einschätzen.

cyrusNGC_224

2017-01-13, 10:57:47

Ich kann mir eigentlich nicht vorstellen, dass man mal 4x8 und mal 2x16 nutzt. Wie groß wäre denn der Aufwand für die jeweiligen Varianten, sprich lohnt sich der Aufwand für die 4x8-Version, wenn in absehbarer Zeit auch 2x16 kommt? Das kann ich überhaupt nicht einschätzen.Ja (wenn es so wäre), weil die 4 x 8 Kern eben schon da sind und auch massenhaft verkauft werden. Die 2 x 16 Kern könnten (wer weiß, wo der noch um Einsatz käme) sich auch lohnen, vor allem wenn der Prozess gereifter ist.

Botcruscher

2017-01-13, 11:08:40

Wenn ein Sechzehner existiert, werden ganze sicher keine vier Achter zusammengesetzt.
Ansonsten war die Verbindung Zeppelin/Greenland doch mal als tot gemeldet?!

BoMbY

2017-01-13, 11:26:30

Niemand weiß wie das Infinity Fabric genau funktioniert. Man braucht nicht die vierfache Bandbreite, wenn es ein BUS ist. Und man braucht auch nicht mehr Bandbreite, wenn es über einen Switch funktioniert, wie CCIX. Man könnte den Switch auch z.B. in einem aktiven Interposer implementieren.

Edit: Diesem Artikel (http://www.eetimes.com/document.asp?doc_id=1330981&print=yes) nach unterstützt das Infinity Fabric CCIX - über einen Switch wären also praktisch eine beliebige Anzahl Module kombinierbar:

http://i.imgur.com/QtePLzB.png

Complicated

2017-01-13, 11:33:38

davon reden wir schon ein paar jahre. mmn sind die yield-vorteile gar nciht so das thema. irgendow gabs mal ne statistik, wie sehr die fix-kosten pro aufgelegtem chip in der zukunft steigen werden.Korrekt. Bilder ebenfalls in dem von mir verlinkten Thread bei P3D:

http://www.planet3dnow.de/vbulletin/attachment.php?attachmentid=34739&d=1474733041

http://www.planet3dnow.de/vbulletin/attachment.php?attachmentid=34740&d=1474733491

Anstatt bei 2,0-2,1 GHz die meisten funktionierenden SoCs zu haben, erhält man durch die Sortierung der jeweils 16 schnellsten 4-core Dies eine Spannbreite wo es sogar bei 2,8 GHz noch 10 SoCs/Wafer ergibt. Die meisten SoCs im Bereich 2,3-2,6 GHz.
Wie groß wäre denn der Aufwand für die jeweiligen Varianten, sprich lohnt sich der Aufwand für die 4x8-Version, wenn in absehbarer Zeit auch 2x16 kommt? Das kann ich überhaupt nicht einschätzen.Genau das ist die entscheidende Frage.
Hier wie ein 4xMCM aussehen könnte, ebenfalls aus dem selben P3D-Thread:
http://i.imgur.com/FPESv15.png

Das wäre die klassische MCM Anbindung, die eben die vierfachen Interconnects benötigen würde wie ich zuvor beschrieben hatte. Dresdenboy hat dieses Bild hier gefunden: http://www.freepatentsonline.com/9436637.html

Das ganze stellt sich anders und günstiger dar wenn man einen Interposer verwenden würde um die Chip zu verbinden, doch es entstehen andere Schwierigkeiten dabei. Zum einem braucht man einen aktiven Interposer um das ganze sinnvoll anzubinden:
http://www.planet3dnow.de/vbulletin/attachment.php?attachmentid=34742&d=1474814555

Was aber in deutlich höheren Defektraten resultiert. Ein 100% aktiver Interposer könnte nur ca. 55% Yield haben wo bei gleicher Defektrate ein passiver Interposer noch bei 92% Yield liegt. Siehe Tabelle:
http://www.planet3dnow.de/vbulletin/attachment.php?attachmentid=34743&d=1474814569

Was auch direkt zu dem Vorschlag eines teil aktiven Interposers führt:
Ich zitiere mich nochmals selber:
Wie man der Tabelle entnehmen kann würde ein 100% aktiver Interposer in dieser Größe, je nach Defektrate, Extrem schlechte Yields bieten.
Die Lösung ist den Interposer nur Teilaktiv zu machen. Für ein Interposerübergreifendes NoC wie in dem ersten Bild würden maximal 10% benötigt, eher weniger wenn man optimiert. Die Yields würden dennoch über 90% liegen.

Die Kostenanalyse im Vergleich zur geopferten Latenz zeigt welche Kompromisse man eingehen muss:

http://www.planet3dnow.de/vbulletin/attachment.php?attachmentid=34744&d=1474815067

Es ergibt sich einfach die Situation, dass ein aktiver Interposer nötig ist um 4x 8-Core Dies zu verbinden um das ganze sowohl technisch als auch wirtschaftlich sinnvoll zu machen. Dann würde allerdings der GMI Interconnect auf jedem Chip völlig unnötig sein, da die Anbindung über den Interposer erfolgt und nur eine externe Anbindung über die Infiniti Fabric nötig ist. ich bin mir sicher dass AMD auf direktem Weg dorthin ist und bei 7nm dort angekommen sein wird. In 14nm ist der Kostenvorteil noch nicht groß genug um diese Technik schon einzusetzen. Die erhöhte Komplexität zeigen diese beiden Bilder:
http://www.planet3dnow.de/vbulletin/threads/422600-AMD-Interposer-Strategie-Zen-Fiji-HBM-und-Logic-ICs?p=5117417&viewfull=1#post5117417

Dies ist auch keine Interconnect Fabric. Bitte diese Dinge nicht vermischen. Der Interposer ersetzt eine Interconnect Fabric die nötig wäre um die Chips zu verbinden. Die Meshes und Anbindungen von denen hier gesprochen wird, sind die Anbindungen die auf einem Die die einzelnen CPU-Cores miteinander verbinden. Das Paper schlägt vor durch eben diesen Teilaktiven Interposer diese Anbindungen über den Interposer hinaus auszudehnen um eben nicht die einzelnen Chips mit klassischen TSVs/Microbumps zu verbinden, was höhere Latenzen bedeutet.

http://www.planet3dnow.de/vbulletin/attachment.php?attachmentid=34750&d=1474819198

http://www.planet3dnow.de/vbulletin/attachment.php?attachmentid=34751&d=1474819445

@Bomby
Genau und daher denke ich, dass CCIX und GenZ erst kommen müssen um diese Aktiv-Interposer Designs zu bauen. Soweit sind sie noch nicht, und ich vermute das ist genau das was hinter Zen+ steckt! AMD wäre ansonsten verrückt sich den Osborne-Effekt zu geben wenn es nur um Speedbumps gehen würde. Daher sehe ich Naples als klassischen 2xDie MCM auf dem Weg zu einem skalierbaren Design wie es auf der GPU Roadmap für Navi erwähnt wurde.

Hammer des Thor

2017-01-13, 12:37:57

Heise.de hat geschrieben, dass Ryzen ein PCIe-Rootkomplex beinhaltet:

https://www.heise.de/newsticker/meldung/AMD-Ryzen-Mainboards-mit-X370-X300-B350-und-A320-3589200.html

Ich weiss zwar nicht was das ist, aber es hört sich interessant an.
Wenn X 370 mehr PCIe Bandbreite hat als Z270 wo die ganzen Lanes "shared" sind: Was spricht dagegen, dass eben diese 4 PCIe lanes auf dem Chipsatz auch so Art Portale sind, wo die MB-Hersteller mehr Geräte mit jeweils 4 Lanes dranhängen können? So hat das eine beschriebene MSI-Board ja auch 2 M2-Slots. Selber Thunderbold 3.0 sollte kein Problem sein, wenn darüber Daten laufen die gespeichert werden sollen. Wird der "Downstream" da voll belegt sollte ja der Upstream zur internen SSD auf die gespeichert werden soll ja noch frei sein. Erst wenn ein dort angebauter TB 3.0 Controller andere Daten bewegt und gleichzeitih wieder andere die gespeichtert werden sollen könnte es ein Problem geben.

unl34shed

2017-01-13, 13:08:37

Was aber in deutlich höheren Defektraten resultiert. Ein 100% aktiver Interposer könnte nur ca. 55% Yield haben wo bei gleicher Defektrate ein passiver Interposer noch bei 92% Yield liegt. Siehe Tabelle:

Aber es bräuchte sicher keinen fully active interposer für ein 4*8MCM. Es geht ja nur um einen"Switch" zwischen den Prozessor Dies. Das wird einen Bruchteil der Fläche ausmachen und dann sieht die Ausbeute auch besser aus.

Screemer

2017-01-13, 13:09:00

Kein tb für amd. Laut raff gibts keine lzenz von intel für anderen platformen.

deekey777

2017-01-13, 13:22:08

Dürfen Hersteller dann auch keine Intel-Chips (Alpine Ridge) auf AMD-Mainboards verbauen?

Unicous

2017-01-13, 13:29:57

@Hammer des Thor

Das heißt nicht anderes als dass Ryzen anstatt PCIe 2.0 (Bulldozer) jetzt 3.0 Lanes hat. Der PCIe Root Complex ist die Schnittstelle zwischen CPU und Peripherie.

TB wird wohl nicht an AMD bzw die Partner lizensiert, wie Screemer schon sagte. Die Frage ist auch ob Intel irgendwelche special sauce in die CPU eingebaut hat über die man nur mit dem TB-Controller kommunizieren kann und es deswegen nicht möglich ist.

deekey777

2017-01-13, 13:36:46

Wenn das wirklich so schlimm mit TB 3 ist, dann braucht man von AMD CPUs in Macs nicht mehr zu träumen.

Na gut, das MacBook hat kein Thunderbolt.

unl34shed

2017-01-13, 13:41:23

Man kann doch auch TB PCIe Karten kaufen, kann also nichts besonderes in der CPU stecken, ober?

Setsul

2017-01-13, 13:41:35

@Complicated:
3 ist nicht das 4fache von 1.
In dem Patent ist auch eine Topologie für 16 Nodes, 3 Verbindungen pro Node, max. 3 Hops.
Das wäre dann z.B. 4S 32C.

Man darf auch nicht vergessen, dass nichts symmetrisch sein muss. Interlagos war es nicht und Skylake ist es eventuell auch nicht.

Über Details kann man bei monolithisch vs MCM ewig spekulieren, Yields vs Die size -> Kosten und Latenz vs Taktraten -> Leistung.
Das ist eher eine strategische Entscheidung aufgrund der Entwicklungskosten und Flexibilität.
Für die Hand voll AM4 dual socket Systeme die man verkaufen könnte lohnt es sich nicht. Wenn die HPC-APU 16C haben soll, braucht man den 8C Die dafür überhaupt nicht. 16+8 MCM ist auch nicht wirklich sinnvoll. Damit könnte man auf dem 8C Die schon etwas los werden.
Und dann gehen die Kosten-Nutzen-Rechnungen los. Wieviel Platz spart das auf dem 8C Die? Wieviele 8C Dies muss man dann verkaufen um Entwicklungskosten und Masken für den 16C Die auszugleichen?

Nebenbei stellt sich auch die Frage ob AMD überhaupt genug Zeit/Geld/Personal aufbringen kann um zusätzlich einen 16C Die aufzulegen.

deekey777

2017-01-13, 13:56:56

Man kann doch auch TB PCIe Karten kaufen, kann also nichts besonderes in der CPU stecken, ober?
Auf die Schnelle habe ich nur das ASUS ThunderboltEX 3 gefunden und das funktioniert nur mit ASUS-Mainboards für Intel-CPUs, https://www.asus.com/de/Motherboard-Accessory/ThunderboltEX-3/specifications/

Complicated

2017-01-13, 14:06:09

@Setsul.
Ja nur wenn ich den lokalen RAM an jedem CPU Node irgendwie genau so schnell noch anbinden will brauch ich dort auch entsprechendes Speicherinterface. 1x RAM+3xInterconnect ergibt bei meiner Rechnung nun mal die 4x Fläche verglichen mit nur RAM-SI. Das war ja lediglich zum überschlagen wie viel mehr Die Size benötigt wird für das gesamte I/O und sehr grob.

Beim Rest stimme ich dir ebenfalls zu. Was aber deutlich geworden sein sollte ist, dass man ein aktives Interposer Design benötigt um das ganze auf die wirtschaftliche Seite zu balancieren bei einem 4 Die SiP (gebräuchlich ist SiP "System in Package" (https://de.wikipedia.org/wiki/System-in-Package) bei 2,5D oder 3D Designs als Unterscheidung zu nicht-Interposer-MCM)

@unleashed
Wie ich schon schrieb besagt das Paper, dass 10% aktive Schaltungen auf dem Interposer hier ausreichen würden und bei Optimierungen sogar ein kleinerer Anteil.
Für ein Interposerübergreifendes NoC wie in dem ersten Bild würden maximal 10% benötigt, eher weniger wenn man optimiert. Die Yields würden dennoch über 90% liegen.
So kommt man Stück für Stück in die Wirtschaftlichkeit

Screemer

2017-01-13, 14:09:02

Wenn das wirklich so schlimm mit TB 3 ist, dann braucht man von AMD CPUs in Macs nicht mehr zu träumen.

Na gut, das MacBook hat kein Thunderbolt.
Dockport ist da durchaus ne option. Natürlich nur wenn man es auf nen aktuellen stand bringt. Stresst doch apple nicht, dass man mal wieder neue kabel und periferiegeräte braucht.

Unicous

2017-01-13, 14:15:26

Dockport ist doch längst obsolet durch USB Alternate Mode. Einzig die Bandbreite ist momentan der limitierende Faktor. TB 3 nutzt im Übrigen auch den Alternate Mode, da es Type-C nutzt. Apple würde es sicherlich nicht schwer fallen, dieses kleine Bandbreitendefizit zu lösen.:wink:

Setsul

2017-01-13, 17:05:46

@Complicated:
1. RAM-SI ist eine völlig andere Baustelle.
2. Einen 8C Die komplett ohne Interconnect mit einem 8C Die mit Interconnect zu vergleichen ist einfach Schwachsinn, man muss mit dem 16C Die mit Interconnect vergleichen. Sonst kann man auch anfangen Zeppelin mit APUs zu vergleichen und sich zu freuen wieviele mehr Kerne Zeppelin pro Fläche unterbringt.

Die Rechnung funktioniert einfach nicht. Bei 4x8C sind es 8 Channel RAM und 4x3 GMI Links, bei 2x16C sind es immernoch 8 Channel RAM und 2x1 GMI Link.

Aber da steckt auch das nächste Details drin:
Sollte der MCM aus 4 Dies bestehen müsste er die 4fache Bandbreite an Interconnect bieten, damit er im MCM Package eben die anderen 3 Dies alle gleich schnell anbinden kann. Die Komplexität und die Kosten dies herzustellen schießen dadurch stark in die Höhe. Zeppelin ist darauf ausgelegt als MCM-Chip zu fungieren. Entweder mit einer GPU wie auf dem Bild oder eben mit einem anderen Zeppelin-Die.

Also wenn der 8-Kern Ryzen mit 3 weiteren zu einem MCM verbunden wird und 4 GMI-Kanäle für die Anbindung an jeden weiteren Die benötigt, macht das nur für die Anbindung 16 GMI-Links mit jeweils 25 GB/s. Kann mir mal jemand sagen wo der Sinn wäre 16 GMI Links mit 400 GB/s Interconnect still zu legen auf dem jetzt veröffentlichten Ryzen Prozessor (Summit Ridge) und nur 24 PCIe Lanes zu nutzen?

Man muss einen Die nicht mit sich selbst verbinden, 16 GMI Links sind schlicht und ergreifend falsch.

Wenn man sich jetzt nur die Fläche für GMI Links anschaut, weil sich am RAM-SI nichts ändert, verschiebt sich das Verhältnis von 3/8 GMI/Kern zu 1/16 GMI/Kern. Also Faktor 6. Wieder nicht 4.

Interposer braucht man dafür auch nicht. Auf Interlagos wurde doppelt soviel an Leitungen nach draußen geführt wie zwischen den beiden Dies, das zu vervierfachen wird auf dem riesigen SP3 wohl zu schaffen sein. Ich würde mir mehr Gedanken machen, was passiert wenn man 4 Sockel will. Wenn nicht so wie im Patent mit 3 Hops dann explodiert der Aufwand tatsächlich. 15 Verbindungen von jedem Die sind nicht machbar.

Ich habe einfach 2 Probleme mit der Theorie, dass es einen 16C Die gibt:
1. Lohnt sich das/kann AMD überhaupt noch einen Die auflegen?
2. Wozu braucht der 8C Die dann GMI oder was soll das sein?
https://3.bp.blogspot.com/-C8Dgu3SsaA4/V7Mn7lOYPZI/AAAAAAAABjE/bag3kdJ6bVYc0aSPNNz9sK3YzRKlZKmmACLcB/s640/Zeppelin_Die_stitched_labelled.png
Wie gesagt, 16+8 MCM ist Schwachsinn, HPC-APU mit 16C -> wenn verfügbar 16C Die, 16C CPU -> 16C Die, 32C CPU -> 2x16C Die, wozu braucht der 8C Die das, was soll damit angebunden werden?

Einfach mal von der Größe her wären das im schlimmsten Fall 25mm² (200mm² Die size), eher <20mm². Wieviel Bandbreite kann dabei rauskommen? Ich muss mir mal die QPI Links ansehen, wieviel Platz die brauchen. Wenn das bisschen Platz ausreicht, dann müsste AMD schon schlagartig einen wahnsinnigen Marktanteil bekommen (mit Zen+ kann man dann ja wieder andere/mehr Dies auflegen) um bei den 2€ Unterschied die Entwicklungskosten für einen zweiten Die auszugleichen.
Andererseits scheint das auf den ersten Blick recht klein, deshalb bin ich mir nicht sicher.

Kurzfassung:
1. Faktor 4 ist es nicht.
2. Kosten sind mMn nicht das Problem beim MCM, Interposer ist unnötig.
3. Für die benötigte Bandbreite, erscheint das auf dem 8C Die was vermutlich die GMI Links sind zu klein, aber wenn es einen 16C Die gibt, wäre ein 8C Die mit GMI Links eigentlich unnütz.

Andererseits wenn man annimmt 4 GMI Links = 100GB/s pro Die dann wäre das auch nicht gerade wenig. HPC-APU mit je x2 zwischen den Dies und je x2 zur GPU würde passen. Bei Intel gibts auch nicht mehr Bandbreite per QPI für 4S Systeme. Aber was passiert bei 4x MCM 4S? Wie wirkt sich dann die CCX-Struktur aus? Reicht die Bandbreite dann noch?

Also wie gesagt, ich bin mir nicht sicher, aber ich würde eher argumentieren mit dem was auf dem Die ist, als völlig theoretisch.

Foobar2001

2017-01-13, 17:12:40

Wenn das wirklich so schlimm mit TB 3 ist, dann braucht man von AMD CPUs in Macs nicht mehr zu träumen.

Na gut, das MacBook hat kein Thunderbolt.
Als ob es Apple jemals intressiert hätte irgendwelche Schnittstellen auf einmal nicht mehr zu unterstützen.

Complicated

2017-01-13, 17:54:12

Die Rechnung funktioniert einfach nicht. Bei 4x8C sind es 8 Channel RAM und 4x3 GMI Links, bei 2x16C sind es immernoch 8 Channel RAM und 2x1 GMI Link.

Man muss einen Die nicht mit sich selbst verbinden, 16 GMI Links sind schlicht und ergreifend falsch.

Wenn man sich jetzt nur die Fläche für GMI Links anschaut, weil sich am RAM-SI nichts ändert, verschiebt sich das Verhältnis von 3/8 GMI/Kern zu 1/16 GMI/Kern. Also Faktor 6. Wieder nicht 4.

Da hast du völlig recht. Ändert die Rechnung mit deinen Zahlen etwas an meiner Grundaussage? Dies:

Klar Strom sparen, doch alleine die Fläche die vergeudet wird für das Produkt mit dem wohl größten Stückzahl-Volumen in dem gesamten Zen-Lineup würde wohl völlig hirnrissig sein aus wirtschaftlicher Sicht. Man kann davon ausgehen, dass 4xGMI Links a 25 GB/s deutlich mehr Fläche brauchen als die PHYs für den Dualchannel Speicher oder mindestens genauso viel.

Hier mal ein Kaby Lake (14nm) Dieshot der zeigt wie groß das Memory Interface und I/O ist. Das mal 4 (nur für eine grobe Betrachtung) würde zwischen 25-30% des gesamten Chips bedeuten. Ich bezweifle, dass irgendein Chip-Designer 20% tote Fläche für über 80% der Chips einplanen würde in einem so teuren Prozess.
Ich denke es ist deutlich mit welcher Ungenauigkeit diese ganze Rechnung statt gefunden hat, ich schrieb es ja selber. Das ist allerdings nicht wichtig für das Argument, da wir sowieso die genaue Zahlen um den Balancepunkt zu finden wann das wirtschaftlich ist nicht haben. Was wir sagen können ist ob es völlig abwegig ist oder im Bereich des Möglichen. Ich halte es auch mit deinen Zahlen für sehr Unwahrscheinlich mit den bekannten Daten.

@Interlagos
Da kannst du nun wirklich keinen Vergleich ziehen wenn du dir mal die Diegrößen und die Kosten für die Wafer anschaust und wie viel Fläche für den Interconnect (Hypertransport) verbraucht wird.

http://wccftech.com/wp-content/uploads/2011/08/Bulldozer_Die_size.png

Gut zu sehen, dass 4 Hypertransport PHYs (ja es waren derer auch 4 ;) ) so ungefähr gleich groß mit dem Speicherinterface waren. Der hatte 316 mm² insgesamt. Ein Zen Kern wird mit ca. 5mm² Größe spekuliert.

Schaut man sich mal einen groben Floorplan an:

http://www.chip-architect.com/news/Zen_Summit_Ridge_First.jpg

So wird das sehr schwer einen 4MCM zu basteln. Es ist recht unklar wie die GMI Links aussehen. könnten ja auch 4 dort vorhanden sein wo jetzt nur die 2 eingezeichnet sind. Doch die Positionierung stimmt einfach nicht - aber aus dem Pixelmatch sollte man auch nicht zu viel ableiten. Was gut zu sehen ist allerdings ist das Verhältnis der Größe zwischen Cores und dem Rest.

Hans ist was diese Dinge geht IMHO ein Experte und hat recht viele interessante Dies: http://www.chip-architect.com/

Hier ein Broadwell 10-Kern zum Vergleich. AMD hatte ja mit dem 8-Kerner verglichen. Hier sind es 246 mm² und wenn man sich das ganze I/O und Speichercontroller in Fläche anschaut macht das mindestens 40% aus. Beim 8-Kerner hypothetisch die Hälfte des nutzbaren Dies (2 Kerne deaktiviert)

https://en.wikichip.org/w/images/thumb/1/18/broadwell_%28deca-core%29_die_shot_%28annotated%29.png/650px-broadwell_%28deca-core%29_die_shot_%28annotated%29.png

Quelle: https://en.wikichip.org/wiki/intel/microarchitectures/broadwell

Ich betone nochmal. Das sind sehr grobe Rechnungen. Nur denke reicht es aus um zu sehen dass ein MCM mit 4 Dies einfach zu viel Fläche für Anbindungen nutzen würden. Intel hat keine 4 Die MCMs. Man Stelle sich die zusätzlich benötigte Fläche vor.

Doch hier kommen Interposer ins Spiel. Beim 2,5 Stacking sind die Anbindungen via TSV und bei einem aktiven Interposer sind diese sogar teilweise auf den Interposer ausgelagert. IMHO wäre das der einzige Weg wie AMD aus den 8-Kernern einen 32-Core basteln kann und damit wirtschaftlich fährt. Ich glaube halt einfach nicht, dass AMD schon so weit ist mit der Interposer Technologie. Aber sie könnten uns ja alle Überraschen.

Mein Fazit: Sollte AMD wirklich 4x8C zu Naples verbauen, dann sind sie deutlich weiter fortgeschritten als ich dachte (und alle andere wohl auch) mit der Interposer Technologie. Doch das wäre wohl zuerst in GPUs aufgefallen. Ausser AMD hat uns absichtlich im dunklen gelassen und bringt die neuen Interposer Techniken zuerst bei CPUs.

Edit: Ach ja und über die Southbridge haben wir da noch gar nicht gesprochen. Auch die wäre verschwendetes Silizium. War zuvor auch noch nicht mit auf dem Die.

Gipsel

2017-01-13, 18:03:08

Doch hier kommen Interposer ins Spiel. Beim 2,5 Stacking sind die Anbindungen via TSV und bei einem aktiven Interposer sind diese sogar auf teilweise den Interposer ausgelagert. IMHO wäre das der einzige Weg wie AMD aus den 8-Kernern einen 32-Core basteln kann und damit wirtschaftlich fährt. Ich glaube halt einfach nicht, dass AMD schon so weit ist mit der Interposer Technologie. Aber sie kännten uns ja alle Überraschen.

Mein Fazit: Sollte AMD wirklich 4x8C zu Naples verbauen, dann sind sie deutlich weiter fortgeschritten als ich dachte (und alle andere wohl auch) mit der Interposer Technologie. Doch das wäre wohl zuerst in GPUs aufgefallen. Ausser AMD hat uns absichtlich im dunklen gelassen und bringt die neuen Interposer Techniken zuerst bei CPUs.Du stellst Dir einen aktiven Interposer viel zu kompliziert vor. Schnelle PHYs in 65nm Technologie (die kann man preiswert für den Interposer recyclen) hat man schon vor Jahren implementiert und heute ist das auch nicht schwieriger geworden. Und der Zusammenbau mit den TSVs erzeugt damit auch keine zusätzlichen Probleme gegenüber passiven Interposern. Einzig und allein wird die Herstellung des Interposers etwas teurer, da man zusätzliche Prozeßschritte für den Interposer benötigt (man muß die eigentlichen Transistoren erzeugen und nicht nur ein paar Metall-Layer mit Leitungen). Das war es aber auch schon.
Es ist also beinahe eine reine Kostenfrage (edit: irgendwann ist es eine Platzfrage, da man mit aktivem Interposer das ganze etwas kleiner machen kann), ob man auf einen aktiven Interposer geht oder nicht, keine technische Herausforderung (abseits von eventuellen thermischen Problemen). Und ob man den Crossover bei den Kosten (also lieber 4 etwas größere Dies und einen passiven Interposer oder 4 etwas kleinere Dies, dafür einen etwas teureren Interposer) bereits erreicht hat oder nicht, wird man bei Veröffentlichung von Naples sehen.

Edit2:
Wieso sollte die Southbridge verschwendete Fläche sein? Auch bei einem Server bietet man gelegentlich NVMe, SATA und sogar gelegentlich USB an, meinst Du nicht?

Screemer

2017-01-13, 18:04:20

So wie es aussieht werden sie nur dich überraschen, denn sonst vertritt niemand so wehement die 16er die variante wie du. Wer sagt, dass die verbindungen als crossbar ausgelegt werden müssen und nicht ein ringbus (unwarscheinlich) genutzt wird oder amd auf ccix setzt und deswegen 32 pcie lanes verbaut sind.

Loeschzwerg

2017-01-13, 18:05:52

Gipsel

2017-01-13, 18:11:20

Intel hat aktuell nicht mal 2 DIE MCMs, dafür hat man drei verschiedene DIEs bei der professionellen Plattform. Rechnet sich scheinbar auch (was nicht wundert bei den saftigen Xeon Preisen).

Ich halte da ein MCM aus 4 DIEs auch eher für unwahrscheinlich, zu viele Risiken in der Fertigung.
Intel hat die Stückzahlen, damit sich das amortisiert. Bei AMD sieht die Rechnung anders aus. Und nur ein einziges Die in die Fertigung zu bringen (statt mehrere), reduziert das Risiko und die Fixkosten. ;)

YfOrU

2017-01-13, 18:15:00

Vor allen auch den Zeitaufwand. Bei Intel liegen zwischen den kleinen Mobile/Desktop CPUs und den fetten Xeon locker 12 Monate.

Das macht auch Sinn denn es bleibt Zeit Fehler zu korrigieren und der Fertigungsprozess kann bis dahin optimiert werden (Wirtschaftlichkeit bei großen Chips).

MCMs aus vergleichsweise kleinen Chips sind deshalb kein schlechter Ansatz um zeitnahe ein großes Portfolio an Produkten auf den Markt bringen zu können. Das dabei je nach Produkt etwas Fläche "verschwendet" wird sehe ich nicht als Problem. Dafür spart man sich zusätzliche Designs und eine unter Umständen miserable Ausbeute. Ein weiterer Vorteil ist das sich das Portfolio mit einem neuen CPU Design wesentlich schneller aktualisieren lässt.

Complicated

2017-01-13, 18:15:33

Na wenn du 4x Southbridge hast wirst du die nicht komplett brauchen oder doch? Ich meinte auf einem 4xMCM mit 8Core Dies. Da ist dann alles 4 mal vorhanden und wird vielleicht nur einmal genutzt (RAM braucht mal immer so viel wie es nur geht)

Edit: Wen man den Zen Die vervierfacht sind die DDR4 Speicherinterfaces völlig deplatziert und blockiert in der Mitte. Man vergleiche die Aufteilung des Fiji Chips und wie man 4 Stacks rundum verteilt hat. Die Aufteilung sieht IMHO nicht danach aus als ob man selbst 2 Dies zusammen auf ein MCM packen will. Dann würde man das anders verteilen und optimieren. Ein weiterer starker Hinweis auf einen eigenen 16 Core Chip. Auch die GMIs liegen dann sehr ungeschickt. Der Opteron Die zeigt eine dafür optimale Verteilung.

Wer sagt, dass die verbindungen als crossbar ausgelegt werden müssen und nicht ein ringbus (unwarscheinlich) genutzt wird Der Victim Level 3 Cache. Opteron und Dresdenboy haben das Speichersubsystem sehr gut analysiert. Das ist ein sehr lesenswerter Artikel:
http://www.planet3dnow.de/cms/26077-details-und-analyse-der-zen-architektur-nach-der-hot-chips-konferenz/subpage-speichersubsystem-im-detail/
AMD wird diesen Quad-Modul-Kernbauplan für alle im Moment angekündigten Chips beibehalten. Das bedeutet also, dass erstens die 8-Kern-Version "Summit Ridge" über 2x 8 MiB = 16 L3-Cache verfügen wird und zweitens auch die Zen-APUs mit GPU-Teil und nur einem Zen-Quad-Modul erstmals ebenfalls über einen L3-Cache verfügen werden.
Entgegen anderslautender Gerüchte setzt AMD beim Cache-Aufbau weiterhin auf exklusive L3-Caches nach der "Victim Strategy". Das heißt, dass Daten in der Regel entweder direkt in den L1- oder in den L2-Cache geladen werden: Fallen Daten aus dem L2 heraus, landen diese "Opfer" (victims) im L3. Bei Intel-Designs liegen L2-Daten dagegen automatisch immer als Kopie auch im L3, was einerseits die effektive L3-Cachegröße und damit indirekt auch die L2-Größe begrenzt, andererseits die Kern-zu-Kern-Kommunikation vereinfacht.

Cache-Organisation und -Aufbau gehen somit Hand in Hand. Weil AMD kein inklusives Cachedesign wählte, ein Datenaustausch über den L3 also ohehin fast unmöglich ist, benötigt man auch keinen einzelnen gemeinsamen L3-Cache, sondern kann sich mit simplen 8-MiB-Modulen begnügen. Insbesondere bei Serverchips mit vielen Kernen und noch mehr Cache, wird die Cacheorganisation zum Problem. AMD setzt bei den Serverchips aber auch auf einen bewährten MCM-Ansatz, mit dem von vorne herein keine gemeinsamen L3-Caches möglich wären. Somit ist die Designentscheidung insgesamt nachvollziehbar und schlüssig. Als Speichermodell findet die bewährte und schon von K8/K10 bekannte MOESI-Strategie Anwendung.
Dazu die Detailinfo über MOESI: https://de.wikipedia.org/wiki/MOESI
MOESI bietet keinen wesentlichen Vorteil gegenüber MESI, wenn das Verbindungsnetzwerk zwischen Prozessoren und Speichercontroller ein Bus ist. Es ist hingegen bei direkten Netzwerken von Vorteil, wie zum Beispiel bei AMD-Opteron-Systemen. Das Vermeiden des Zurückschreibens von modifizierten Cache-Lines sorgt hier für die Entlastung von Verbindungsnetzwerk und Speichercontroller. Außerdem kann die Kommunikation zwischen zwei oder mehreren CPUs bzgl. Latenz und Übertragungsrate signifikant besser sein als zwischen CPU und Hauptspeicher. Bei Multicore-CPUs mit jeweils eigenen Caches pro Core ist dies meist der Fall.

Loeschzwerg

2017-01-13, 18:45:17

Intel hat die Stückzahlen, damit sich das amortisiert. Bei AMD sieht die Rechnung anders aus. Und nur ein einziges Die in die Fertigung zu bringen (statt mehrere), reduziert das Risiko und die Fixkosten. ;)

Wenn das "zusammenkleben" mittlerweile sehr gut funktioniert und auch die Yields des einzelnen DIEs entsprechend gut sind, wäre das denkbar, da gebe ich dir recht.

Habe jetzt erst den Beitrag von BoMbY erst jetzt gelesen, mit dem CCIX könnte das funktionieren. Auf die alte Art und Weise (http://www.planet3dnow.de/photoplog/file.php?n=9211&w=l) wäre es vermutlich zu komplex.

cyrusNGC_224

2017-01-13, 18:48:55

Na wenn du 4x Southbridge hast wirst du die nicht komplett brauchen oder doch? Ich meinte auf einem 4xMCM mit 8Core Dies. Da ist dann alles 4 mal vorhanden und wird vielleicht nur einmal genutzt (RAM braucht mal immer so viel wie es nur geht)Ich meine, das mal bei dem Musterdesign des großen 2P Servers angemerkt wurde, er hätte sehr viele SATA Anschlüsse.
Das könnte dann von den Southbridges kommen.

Aber in der Tat sieht die Aufteilung auf dem Die etwas unvorteilhaft aus.

Complicated

2017-01-13, 19:47:41

Ein weiterer Gedanke: Es sollen ja auch Salvage-Varianten mit 4 und 6 aktiven Kernen kommen. Dafür ist der Floorplan optimal verteilt. Der Die kann in der Mitte halbiert werden mit Lasercut (für kleinere Mobile Packages) Wird einer der Kerne im untereren CCX defekt, kann man einen 6-Kern machen ohne Lasercut. wird einer der oberen Defekt kann man alles abschneiden was ein 4-Kern nicht braucht. GMI ist raus und die Southbridge sitzt beim unteren CCX auf der Hälfte. Singlechannel DDR4 wäre auch kein Beinbruch was den Stromverbrauch angeht.

2. Gedanke (ich nenne es mal noch nicht Hirnfurz ;) )Könnte der rätselhafte Bereich neben den DDR4 PHYs jeweils 512bit-HBM PHY sein? Die Größe würde stimmen. 1024-bit SI in 28nm bei Fiji waren ca. so groß wie 64-bit SI bei Tonga in 28nm. Das würde ganz nette Optionen für 4 Core, Mobile und APU ermöglichen. Für GPUs hatte ich eine solche Kombination ausgeschlossen, da es wenig nutzen bringt diese Flexibilität später zu haben. Doch hier könnte es für die Salvage Varianten gute Optionen bieten im Fall eines Defekts von 1 oder 2 Cores.

Screemer

2017-01-13, 19:50:34

@complicated: den ganzen text hätte es gar nicht gebraucht. deshalb hab ich extra "unwarscheinlich" geschrieben. ich gehe eher von ccix mit den fehlenden ominösen pcie-lanes aus. das wären 6 lanes pro core für 50GB/s zu jedem anderen chip.

Der Die kann in der Mitte halbiert werden mit Lasercut (für kleinere Mobile Packages) Wird einer der Kerne im untereren CCX defekt, kann man einen 6-Kern machen ohne Lasercut. wird einer der oberen Defekt kann man alles abschneiden was ein 4-Kern nicht braucht.
warum soll ich dann aus einem ccx mit einem defekten kern oben nicht auch nen 6 kerner machen? 4 kerner lohnen doch erst bei mehr als 2 defekten kernen. da ist es sogar egal wo sich die befinden. für ne möglichst hohe yield bleiben einfach beide ccx zusammen auch wenn 4 kerne defekt sind. die lasercut variante würde sich für mobile-cpus anbieten. für gute wärmeabfuhr wären 4 kerner mit je 2 cores pro ccx ideal. am besten ganz außen.

Complicated

2017-01-13, 19:54:51

Es war auch als Bestätigung deines Unwahrscheinlich gedacht. ;)

Screemer

2017-01-13, 19:59:40

ah ok, dann seh ich es als info für alle die auf den gedanken kommen ;)

Setsul

2017-01-13, 21:01:25

Hier ein Broadwell 10-Kern zum Vergleich. AMD hatte ja mit dem 8-Kerner verglichen. Hier sind es 246 mm² und wenn man sich das ganze I/O und Speichercontroller in Fläche anschaut macht das mindestens 40% aus. Beim 8-Kerner hypothetisch die Hälfte des nutzbaren Dies (2 Kerne deaktiviert)

[...]

Ich betone nochmal. Das sind sehr grobe Rechnungen. Nur denke reicht es aus um zu sehen dass ein MCM mit 4 Dies einfach zu viel Fläche für Anbindungen nutzen würden. Intel hat keine 4 Die MCMs. Man Stelle sich die zusätzlich benötigte Fläche vor.

[...]

Edit: Ach ja und über die Southbridge haben wir da noch gar nicht gesprochen. Auch die wäre verschwendetes Silizium. War zuvor auch noch nicht mit auf dem Die.
Mir ist die Rechnung minimal zu grob. Quad Channel RAM-SI und 40 PCIe Lanes und noch diverses anderes haben in der Rechnung einfach nichts verloren.
Nur die QPI Links müssen vervielfacht werden.

In dem was du alles als Southbridge zusammenfasst sind unter anderem auch 32 PCI lanes drin. Ja, die braucht man 4 mal wenn man 128 will.

Such aus dem "Queue, Uncore, I/O Controller" Block mal die beiden QPI Links raus. Die schaffen zusammen knapp 40GB/s. Ist natürlich die Frage wie die 25GB/s bei GMI Links gemeint sind, ob Duplex oder nicht, aber nehmen wir einfach mal an dass AMD nicht weniger Bandbreite braucht als Intel. Also für 100GB/s dann grob die 2,5 fache Fläche.

Wenn Intel mit 2/3 QPI Links 4/8P Systeme bauen kann, dann wird sich mit 3 GMI Links doch wohl ein 4x MCM bauen lassen.
4ter GMI Link dazu, 4 pro MCM, da reicht die Bandbreite zwischen den Sockeln auch locker für ein 8P System.
Wenns von den Leitungen her zu eng wird kann man mit einem passiven Interposer direkt unter den GMI Links, bei entsprechender Orientierung der Dies das auch wieder entspannen.

Meine Sorge ist was passiert intern bei 2/4/8P Systemen.
Bloß weil die Daten es zum richtigen Sockel geschafft haben, ist es noch nicht vorbei. Im Vergleich zu den TB/s die die LLC Ringe bei Intel haben
sind 75 oder 100 GB/s natürlich lächerlich, aber weiß jemand welche Bandbreite die Sboxen haben?

Skysnake

2017-01-13, 22:08:44

Wird es überhaupt mehr als 2P Systeme geben? 4P wird ja oft genug schon durch 2P ersetzt. Und die Frage ob 1P nicht besser ist als 2P stellt sich auch immer öfter. Wenn AMD als 2P Systeme mit 16!!!! Speicherchannels anbietet dann braucht es keine 4P+ Systeme.

Setsul

2017-01-13, 22:34:39

Dann sollte der Vorteil eines 16C Dies nicht wirklich groß sein. Ob man jetzt 4 oder 8 Dies insgesamt verbinden muss, sollte das System doch nicht plötzlich an die Grenzen treiben.

Complicated

2017-01-13, 23:05:11

AMD hat einen klaren Focus:
https://www.computerbase.de/2016-08/amd-naples-32-kerne-zen-plus/
Naples soll komplett auf den 2-Sockel-Markt (2P) fokussiert werden. Dieser sei der Massenmarkt, dort gebe es am meisten zu holen, während 1P oder 4P Nischenlösungen seien.

warum soll ich dann aus einem ccx mit einem defekten kern oben nicht auch nen 6 kerner machen? 4 kerner lohnen doch erst bei mehr als 2 defekten kernen. da ist es sogar egal wo sich die befinden. für ne möglichst hohe yield bleiben einfach beide ccx zusammen auch wenn 4 kerne defekt sind. die lasercut variante würde sich für mobile-cpus anbieten. für gute wärmeabfuhr wären 4 kerner mit je 2 cores pro ccx ideal. am besten ganz außen.Ein 4-Kerner braucht trotzdem die Southbridge. Daher diese Bemerkung von mir. Ob AMD überhaupt Lasercut macht wird sich zeigen. Ich habe nur den Eindruck der Floorplan gibt das einfach her.

Geht man von einer gleichmäßigen Verteilung der Defekte aus, dann würde sich automatisch ergeben, dass Defekte im unteren Bereich nicht ermöglichen nur die oberen 4 Kerne durch Lasercut abzutrennen und eine mobilen 4-Kerner zu machen. Ohne Southbridge gehts halt nicht. Daher wären Defekte im unteren CCX keine Kandidaten für Lasercut sondern für 6 Kerner und 4 Kerner die eben den ganzen Die behalten.

Unicous

2017-01-14, 00:06:40

*hustselbstDresdenboysprichtvon4dieshust*

Dresdenboy vor 9 Tagen

Ze(ppeli)n is about 180mm². One die for RyZen, 4 dies for Naples, 2 dies for the server APU. One die to rule them all. Maybe they'll even use it for Raven Ridge (just guessing here).

https://www.reddit.com/r/Amd/comments/5m0mxt/why_i_think_ryzen_will_compete_heavily_on_price/dc06jq2/

Setsul

2017-01-14, 00:46:04

@Complicated:
Dann verstehe ich echt dein Problem nicht.

Bei maximal 2P kommt man von der Bandbreite her doch noch locker zurecht.
Wenn Intel 3 QPI Links auf LGA2011 herausführen kann, dann wird AMD es doch gebacken kriegen 4 GMI Links durch den riesigen SP3 zu führen und 6 Verbindungen zwischen den Dies zu legen.

Schau dir nochmal den Broadwell Die Shot an. Die QPI Links sind 2x20bit. Der Memory Controller Block unten sind 4x72bit. Nach Augenmaß scheint mir die Größe der GMI Links auf dem Zen Die für ungefähr das 2,5-fache an Bandbreite nicht völlig abwegig.

Und natürlich immernoch das Problem: Was machen GMI Links auf dem 8C Die, wenn es einen 16C Die gibt?

Linmoum

2017-01-14, 01:59:02

Interview mit Robert Hallock:

http://www.redgamingtech.com/exclusive-interview-with-amds-robert-hallock/
While I cannot yet disclose performance or power efficiency figures, I do want to say that what I feel in my heart: as a gamer, a PC enthusiast, I think that Ryzen is what it needs to be. The Internet hype train moves very quickly and has lots of passengers, so I do not want to be in a position where I’ve over-promised anything… but I truly believe that Ryzen is the competitive processor that people have been hoping for.

Na hoffentlich. :tongue:

Gipsel

2017-01-14, 11:33:05

Ein weiterer Gedanke: Es sollen ja auch Salvage-Varianten mit 4 und 6 aktiven Kernen kommen. Dafür ist der Floorplan optimal verteilt. Der Die kann in der Mitte halbiert werden mit Lasercut (für kleinere Mobile Packages) Wird einer der Kerne im untereren CCX defekt, kann man einen 6-Kern machen ohne Lasercut. wird einer der oberen Defekt kann man alles abschneiden was ein 4-Kern nicht braucht. GMI ist raus und die Southbridge sitzt beim unteren CCX auf der Hälfte. Singlechannel DDR4 wäre auch kein Beinbruch was den Stromverbrauch angeht.Wird nicht passieren (die Auswirkungen auf die Southbridge hast Du nebenbei bemerkt auch vergessen).

Übrigens schneidet ein Lasercut ein Die nicht in zwei Hälften, sondern trennt nur ein paar Leitungen auf dem Die durch ;). Und Deine Layout-Sorgen für ein 4er MCM teile ich auch nicht. Das kann man durchaus passabel anordnen.

Skysnake

2017-01-14, 12:32:42

Man kann ja im Package einiges rerouten, oder falls manwirklich einenInterposer verwendet ist es eh kein Ding.

Je nachdem kann das sogar vorteilhaft sein, weil man weniger Probleme mit dem routing hat, da weniger Leitungen erstmal verteilt werden müssen.

Hammer des Thor

2017-01-14, 13:09:31

@Hammer des Thor

TB wird wohl nicht an AMD bzw die Partner lizensiert, wie Screemer schon sagte. Die Frage ist auch ob Intel irgendwelche special sauce in die CPU eingebaut hat über die man nur mit dem TB-Controller kommunizieren kann und es deswegen nicht möglich ist.

Dürfen die Rechteinhaber von Thunderbold (in diesem Fall Intel) überhaupt verbieten das auf AMD-Mainmboards zu verbauen?
Es sind ja die selben Mainboardhersteller die Thunderbold Header auch auf Intel-Mainboards verbauen. Es sind bisher also eh extra Chips. Wäre so eine Verbotsklausel überhaupt rechtlich zulässig? Intel musste ja schon mal 1 Milliarde Strafe zahlen wegen einen AMD Verkaufsverbots-Vertrag.

unl34shed

2017-01-14, 13:19:07

@Interview mit Robert Hallock:

Viel interessanter finde ich folgene Aussage zum X300 Chipsatz:

X300 is connected back to the CPU with a dedicated link, freeing up four more PCIe lanes (now a total of 28) ...

16+4+8? Ist der Chipsatz vielleicht doch mit mehr Lanes angebunden oder hat Hallock bzw der Reporter sich verzählt/vertan? Die klammer könnte auch ein Kommentar des Reporters sein.

Hammer des Thor

2017-01-14, 13:22:33

Kein tb für amd. Laut raff gibts keine lzenz von intel für anderen platformen.

Wie das denn bitte sehr? TB ist ja auch in keinen Intel-Chipsatz drin, sondern sind meist nur Header dafür. Wenn dann bauen es eh die Mainboard-Hersteller ein die das auch in Intel-MBs einbauen, ausserdem könnte man TB auch auf einer PCI-e X4-Karte nachrüsten. Ist es mir als Endanwender dann verboten solche auf ein AMD-System zu stecken oder was? Ausserdem hat AMD mit Intel ein Cross-Lizenz-Vertrag. Intel musste wie gesagt schon mal eine sehr hohe Strafe zahlen wegen Verletzung des Kartellrechts.

Hammer des Thor

2017-01-14, 13:24:49

@Interview mit Robert Hallock:

Viel interessanter finde ich folgene Aussage zum X300 Chipsatz:

16+4+8? Ist der Chipsatz vielleicht doch mit mehr Lanes angebunden oder hat Hallock bzw der Reporter sich verzählt/vertan? Die klammer könnte auch ein Kommentar des Reporters sein.

Vielleicht ist das ja der Chipsatz als solches und erlauft den Board-Herstellern diese 4 3.0 Lanes shared durch weitere zu erweitern, mit Routing-Technologie.

y33H@

2017-01-14, 14:01:41

16+4+4 im Falle des X300 sagt AMD:

58625

Screemer

2017-01-14, 14:54:43

Wie das denn bitte sehr? TB ist ja auch in keinen Intel-Chipsatz drin, sondern sind meist nur Header dafür. Wenn dann bauen es eh die Mainboard-Hersteller ein die das auch in Intel-MBs einbauen, ausserdem könnte man TB auch auf einer PCI-e X4-Karte nachrüsten. Ist es mir als Endanwender dann verboten solche auf ein AMD-System zu stecken oder was? Ausserdem hat AMD mit Intel ein Cross-Lizenz-Vertrag. Intel musste wie gesagt schon mal eine sehr hohe Strafe zahlen wegen Verletzung des Kartellrechts.
Und was haben verkaufshemmnisse und marktmanipulation mit lizenzen zu tun? Tb gehört intel und apple. Das ist keine spec, welche von nem Konsortium verwaltet wird. Da könntest du auch fragen, warum samsung keine x86-cpus herstellt und amd kein g-sync nutzt.

Hammer des Thor

2017-01-14, 15:19:14

Und was haben verkaufshemmnisse und marktmanipulation mit lizenzen zu tun? Tb gehört intel und apple. Das ist keine spec, welche von nem Konsortium verwaltet wird. Da könntest du auch fragen, warum samsung keine x86-cpus herstellt und amd kein g-sync nutzt.

Noch mal: Ist es den MB-Herstellern definitiv verboten TB-Chips auf AMD-Systemen zu verbauen? Ist es mir als Endanwender explizit verboten TB-Katen auf AMD-Systeme zu stecken?
Dass AMD keine Linzenz dafür hat und keine eigenenen Chips dafür bauen darf heisst lange noch nicht dass man auf AMD-Systemen diese Technik nicht einsetzen darf. Ich habe auf meinen Z170 MB auch ne Graka mit AMD-Chip, wieso darf ich dann nicht auf ein AMD-System eine Steckkarte mit Intelchips stecken?

Kriton

2017-01-14, 15:50:24

Interview mit Robert Hallock:

http://www.redgamingtech.com/exclusive-interview-with-amds-robert-hallock/

Na hoffentlich. :tongue:

So enthusiastisch ich auch sein mag: Was soll er denn sonst sagen als Teil der Marketingabteilung?

Wie das denn bitte sehr? TB ist ja auch in keinen Intel-Chipsatz drin, sondern sind meist nur Header dafür. Wenn dann bauen es eh die Mainboard-Hersteller ein die das auch in Intel-MBs einbauen, ausserdem könnte man TB auch auf einer PCI-e X4-Karte nachrüsten. Ist es mir als Endanwender dann verboten solche auf ein AMD-System zu stecken oder was? Ausserdem hat AMD mit Intel ein Cross-Lizenz-Vertrag. Intel musste wie gesagt schon mal eine sehr hohe Strafe zahlen wegen Verletzung des Kartellrechts.

Und wir wissen genau, was lizensiert wurde/wird? Und hinsichtlich des Kartellrechts ist ein Unterschied, ob ich eine Technologie nicht lizensiere/den Einsatz durch meine Vertragspartner beschränke, oder Geld zahle, damit Händler meinen Konkurrenten und dessen verfügbare Technologie nicht in das Portfolio aufnehmen.

PCIe-Karten sind natürlich eine gesonderte Möglichkeit jenseits des MB.

Hammer des Thor

2017-01-14, 16:10:47

PCIe-Karten sind natürlich eine gesonderte Möglichkeit jenseits des MB.

Aber genau da wollte ich doch auch hinaus: Dass die Nicht Graka-Slots offenbar nur mit PCI-e 2.0 angebunden sind ist das nicht so gut für die Nachrüstung mit derartigen Slots.
Ansonsten: Selbst wenn TB nicht explizit für AMD-Systeme lizensiert sind bedeutet das noch lange nicht dass Dritthersteller derartige Chips auf AMD-MBs nicht verbauen dürfen. Dazu wäre eine exlizite Ausschluss-Klausel notwendig.
Und Header sind ja auch nur physisch, und keine TB chips. Ob die da nicht verbaut werden dürften wäre damit eine anderee Frage.

Kriton

2017-01-14, 16:13:06

Ansonsten: Selbst wenn TB nicht explizit für AMD-Systeme lizensiert sind bedeutet das noch lange nicht dass Dritthersteller derartige Chips auf AMD-MBs nicht verbauen dürfen. Dazu wäre eine exlizite Ausschluss-Klausel notwendig.

Und?

Aber genau da wollte ich doch auch hinaus: Dass die Nicht Graka-Slots offenbar nur mit PCI-e 2.0 angebunden sind ist das nicht so gut für die Nachrüstung mit derartigen Slots.

y33H@s Bild folgend https://www.forum-3dcenter.org/vbulletin/attachment.php?attachmentid=58625 wären doch (prinzipiell) Lane 21-24 frei. Das genügt doch für TB 3, wenn ich

https://en.wikipedia.org/wiki/Thunderbolt_(interface)#Thunderbolt_3

folge.

Und Header sind ja auch nur physisch, und keine TB chips. Ob die da nicht verbaut werden dürften wäre damit eine andere Frage.

Du brauchst doch das Protokoll?

Screemer

2017-01-14, 16:27:25

Noch mal: Ist es den MB-Herstellern definitiv verboten TB-Chips auf AMD-Systemen zu verbauen?
ja. raff oder yeeha hatten angdeutet, dass es keine tb lizenz für amd platformen geben wird.

Ist es mir als Endanwender explizit verboten TB-Katen auf AMD-Systeme zu stecken?
ich kenne bisher nurthunderbolt 2 und 3 karten und laufen explizit nur mit speziellen board, welche über einen thb-c header verfügen. dieser wird noch mal über ein separates kabel mit der karte verbunden. kannst mir gerne andere karten zeigen, bei denen es diese einschränkung nicht gibt.

http://www.gigabyte.com/FileUpload/Features/2/Photo/4407.png

Hammer des Thor

2017-01-14, 16:49:51

ja. raff oder yeeha hatten angdeutet, dass es keine tb lizenz für amd platformen geben wird.

Wenn sich TB als Standard durchsetzten sollte wäre das doch mal wieder nen Fall fürs Kartellamt. Denn dann könnte AMD noch so gut und günstig sein, wenn TB für viele Dinge obligatorisch wird dann wars das mit AMD in der CPU-Sparte. Oft müssen patentierte Dinge lizensiert werden gegen Geld.
Auch wenn es noch keine PCIe TB Steckkarten gibt könnten die ja noch kommen.

Hammer des Thor

2017-01-14, 16:55:08

Im Grafikkaerten Bereich darf AMD offenbar TB verwenden:

https://www.computerbase.de/2016-03/amd-xconnect-egpus-beschleunigen-notebooks-via-thunderbolt-3/

Unicous

2017-01-14, 17:18:37

Erstens: Thunderbolt. Nicht mutiger Donner, sondern (u.a.) "Blitzschlag".

Zweitens: Nicht AMD darf Thunderbolt nutzen sondern NVidia und AMD Grafikkarten können extern über Thunderbolt angeschlossen werden u.a. dafür wurde Thunderbolt ja entwickelt nur war die Bandbreite anfangs mehr als beschränkt. Das ist nichts Neues.

Vaio hatte schon 2011 einen Laptop mit über TB angeschlossener externer AMD mobile GPU in einem extra Dock( + DVD/Bluray Drive).

http://scr3.golem.de/screenshots/1110/sony-vaio-z2-herbst2011/VAIO-Z2-Serie-von-Sony.jpg

iuno

2017-01-14, 17:27:37

Im Grafikkaerten Bereich darf AMD offenbar TB verwenden:

https://www.computerbase.de/2016-03/amd-xconnect-egpus-beschleunigen-notebooks-via-thunderbolt-3/
AMD "verwendet" nicht TB, die Graka ist wie gewohnt per PCIe angeschlossen.
Es geht ja darum, den TB controller aufs Board zu packen oder eben selbst TB zu implementieren.
Wurde es denn irgendwo offiziell bestaetigt, dass Intel den Boardpartnern nicht erlaubt, Alpine Ridge auf ein AM4 Board zu packen? Ich kann das eignentlich kaum glauben.

Und wenn es einem so wichtig ist, holt man sich halt sowas: https://geizhals.de/gigabyte-gc-alpine-ridge-a1499855.html

Bei Notebooks ist natuerlich was anderes. Wenn Intel da kein TB im Zusammenhang mit FP4 zulaesst, wird es schwer.

Pirx

2017-01-14, 17:27:57

Bräuchte AMD eigentlich für eine "reine x64-CPU" noch die x86-Lizenz von Intel?

iuno

2017-01-14, 17:35:41

x64 heisst eigentlich x86_64 oder AMD64 und basiert auf x86. Natuerlich braucht man die Lizenz.

Screemer

2017-01-14, 17:39:38

Und wenn es einem so wichtig ist, holt man sich halt sowas: https://geizhals.de/gigabyte-gc-alpine-ridge-a1499855.html

Bei Notebooks ist natuerlich was anderes. Wenn Intel da kein TB im Zusammenhang mit FP4 zulaesst, wird es schwer.
Noch mal: solchen karten funkionieren nur auf intelboards mit tbh-c header. Die laufen nicht auf amd plattformen. Habe auf keinem der am4 boards auf der ces tbh-c header entdecken können. Für mich ist fast klar, dass es in nächster zeit kein tb auf amd platformen geben wird. Weder mobile, noch desktop.

Deswegen braucht amd imho auch nen nachfolger für dockport. Am besten auch usb-c alternate + 4x pcie 3.0 oder gleich 4.0 + 2x dp + gb ethernet. Das ganze dann als offener standard und intel kann tb einstampfen. Die ersten dockport controller kamen auch von ti.

Unicous

2017-01-14, 17:44:58

Ähm, jeder darf heutzutage x86-CPUs herstellen, die darauf basierenden Patente werden im nächsten 40 Jahre alt.:freak:

Um eine moderne x86-CPU herzustellen musst du aber Lizenznehmer bei Intel und theoretisch auch AMD sein, wenn man eine CPU mit AMD64 Befehlssätzen designen will.:wink:

edit:
@Screemer
AMD hat nicht die Kohle und das Standing einen neuen Standard durchzudrücken. Schon allein weil Intel der de facto Herrscher über USB ist und es kein offener Standard im klassischen Sinne ist. Wie sich USB weiterentwickelt wird man sehen, aber ich schätze dass Intel die Entwicklung künstliche deckelt um nicht die eigene proprietäre Schnittstelle zu gefährden.
VESA wird sich darauf auch nicht einlassen, weil das große Veränderungen am Standard bedeuten würde. Gerade deshalb setzt man ja auf USB Alternate Mode.

iuno

2017-01-14, 18:06:45

@Screemer: sorry, hatte ich nicht gesehen.
Was machen die denn damit genau? Ist der Header nur zur verifikation oder braucht man den wirklich fuer irgendwas?
Wusste gar nicht, dass das so restriktiv ist.

http://www.gigabyte.com/FileUpload/Features/2/Photo/4416.png

Was fuer ein Quatsch :D In Zukunft regelt Vega TB, Grafikkarten nur noch mit Typ C ;p

Hammer des Thor

2017-01-14, 19:32:42

Setsul

2017-01-14, 20:14:53

@Pirx:
Könnte man, aber nur wenn man eben alles was x86 ist weglässt. Sprich 32bit Programme würde nicht laufen. x86-64 hat sich nicht durchgesetzt weil alle Programme sofort recompiled wurden, sondern weil sie unverändert weiterlaufen können.
Eine reine x86-64 CPU wäre möglich ohne Lizenz von Intel, aber nicht sehr nützlich.
Außerdem haben nur AMD und Intel (theoretisch noch VIA) eine Lizenz für x86-64 und die haben alle auch eine ewige Lizenz für x86 (außer VIA).

Complicated

2017-01-14, 20:18:41

Ze(ppeli)n is about 180mm². One die for RyZen, 4 dies for Naples, 2 dies for the server APU. One die to rule them all. Maybe they'll even use it for Raven Ridge (just guessing here).
Und bei Zauba ist Zeppelin ein 4 Core und ein 8 Core.
https://www.zauba.com/import-microprocessors-zeppelin-hs-code.html
Dann steht am Ende Zeppelin für alles was einen Zen Core verbaut hat und es ist tatsächlich lediglich ein Wortspiel wie schon mal vermutet wurde. 4, 8 und 16 Core sind jetzt als Zeppelin bezeichnet worden. Lediglich Naples hat das noch nicht abbekommen. Wenig schlüssiges IMHO und die einzige echte Quelle die kein Forenpost war kam erneut von mir. Der Zauba Link ist in der reddit Diskussion zu finden und der Beitrag auf den Dresdenboy geantwortet hatte. Weiter schreibt der Poster "TortoiseGod":
At least based on the fact there were 4c 8t Zeppelin (name of the octacore die used for Summit Ridge and server parts, the same as Orochi was used for Vishera and Opteron lines)Also ist Summit Ridge kein Plattform Name wie andere hier seltsamerweise sich zusammen gesponnen haben. Daher steht wahrscheinlich auch immer noch Summit Ridge hier als Thread-Thema und nicht Zeppelin.

Das Problem dabei ist, dass es einfach nicht stimmt was da teilweise geschrieben wird. Orochi wurde für Zambezi und Valencia (Opteron Produkt Linie sind alle AMD Server Chips) verwendet. Vishera war der Nachfolger von Zambezi und enthielt Piledriver-Kerne.

Mal sehen was am Ende raus kommt. Bin gespannt.

@y33H
Zu dem Satz aus dem Interview mit Robert Hallock bzgl. der von mir gestellten Frage zur Anbindung des X300 Chipsatzes:
X300 is connected back to the CPU with a dedicated link, freeing up four more PCIe lanes (now a total of 28) on ...
Das stimmt nun nicht überein mit der Tabelle die du hier gepostet hast. Kannst du da bei AMD mal nach einer Erklärung fragen, falls noch nicht geschehen?
Edit: Ach und was auch interessant wäre: Was ist der "dedicated Link" mit er die Anbindung des X300 bezeichnet hat. Auch PCIe? Denn 4 Lanes der Version 3 werden ja frei, vielleicht ist das ein Version 2 Link?

cyrusNGC_224

2017-01-14, 23:23:55

Edit: Ach und was auch interessant wäre: Was ist der "dedicated Link" mit er die Anbindung des X300 bezeichnet hat. Auch PCIe? Denn 4 Lanes der Version 3 werden ja frei, vielleicht ist das ein Version 2 Link?Da das ja nur Sicherheitsrelevante Sachen zu beinhalten scheint, denke ich, dass das LPC sein wird. Vielleicht nur eine erweiterte Version den klassischen Super I/O Chips.

Kriton

2017-01-14, 23:32:56

Dass so ein Verbot TB Controller auf AMD-Boards zu verbauen vom gesunden Menschenverstand kartellrechtswidrig wäre sollte klar sein. In einer freien Marktwirtschaft hätte Intel als gewinnorierntierte Firma Interesse möglichst viel zu verkaufen. Dass Sie das verbauen auf Systemen mit Konkurrerenztechnik dennoch verbietet und damit weniger Umssatz und Gewinn an ihren Kontrollern erzeugt, legt die Vermutung nahe dass Sie über diese Ding ein Monopol für X-86 aufbauen wollen.
Ausserdemm ist mir aus anderen Branchen sowas nicht bekannt. Wann kommt ein Baustoffe-Zulieferer und sagt dass seine Baustoffe nur für Häuser lizensiert sind die jene Fenster oder Aufzüge vebauen? Habe selber in der Fahrrad-Brache gerabeitet, wo Shimano den Stellenwert hat wie Intel und MS in der PC-Branche. Dass Sie selber alles propritär machen wo dann Teile der Konkurrenz nicht dran passen ist sehr lange bekannt. Aber nicht dass sie verbieten ihre Schaltungen an Fahrräder dran zu bauen die auch Teile von Sachs (heute SRam) dran haben. Mir ist auch nicht bekannt dass z.B. die Firma Schwalbe verbietet ihre Marathon-Reifen an Felgen bestimmter Marken zu bauen.
TB soll ja später alller anderen Schnittstellen ersetzen auch Netzwerk und Monitor. Wenn dann viele Firmen aus Preisgründen ihre Geräte nur noch mit TB austatten kann AMD noch so gut und günstig sein, Sie haben keine Chance.
Ich denke mal dass das sicher die Gerichte in Zukunft beschäftigen wird weil AMD klagen wird dagegen.

Ich tue mich immer sehr schwer damit, wenn jemand mit "gesundem Menschenverstand" rechtliche Aussagen treffen möchte. Dass das was Du sagst "klar sein sollte" ist übrigens eine "schöne" rethorische Figur, mehr aber auch nicht.
Ein Blick in das Gesetz erleichtert im Gegenzug die Rechtsfindung. Ein Monopol aufbauen zu wollen ist z.B. nicht kartellrechtsrelevant. Dein 1. Beispiel ist schon falsch, weil die Analogie eines Lieferanten zu einem IP-Eigentümer nicht stimmt. Und bei Deinem 2. fehlt bereits ein Hinweis auf die sofort relevante Frage ob Shimano dies z.B. einfach nicht möchte (was in keinem Zusammenhang zu der Frage des Dürfens stehen muss).

Noch einmal: Rechtsfragen sollte anhand der Gesetze und der in ihnen beschriebenen Tatbestandsmerkmale geklärt werden. Der "gesunde Menschenverstand" (der im Übrigen unter verschiedenen Menschen oftmals abweicht) ist keine juristische Methode. In diesem Zusammenhang wäre der 1. Ansatz also: (Spezifische) Rechtsgrundlage?

Leonidas

2017-01-15, 07:24:34

Ich denke mal dass das sicher die Gerichte in Zukunft beschäftigen wird weil AMD klagen wird dagegen.

Ich denke, AMD hat den Fall bislang ruhenlassen, weil man das für Bulldozer nicht brauchte. In Zukunft könnte es aber sein, das man hier nachstößt und das ganze einfach frech von Intel fordert. Wenn Intel dann nicht einlenkt, dann kann man öffentlichkeitswirksam so was von einem Streit vom Zaun brechen, das es AMD mehr bringt als der TB-Support jemals Wert gewesen wäre.

Ein Monopol aufbauen zu wollen ist z.B. nicht kartellrechtsrelevant.

Naja, die Absicht sicherlich nicht. Aber konkrete Schritte nicht ja nicht mehr wegzudiskutieren. Nebenbei hat Intel ein Nahezu-Monopol, wenn man 90% des Marktes beliefert und der Kontrahent ständig am Rand des wirtschaftlichen Untergangs operiert. Ganz besonders in einer Branche, wo Fortschritt nur über *jährliche* Milliarden-Investitionen zu erreichen ist.

Semmel

2017-01-15, 09:37:02

Denn dann könnte AMD noch so gut und günstig sein, wenn TB für viele Dinge obligatorisch wird dann wars das mit AMD in der CPU-Sparte.

Es gibt zumindest USB 3.1 Gen2 mit Typ-C-Stecker, welches kompatibel zu Thunderbolt 3 ist und immerhin 10 GBit/s bietet.
Das reicht zumindest für 4K@60Hz über das DisplayPort-Protokoll und gerade für Kleinkram wie LAN oder externe Festplatten sind 10 GBit/s gaaanz locker ausreichend.

Insofern sehe ich den fehlenden Thunderbolt-Support nicht als weltbewegend an. Es kostet nur Geschwindigkeit, aber keine Kompatibilität.

YfOrU

2017-01-15, 10:07:52

Edit: Ach und was auch interessant wäre: Was ist der "dedicated Link" mit er die Anbindung des X300 bezeichnet hat. Auch PCIe? Denn 4 Lanes der Version 3 werden ja frei, vielleicht ist das ein Version 2 Link?

Siehe: http://www.pcgameshardware.de/screenshots/1280x1024/2015/05/AMD-Summit-Ridge-1024x481-pcgh.jpg

Mit Blick auf den minimalen Funktionsumfang der SFF Chipsätze dürfte es sich um LPC handeln.

Das stimmt nun nicht überein mit der Tabelle die du hier gepostet hast.

Die Aussagen direkt von AMD sind eindeutig (16 +4 +4) und decken sich auch mit allen bekannten Schaltbildern. Von weiteren vier Lanes ist nirgends etwas zu sehen und logisch wäre es auch nicht.

fondness

2017-01-15, 10:12:36

Ich frage mich, warum man das komische X300-Ding überhaupt benötigt. Eigentlich sollte der Sinn der integrierten Southbridge ja sein, dass man bei kleinen Formfaktoren, wo man wenig Schnittstellen benötigt ohne Chipsatz auskommt.

YfOrU

2017-01-15, 10:21:09

Da wäre eine interessante Frage wie das bisher bei Carrizo (Mobile) funktioniert hat. Evtl. gibt es die schon länger aber ist nicht aufgefallen. Alternativ gäbe es noch eine weitere Erklärung: Die "Chipsätze" sind nur bei gesockelten Plattformen notwendig (TPM etc. auf dem Board statt im tauschbaren SoC).

bbott

2017-01-15, 10:21:47

Scheinbar ist das hier noch nicht bekannt (Forum anandtech.com (https://forums.anandtech.com/threads/new-zen-microarchitecture-details.2465645/page-162#post-38678416) majord):

http://i.imgur.com/Luc2HEW.png

Quelle: Forum anandtech.com (https://forums.anandtech.com/threads/new-zen-microarchitecture-details.2465645/page-162#post-38678416) majord

Daran sieht man das der X370 dem Z270 deutlich überlegen ist und die NB im Ryzen die Chipsätze deutlich entlastet, mehr als es die meisten wahrnehmen.

iuno

2017-01-15, 11:35:31

Da wäre eine interessante Frage wie das bisher bei Carrizo (Mobile) funktioniert hat. Evtl. gibt es die schon länger aber ist nicht aufgefallen.
Was meinst du :confused:
Carrizo hat auch den "integrierten FCH" und wird iirc auf FP4 auch nur ohne externen FCH betrieben.

Schade, dass AMD offenbar nicht vorsieht, SR komplett alleine zu betreiben. Fuer die meisten ITX Anwender sollte das doch reichen. Wuerde das Board nochmal einfacher, guenstiger und sparsamer machen. Vielleicht kommt entsprechendes ja trotzdem noch von irgendeinem Hersteller.

YfOrU

2017-01-15, 11:53:58

Eine richtige FCH ist der Chip (A/B/X300) nicht. Darüber dürften vor allen serielle (legacy IO) Schnittstellen wie PS/2, COM etc. realisiert werden. Das AMD diese Funktionen bei Carrizo/Bristol Ridge integriert hat aber bei Summit Ridge weggelassen hat glaube ich nicht (nach meinem Verständnis der Bockschaltbilder nicht integriert). Vermutlich will AMD damit auf AM4 einfach eine Komplettlösung anbieten und gleichzeitig die Kontrolle (Features wie OC) behalten (statt diverser Controller ICs von Drittanbietern).

Bei (Carrizo/BR) Notebooks gehe ich davon aus das Touchpad und Keyboard Controller ICs direkt am SoC (per LPC) angebunden werden.

danarcho

2017-01-15, 12:36:36

Naja, die Absicht sicherlich nicht. Aber konkrete Schritte nicht ja nicht mehr wegzudiskutieren. Nebenbei hat Intel ein Nahezu-Monopol, wenn man 90% des Marktes beliefert und der Kontrahent ständig am Rand des wirtschaftlichen Untergangs operiert. Ganz besonders in einer Branche, wo Fortschritt nur über *jährliche* Milliarden-Investitionen zu erreichen ist.

Leonidas, es ist auch nicht verboten, konkrete Schritte in Richtung eines Monopols zu unternehmen oder einfach ein Monopol zu besitzen.
Rein rechtlich gilt ein Unternehmen bereits als marktbeherrschend, wenn es 40% Marktanteil hat (das gilt wohl für Nvidia als auch Intel).
Verboten ist lediglich das Ausnutzen einer marktbeherrschenden Stellung. Beispiele sind typischerweise sowas: Microsoft darf sein OS-Monopol nicht ausnutzen, um einen Vorteil beim Markt der Internet-Browser zu haben. Google darf sein Suchmaschinen-Monopol nicht für Maps oder andere Dienste ausnutzen usw.
Dazu kommt noch der Punkt, dass man Wettbewerber nicht unfair behindern darf. Dazu zählt meiner Meinung sowas wie z.B. Zotac verbieten AMD zu verbauen, wenn sie Intel verbauen möchten.
Das große Fragezeichen bzgl. TB ist jetzt folgende: Ist es ohne die Mitbenutzung (von TB) nicht möglich ist, auf dem vor- oder nachgelagerten Markt als Wettbewerber des marktbeherrschenden Unternehmens tätig zu werden?
Ich denke, dafür ist TB nicht wichtig genug und damit gäbe es wahrscheinlich (momentan!) auch wenig Klageaussichten.

Quelle (https://dejure.org/gesetze/GWB/19.html)
(Ich bin mir relativ sicher, dass Lizenzen ähnlich Infrastruktureinrichtungen gewertet werden)